JPS6041253A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6041253A JPS6041253A JP59144831A JP14483184A JPS6041253A JP S6041253 A JPS6041253 A JP S6041253A JP 59144831 A JP59144831 A JP 59144831A JP 14483184 A JP14483184 A JP 14483184A JP S6041253 A JPS6041253 A JP S6041253A
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- Japan
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- logic circuit
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- cml
- switching type
- chip
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000011159 matrix material Substances 0.000 abstract description 2
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11801—Masterslice integrated circuits using bipolar technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路装置特に電流切換形論理回路（
以下ＣＭＬと称す。）を用いた半導体集積回路装置の改
良に関するものである。
以下ＣＭＬと称す。）を用いた半導体集積回路装置の改
良に関するものである。
従来の技術
この半導体集積回路チップは、高密度化するためにはＣ
ＭＬの抵抗値を犬きくして、消費電力を下る必要がある
。
ＭＬの抵抗値を犬きくして、消費電力を下る必要がある
。
しかしながら抵抗を大きくするとチップの外部に信号を
出力する時には線路の容量をＣ１出力抵抗をＲとすると
τ＝ＲＣなる式から明らかな様に、信号の伝送時間が遅
くなる欠点がある。
出力する時には線路の容量をＣ１出力抵抗をＲとすると
τ＝ＲＣなる式から明らかな様に、信号の伝送時間が遅
くなる欠点がある。
このために例えば特開昭４９−１２２６７５号ではその
第３図に示されるようにチップの周辺部に拡散抵抗を形
成するとともに各ＣＭＬ内部にも小電流用抵抗と大電流
用抵抗を設けておき、外部に信号を出力しない時には小
電流用抵抗を用い、外部に信号を出力する時は、大電流
用抵抗を用いるとともに、ＣＭＬの出力端子に拡散抵抗
を並列に接続して、抵抗値を下げる様にしている。
第３図に示されるようにチップの周辺部に拡散抵抗を形
成するとともに各ＣＭＬ内部にも小電流用抵抗と大電流
用抵抗を設けておき、外部に信号を出力しない時には小
電流用抵抗を用い、外部に信号を出力する時は、大電流
用抵抗を用いるとともに、ＣＭＬの出力端子に拡散抵抗
を並列に接続して、抵抗値を下げる様にしている。
また特開昭４９−１２２６７５号の第２図においては、
全てのＣＭＬ内部に高電流用と低電流用の抵抗を用意し
ておき、出力トランジスタに接続する場合は高電流用抵
抗を接続し、外部に信号を出力しない時には小電流用抵
抗を接続する技術が開示されている。
全てのＣＭＬ内部に高電流用と低電流用の抵抗を用意し
ておき、出力トランジスタに接続する場合は高電流用抵
抗を接続し、外部に信号を出力しない時には小電流用抵
抗を接続する技術が開示されている。
発明が解決しようとする問題点
上記いずれの場合においても、全てのＣＭＬ部に大電流
用と小電流用の抵抗を並設しているため、大容量化した
場合その専有面積のため高集積化の大きな弊害になる。
用と小電流用の抵抗を並設しているため、大容量化した
場合その専有面積のため高集積化の大きな弊害になる。
またさらには、全てのＣＭＬ部が出力トランジスタに接
続可能のため、チップ中央部に配置されたＣＭＬ部と出
力トランジスタとが接続可能となり、それに伴う長い配
線は配線容量を増大しスピードを低下させ、さらに配線
配置のために面積の増大を招来する。
続可能のため、チップ中央部に配置されたＣＭＬ部と出
力トランジスタとが接続可能となり、それに伴う長い配
線は配線容量を増大しスピードを低下させ、さらに配線
配置のために面積の増大を招来する。
またさらに前者の例によれば、各ＣＭＬ内部に小電流用
と大電流用の抵抗及び、チップの外周に拡散抵抗を用意
しなければ々らないので抵抗の数が多くなり、又出力端
子に抵抗を接続するので接合容量が大きくなる欠点があ
る。
と大電流用の抵抗及び、チップの外周に拡散抵抗を用意
しなければ々らないので抵抗の数が多くなり、又出力端
子に抵抗を接続するので接合容量が大きくなる欠点があ
る。
問題点全解決するための手段
本発明は上記の問題点を除去し、高集積化と高速化を目
的とし、このような目的は、チップ中央部にマド１７ク
ス状に配置された複数の電流切換形論理回路部を有する
論理回路群と、該論理回路群の周辺部に配置され該チッ
プの外部に信号を送出する複数の出力用トランジスタと
を有し、該論理回路群内の電流切換形論理回路部は、該
論理回路群の周縁部に配置され該出力用トランジスタに
接続される複数の外部接続用電流切換論理回路部内 換形論理回路部間の信号の送受に用いる複数の内部専用
電流切換形論理回路部であり、該外部接続用電流切換論
理回路部内の抵抗値が該内部専用電流切換形論理回路部
内の抵抗値より小であることを特徴とする半導体集積回
路装置を提供することにより達成される。
的とし、このような目的は、チップ中央部にマド１７ク
ス状に配置された複数の電流切換形論理回路部を有する
論理回路群と、該論理回路群の周辺部に配置され該チッ
プの外部に信号を送出する複数の出力用トランジスタと
を有し、該論理回路群内の電流切換形論理回路部は、該
論理回路群の周縁部に配置され該出力用トランジスタに
接続される複数の外部接続用電流切換論理回路部内 換形論理回路部間の信号の送受に用いる複数の内部専用
電流切換形論理回路部であり、該外部接続用電流切換論
理回路部内の抵抗値が該内部専用電流切換形論理回路部
内の抵抗値より小であることを特徴とする半導体集積回
路装置を提供することにより達成される。
作用
本発明では、高集積化された半導体集積回路装３−
置において外部駆動用のＣＭＬ部と内部駆動用のＣＭＬ
部とを専用化し且つ外部駆動用のＣＭＬ部はチップ外周
に配置される出方トランジスタに近いところ、すなわち
ＣＭＬ群の周縁部に設けその間の配線長を短くシ、内部
駆動用のＣＭＬ部はＣＭＬ群の中央部に配置し配線のレ
イアウトの効率化等を実現している。
部とを専用化し且つ外部駆動用のＣＭＬ部はチップ外周
に配置される出方トランジスタに近いところ、すなわち
ＣＭＬ群の周縁部に設けその間の配線長を短くシ、内部
駆動用のＣＭＬ部はＣＭＬ群の中央部に配置し配線のレ
イアウトの効率化等を実現している。
実施例
以下本考案を一実施例に基づいて説明する。
第１図はチップのＣＭＬと出方用エミッタフォロワトラ
ンジスタと、接続パッドの配置を示す図、第２ （ａ）
、 （ｂ）図はＣＭＬの具体的な回路を示す図、第３
図は、抵抗パターンの具体例を示す図である。
ンジスタと、接続パッドの配置を示す図、第２ （ａ）
、 （ｂ）図はＣＭＬの具体的な回路を示す図、第３
図は、抵抗パターンの具体例を示す図である。
第１図中１はチップ、２はパッド、３は出方用エミッタ
フォロワトランジスタ、４はＣＭＬ群で、斜線の部分４
ａは第２図（ｂ）に示す様な出方用エミッタフォロワト
ランジスタ３に接続される。４ａは外部接続用ＣＭＬ部
、４ｂは内部専用ＣＭＬ部である。
フォロワトランジスタ、４はＣＭＬ群で、斜線の部分４
ａは第２図（ｂ）に示す様な出方用エミッタフォロワト
ランジスタ３に接続される。４ａは外部接続用ＣＭＬ部
、４ｂは内部専用ＣＭＬ部である。
構成を説明すると、チップ１の中央部には、マ４−
トリックス状にＣＭＬ部が配置されたＣＭＬ部４が形成
してあり、具体的には内部に内部専用ＣＭＬ部４ｂが外
周部に外部接続用ＣＭＬ部４ａが形成しである。又、チ
ップ１の周囲には出力用エミッタフォロワトランジスタ
３が形成しである。
してあり、具体的には内部に内部専用ＣＭＬ部４ｂが外
周部に外部接続用ＣＭＬ部４ａが形成しである。又、チ
ップ１の周囲には出力用エミッタフォロワトランジスタ
３が形成しである。
トランジスタ３の外側には、他のチップと接続するため
のパッド２が設けである。
のパッド２が設けである。
この構成で内部専用ＣＭＬ４ｂは、内部専用ＣＭＬ４ｂ
間で接続され、外部に信号を送出する時は外部接続用Ｃ
ＭＬ４ａが最終段の回路となる様に配線して、出力用エ
ミッタフォロワトランジスタ３を介して外部に信号を送
シ出す。内部専用ＣＭＬ４ｂと外部接続用ＣＭＬ４ａの
具体例を第２図（ａ） 、 （ｂ）によシ説明する。
間で接続され、外部に信号を送出する時は外部接続用Ｃ
ＭＬ４ａが最終段の回路となる様に配線して、出力用エ
ミッタフォロワトランジスタ３を介して外部に信号を送
シ出す。内部専用ＣＭＬ４ｂと外部接続用ＣＭＬ４ａの
具体例を第２図（ａ） 、 （ｂ）によシ説明する。
図中５，６は入力端子、７，８は出力端子、９はバイア
ス抵抗でアル。
ス抵抗でアル。
（ａ）図の内部専用ＣＭＬについて構成及び作用を説明
すると、トランジスタ９，１０．１１は差動アンプを構
成しておシ、入力端子５，６がら高レベルの信号と低レ
ベルの信号例えば−０，８ｖと−１，７ｖの電圧が加え
られ、トランジスタ１１のベースには参照信号として例
えば−１，３ｖの電圧が加えられるＯ 比較結果はトランジスタ１２．１３のエミッタに接続さ
れた出力端子７，８から得られる。トランジスタ１４，
１５．１６及びバイアス抵抗Ｒ６〜Ｒ９はバイアス電圧
供給回路を構成しておシ、トランジスタ１７、抵抗Ｒ３
は定電流にするだめの回路素子である。
すると、トランジスタ９，１０．１１は差動アンプを構
成しておシ、入力端子５，６がら高レベルの信号と低レ
ベルの信号例えば−０，８ｖと−１，７ｖの電圧が加え
られ、トランジスタ１１のベースには参照信号として例
えば−１，３ｖの電圧が加えられるＯ 比較結果はトランジスタ１２．１３のエミッタに接続さ
れた出力端子７，８から得られる。トランジスタ１４，
１５．１６及びバイアス抵抗Ｒ６〜Ｒ９はバイアス電圧
供給回路を構成しておシ、トランジスタ１７、抵抗Ｒ３
は定電流にするだめの回路素子である。
次に（ｂ）図の外部接続用ＣＭＬ部について説明する０
（ａ）図と同一の部分には同一符号をつけている。
（ａ）図と異なる点は、トランジスタ１２，１３、出力
端子７，８が省略されＲ，、Ｒ２にバッド２に接続され
た出力用エミッタフォロワトランジスタ３が接続されて
いる。
端子７，８が省略されＲ，、Ｒ２にバッド２に接続され
た出力用エミッタフォロワトランジスタ３が接続されて
いる。
又（ｂ）図の回路では、抵抗の比は（ａ）図のバイアス
抵抗と等しく給体値を小さくしたバイアス抵抗Ｒ１〜Ｒ
２が接続されている。
抵抗と等しく給体値を小さくしたバイアス抵抗Ｒ１〜Ｒ
２が接続されている。
従って（ｂ）図の回路は（ａ）図の回路より大出力と寿
っている。抵抗値の調整は第３図（ａ） 、 （ｂ）の
様にして行なう。
っている。抵抗値の調整は第３図（ａ） 、 （ｂ）の
様にして行なう。
図において、１８．１８’は抵抗体、１９．１９’は配
線である。（ａ）図の抵抗体は外部接続用ＣＭＬ４ａの
ものであり、（ｂ）図の抵抗体は内部専用ＣＭＬ４ｂの
ものである。図から明らかな様に抵抗体の幅を変えるこ
とにより抵抗値の調整を行なう。
線である。（ａ）図の抵抗体は外部接続用ＣＭＬ４ａの
ものであり、（ｂ）図の抵抗体は内部専用ＣＭＬ４ｂの
ものである。図から明らかな様に抵抗体の幅を変えるこ
とにより抵抗値の調整を行なう。
発明の効果
以上述べたことから明らかな様に本発明によれば、抵抗
値を小さくした外部接続用ＣＭＬ部をＣＭＬ群の周縁部
に用意しておくことにより従来例の様に、チップの周囲
に拡散抵抗を設け、又各ＣＭＬ内部に大電流用と小電流
用の抵抗を設ける必要がなくなるので抵抗の数を減少さ
せることができ、抵抗の接合容量も小さくすることがで
きる。
値を小さくした外部接続用ＣＭＬ部をＣＭＬ群の周縁部
に用意しておくことにより従来例の様に、チップの周囲
に拡散抵抗を設け、又各ＣＭＬ内部に大電流用と小電流
用の抵抗を設ける必要がなくなるので抵抗の数を減少さ
せることができ、抵抗の接合容量も小さくすることがで
きる。
さらに、出力トランジスタに接続されるＣＭＬ部は、外
部接続用ＣＭＬ部としてＣＭＬ群の周縁部つまυ出力ト
ランジスタの近くに配置されるため、そこからの高電流
の流れる配線長を極力短く７− することができ高速化を図れるし、２内部接続用ＣＭＬ
部はＣＭＬ群の中央部に設けたので配線のレイアウトを
効率的に行なうことができるようになる。
部接続用ＣＭＬ部としてＣＭＬ群の周縁部つまυ出力ト
ランジスタの近くに配置されるため、そこからの高電流
の流れる配線長を極力短く７− することができ高速化を図れるし、２内部接続用ＣＭＬ
部はＣＭＬ群の中央部に設けたので配線のレイアウトを
効率的に行なうことができるようになる。
第１図は本発明による半導体集積回路装置のチップを示
す図、第２図（ａ）２缶）は内部専用ＣＭＬと外部接続
用ＣＭＬの具体例を示す図、第３図は第２図のＣＭＬに
用いる抵抗体を示す図である０図中１はチップ、２はパ
ッド、３は出力用エミッタフォロワトランジスタ、４は
ＣＭＬ群、４ａは外部接続用ＣＭＬ、４ｂは内部専用Ｃ
ＭＬである。 ８− ＄ １ 目 工
す図、第２図（ａ）２缶）は内部専用ＣＭＬと外部接続
用ＣＭＬの具体例を示す図、第３図は第２図のＣＭＬに
用いる抵抗体を示す図である０図中１はチップ、２はパ
ッド、３は出力用エミッタフォロワトランジスタ、４は
ＣＭＬ群、４ａは外部接続用ＣＭＬ、４ｂは内部専用Ｃ
ＭＬである。 ８− ＄ １ 目 工
Claims (1)
- 【特許請求の範囲】 チップ中央部にマ） ＩＪクス状に配置された複数の電
流切換形論理回路部を有する論理回路群と、該論理回路
群の周辺部に配置され該チップの外部に信号を送出する
複数の出力用トランジスタとを有し、 該論理回路群内の電流切換形論理回路部は、該論理回路
群の周縁部に配置され該出力用トランジスタに接続され
る複数の外部接続用電流切換論理回路部内 該論理回路群の中央部に配置され前記電流切換形論理回
路部間の信号の送受に用いる複数の内部専用電流切換形
論理回路部であシ、 該外部接続用電流切換論理回路部内の抵抗値が該内部専
用電流切換形論理回路部内の抵抗値よシ小であるとと全
特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59144831A JPS6041253A (ja) | 1984-07-12 | 1984-07-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59144831A JPS6041253A (ja) | 1984-07-12 | 1984-07-12 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6041253A true JPS6041253A (ja) | 1985-03-04 |
| JPS645471B2 JPS645471B2 (ja) | 1989-01-30 |
Family
ID=15371452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59144831A Granted JPS6041253A (ja) | 1984-07-12 | 1984-07-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041253A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49122675A (ja) * | 1973-03-26 | 1974-11-22 | ||
| JPS5360554A (en) * | 1976-11-12 | 1978-05-31 | Hitachi Ltd | Integrated circuit |
-
1984
- 1984-07-12 JP JP59144831A patent/JPS6041253A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49122675A (ja) * | 1973-03-26 | 1974-11-22 | ||
| JPS5360554A (en) * | 1976-11-12 | 1978-05-31 | Hitachi Ltd | Integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS645471B2 (ja) | 1989-01-30 |
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