JP2636891B2 - 立上り時間及び立下り時間を制御したｃｍｏｓ出力回路、並びにその制御方法 - Google Patents

立上り時間及び立下り時間を制御したｃｍｏｓ出力回路、並びにその制御方法

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Description

【発明の詳細な説明】 （技術分野） この発明はCMOS VLSI回路、特に発生された信号の立
上り信号及び立下り（下降）時間の精密な制御を備えて
いる出力駆動器に関係している。
（背景技術） 固有の信号の立上り及び立下り時間が相互接続構造部
に沿って源から目的地までの信号伝搬時間と同等である
か又はこれより小さいような相互接続構造部によるディ
ジタル信号の伝送は伝統的に「縁部速度」問題と呼ばれ
ている問題を提起する。過去においては、この効果はエ
ミッタ結合論理回路（ECL）のように二三の選択された
高速ディジタル回路デバイスと関連していた。しかしな
がら、すべてのデバイス製品が常に縮小する物理的寸法
で生産されているので、それらに関連した応答速度はは
るかに速くなってきている。
高速ディジタル通信に関しては、伝統的方策は制御さ
れた波動インピーダンスを有する「伝送線」相互接続部
によりディジタル信号を伝送することである。この方策
は線路波動インピーダンス−典型的には50〜70オーム−
を整合させるために線路成端抵抗の組込みを必要とす
る。100〜200ものI/O接続分を持った一般的な高速VLSI
回路チップに対しては、これは物理的に困難な仕事にな
る。それは物理的に困難であるばかりでなく、（チップ
内の）チップ駆動器におけるかなりの電力消費を生じる
ことになる。線路整合が使用されない場合には、送信端
（駆動器出力）又は受信端（チップ入力）の一方又は両
方において望ましくない「リンギング」が経験される。
これはインピーダンス不整合に起因する送信及び受信端
（又はその他の不連続点）における反射の結果である。
ある場合には、相互接続の長さが信号立上り及び立下り
時間に対して「短い」ときには、「波動」効果が最小限
であり、従ってインピーダンス整合は必要とされない。
1983年11月８日にジョン・ジェイ・ザシオ（John J・
Zasio）に発行された米国特許第4414480号においては、
ECL回路部が１ボルト信号揺動を一般に利用しており且
つ100オーム特性インピーダンスを持った伝送線が集積
回路チップ間の相互接続を与えるために一般に使用され
ていることが開示されている。CMOS技術は高速計算機に
おける使用に対してそれを特に魅力的にするECLに対し
て幾つかの利点を持っており、これらのうちの第１のも
のは、CMOS回路が直流電力をほとんど又は全く消費しな
い、すなわち回路がスイッチングしているときにだけ電
力が必要とされることである。しかしながら、CMOS回路
は一般に５ボルト信号揺動を持っており、チップ上の10
0オーム伝送線を駆動するためには50ミリアンペアの駆
動電流を与えなければならず、１出力線当り250ミリワ
ットの所要量を生じることになるであろう。この過剰の
電力所要量のために、伝送線はCMOSチップ間の相互接続
のためには使用されていない。
ザシオの特許は更に、低電力消費及び高速度を達成し
ながら非成端伝送線、成端伝送線又はランダムワイヤ
（比較的短い距離に対して）を駆動するためのCMOS出力
回路を開示している。このような出力回路は伝送線の特
性インピーダンスにほぼ等しいその出力インピーダンス
を持つように設計されている。又、受信器回路が準備さ
れていて、これは伝送線に対して開路接続として現わ
れ、受信器回路により必要とされる信号揺動の２分の１
を与えるだけでよいCMOS出力回路の生じており、これは
出力回路の駆動電流所要量をかなり低減している。この
方策は単一の目的地への単純な単一源の場合を満足させ
るが、しかし、相互接続I/O線のマトリクスはこの方法
では適応させることができない。
（発明の概要） この発明に従って、出力駆動器により伝送されている
出力信号の立上り及び立下り時間を制御することによっ
てVLSIチップ間に源又は目的地整合伝送線を使用するこ
との必要性をなくしたCMOS VLSI出力駆動器回路が準備
されている。出力駆動器は入力信号を浮け、そして出力
信号立上り時間の制御を与えるために入力信号に結合さ
れた第１装置、出力信号立下り時間を与えるために入力
信号に結合された第２装置、並びに第１制御装置の出力
に結合された第１入力及び第２制御装置の出力に結合さ
れた第２入力を備えた出力信号を発生するための装置、
を備えている。この信号発生装置には一対の相補形MOS
トランジスタがある。
この発明に従って、立上り及び立下り時間が制御され
ている出力信号を呈する駆動器回路が準備されている。
入力信号が駆動器回路に結合されており、駆動器回路
は、入力信号に対する駆動能力を与えるために入力信号
に結合されたバッファ回路、出力信号立上り時間の制御
を与えるためにバッファ回路の出力に結合された第１電
圧発生器装置、出力信号立下り時間の制御を与えるため
にバッファ回路の出力に結合された第２電圧発生器装
置、及び出力信号を発生するために第１入力が第１電圧
発生器の出力に結合され且つ第２入力が第２電圧発生器
の出力に結合されている相補形MOSトランジスタ、を備
えている。第１及び第２電圧発生器のそれぞれには出力
信号立上り及び立下り時間を制御するために容量性装置
を充電する制御された電流源がある。
この発明の更なる特徴に従って、VLSIチップ出力回路
からの出力信号の立上り及び立下り時間を制御する方法
が準備されているが、この方法は、出力回路に入力信号
を与える段階、第１電圧発生器装置で入力信号の立上り
時間を制御する段階、第２電圧発生器装置で入力信号の
立下り時間を制御する段階、並びに第１入力が第１電圧
発生器装置の出力に結合され且つ第２入力が第２電圧発
生器装置の出力に結合されている一対の相補形MOSトラ
ンジスタで立上り及び立下り時間の制御された出力信号
を発生する段階を含んでいる。この方法は更に、第１電
圧発生器装置に対する飽和電流を選択することにより且
つ第１電圧発生器装置の出力におけるキャパシタンスを
選択することにより出力信号立上り時間の傾斜を調整す
る段階を含んでいる。この方法は更に、第２電圧発生器
に対する飽和電流を選択することにより且つ第２電圧発
生器の出力におけるキャパシタンスを選択することによ
り出力信号立下り時間の傾斜を調整する段階を含んでい
る。
この発明の他の更なる特徴は添付の図面に関連して明
らかになるであろう。
（実 施 例） 今度は図１に言及すると、発生される出力信号（VO）
の立上り及び立下り時間を精密に制御する能力を持った
相補形金属酸化物半導体（CMOS）VLSI出力駆動器回路10
の機能的構成図が示されている。「オンチップ」論理回
路12は出力駆動器10の入力に配置された中間バッファ14
への入力信号（VIN）を発生する。中間バッファ14はこ
の入力信号（VIN）を一対の時間依存性電圧発生器16及
び18に結合する。電圧発生器16は出力信号（VO）の立上
り時間（τＲ）を制御し且つ電圧発生器18は出力信号
（VO）の立下り時間（τＦ）を制御する。電圧発生器16
及び18の出力はＰチャネルトランジスタ20及びＮチャネ
ルトランジスタ22からなるCMOSインバータに供給され
る。電圧発生器16の出力VP（ｔ）はＰチャネルトランジ
スタ20のゲート入力に結合され且つ電圧発生器18の出力
VN（ｔ）はＮチャネルトランジスタ22のゲート入力に結
合されている。出力接続点における内部キャパシタンス
24はCOによって表され且つ負荷キャパシタンス26はCLに
よって表されている。それゆえ、CMOSインバータは時間
依存性固有出力信号VOを発生する。
今度は図２に言及すると、出力駆動器回路10の重大な
接続点における信号の時間図が示されている。オンチッ
プ論理回路12からの入力信号（VIN）（又は中間バッフ
ァ14からのV1 INはチップがｆ＝1/Tのレートでクロック
されていると仮定してクロック期間の２分の１（T/2）
に対応する持続時間を持っている。次に、電圧発生器16
の信号出力VP（ｔ）は、傾斜KPボルト／秒の減衰した
（傾斜）前縁及び正常な後縁を備えて示されており、Ｐ
チャネルトランジスタ20のゲートに結合されている。電
圧発生器18の出力からの信号VN（ｔ）は、正常な前縁及
び傾斜KNボルト／秒の減衰した（傾斜）後縁を備えて示
されており、Ｎチャネルトランジスタ22のゲートに結合
されている。信号VP（ｔ）およびVN（ｔ）は、回路出力
内部キャパシタンスCOに電流が加えられるレートを独立
に制御する。出力信号VOは、VP（ｔ）信号の前縁によっ
て決定される立上り時間τＲ及びVN（ｔ）信号の後縁に
よって決定される立下離時間τＦを備えて示されてい
る。VP（ｔ）及びVN（ｔ）は独立であるので、異なった
τＲ及びτＦ時間を発生するように設計されることがで
きる。VN（ｔ）の立下り縁部はVP（ｔ）の立下り縁部よ
りはるかに速く且つVP（ｔ）の立上り縁部はVN（ｔ）の
それよりはるかに速いので、全体の独立が達成される。
これは出力電流IOP及びIONの独立した制御を確実にす
る。
今度は出力駆動器10の動作及びパラメータ設計を説明
する。VN（ｔ）又はVP（ｔ）に対して臨界的応答はV
I（ｔ）＝Kt 但し、 VI＝VP（ｔ） VI＝KN（ｔ） 又は Ｋ＝KP Ｋ＝KN によって与えられる。
それぞれ出力トランジスタ20及び22に対する出力電流
IOP及びIONは「飽和」において開始され且つ LOP又は 但し、VT＝トランジスタしきい値電圧 ｎ−１＝非理想的動作を考慮に入れるべき係数 によって与えられる。
上の方程式において、BO及びVTは通常いくらかの電圧
依存性を持っている。しかしながら、べき係数（ｎ−
１）がそのような依存性を部分的になくするために導入
されている。二次効果のないトランジスタは（ｎ−１）
＝２のべき係数を持っている。
技術に通じた者に知られている通常の回路解析を用い
て、VOに対する方程式が得られる。
又は VT/Kは遅延項を表わしており、又BOは出力駆動要件に対
して選択される。
信号出力の２分の１において特定のdVO/dtが必要とさ
れ、これによりVO＝VDD/2であると仮定せよ。そうする
と、 COは出力駆動器の内部負荷を表している。しばしばこ
れは種種のトランジスタ寄生物及び出力保護構造に基づ
いた正味の値である。付加的なキャパシタンスが駆動器
出力に組み込まれることを必要とするような値を指定す
ることができる。これは、回路及びレイアウト設計の時
点でのMOSキャパシタンスの付加による容易に達成する
ことができる。
出力キャパシタンスCO＝3PFとせよ。BOに対する値、
トランジスタ・コンダクタンス・パラメータは駆動要件
に依存して広範囲に変わり得るが、しかし、BO＝0.01と
すれば、これは適度に大きい出力駆動に対応する。1.5n
sの立上り時間が望まれる場合には、 最悪の場合の非理想的べき係数に対してはｎ＝２とせ
よ。そうすれば、VDD＝５ボルトに対しては Ｋ＝1.33×109 又VT＝１ボルトに対しては ｔ＝0.75〔1.26（VO 1/2＋１〕 今度は図３に言及すると、出力駆動器10からの出力信
号VOの時間応答がCL＝Ｏ及びCL＝5PFの負荷に対して示
されている。VOがVDDに近づくにつれて応答はVDDレベル
に漸近するようになる。出力が負荷を負わされている場
合には、 この方程式は立上り傾斜電圧がVDDに達するのと一致
する時点まで適用される。この時点において、出力トラ
ンジスタは最大導通状態にあり、出力電圧はその入力に
加えられた階段電圧に等しいレートで上昇する。従っ
て、主要な効果は軽い負荷を受けた出力にある。大きい
負荷に対する応答は最小限の影響を受ける。図３におい
て、5PFの負荷に対する時間応答は、立上り時間制御が
放棄される臨界的時間（tC）と一緒に示されている。臨
界的時間は によって与えられる。
今度は図４に言及すると、出力駆動器10の更に詳細な
概略図が示されている。これは1ns未満から数十nsまで
の範囲にわたる立上り及び立下り時間を与えるように設
計されていることができる。電圧発生器16及び18の回路
は不平衡CMOSインバータである。この不平衡はCMOSイン
バータの内に使用された「Ｐ」及び「Ｎ」トランジスタ
の相対的大きさを指している。例えば、図４に示された
電圧発生器16は「Ｐ」トランジスタ30の幅対長さの比
（W/L）が「Ｎ」トランジスタ32のそれよりもはるかに
大きいように設計されている。相補的方法で、電圧発生
器18における「Ｎ」トランジスタ36の（W/L）比は
「Ｐ」トランジスタ34のそれよりもはるかに大きくなっ
ている。
図２に示された時間図に再び言及すると、電圧発生器
16は信号VP（ｔ）を発生し、且つ電圧発生器18は信号VN
（ｔ）を発生する。VP（ｔ）の立下り縁部は出力信号VO
の立上り時間τＲを制御し、且つVN（ｔ）の立上り縁部
は出力立下り時間τＦを制御する。VP（ｔ）信号の立下
り縁部応答は（近似的に） によって与えられ、且つVN（ｔ）信号の立上り縁部応答
は（近似的に） によって与えられる。このように、KP及びKNに対する値
は定義される。
VP（ｔ）及びVN（ｔ）の相補的時間応答、すわわちVP
（ｔ）の立上り縁部及びVN（ｔ）の立下り縁部は、それ
らの伴トランジスタの電流送出（吸引）能力がより大き
いので、上のものよりもはるかに速く応答する。これは
（W/L）の大きさ選択により達成される。
上の方程式に含まれ且つ図４に示されたキャパシタＣ
IN及びCIPは内部寄生キャパンタンス、プラス付加
的に加えられた埋込み式キャパシタンスの組合せを表し
ている。飽和電流は個個のトランジスタのMOSチャネル
の幅対長さ（W/L）比に比例するので、任意所望のI
DPSAT又はIDNSATを達成することができる。電圧発生器1
6及び18のそれぞれの出旅側に埋込み式キャパシタンス
を組み込むことによって、任意所望の電圧−時間の傾斜
を達成することができる。埋込み式キャパシタCIN及びC
IPは、ソース−ドレーン及び基板が電気的に接続されて
いるMOSFETトランジスタで実現することができる。従っ
て、CINはＮチャネルトランジスタであればよく、又CIP
はＰチャネルトランジスタであればよい。これらの素子
を用いると、電圧傾斜がその最大偏位に達するときに、
これらの電圧極値においてはCINが減少されるであろう
から、高速回復が得られる。これは伝統的なMOSFETキャ
パシタの固有の非線形キャパシタンス−電圧特性を反映
している。
これで採択実施例の説明を終わる。しかしながら、こ
の技術分野において通常の技能を有する者にはこの発明
概念の精神及び範囲から離れることなく多くの変更及び
改変が明らかであろう。例えば、W/L比の選択並びに埋
込みキャパシタCIN及びCIPは出力駆動器の特定の応用装
置に依存している。それゆえ、この発明の範囲は特許請
求の範囲の各請求項によってのみ限定されるものと解釈
される。
【図面の簡単な説明】
図１は出力信号立上り及び立下り時間を制御する二つの
時間依存性電圧発生器VP（ｔ）及びVN（ｔ）を示した出
力駆動器発明の構成図である。 図２は図１に示された出力駆動器内の指定点における信
号波形の時間図である。 図３は負荷キャパシタンスCLの関数としての図１に示さ
れた出力駆動器からの出力信号（VO）時間応答を示して
いる。 図４は図１に示された出力駆動器発明の電圧発生器を示
した概略図である。 これらの図面において、 10:出力駆動器回路、14:中間バッファ 16,18:時間依存性電圧発生器 20:Pチャネルトランジスタ 22:Nチャネルトランジスタ 24:内部キャパシタンス（CO） 26:負荷キャパシタンス（CL） VIN:入力信号、VO:出力信号

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】制御された立上り時間及び立下り時間を有
    る出力信号を発声するCMOS出力回路であって、 前記出力回路に加えられる入力信号と、 Ｐトランジスタ及びＮトランジスタからなるインバータ
    を含み、Ｐトランジスタの幅対長さの比（W/L）がＮト
    ランジスタよりも大きく形成され、前記入力信号を受け
    るように結合され、第１容量性手段を有し前記出力信号
    の立上り時間の制御のためほぼ線形の下降信号を発生す
    る第１電圧発生手段と、 Ｐトランジスタ及びＮトランジスタからなるインバータ
    を含み、ＮトランジスタのW/LがＰトランジスタよりも
    大きく形成され、前記入力信号を受けるように結合さ
    れ、第２容量性手段を有し前記出力信号の立下り時間の
    制御のためほぼ線形の上昇信号を発生する第２電圧発生
    手段と、 前記第１電圧発生手段の出力に結合される第１入力及び
    第２電圧発生手段の出力に結合される第２入力を有し、
    前記出力信号を発生する相補形MOSトランジスタを含む
    出力手段と、 から構成され、前記出力手段が内部容量性手段を含み、
    前記第１及び第２容量性手段のキャパシタンスと前記内
    部容量性手段のキャパシタンスとの組合せによって前記
    制御された立上り時間及び立下り時間が決定され、 前記第１容量性手段が内部寄生キャパシタンスと付加的
    に加えられた埋込みキャパシタンスを含み、該埋込みキ
    ャパシタンスンスは所望の立上り時間を与えるように選
    定され、 前記第２容量性手段が内部寄生キャパシタンスと付加的
    に加えられた埋込みキャパシタンスを含み、該埋込みキ
    ャパシタは所望の立下り時間を与えるように選定され
    る、 CMOS出力回路。
  2. 【請求項２】前記内部容量性手段が前記MOSトランジス
    タの寄生キャパシタンスを含む請求項１記載のCMOS出力
    回路。
  3. 【請求項３】前記第１容量性手段の埋込みキャパシタン
    スがMOSFETトランジスタによって形成される請求項１記
    載のCMOS出力回路。
  4. 【請求項４】前記第２容量性手段の埋込みキャパシタン
    スがMOSFETトランジスタによって形成される請求項１記
    載のCMOS出力回路。
  5. 【請求項５】前記内部容量性手段が更に付加的に加えら
    れたMOSキャパシタンスを含む請求項２記載のCMOS出力
    回路。
  6. 【請求項６】VLSIチップ出力回路からの出力信号の立上
    り及び立下り時間を制御する方法であって、 前記出力回路に入力信号を供給し、 前記入力信号に応答して第１電圧発生手段によってほぼ
    線形の下降信号を発生し、第１電圧発生手段はＰトラン
    ジスタ及びＮトランジスタからなるインバータを含み、
    Ｐトランジスタの幅対長さの比（W/L）がＮトランジス
    タよりも大きく形成され、 前記第１電圧発生手段に対する飽和電流を選択すること
    によって前記出力信号立上り時間の傾斜を調整し、 内部寄生キャパシタンスと付加的に加えられた埋込みキ
    ャパシタンスを含む第１容量性手段を前記第１電圧発生
    手段に設け、 前記第１電圧発生手段の埋込みキャパシタンスを選択す
    ることによって前記出力記号立上り時間の傾斜を調整
    し、 前記入力信号に応答して第２電圧発生手段によってほぼ
    線形の上昇信号を発生し、第２電圧発生手段はＰトラン
    ジスタ及びＮトランジスタからなるインバータを含み、
    ＮトランジスタのW/LがＰトランジスタよりも大きく形
    成され、 前記第２電圧発生手段に対する飽和電流を選択すること
    によって前記出力信号立下り時間の傾斜を調整し、 内部寄生キャパシタンスと付加的に加えられた埋込みキ
    ャパシタンスを含む第２容量性手段を前記第２電圧発生
    手段に設け、 前記第２電圧発生手段の埋込みキャパシタンスを選択す
    ることによって前記出力信号立下り時間の傾斜を調整
    し、 前記第１電圧発生手段の出力に結合される第１入力及び
    前記第２電圧発生手段の出力に結合される第２入力を有
    する１対の相補的MOSトランジスタによって、制御され
    た立上り及び立下り時間を有する出力信号を発生する、 ステップから構成される方法。
  7. 【請求項７】前記第１電圧発生手段の埋込みキャパシタ
    ンスが、前記１対の相補的MOSトランジスタの内部キャ
    パシタンスを考慮して選択される、請求項６記載の方
    法。
  8. 【請求項８】前記第２電圧発生手段の埋込みキャパシタ
    ンスが、前記１対の相補的MOSトランジスタの内部キャ
    パシタンスを考慮して選択される、請求項６記載の方
    法。
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