JP3209648B2 - 半導体集積回路装置の出力バッファ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路、特
にその出力バッファに関するものである。

【０００２】

【従来の技術】図１５、図１６、図１７に従来の異なる
３種類の出力バッファ回路を示す。図１５はＮ−Ｎバッ
ファ回路、図１６はLowＶthＮ−Ｎバッファ回路、図１
７はＰ−Ｎバッファ回路である。各図において、５０は
ＮＭＯＳトランジスタ(以下ＮＭＯＳＴｒとする)、５１
はスレシホールドレベルの低いＮＭＯＳトランジスタ
(以下LowＶthＮＭＯＳＴｒ)、６０はＰＭＯＳトランジ
スタ(以下ＰＭＯＳＴｒとする)、７０は電源Ｖcc(例え
ば５Ｖ)、８０はＧＮＤである。

【０００３】すなわち、図１５は２つのＮＭＯＳＴｒ５
０からなるバッファ回路、図１６は電源Ｖcc側にLowＶt
hＮＭＯＳＴｒ５１が接続された、LowＶthＮＭＯＳＴｒ
５１とＮＭＯＳＴｒ５０からなるバッファ回路、図１７
は電源Ｖcc側にＰＭＯＳＴｒ６０が接続されたＰＭＯＳ
Ｔｒ６０とＮＭＯＳＴｒ５０からなるバッファ回路であ
る。

【０００４】また図１８には、図１５〜１７の出力バッ
ファ回路の電源電圧Ｖccと出力がＨレベルの時の電圧Ｖ
_OHとの関係を示す。一点鎖線で示すＡは図１５のＮ−Ｎ
バッファ回路、破線で示すＢは図１６のLowＶthＮ−Ｎ
バッファ回路、実線で示すＣは図１７のＰ−Ｎバッファ
回路のそれぞれＶ_OHのＶcc依存性を示す。ここで出力が
Ｈレベルの時の電流Ｉ_OHはＩ_OH＝−４ｍＡである。

【０００５】また、４５はＴＴＬインタフェイスにおけ
るＶ_OHのスペックの範囲を示すもので、最小値は２.４
Ｖ、最大値はＶcc＋１０％＝５.５Ｖである。また４６
は後述する３.３ＶインタフェイスにおけるＶ_OHの許容
範囲を示す。

【０００６】次に、従来の出力バッファ回路の動作につ
いて説明する。まず図１５のＮ−Ｎバッファ回路におい
て、Ｖ_OHはＶcc−Ｖth(但しＶthは、上側のＮＭＯＳＴ
ｒ５０のスレシホールドレベル)となるが、基板効果に
よりＶth(ＮＭＯＳＴｒ５０)は大きくなり、図１８のＡ
に示すようになる。従ってＶ_OHの最小値２.４Ｖを満足
しない。

【０００７】図１６のLowＶthＮ−Ｎバッファ回路にお
いて、Ｖ_OHは図１５のものと同様にＶcc−Ｖth(但しＶt
hは、LowＶthＮＭＯＳＴｒ５１のスレシホールドレベ
ル)となるが、LowＶthＮＭＯＳＴｒ５１のスレシホール
ドレベルＶthは低いため、図１８のＢに示すようにな
る。この場合、Ｖ_OHのスペックの範囲内におさまってお
り、５Ｖインタフェイスとしてはまったく問題ない。

【０００８】図１７のＰ−Ｎバッファ回路においては、
ＰＭＯＳＴｒ６０のスレシホールドレベルＶthによる電
圧降下はなく、Ｖ_OHはＶccとなり図１８のＣに示すよう
になる。この場合、Ｖ_OHのスペックの範囲内におさまっ
ており５Ｖインタフェイスとしてはまったく問題ない。

【０００９】

【発明が解決しようとする課題】従来の出力バッファは
以上のように構成されていた。ところで最近、システム
の消費電力を減らす目的で電源電圧Ｖcc３.３Ｖ化が急
速に進みつつある。しかしながら、デバイスの要求性能
は電源電圧が降下するにもかかわらず、ますます高くな
っている。そこでこれらを両立させる一つの解が、５Ｖ
電源電圧(Ｖcc)の３.３Ｖインタフェイスである。

【００１０】図１８の４６は３.３Ｖインタフェイスに
おけるＶ_OHの許容範囲を示すもので、最小値は２.４
Ｖ、最大値はＶcc＋０.３Ｖ＝３.６Ｖである。ここで最
大値３.６Ｖという値は３.３Ｖ電源のデバイスに大量の
電流が流れこまないように設けられた値である。もし
３.３Ｖ電源のデバイスに５Ｖの電圧が入力された場合
には、両インタフェイス間に５ー３.３＝１.７Ｖの電圧
がかかり，大量の電流が流れ込み、これはデバイスの破
壊につながる。

【００１１】しかしながら図１８のＡ、Ｂ、Ｃより図１
５〜１７の出力バッファ回路は共に３.３Ｖインタフェ
イスを確実には満足しないことがわかる。図１５のＮ−
Ｎバッファ回路はＶ_OH最小値を満足しておらず、図１６
のLowＶthＮ−Ｎバッファ回路はＶ_OH最大値を満足して
おらず、第１７図のＰ−Ｎバッファ回路はＶ_OH最小値、
最大値を共に満足していない。

【００１２】しかしながら従来、一般に内部５Ｖ電源で
３.３Ｖインタフェイスを実現するためには図１６のLow
ＶthＮ−Ｎバッファ回路が用いられている。実使用でＶ
_OH最大値を満足しているためである。これは、効果的な
解決策がないためと、Ｖ_OHが４Ｖ程度になっても３.３
Ｖテバイスが破壊はされないという製品の耐久性からな
りたっている。

【００１３】一方、内部３.３Ｖ電源では、図１７のＰ
−Ｎバッファ回路が必須であり、Ｐ−Ｎバッファ回路で
ないと３.３ＶインタフェイスにおけるＶ_OHを保つこと
ができない。

【００１４】従って従来、(１)内部５Ｖ電源の３.３Ｖ
インタフェイス、(２)内部３.３Ｖ電源の３.３Ｖインタ
フェイス、の２種類を実現するには、トランジスタの種
類が異なるため、別チップとしなくてはならず、コスト
アップになるという問題点があった。

【００１５】この発明は、上記の問題点を解消するため
になされたもので、２種類の電源電圧に対応して、それ
ぞれに所定の出力特性が得られる半導体集積回路装置の
出力バッファを提供することを目的とする。

【００１６】

【課題を解決するための手段】上記の目的に鑑み、この
発明の第１の発明は、２種類の電源電圧に対応してそれ
ぞれに所定の出力特性を満足する入力バッファであっ
て、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを有
し、それぞれソース又はドレインの一方がＶccおよびＧ
ＮＤのいずれかの電源線となり、ソース又はドレインの
他方が共通接続されて出力となる出力バッファ回路を含
み、上記ソース又はドレインの各電源線は外部よりＶcc
又はＧＮＤの電源を供給され、高電圧動作時のＶccはＮ
ＭＯＳトランジスタのドレインとなり、ＧＮＤはＰＭＯ
Ｓトランジスタのソースとなり、低電圧動作時のＶccは
ＰＭＯＳトランジスタのソースとなりＧＮＤはＮＭＯＳ
トランジスタのドレインとなる電源線の切り換えを行う
ことを特徴とする半導体集積回路装置の出力バッファに
ある。

【００１７】この発明の第２の発明は、上記電源線のＶ
ccとＧＮＤの切り換えを、外部電源と電源線を接続する
ワイヤボンディングにより行うことを特徴とする請求項
１の半導体集積回路装置の出力バッファにある。

【００１８】この発明の第３の発明は、上記電源線のＶ
ccとＧＮＤの切り換えを、ウエハプロセス中の少なくと
も１枚のマスクを変えることにより行うことを特徴とす
る請求項１の半導体集積回路装置の出力バッファにあ
る。

【００１９】この発明の第４の発明は、上記電源線のＶ
ccとＧＮＤの切り換えを、電源線に付加さられスイッチ
ング回路で行なうようにし、切り換えの選択は、電源電
圧判定回路の判定結果に基づいて行うことを特徴とする
請求項１の半導体集積回路装置の出力バッファにある。

【００２０】この発明の第５の発明は、プッシュプルの
ＮＭＯＳトランジスタからなる出力バッファ回路と、Ｖ
ccが高電圧にあるか低電圧にあるかを判定する電源電圧
判定回路と、上記出力バッファ回路の出力にＶccを供給
するＰＭＯＳトランジスタおよび上記出力からＧＮＤに
電流を引き抜くためのダイオード接続された少なくとも
１段のＮＭＯＳトランジスタを有し、上記電源電圧判定
回路の判定結果からＶccが低電圧にある時は上記ＰＭＯ
Ｓトランジスタをオンさせ、Ｖccが高電圧にある時は上
記ＰＭＯＳトランジスタをオフさせて出力特性を変える
出力特性切換回路と、を備えたことを特徴とする半導体
集積回路装置の出力バッファにある。

【００２１】

【作用】この発明の第１の発明では、ＮＭＯＳトランジ
スタとＰＭＯＳトランジスタを有し、それぞれソース又
はドレインの一方がＶccおよびＧＮＤのいずれかの電源
線となり、ソース又はドレインの他方が共通接続されて
出力となる出力バッファ回路に、高電圧動作時にはＮＭ
ＯＳトランジスタのドレインにＶccを接続し、ＰＭＯＳ
トランジスタのソースにＧＮＤを接続し、低電圧動作時
にはＰＭＯＳトランジスタのソースにＶccを接続しＮＭ
ＯＳトランジスタのドレインにＧＮＤを接続するように
電源線の切り換えを行うようにした。

【００２２】この発明の第２の発明では、電源線のＶcc
とＧＮＤの切り換えを、外部電源と電源線を接続するワ
イヤボンディングにより行うようにした。

【００２３】この発明の第３の発明では、電源線のＶcc
とＧＮＤの切り換えを、ウエハプロセス中の少なくとも
１枚のマスクを変えることにより行うようにした。

【００２４】この発明の第４の発明では、電源線のＶcc
とＧＮＤの切り換えを、電源線に付加さられスイッチン
グ回路で行なうようにし、切り換えの選択は、電源電圧
判定回路の判定結果に基づいて行うようにした。

【００２５】この発明の第５の発明では、プッシュプル
のＮＭＯＳトランジスタからなる出力バッファ回路の出
力にＶccを供給するＰＭＯＳトランジスタおよび上記出
力からＧＮＤに電流を引き抜くためのダイオード接続さ
れた少なくとも１段のＮＭＯＳトランジスタを設け、電
源電圧判定回路の判定結果からＶccが低電圧にある時は
ＰＭＯＳトランジスタをオンさせ、Ｖccが高電圧にある
時はオフさせて出力特性を変えるようにした。

【００２６】

【実施例】以下、この発明の実施例について説明する。 実施例１．図１および図２は、この発明の一実施例によ
る出力バッファの説明を行うための図である。図１は内
部電源Ｖcc＝３.３Ｖ時に３.３Ｖインタフェイスを実現
する出力バッファ回路、図２は内部電源Ｖcc＝５Ｖ時に
３.３Ｖインタフェイスを実現する出力バッファ回路で
ある。各図において、１はＰＭＯＳトランジスタ(以下
ＰＭＯＳＴｒとする)、２はノーマルＶthまたはLowＶth
のＮＭＯＳトランジスタ(以下ＮＭＯＳＴｒとする)、７
０は電源Ｖcc、８０はＧＮＤである。

【００２７】図１の(ａ)は、従来と同じ、Ｐ−Ｎバッフ
ァ回路である。電源Ｖccが３.３Ｖでは、このＰ−Ｎバ
ッファ回路でないと、出力Ｄoutでの出力レベルの保証
値が確保できない。この回路では、ＰＭＯＳＴｒ１のＶ
thにより出力Ｄoutの電圧が下がることはなく、Ｖ_OHは
Ｖccとなる。

【００２８】また図２の(ａ)は、図１のＰ−Ｎバッファ
回路の電源Ｖcc７０とＧＮＤ８０を入れ替えた回路であ
る。この回路ではＮＭＯＳＴｒ２のＶthだけ出力Ｄout
の電圧が下がるためＶ_OHはＶcc−Ｖthとなる。

【００２９】このようにＰ−Ｎバッファ回路のトランジ
スタの構成はそのままで、電源Ｖcc７０とＧＮＤ８０を
入れ替えることにより、Ｖcc＝３.３Ｖ、Ｖcc＝５Ｖで
それぞれ３.３Ｖインタフェイスが実現できる。

【００３０】なお、図２の(ｂ)の回路は、ＧＮＤ８０と
出力Ｄout間にＮＭＯＳＴｒ３を付加したものである。
このＮＭＯＳＴｒ３ａは出力ＤoutのＬレベルをさらに
下げるために有効である。また、図１の回路の場合に
も、図１の(ｂ)に示すように、このようなＮＭＯＳＴｒ
３を設けてもよい。

【００３１】図３〜図５には、図１および図２の出力バ
ッファ回路の入力ａ、ａバー、ｂと出力Ｄoutの真理値
表を示す。図３は図１の(ａ)の回路の真理値表、図４は
図２の(ａ)の回路の真理値表、図５は図２の(ｂ)の回路
の真理値表を示す。図３および図４から分かるように図
１の回路と図２の回路では論理が逆となるので、図２で
は入力ａ、ｂの入力を図１の論理信号とは逆(反転)にす
る必要がある。

【００３２】図６には入力ａ、ｂを反転させるための回
路の一例を示す。図６において４はインバータ、５およ
び６は半導体基板上の回路が形成される際のマスクによ
る結線の変更、またはスイッチング素子としてのスイッ
チングトランジスタ(Ｔｒ)である。

【００３３】電源Ｖccが５Ｖ時は、スイッチングＴｒ６
をオンさせスイッチングＴｒ５をオフさせ、電源Ｖccが
３.３Ｖ時は、スイッチングＴｒ６をオフさせスイッチ
ングＴｒ５をオンさせることで、３.３Ｖ時に入力ａ、
ｂの論理信号を反転させることができる。

【００３４】実施例２．図７には、具体的なデバイス
(パッケージ)のピンアウト図を示す。例として、１Ｍビ
ットのＳＲＡＭを示した。このパッケージの１１番ピン
４１と３３番ピン４３が電源Ｖccで、１２番ピン４２と
３４番ピン４４がＧＮＤであり、センターパワーピン配
置となっている。

【００３５】次に、実施例２として、上述の図１および
図２のＶcc線とＧＮＤ線の具体的な入れ替えについて説
明する。図８は、回路が形成されたチップ上の電極パッ
ドの平面パターン図である。９はチップの表面に形成さ
れたハッチングで示されたパッシベーシヨン保護膜の穴
部である電極パッド、１０、１１は金属配線からなる配
線パターン、実線で示す１２、１３はワイヤボンディン
グ方式Ｉ、破線で示す１４、１５はワイヤボンディング
方式IIである。

【００３６】ここでは、チップ上の電極パッド９と外部
リード(図示せず)の結線を行なうワイヤボンディングで
Ｖcc線とＧＮＤ線を切り替える。例えば、Ｖccが３.３
Ｖの製品を製造する時には、ワイヤボンディング１２を
電源Ｖcc、ワイヤボンディング１３をＧＮＤとして用
い、Ｖccが５Ｖの製品を製造する時には、製造メーカは
ワイヤボンディングを変更し、ワイヤボンディング１４
を電源Ｖcc、ワイヤボンディング１５をＧＮＤとして用
いることで、同一チップでＶcc＝３.３Ｖ用およびＶcc
＝５Ｖ用に変更が可能となる。

【００３７】実施例３．図９は実施例３として、Ｖcc線
とＧＮＤ線を入れ替える別の実施例を説明するための図
である。この実施例では、製造時に配線パターンを形成
するマスク(図示せず)を変更することによって行うもの
である。

【００３８】まず、図９の(ａ)で配線パターン１０がＧ
ＮＤ、配線パターン１１がＶccとする。そして、図９の
(ｂ)に示すように符号Ｄで示す部分を削除し、符号Ｅで
示す部分を追加した配線パターン１０、１１を形成する
ように、配線パターンを形成するマスクの形状を変更す
る。これにより(ａ)と同一のワイヤボンディングをして
いる場合、配線パターン１０がＶcc、配線パターン１１
がＧＮＤとなり、(ａ)とは入れ替わることになる。

【００３９】なおこの場合、配線パターンを形成するマ
スクに限らず、配線パターン１０、１１をＶccとＧＮＤ
で入れ替えられれば、製造工程中のいかなるマスクであ
ってもよい。

【００４０】実施例４．上記各実施例では、製造工程中
のワイヤボンドや、配線パターンを形成するマスクを変
更することによりＶccとＧＮＤを入れ替えて、図１およ
び図２に示す構成の切り換えを行い、Ｖccが５Ｖと３.
３Ｖの製品の切り替えを行うものを示したが、この実施
例はデバイスが自動的に切り換えるものについて説明す
る。

【００４１】図１０はこの発明の別の実施例によるデバ
イスが自動的に切り換えを行う出力バッファを示す図で
ある。図において、上記実施例と同一もしくは相当部分
は同一符号で示す。４、５、１６、１７、１８、１９は
スイッチングトランジスタ、２０はＰＭＯＳロードトラ
ンジスタ、２１、２２、２３はＮＭＯＳプルダウントラ
ンジスタ、５５、５６はインバータである。７ａ、８ａ
は電極パッドのある方向を示し、電源線７、８はスイッ
チングＴｒ１６、１９を介して電極パッド(図５および
図６の電極パッド参照)が接続されている。

【００４２】なお、ＰＭＯＳＴｒ１およびＮＭＯＳＴｒ
２が出力バッファ回路を構成し、スイッチングＴｒ１６
〜１９がスイッチング回路を構成し、ＰＭＯＳロードＴ
ｒ２０、ＮＭＯＳプルダウンＴｒ２１〜２３およびイン
バータ５５、５６が電源電圧判定回路を構成する。

【００４３】次に動作について説明する。インバータ５
５のノードｆはＶccが５ＶのときＨレベルとなり、Ｖcc
が３.３ＶのときＬレベルとなる。まず、Ｖcc＝５Ｖの
場合を考えると、ｆ＝Ｈレベル、ｇ＝Ｌレベル、ｈ＝Ｈ
レベルとなり、スイッチングＴｒ１６、１９はオフ状
態、スイッチングＴｒ１７、１８はオン状態となり、Ｖ
ccは７ａから電源線８へ、ＧＮＤは８ａから電源線７へ
接続され、出力バッファ回路は、ＮＭＯＳＴｒ２がロー
ドＴｒ(Ｖccを供給)となり、ＰＭＯＳＴｒ１がドライバ
Ｔｒ(ＧＮＤを供給)となる。

【００４４】この時、ｈ＝Ｈレベルで、スイッチングＴ
ｒ５がオンし、ｇ＝ＬレベルでスイッチングＴｒ６がオ
フし、出力バッファ回路へのゲート信号はインバータ４
が追加されたロジックとなる。

【００４５】次にＶcc＝３.３Ｖの場合を考えると、ｆ
＝Ｌレベル、ｇ＝Ｈレベル、ｈ＝Ｌレベルとなり、スイ
ッチングＴｒ１７、１８はオフ状態となり、スイッチン
グＴｒ１６、１９はオン状態となり、Ｖccは７ａから電
源線７へ、ＧＮＤは８ａから電源線８へ接続され、出力
バッファ回路は、ＰＭＯＳＴｒ１がロードＴｒとなり、
ＮＭＯＳＴｒ２がドライバＴｒとなる。

【００４６】この時、ｈ＝ＬレベルでスイッチングＴｒ
５がオフし、ｇ＝ＨレベルでスイッチングＴｒ６がオン
して、インバータ４を介さない論理信号が出力バッファ
回路のゲートに入力されることになる。

【００４７】なお、スイッチングＴｒ５、６、１６〜１
９はＮＭＯＳＴｒに限定されず、図１１に示すように、
ＮＭＯＳＴｒ２４とＰＭＯＳＴｒを並列に接続させたも
のにしてもよく、このようにすることで、より電位レベ
ルのドロップがなく安定したレベルを伝えることができ
る。

【００４８】また、一般のデバイスではアウトプットイ
ネーブル信号ＯＥによって出力バッファの出力レベルを
フローティング状態にすることができ、これは図１２に
示すようになる。

【００４９】出力レベルをフローティング状態にしたい
場合、アウトプットイネーブル信号ＯＥにＨレベルを入
れると(Ｌアクテェブの回路)、ＮＭＯＳＴｒ２６、２７
が共にオンし、ＰＭＯＳＴｒ１およびＮＭＯＳＴｒ２が
共にオフ状態となる。このＮＭＯＳＴｒ２６、２７のア
ウトプットイネーブル信号ＯＥによるロジックは、前段
のインバータ５２〜５４に加えて論理をとることも容易
である。また、例えば７ａをＶcc、８ａをＧＮＤとした
が、これは逆でもよく、この場合、ロジックが入れ替わ
ることになる。

【００５０】実施例５．図１３はこの発明のさらに別の
実施例によるデバイスが自動的に切り換えを行う出力バ
ッファを示す図である。図において、上記実施例と同一
もしくは相当部分は同一符号で示す。２ａはLowＶthＮ
ＭＯＳＴｒ、３０はＰＭＯＳＴｒ、３１、３２、３３、
３４はＮＭＯＳＴｒ、３５はＮＡＮＤゲートを示す。

【００５１】なお、プッシュプルのＮＭＯＳＴｒである
LowＶthＮＭＯＳＴｒ２ａおよびＮＭＯＳＴｒ２が出力
バッファ回路を構成し、ＰＭＯＳロードＴｒ２０、ＮＭ
ＯＳプルダウンＴｒ２１〜２３およびインバータ５５、
５６が電源電圧判定回路を構成し、ＰＭＯＳＴｒ３０、
ＮＭＯＳＴｒ３１〜３４およびＮＡＮＤゲート３５が出
力特性切換回路を構成する。

【００５２】次に動作について説明する。まずＶcc＝５
Ｖの場合、ｆ＝Ｈレベル、ｇ＝Ｌレベル、ｈ＝Ｈレベル
となり、ＮＡＮＤゲート３５の出力はＨレベルとなるの
で、ＰＭＯＳＴｒ３０はオフし、ＮＭＯＳＴｒ３４はオ
ンする。出力バッファ回路のLowＶthＮＭＯＳＴｒ２ａ
は、データがＨレベルの時、オンしてＨレベルを供給す
るが、プルダウンＴｒであるＮＭＯＳＴｒ３１〜３４が
シリーズに接続されているためＶth４段分以上の出力Ｈ
レベルにはならない。

【００５３】例えば、Ｖth＝０.８Ｖなら、出力Ｄoutは
０.８Ｖ×４＝３.２Ｖ以上になることはない。これは、
３.３Ｖインタフェースに対応するため、Ｈレベル時の
電圧を抑えるためのものである。

【００５４】次にＶcc＝３.３Ｖの場合、ｆ＝Ｌレベ
ル、ｇ＝Ｈレベル、ｈ＝Ｌレベルとなり、ＮＡＮＤゲー
ト３５の出力は、出力バッファ回路のゲート電位がＨレ
ベルの時のみＬレベルを出力し、ＰＭＯＳＴｒ３０をオ
ンさせる。真理値表は図１４に示す通りである。

【００５５】従って、Ｖcc＝３.３Ｖで出力バッファ回
路のLowＶthＮＭＯＳＴｒ２ａのゲートがＨレベルの時
のみＮＡＮＤゲート３５の出力はＬレベルとなり、ＰＭ
ＯＳＴｒ３０をオンさせる。出力のＨレベルはLowＶth
ＮＭＯＳＴｒ２ａとＰＭＯＳＴｒ３０で供給されること
になり、Ｖccまで上昇する。

【００５６】またインバータ５６の出力ｈがＬレベルで
ＮＭＯＳＴｒ３４はオフとなり、出力レベルの低下はな
い。この実施例では上記実施例４のように出力バッファ
回路への入力を反転させる回路が不要なため、製造がよ
り容易となる。

【００５７】なお、上記各実施例は出力バッファに関す
るもので、メモリ装置、ロジック装置等のなど各種半導
体集積回路装置に適用することができる。また、上記各
実施例の説明では、Ｖcc＝５Ｖと３.３Ｖの場合につい
て説明したが、異なる２種類のＶcc(高電圧と低電圧)と
いう意味であり、Ｖcc＝５Ｖと３.３Ｖに限定されるも
のではない。

【００５８】

【発明の効果】以上のように、この発明の第１の発明に
よれば、ＮＭＯＳトランジスタとＰＭＯＳトランジスタ
を有し、それぞれソース又はドレインの一方がＶccおよ
びＧＮＤのいずれかの電源線となり、ソース又はドレイ
ンの他方が共通接続されて出力となる出力バッファ回路
に、高電圧動作時にはＮＭＯＳトランジスタのドレイン
にＶccを接続し、ＰＭＯＳトランジスタのソースにＧＮ
Ｄを接続し、低電圧動作時にはＰＭＯＳトランジスタの
ソースにＶccを接続しＮＭＯＳトランジスタのドレイン
にＧＮＤを接続するように電源線の切り換えを行うよう
にして、２種類の電源電圧に対応してそれぞれ所定の出
力特性が得られるようにしたので、汎用性の高い半導体
集積回路装置の出力バッファを提供できる等の効果が得
られる。

【００５９】この発明の第２の発明では、電源線のＶcc
とＧＮＤの切り換えを、外部電源と電源線を接続するワ
イヤボンディングにより行うようにしたので、安価で生
産性のよい半導体集積回路装置の出力バッファを提供で
きる等の効果が得られる。

【００６０】この発明の第３の発明では、電源線のＶcc
とＧＮＤの切り換えを、ウエハプロセス中の少なくとも
１枚のマスクを変えることにより行うようにしたので、
安価で生産性のよい半導体集積回路装置の出力バッファ
を提供できる等の効果が得られる。

【００６１】この発明の第４の発明では、電源線のＶcc
とＧＮＤの切り換えを、電源線に付加さられスイッチン
グ回路で行なうようにし、切り換えの選択は、電源電圧
判定回路の判定結果に基づいて行うようにしたので、汎
用性の高い半導体集積回路装置の出力バッファを提供で
きる等の効果が得られる。

【００６２】この発明の第５の発明では、プッシュプル
のＮＭＯＳトランジスタからなる出力バッファ回路の出
力にＶccを供給するＰＭＯＳトランジスタおよび上記出
力からＧＮＤに電流を引き抜くためのダイオード接続さ
れた少なくとも１段のＮＭＯＳトランジスタを設け、電
源電圧判定回路の判定結果からＶccが低電圧にある時は
ＰＭＯＳトランジスタをオンさせ、Ｖccが高電圧にある
時はオフさせて出力特性を変えるようにしたので、汎用
性が高くかつ生産が容易な半導体集積回路装置の出力バ
ッファを提供できる等の効果が得られる。

【図面の簡単な説明】

【図１】 この発明の一実施例による出力バッファの説
明を行うための図であり、Ｖcc＝３.３Ｖ時の出力バッ
ファ回路を示す。

【図２】 この発明の一実施例による出力バッファの説
明を行うための図であり、Ｖcc＝５Ｖ時の出力バッファ
回路を示す。

【図３】 図１の(ａ)の出力バッファ回路の真理値表を
示す図である。

【図４】 図２の(ａ)の出力バッファ回路の真理値表を
示す図である。

【図５】 図２の(ｂ)の出力バッファ回路の真理値表を
示す図である。

【図６】 反転回路の一例を示す図である。

【図７】 この発明による出力バッファ回路を含むパッ
ケージのピンアウトの一例を示す図である。

【図８】 図８はワイヤボンディングによりＶcc線とＧ
ＮＤ線を入れ替えるこの発明の実施例を説明するための
図である。

【図９】 図９は製造工程中のマスクの変更によりＶcc
線とＧＮＤ線を入れ替えるこの発明の別の実施例を説明
するための図である。

【図１０】 図１０はこの発明の別の実施例によるデバ
イスが自動的に切り換えを行う出力バッファを示す図で
ある。

【図１１】 図１１はスイッチングトランジスタの別の
構成を示す図である。

【図１２】 図１２はアウトプットイネーブル信号によ
り出力バッファの出力レベルをフローティング状態にす
る場合の構成を示す図である。

【図１３】 図１３はこの発明のさらに別の実施例によ
るデバイスが自動的に切り換えを行う出力バッファを示
す図である。

【図１４】 図１３の回路の真理値表を示す図である。

【図１５】 図１５は従来のＮ−Ｎバッファ回路を示す
図である。

【図１６】 図１６は従来のLowＶthＮ−Ｎバッファ回
路を示す図である。

【図１７】 図１７は従来のＰ−Ｎバッファ回路を示す
図である。

【図１８】 図１８は図１５〜１７の出力バッファ回路
の電源電圧Ｖccと電圧Ｖ_OHとの関係を示す図である。

【符号の説明】

１、２５、３０ ＰＭＯＳＴｒ、２、３、２４、２６、
２７、３１、３２、３３、３４ ＮＭＯＳＴｒ、２ａ
LowＶthＮＭＯＳＴｒ、４、５２、５３、５４、５５、
５６、５７ インバータ、５、６、１６、１７、１８、
１９ スイッチングＴｒ、７、８ 電源線、９ 電極パ
ッド、１０、１１ 配線パターン、１２、１３、１４、
１５ ワイヤボンディング、２０ ＰＭＯＳロードＴ
ｒ、２１、２２、２３ ＮＭＯＳプルダウンＴｒ、３５
ＮＡＮＤゲート。

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 ２種類の電源電圧に対応してそれぞれに
   所定の出力特性を満足する出力バッファであって、ＮＭ
   ＯＳトランジスタとＰＭＯＳトランジスタを有し、それ
   ぞれソース又はドレインの一方がＶccおよびＧＮＤのい
   ずれかの電源線となり、ソース又はドレインの他方が共
   通接続されて出力となる出力バッファ回路を含み、上記
   ソース又はドレインの各電源線は外部よりＶcc又はＧＮ
   Ｄの電源を供給され、高電圧動作時のＶccはＮＭＯＳト
   ランジスタのドレインとなり、ＧＮＤはＰＭＯＳトラン
   ジスタのソースとなり、低電圧動作時のＶccはＰＭＯＳ
   トランジスタのソースとなりＧＮＤはＮＭＯＳトランジ
   スタのドレインとなる電源線の切り換えを行うことを特
   徴とする半導体集積回路装置の出力バッファ。
2. 【請求項２】 上記電源線のＶccとＧＮＤの切り換え
   を、外部電源と電源線を接続するワイヤボンディングに
   より行うことを特徴とする請求項１の半導体集積回路装
   置の出力バッファ。
3. 【請求項３】 上記電源線のＶccとＧＮＤの切り換え
   を、ウエハプロセス中の少なくとも１枚のマスクを変え
   ることにより行うことを特徴とする請求項１の半導体集
   積回路装置の出力バッファ。
4. 【請求項４】 上記電源線のＶccとＧＮＤの切り換え
   を、電源線に付加さられスイッチング回路で行なうよう
   にし、切り換えの選択は、電源電圧判定回路の判定結果
   に基づいて行うことを特徴とする請求項１の半導体集積
   回路装置の出力バッファ。
5. 【請求項５】 プッシュプルのＮＭＯＳトランジスタか
   らなる出力バッファ回路と、Ｖccが高電圧にあるか低電
   圧にあるかを判定する電源電圧判定回路と、上記出力バ
   ッファ回路の出力にＶccを供給するＰＭＯＳトランジス
   タおよび上記出力からＧＮＤに電流を引き抜くためのダ
   イオード接続された少なくとも１段のＮＭＯＳトランジ
   スタを有し、上記電源電圧判定回路の判定結果からＶcc
   が低電圧にある時は上記ＰＭＯＳトランジスタをオンさ
   せ、Ｖccが高電圧にある時は上記ＰＭＯＳトランジスタ
   をオフさせて出力特性を変える出力特性切換回路と、を
   備えたことを特徴とする半導体集積回路装置の出力バッ
   ファ。