DE102015108140A1

DE102015108140A1 - Gate-potential-steuerungsschaltung

Info

Publication number: DE102015108140A1
Application number: DE102015108140.7A
Authority: DE
Inventors: Masaki WASEKURA
Original assignee: Toyota Motor Corp
Current assignee: Denso Corp
Priority date: 2014-06-04
Filing date: 2015-05-22
Publication date: 2015-12-17
Anticipated expiration: 2035-05-23
Also published as: TW201601456A; CN105278603A; KR20150139785A; SG10201504338SA; JP6064947B2; US9503076B2; TWI562540B; US20150358019A1; CN105278603B; DE102015108140B4; MY182219A; JP2015231117A; KR101701613B1

Abstract

Eine Gate-Potential-Steuerungsschaltung (10a; 10b) weist ein Antriebsschaltelement (12), ein erstes Gate-Potential-Bereitstellungsteil (60a), ein erstes Schaltelement (22), einen ersten Widerstand (24) und einen ersten Operationsverstärker (32a) auf. Der erste Operationsverstärker weist einen Ausgangsabschnitt, der mit einem Gate (22c) des ersten Schaltelements verbunden ist, einen invertierenden Eingang, an den ein erstes Referenzpotential angelegt wird, und einen nicht-invertierenden Eingang auf, an den derjenige eines ersten Werts und eines zweiten Werts, der näher an einem Potential des ersten Gate-Potential-Bereitstellungsteils liegt, angelegt wird. Der erste Wert beruht auf einer Potentialdifferenz, die durch Subtrahieren eines Potentials eines Anschlusses (24b) des ersten Widerstands auf der Antriebsschaltelementseite von einem Anschluss (24a) des ersten Widerstands auf der Seite des ersten Gate-Potential-Bereitstellungsteils erhalten wird. Der zweite Wert beruht auf einem Potential eines Anschlusses (22a) des ersten Schaltelements.

Description

HINTERGRUND DER ERFINDUNG
1. Gebiet der Erfindung
Die vorliegende Erfindung betrifft eine Schaltung, die das Potential eines Gates (Steueranschlusses) eines Schaltelements steuert.
2. Beschreibung des Standes der Technik
Eine Schaltung, die das Potential eines Gates (Steueranschlusses) eines IGBT steuert, ist in der internationalen Veröffentlichung WO 2012/014314 A offenbart. Diese Schaltung weist ein pMOS und einen Widerstand auf, die in Reihe zwischen dem Gate des IGBT und einer Antriebsleistungsquelle geschaltet sind. Ein Operationsverstärker ist mit einem Gate des pMOS verbunden. Der pMOS wird durch den Operationsverstärker derart gesteuert, dass der pMOS eine konstante Drain-Spannung aufweisen kann. Als Ergebnis wird das Potential des Gates des IGBT auf einen vorbestimmten Wert erhöht.
In der in der internationalen Veröffentlichung WO 2012/014314 A offenbarten Technik wird die Erhöhungsrate des Gate-Potentials des IGBT durch die Anstiegsrate (Slew-Rate) des Operationsverstärkers bestimmt. Da die Anstiegsrate (Slew-Rate) zwischen Operationsverstärkern deutlich variiert, variiert die Erhöhungsrate des Gate-Potentials des IGBT unter den Gate-Potential-Steuerungsschaltungen der internationalen Veröffentlichung WO 2012/014314 A .
ZUSAMMENFASSUNG DER ERFINDUNG
Es ist eine Aufgabe der vorliegenden Erfindung, eine Gate-Potential-Steuerungsschaltung anzugeben, die den Einfluss der Anstiegsrate (Slew-Rate) eines Operationsverstärkers bei Steuern des Gate-Potentials eines Schaltelements unter Verwendung des Operationsverstärkers unterdrücken kann.
Diese Aufgabe wird durch eine Gate-Potential-Steuerungsschaltung gelöst, wie sie in den Patentansprüchen 1, 4 oder 7 angegeben ist.
Gemäß einer ersten Ausgestaltung, wie sie in Patentanspruch 1 angegeben ist, weist eine Gate-Potential-Steuerungsschaltung ein Antriebsschaltelement, ein erstes Gate-Potential-Bereitstellungsteil, ein erstes Schaltelement, einen ersten Widerstand und einen ersten Operationsverstärker auf. Das erste Schaltelement und der erste Widerstand sind in Reihe zwischen einem Gate (Steueranschluss) des Antriebsschaltelements und dem ersten Gate-Potential-Bereitstellungsteil geschaltet. Der erste Operationsverstärker weist einen Ausgangsabschnitt, der mit einem Gate des ersten Schaltelements verbunden ist, einen invertierenden Eingang, an den ein erstes Referenzpotential angelegt wird, und einen nicht-invertierenden Eingang auf, an den derjenige eines ersten Werts und eines zweiten Werts, der näher an einem Potential des ersten Gate-Potential-Bereitstellungsteils liegt, angelegt wird. Der erste Wert beruht auf einer Potentialdifferenz, die durch Subtrahieren eines Potentials eines Anschlusses des ersten Widerstands auf der Antriebsschaltelementseite von einem Anschluss des ersten Widerstands auf der Seite des ersten Gate-Potential-Bereitstellungsteils erhalten wird. Der zweite Wert beruht auf einem Potential eines Anschlusses des ersten Schaltelements.
Gemäß der ersten Ausgestaltung der vorliegenden Erfindung kann der Operationsverstärker genau die Änderungsrate des Gate-Potentials des Antriebsschaltelements steuern.
Gemäß einer zweiten Ausgestaltung, wie sie in Patentanspruch 4 angegeben ist, weist eine Gate-Potential-Steuerungsschaltung ein Antriebsschaltelement, ein erstes Gate-Potential-Bereitstellungsteil, ein erstes Schaltelement, einen ersten Widerstand und einen ersten Operationsverstärker auf. Das erste Schaltelement ist zwischen einem Gate des Antriebsschaltelements und dem ersten Gate-Potential-Bereitstellungsteil geschaltet. Der erste Widerstand ist zwischen dem Antriebsschaltelement und dem ersten Schaltelement geschaltet. der erste Operationsverstärker weist einen Ausgangsabschnitt, der mit einem Gate des ersten Schaltelements verbunden ist, einen nicht-invertierenden Eingang, an den ein Potential eines Anschlusses des ersten Schaltelements auf einer Antriebsschaltelementseite angelegt wird, und einen invertierenden Eingang auf, an den das sich von einem Potential des ersten Gate-Potential-Bereitstellungsteil weiter entfernt befindliche eines ersten Potentials und eines vierten Referenzpotentials angelegt wird. Das erste Potential wird durch Addieren eines dritten Referenzpotentials zu einem Potential eines Anschlusses des ersten Widerstands auf der Antriebsschaltelementseite erhalten.
Gemäß der zweiten Ausgestaltung der vorliegenden Erfindung kann der Operationsverstärker genau die Änderungsrate des Gate-Potentials des Antriebsschaltelements steuern.
Gemäß einer dritten Ausgestaltung, wie sie in Patentanspruch 7 angegeben ist, weist eine Gate-Potential-Steuerungsschaltung ein Antriebsschaltelement, ein erstes Gate-Potential-Bereitstellungsteil, ein erstes Schaltelement, einen ersten Widerstand und einen ersten Operationsverstärker auf. Das erste Schaltelement und der erste Widerstand sind in Reihe zwischen einem Gate (Steueranschluss) des Antriebsschaltelements und dem ersten Gate-Potential-Bereitstellungsteil geschaltet. Der erste Operationsverstärker weist einen Ausgangsabschnitt auf, der mit einem Gate des ersten Schaltelements verbunden ist, und ist konfiguriert, ein Potential des Gates des ersten Schaltelements derart zu steuern, dass ein absoluter Wert einer Potentialdifferenz zwischen beiden Enden des ersten Widerstands ein siebtes Referenzpotential oder niedriger ist, und ein Potential eines Anschlusses des ersten Schaltelements auf einer Antriebsschaltelementseite sich auf ein achtes Referenzpotential ändert.
Gemäß der dritten Ausgestaltung der vorliegenden Erfindung kann der Operationsverstärker genau die Änderungsrate des Gate-Potentials des Antriebsschaltelements steuern.
Vorteilhafte Ausgestaltungen sind in den abhängigen Patentansprüchen angegeben.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Merkmale, Vorteile sowie technische und industrielle Bedeutung von beispielhaften Ausführungsbeispielen der Erfindung sind nachstehend unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben, in den gleiche Bezugszeichen gleiche Elemente bezeichnen. Es zeigen:
1 ein Schaltbild einer Gate-Potential-Steuerungsschaltung 10a gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung,
2 einen Graphen, der veranschaulicht, wie Spannungen sich ändern, wenn ein IGBT gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung eingeschaltet wird,
3 ein Schaltbild einer Gate-Potential-Steuerungsschaltung 10b gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung,
4 einen Graphen, der veranschaulicht, wie sich Spannungen ändern, wenn ein IGBT gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung eingeschaltet wird,
5 einen Graphen, der veranschaulicht, wie sich Spannungen ändern, wenn ein IGBT gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung ausgeschaltet wird,
6 ein Schaltbild, das eine Modifikation eines Ausführungsbeispiels der vorliegenden Erfindung veranschaulicht,
7 ein Schaltbild, das eine Modifikation eines Ausführungsbeispiels der vorliegenden Erfindung veranschaulicht,
8 ein Schaltbild, das eine Modifikation eines Ausführungsbeispiels der vorliegenden Erfindung veranschaulicht,
9 ein Schaltbild einer Gate-Potential-Steuerungsschaltung 10c gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung,
10 einen Graphen, der veranschaulicht, wie sich Spannungen ändern, wenn ein IGBT gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung eingeschaltet wird,
11 ein Schaltbild einer Gate-Potential-Steuerungsschaltung 10d gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung,
12 einen Graphen, der veranschaulicht, wie sich Spannungen ändern, wenn ein IGBT gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung eingeschaltet wird, und
13 einen Graphen, der veranschaulicht, wie sich Spannungen ändern, wenn ein IBGT gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung ausgeschaltet wird.
AUSFÜHRLICHE BESCHREIBUNG VON AUSFÜHRUNGSBEISPIELEN
Eine Gate-Potential-Steuerungsschaltung 10a gemäß einem ersten Ausführungsbeispiel, die in 1 gezeigt ist, steuert das Potential eines Gate (Steuerungsanschlusses) 12a eines IGBT 12. Der IBGT 12 ist ein Schaltelement für eine Stromsteuerung, die in einem Umrichter, einem Gleichspannungswandler oder dergleichen verwendet wird. Es sei bemerkt, dass ein IGBT als ein Antriebsschaltelement gemäß diesem Ausführungsbeispiel verwendet wird, wohingegen in anderen Ausführungsbeispielen eine andere Art eines Schaltelements (wie ein MOS) als ein Antriebsschaltelement verwendet werden kann. Die Gate-Potential-Steuerungsschaltung 10a weist eine Gate-Ladeschaltung 20, eine Gate-Entladeschaltung 40, eine Isolierleistungsquelle 60 und eine Steuerungseinrichtung 70 auf.
Die Isolierleistungsquelle 60 gibt ein Potential Vout an einen Ausgangsanschluss 60a ab. Das Potential Vout ist das höchste Potential in der Gate-Potential-Steuerungsschaltung 10a.
Die Gate-Ladeschaltung 20 ist eine Schaltung, die eine elektrische Ladung dem Gate 12a des IGBT 12 zum Einschalten des IGBT 12 zuführt. Die Gate-Ladeschaltung 20 weist einen pMOS 22, einen ersten Widerstand 24, eine Subtrahierer 26, einen Verstärker 28, eine erste Referenzleistungsquelle 30, einen ersten Operationsverstärker-IC 32 und einen Schalter 34 auf.
Der pMOS 22 und der erste Widerstand 24 sind in Reihe zwischen dem Gate 12a des IBGT 12 und dem Ausgangsanschluss 60a der Isolierleistungsquelle 60 geschaltet. Der pMOS 22 ist an einer Stelle angeschlossen, die näher an der Isolierleistungsquelle 60 als an dem ersten Widerstand 24 liegt. Der pMOS 22 weist eine Source 22b auf, die mit dem Ausgangsanschluss 60a der Isolierleitungsquelle 60 verbunden ist. Der pMOS 22 weist einen Drain 22a auf, der mit einem Anschluss 24a des ersten Widerstands 24 verbunden ist. Der erste Widerstand 24 weist ebenfalls einen Anschluss 24b auf, der mit dem Gate 12a des IGBT 12 verbunden ist. Ein Potential Va, das in 1 gezeigt ist, ist das Potential des Anschlusses 24a des ersten Widerstands 24, das gleich dem Potential des Drain 22a des pMOS 22 ist. Ein Potential Vb, das in 1 gezeigt ist, ist das Potential des Anschlusses 24b des ersten Widerstands 24, das gleich dem Potential des Gates 12a des IGBT 12 ist.
Der Subtrahierer 26 weist einen Plusanschluss auf, der mit dem Anschluss 24a des ersten Widerstands 24 verbunden ist. Der Subtrahierer 26 weist einen Minusanschluss auf, der mit dem Anschluss 24b des ersten Widerstands 24 verbunden ist. Der Subtrahierer 26 weist einen Ausgangsanschluss auf, der mit dem Verstärker 28 verbunden ist. Der Subtrahierer 26 gibt ein Potential Va – Vb, das durch Subtrahieren des Potentials Vb des Anschlusses 24b von dem Potential Va des Anschlusses 24a erhalten wird, (d.h. die Potentialdifferenz zwischen beiden Enden des ersten Widerstands 24) an dem Ausgangsanschluss aus.
Der Verstärker 28 weist einen Eingangsanschluss auf, der mit dem Ausgangsanschluss des Subtrahierers 26 verbunden ist. Der Verstärker 28 weist einen Ausgangsanschluss auf, der mit dem ersten Operationsverstärker-IC 32 verbunden ist. Der Verstärker 28 gibt ein Potential aus, das durch Multiplizieren des Ausgangsanschlusses Va – Vb aus dem Subtrahierer 26 mit A erhalten wird, was eine Konstante ist, die größer als 1 ist. Das Ausgangspotential A(Va – Vb) aus dem Verstärker 28 wird an den ersten Operationsverstärker-IC 32 angelegt.
Die erste Referenzleistungsquelle 30 weist eine positive Elektrode auf, die mit dem ersten Operationsverstärker-IC 32 verbunden ist. Die erste Referenzleistungsquelle 30 weist eine negative Elektrode auf, die mit Masse verbunden ist. Die erste Referenzleistungsquelle 30 gibt ein erstes Referenzpotential Vref1 aus.
Der erste Operationsverstärker-IC 32 ist ein IC, der einen ersten Operationsverstärker 32a und eine erste Auswahleinrichtung 32b aufweist. An die erste Auswahleinrichtung 32b werden das Potential Va des Anschlusses 24a des ersten Widerstands 24 und das Ausgangspotential A(Va – Vb) aus dem Verstärker 28 angelegt. Die erste Auswahleinrichtung 32b gibt das höhere des Potentials Va und des Potentials A(Va – Vb) aus.
Der erste Operationsverstärker 32a weist einen nicht-invertierenden Eingang auf, an den das Ausgangspotential aus der ersten Auswahleinrichtung 32b (d.h. das höhere des Potentials Va und des Potentials A(Va – Vb)) angelegt wird. Der erste Operationsverstärker 32a weist einen invertierenden Eingang auf, an den das erste Referenzpotential Vref1 angelegt wird. Der erste Operationsverstärker 32a weist einen Ausgangsabschnitt auf, der mit einem Gate (Steuerungsanschluss) 22c des pMOS 22 verbunden ist. Der erste Operationsverstärker 32a gibt ein Pluspotential aus, wenn der nicht-invertierende Eingang ein höheres Potential als der invertierende Eingang aufweist, und gibt ein Minuspotential aus, wenn der invertierende Eingang ein höheres Potential als der nicht-invertierende Eingang aufweist. Auf diese Weise steuert der erste Operationsverstärker 32a das Potential des Gates 22c des pMOS 22 derart, dass das Potential, das an den nichtinvertierenden Eingang angelegt wird, und das Potential, das an den invertierenden Eingang angelegt wird, gleich zueinander sein können.
Der Schalter 34 ist zwischen der Source 22b und dem Gate 22c des pMOS 22 geschaltet. Der Schalter 34 schaltet einen Leitungszustand und einen Unterbrechungszustand zwischen der Source 22b und dem Gate 22c. Der Schalter 34 wird durch ein Signal aus der Steuerungseinrichtung 70 gesteuert.
Die Gate-Entladeschaltung 40 weist einen zweiten Widerstand 44 und einen nMOS 42 auf. Der zweite Widerstand 44 und der nMOS 42 sind in Reihe zwischen dem Gate 12a des IGBT 12 und Masse 80 geschaltet. Der nMOS 42 ist an einer Stelle angeschlossen, die näher an der Masse 80 als an dem zweiten Widerstand 44 liegt. Der nMOS 42 weist eine Source 42b auf, die mit der Masse 80 verbunden ist. Der nMOS 42 weist einen Drain 42a auf, der mit einem Anschluss 44a des zweiten Widerstands 44 verbunden ist. Der nMOS 42 weist ein Gate 42c auf, das mit der Steuerungseinrichtung 70 verbunden ist. Der nMOS 42 führt ein Schalten in Reaktion auf ein Signal aus der Steuerungseinrichtung 70 durch. Der zweite Widerstand 44 weist einen Anschluss 44b auf, der mit dem Gate 12a des IBGT 12 verbunden ist.
Die Steuerungseinrichtung 70 steuert den Schalter 34 und den nMOS 42.
Der Betrieb der Gate-Potential-Steuerungsschaltung 10a ist nachstehend beschrieben. 2 veranschaulicht, wie die Potentiale Va und Vb sowie die Potentialdifferenz Va – Vb sich ändern, wenn der IGBT 12 von einem AUS-Zustand (dem Zustand während der Zeitdauer T0 in 2) zu einem EIN-Zustand umgeschaltet wird (dem Zustand während der Zeitdauer T6 in 2). Wenn der IGBT 12 sich in einem AUS-Zustand (d.h. während der Zeitdauer T0) befindet, ist der nMOS 42 EIN und ist der Schalter 34 AUS (d.h. der pMOS 22 ist aus bzw. ausgeschaltet). Somit wird ein Massepotential (0 V) an das Gate 12a des IGBT 12 angelegt. Somit sind die Potentiale Va und Vb beide 0 V.
Die Steuerungseinrichtung 70 schaltet zu dem Zeitpunkt t1 in 2 den nMOS 42 aus und schaltet den Schalter 34 aus. Wenn der Schalter 34 ausgeschaltet wird, wird das Potential des Gates 22c des pMOS 22 durch den ersten Operationsverstärker 32a steuerbar. Zu dem Zeitpunkt t1 gibt, da das Potential Va und das Potential A(Va – Vb) beide im Wesentlichen 0 V (Massepotential) sind, die erste Auswahleinrichtung 22b im Wesentlichen 0 V aus. Somit wird an den nicht-invertierenden Eingang des ersten Operationsverstärkers 32a im Wesentlichen 0 V angelegt. Da der invertierende Eingang ein höheres Potential (Vref1) als der nicht-invertierende Eingang (0 V) aufweist, verringert der erste Operationsverstärker 32a das Potential des Ausgangsabschnitts (d.h. des Gates 22c des pMOS 22). Als Ergebnis wird der pMOS 22 eingeschaltet und fließt ein Gate-Strom von der Isolierleitungsquelle 60 über den pMOS 22 und den ersten Widerstand 24 zu dem Gate 12a des IGBT 12. Wenn zu dem Zeitpunkt t1 der pMOS 22 eingeschaltet wird, steigt der Gate-Strom an und erhöht sich dementsprechend die Potentialdifferenz Va – Vb während der nachfolgenden Zeitdauer T1. Da zusätzlich elektrische Ladung in dem Gate 12a bei Fließen des Gate-Stroms akkumuliert wird, steigt das Potential des Gates 12a allmählich an. Somit steigen während der Zeitdauer T1 die Potentiale Va und Vb an. Zusätzlich verringert der erste Operationsverstärker 32a das Ausgangspotential (d.h. das Potential des Gates 22c) entsprechend seiner Anstiegsrate (Slew-Rate), da das Potential, das an den nicht-invertierenden Eingang angelegt wird, niedrig ist. Somit steigen während der Zeitdauer T1 die Potentiale Va und Vb mit einem Gradienten an, der durch die Anstiegsrate (Slew-Rate) des ersten Operationsverstärkers 32a bestimmt wird. Während der Zeitdauer T1 steigt das Potential A(Va – Vb) schneller als das Potential Va an. Somit wird während der Zeitdauer T1 das Potential A(Va – Vb) kontinuierlich an den nicht-invertierenden Eingang des ersten Operationsverstärkers 32a angelegt.
Wenn sich während der Zeitdauer T1 der Gate-Strom verringert, erreicht die Potentialdifferenz Va – Vb zu dem Zeitpunkt t2 einen Wert Vref1/A. Anders ausgedrückt ist A(Va – Vb) = Vref1 zu dem Zeitpunkt t2 erfüllt. Dann steuert der erste Operationsverstärker 32a das Potential des Gates 22c derart, dass A(Va – Vb) = Vref1 beibehalten werden kann. Somit ist während der Zeitdauer T2 nach dem Zeitpunkt t2 die Potentialdifferenz Va – Vb im Wesentlichen konstant bei Vref1/A.
Anders ausgedrückt ist der Gate-Strom im Wesentlichen konstant. Somit steigen während der Zeitdauer T2 nach dem Zeitpunkt t2 die Potentiale Va und Vb mit einem Gradienten an, der durch den konstanten Gate-Strom bestimmt ist. Die Potentiale Va und Vb behalten einen im Wesentlichen konstanten Wert während der Zeitdauer T3 nach dem Zeitpunkt t3 bei. Dies liegt daran, dass elektrische Ladung in die Miller-Kapazität des IGBT 12 geladen wird. Während der Zeitdauer T3 ist der Gate-Strom (d.h. die Potentialdifferenz Va – Vb) immer noch im Wesentlichen konstant. Danach ist zu dem Zeitpunkt t4 das Laden der elektrischen Ladung in die Miller-Kapazität abgeschlossen. Somit steigen während der Zeitdauer T4 nach dem Zeitpunkt t4 die Potentiale Va und Vb erneut an. Da während der Zeitdauer T4 der Gate-Strom immer noch im Wesentlichen konstant ist, steigen während der Zeitdauer T4 die Potentiale Va und Vb mit dem im Wesentlichen selben Gradienten wie während der Zeitdauer T2 an. Wenn zu dem Zeitpunkt t5 das Potential Va das erste Referenzpotential Vref1 erreicht, ist das Potential Va höher als das Potential A(Va – Vb) geworden. Somit legt die erste Auswahleinrichtung 32b das Potential Va an den nicht-invertierenden Eingang des ersten Operationsverstärkers 32a an. Dann steuert der erste Operationsverstärker 32a das Potential des Gates 22c derart, dass das Potential Va auf das erste Referenzpotential Vref1 beibehalten werden kann. Als Ergebnis verringert sich der Gate-Strom und verringert sich die Potentialdifferenz Va – Vb dementsprechend. Da die Potentialdifferenz Va – Vb sich auf diese Weise verringert, wird das Potential Va kontinuierlich an den nicht-invertierenden Eingang des ersten Operationsverstärkers 32a während der Zeitdauer T5 nach dem Zeitpunkt t5 angelegt. Somit wird während der Zeitdauer T5 der pMOS 22 derart gesteuert, dass das Potential Va gleich dem ersten Referenzpotential Vref1 sein kann. Somit verringert sich während der Zeitdauer T5 der Gate-Strom allmählich, und wird der Gate-Strom (d.h. die Potentialdifferenz Va – Vb) zu dem Zeitpunkt t6 im Wesentlichen Null, wenn das Potential Vb sich auf ein Potential erhöht, das gleich dem ersten Referenzpotential Vref1 ist. Danach behält der erste Operationsverstärker 32a einen Zustand bei, bei dem die Potentiale Va und Vb gleich dem ersten Referenzpotential Vref1 sind. Da das Potential Vb das Potential des Gates 12a des IGBT 12 ist, wird der IGBT 12 eingeschaltet, wenn das Potential Vb auf das erste Referenzpotential Vref1 gesteuert wird.
Zum Ausschalten des IGBT 12 schaltet die Steuerungseinrichtung 70 den Schalter 34 und den nMOS 42 ein. Wenn der Schalter 34 eingeschaltet wird, wird der pMOS 22 ausgeschaltet und wird die Zufuhr elektrischer Ladung zu dem Gate 12a gestoppt. Zusätzlich wird, wenn der nMOS 42 eingeschaltet wird, elektrische Ladung von dem Gate 12a zu der Masse 80 entladen, und verringert sich das Potential des Gates 12a auf das Massepotential. Als Ergebnis wird der IGBT 12 ausgeschaltet.
Wie es vorstehend beschrieben worden ist, wird in dieser Gate-Potential-Steuerungsschaltung 10a der pMOS 22 derart gesteuert, dass die Potentialdifferenz Va – Vb zwischen beiden Enden des ersten Widerstands 24 ein vorbestimmtes Potential Vref1/A nicht überschreiten kann, wenn der IGBT 12 eingeschaltet wird. Somit ist während der Zeitdauern T2 bis T4 die Potentialdifferenz Va – Vb (d.h. der Gate-Strom) konstant und wird der Gradient, mit dem die Potentiale Va und Vb ansteigen, auf einen Gradienten gesteuert, der durch den Gate-Strom bestimmt wird. Anders ausgedrückt wird während der Zeitdauern T2 und T4 der Gradient, bei dem die Potentiale Va und Vb ansteigen, auf einen im Wesentlichen konstanten Gradienten gesteuert, der kleiner als ein Gradient ist, der durch die Anstiegsrate (Slew-Rate) bestimmt ist. Somit kann, wenn der IGBT 12 unter Verwendung dieser Gate-Potential-Steuerungsschaltung 10a eingeschaltet wird, der IGBT 12 mit einer im Wesentlichen konstanten Geschwindigkeit mit geringem Einfluss der Anstiegsrate (Slew-Rate) des ersten Operationsverstärkers 32a eingeschaltet werden. Somit kann, wenn diese Gate-Potential-Steuerungsschaltungen 10a in einem großen Ausmaß hergestellt werden, die Variation in der Schaltgeschwindigkeit unter den Gate-Potential-Steuerungsschaltungen 10a mit geringem Einfluss der Variation in der Anstiegsrate (Slew-Rate) unter den ersten Operationsverstärkern 32a reduziert werden. Zusätzlich kann das Potential Vb des Gates 12a des IGBT 12 während der Zeitdauer T6 durch den ersten Operationsverstärker 32a genau auf das Potential Vref1 gesteuert werden. Anders ausgedrückt ist es mit dieser Gate-Potential-Steuerungsschaltung 10a unwahrscheinlich, dass die Einschaltgeschwindigkeit des IGBT 12 deutlich variiert, und ist es unwahrscheinlich, dass das Potential des Gates 12a des IGBT 12 deutlich variiert.
Eine Gate-Potential-Steuerungsschaltung 10b gemäß einem zweiten Ausführungsbeispiel, die in 3 gezeigt ist, unterscheidet sich von der Gate-Potential-Steuerungsschaltung 10a gemäß dem ersten Ausführungsbeispiel in der Konfiguration der Isolierleistungsquelle 60 und der Gate-Entladeschaltung 40.
Die Isolierleistungsquelle 60 gemäß dem zweiten Ausführungsbeispiel weist einen Ausgangsanschluss 60b auf. An dem Ausgangsanschluss 60b wird ein Minuspotential V-out (ein Potential, das niedriger als Masse ist) ausgegeben. Das Potential V-out ist das niedrigste Potential in der Gate-Potential-Steuerungsschaltung 10b.
Die Gate-Entladeschaltung 40 gemäß dem zweiten Ausführungsbeispiel ist eine Schaltung, die elektrische Ladung aus dem Gate 12a des IGBT 12 entlädt, um den IGBT 12 auszuschalten. Die Gate-Entladeschaltung 40 weist einen nMOS 42, einen zweiten Widerstand 44, einen Subtrahierer 46, einen Verstärker 48, eine zweite Referenzleistungsquelle 50, einen zweiten Operationsverstärker-IC 52 und einen Schalter 54 auf.
Der nMOS 42 und der zweite Widerstand 44 sind in Reihe zwischen dem Gate 12a des IGBT 12 und dem minusseitigen Ausgangsanschluss 60b der Isolierleistungsquelle 60 geschaltet. Der nMOS 42 ist an einer Stelle angeschlossen, die näher an dem Ausgangsanschluss 60b der Isolierleistungsquelle 60 als an dem zweiten Widerstand 44 liegt. Der nMOS 42 weist eine Source 42b auf, die mit dem Ausgangsanschluss 60b der Isolierleitungsquelle 60 verbunden ist. Der nMOS 42 weist einen Drain 42a auf, der mit einem Anschluss 44a des zweiten Widerstands 44 verbunden ist. Der zweite Widerstand 44 weist einen Anschluss 44b auf, der mit dem Gate 12a des IGBT 12 verbunden ist. Ein Potential Vc, das in 3 gezeigt ist, ist das Potential des Anschlusses 44a des zweiten Widerstands 44, das gleich dem Potential des Drain 42a des nMOS 42 ist. Das Potential Vb ist gleich wie das Potential des Anschlusses 44b des zweiten Widerstands 44.
Der Subtrahierer 46 weist einen Plusanschluss auf, der mit dem Anschluss 44a des zweiten Widerstands 44 verbunden ist. Der Subtrahierer 46 weist einen Minusanschluss auf, der mit dem Anschluss 44b des zweiten Widerstands 44 verbunden ist. Der Subtrahierer 46 weist einen Ausgangsanschluss auf, der mit dem Verstärker 48 verbunden ist. Der Subtrahierer 46 gibt ein Potential (Vc – Vb), das durch Subtrahieren des Potentials (Vb) des Anschlusses 44b von dem Potential (Vc) des Anschlusses 44a erhalten wird, an dem Ausgangsanschluss aus. Da Vc < Vb gilt, ist das Potential Vc – Vb ein Minuspotential.
Der Verstärker 48 weist einen Eingangsanschluss auf, der mit dem Ausgangsanschluss des Subtrahierers 46 verbunden ist. Der Verstärker 48 weist einen Ausgangsanschluss auf, der mit dem zweiten Operationsverstärker-IC 52 verbunden ist. Der Verstärker 48 gibt ein Potential aus, das durch Multiplizieren des Ausgangspotentials (Vc – Vb) aus dem Subtrahierer 46 mit A erhalten wird. Das Ausgangspotential A(Vc – Vb) aus dem Verstärker 48 wird an den zweiten Operationsverstärker-IC 52 angelegt.
Die zweite Referenzleistungsquelle 50 weist eine positive Elektrode auf, die mit Masse verbunden ist. Die zweite Referenzleistungsquelle 50 weist eine negative Elektrode auf, die mit dem zweiten Operationsverstärker-IC 52 verbunden ist. Die zweite Referenzleistungsquelle 50 gibt ein zweites Referenzpotential Vref2 aus. Das zweite Referenzpotential Vref2 ist ein Minuspotential, das niedriger als dasjenige der Masse ist.
Der zweite Operationsverstärker-IC 52 ist ein IC, der einen zweiten Operationsverstärker 52a und eine zweite Auswahleinrichtung 52b aufweist. An die zweite Auswahleinrichtung 52b werden das Potential Vc des Anschlusses 44a des zweiten Widerstands 44 und das Ausgangspotential A(Vc – Vb) aus dem Verstärker 48 angelegt. Die zweite Auswahleinrichtung 52b gibt das niedrigere des Potentials Vc und des Potentials A(Vc – Vb) aus.
Der zweite Operationsverstärker 52a weist einen nicht-invertierenden Eingang auf, an den das Ausgangspotential aus der zweiten Auswahleinrichtung 52b (d.h. das niedrigere des Potentials Vc und des Potentials A(Vc – Vb)) angelegt wird. Der zweite Operationsverstärker 52a weist einen invertierenden Eingang auf, an den das zweite Referenzpotential Vref2 angelegt wird. Der zweite Operationsverstärker 52a weist einen Ausgangsabschnitt auf, der mit dem Gate 42c des nMOS 42 verbunden ist. Der zweite Operationsverstärker 52a gibt ein Pluspotential aus, wenn der nicht-invertierende Eingang ein höheres Potential als der invertierende Eingang aufweist, und gibt ein Minuspotential aus, wenn der invertierende Eingang ein höheres Potential als der nicht-invertierende Eingang aufweist. Auf diese Weise steuert der zweite Operationsverstärker 52a das Potential des Gates 42c des nMOS 42 derart, dass das Potential, das an den nicht-invertierenden Eingang angelegt wird, und das Potential, das an den invertierenden Eingang angelegt wird, gleich zueinander sein können.
Der Schalter 54 ist zwischen der Source 42b und dem Gate 42c des nMOS 42 geschaltet. Der Schalter 54 schaltet den Zustand zwischen der Source 42b und dem Gate 42c zwischen einem Leitungszustand und einem Unterbrechungszustand. Der Schalter 54 wird durch ein Signal aus der Steuerungseinrichtung 70 gesteuert.
Der Betrieb der Gate-Potential-Steuerungsschaltung 10b ist nachstehend beschrieben. 4 veranschaulicht, wie die Potentiale Va und Vb sowie die Potentialdifferenz Va – Vb sich ändern, wenn der IGBT 12 von einem AUS-Zustand (dem Zustand während der Zeitdauer T0 in 4) auf einen EIN-Zustand (den Zustand während der Zeitdauer T6 in 4) umgeschaltet wird. Wie es in 4 veranschaulicht ist, sind während der Zeitdauer T0, wenn der IGBT 12 ausgeschaltet ist, die Potentiale Va und Vb gleich wie das zweite Referenzpotential Vref2 (Minuspotential). Anders ausgedrückt wird das zweite Referenzpotential Vref2 an das Gate 12a des IGBT 12 angelegt. Zum Einschalten des IGBT 12 schaltet die Steuerungseinrichtung 70 den Schalter 54 ein und schaltet den Schalter 34 aus. Wenn der Schalter 54 eingeschaltet wird, wird der nMOS 42 ausgeschaltet. Wenn der Schalter 34 ausgeschaltet wird, erhöht die Gate-Ladeschaltung 70 die Potentiale Va und Vb auf das erste Referenzpotential Vref1. Dieser Betrieb ist derselbe wie der Betrieb gemäß dem ersten Ausführungsbeispiel mit der Ausnahme, dass das Potential Vref2, das ausgegeben wird, wenn der IGBT 12 ausgeschaltet ist, ein Minuspotential ist.
Der Betrieb, der in der Gate-Potential-Steuerungsschaltung 10b durchgeführt wird, wenn der IGBT 12 ausgeschaltet wird, ist nachstehend beschrieben. 5 veranschaulicht, wie die Potentiale Vb und Vc sowie die Potentialdifferenz Vc – Vb sich ändern, wenn der IGBT 12 von einem EIN-Zustand (dem Zustand während der Zeitdauer T0 in 5) auf einen AUS-Zustand (der Zustand während der Zeitdauer T6 in 5) umgeschaltet wird. Wie es vorstehend beschrieben worden ist, ist während der Zeitdauer, wenn der IGBT 12 EIN bzw. eingeschaltet ist (Zeitdauer T0 in 5), der Schalter 54 EIN und ist der Schalter 34 AUS. Zu dem Zeitpunkt t1 in 5 schaltet die Steuerungseinrichtung 70 den Schalter 54 aus und schaltet den Schalter 34 ein. Wenn der Schalter 34 eingeschaltet wird, wird der pMOS 22 ausgeschaltet. Wenn der Schalter 54 ausgeschaltet wird, wird das Potential des Gates 42c des nMOS 42 durch den zweiten Operationsverstärker 52a steuerbar. Zu dem Zeitpunkt t1 sind das Potential Vb und das Potential Vc beide gleich wie das erste Referenzpotential Vref1. Somit ist das Ausgangspotential A(Vc – Vb) aus dem Verstärker 48 im Wesentlichen 0 V. Somit legt, da das Potential A(Vc – Vb) niedriger als das Potential Vc (= Vref1) ist, die zweite Auswahleinrichtung 52b das Potential A(Vc – Vb) an den nicht-invertierenden Eingang des zweiten Operationsverstärkers 52a an. Da der nicht-invertierende Eingang ein höheres Potential (0 V) als der invertierende Eingang (Vref2: Minuspotential) aufweist, erhöht der zweite Operationsverstärker 52a das Potential des Ausgangsabschnitts (d.h. des Gates 42c des nMOS 42). Als Ergebnis wird der nMOS 42 eingeschaltet und fließt ein Gate-Strom von dem Gate 12a des IGBT 12 über den zweiten Widerstand 44 und den nMOS 42 zu dem Ausgangsanschluss 60b der Isolierleistungsquelle 60. Wenn der nMOS 42 zu dem Zeitpunkt t1 eingeschaltet wird, erhöht sich der Gate-Strom und verringert sich die Potentialdifferenz Vc – Vb (erhöht sich der absolute Wert der Potentialdifferenz Vc – Vb) dementsprechend während der nachfolgenden Zeitdauer T1. Zusätzlich verringert sich das Potential des Gates 12a allmählich, da elektrische Ladung von dem Gate 12a bei Fließen des Gate-Stroms entladen wird. Somit verringern sich während der Zeitdauer T1 die Potentiale Vb und Vc. Zusätzlich verringert während der Zeitdauer T1 der erste Operationsverstärker 32a das Ausgangspotential (d.h. das Potential des Gates 42c) entsprechend dessen Anstiegsrate (Slew-Rate), da das Potential, das an den nicht-invertierenden Eingang angelegt wird, niedrig ist. Somit verringern sich während der Zeitdauer T1 die Potentiale Vb und Vc mit einem Gradienten, der durch die Anstiegsrate (Slew-Rate) des zweiten Operationsverstärkers 52a bestimmt ist. Während der Zeitdauer T1 verringert sich das Potential A(Vc – Vb) schneller als das Potential Vc. Somit wird das Potential A(Vc – Vb) kontinuierlich an den nicht-invertierenden Eingang des zweiten Operationsverstärkers 52a angelegt.
Wenn der Gate-Strom sich während der Zeitdauer T1 erhöht, erreicht die Potentialdifferenz Vc – Vb zu dem Zeitpunkt t2 einen Wert Vref2/A. Anders ausgedrückt ist A(Vc – Vb) = Vref2 zu dem Zeitpunkt t2 erfüllt. Dann steuert der zweite Operationsverstärker 52a das Potential des Gates 42c derart, dass A(Vc – Vb) = Vref2 beibehalten werden kann. Somit ist während der Zeitdauer T2 nach dem Zeitpunkt t2 die Potentialdifferenz Vc – Vb im Wesentlichen konstant bei Vref2/A. Anders ausgedrückt ist der Gate-Strom im Wesentlichen konstant. Somit verringern sich während der Zeitdauer T2 nach dem Zeitpunkt t2 die Potentiale Vb und Vc mit einem Gradienten, der durch den konstanten Gate-Strom bestimmt ist. Die Potentiale Vb und Vc behalten im Wesentlichen einen konstanten Wert während der Zeitdauer T3 nach dem Zeitpunkt t3 bei. Dies liegt daran, dass elektrische Ladung aus der Miller-Kapazität des IGBT 12 entladen wird. Während der Zeitdauer T3 ist der Gate-Strom (d.h. die Potentialdifferenz Vc – Vb) immer noch im Wesentlichen konstant. Danach ist das Entladen der elektrischen Ladung aus der Miller-Kapazität zu dem Zeitpunkt t4 abgeschlossen. Somit verringern sich während der Zeitdauer T4 nach dem Zeitpunkt t4 die Potentiale Vb und Vc erneut. Da der Gate-Strom konstant während der Zeitdauer T4 immer noch im Wesentlichen ist, verringern sich die Potentiale Vb und Vc während der Zeitdauer T4 mit im Wesentlichen demselben Gradienten wie denjenigen während der Zeitdauer T2. Wenn das Potential Vc zu dem Zeitpunkt t5 das zweite Referenzpotential Vref2 erreicht, ist das Potential Vc niedriger als das Potential A(Vc – Vb) geworden. Somit wird das Potential Vc an den nicht-invertierenden Eingang des zweiten Operationsverstärkers 52a angelegt. Dann steuert der zweite Operationsverstärker 52a das Potential des Gates 42c derart, dass das Potential Vc auf dem zweiten Referenzpotential Vref2 beibehalten werden kann. Als Ergebnis verringert sich der Gate-Strom und erhöht sich die Potentialdifferenz Vc – Vb dementsprechend (nähert sich 0 V an). Da die Potentialdifferenz Vc – Vb sich auf diese Weise erhöht, wird das Potential Vc während der Zeitdauer T5 nach dem Zeitpunkt t5 kontinuierlich an den nicht-invertierenden Eingang des zweiten Operationsverstärkers 52a angelegt. Somit wird während der Zeitdauer T5 der nMOS 42 derart gesteuert, dass das Potential Vc gleich dem zweiten Referenzpotential Vref2 sein kann. Somit verringert sich während der Zeitdauer T5 der Gate-Strom allmählich, und wird der Gate-Strom (d.h. die Potentialdifferenz Vc – Vb) zu dem Zeitpunkt t6, wenn das Potential Vb sich auf ein Potential gleich dem zweiten Referenzpotential Vref2 verringert, im Wesentlichen Null. Danach behält der zweite Operationsverstärker 52a einen Zustand bei, bei dem die Potentiale Vc und Vb gleich dem zweiten Referenzpotential Vref2 sind. Da das Potential Vb (d.h. das Potential des Gates 12a des IGBT 12) auf das zweite Referenzpotential Vref2 (ein niedriges Potential) gesteuert wird, wird der IGBT12 ausgeschaltet.
Wie es vorstehend beschrieben worden ist, wird in dieser Gate-Potential-Steuerungsschaltung 10b der nMOS 42 derart gesteuert, dass die Potentialdifferenz Vc – Vb zwischen beiden Enden des zweiten Widerstands 44 nicht unterhalb eines vorbestimmten Potentials Vref2/A abfallen kann (d.h. der absolute Wert der Potentialdifferenz Vc – Vb den absoluten Wert des Potentials Vref2/A nicht überschreiten kann), wenn der IGBT 12 ausgeschaltet wird. Somit ist während der Zeitdauern T2 bis T4 die Potentialdifferenz Vc – Vb (d.h. der Gate-Strom) konstant und wird der Gradient, mit dem die Potentiale Vb und Vc sich verringern, auf einen Gradienten gesteuert, der durch den Gate-Strom bestimmt ist. Anders ausgedrückt wird während der Zeitdauern T2 und T4 der Gradient, mit dem die Potentiale Vb und Vc sich verringern, auf einen im Wesentlichen konstanten Gradienten gesteuert, der kleiner als ein Gradient ist, der durch die Anstiegsrate (Slew-Rate) bestimmt ist. Somit kann, wenn der IGBT 12 unter Verwendung der Gate-Potential-Steuerungsschaltung 10b ausgeschaltet wird, der IGBT 12 mit einer im Wesentlichen konstanten Geschwindigkeit mit geringem Einfluss der Anstiegsrate (Slew-Rate) des zweiten Operationsverstärkers 52a ausgeschaltet werden. Anders ausgedrückt kann mit der Gate-Potential-Steuerungsschaltung 10b gemäß dem zweiten Ausführungsbeispiel der IGBT 12 mit geringem Einfluss der Anstiegsrate (Slew-Rate) des Operationsverstärkers ein- oder ausgeschaltet werden. Als Ergebnis kann die Variation in der Schaltgeschwindigkeit unter den IGBTs 12 während einer Massenherstellung reduziert werden. Zusätzlich können die Potentiale Va, Vb und Vc korrekt in der Gate-Potential-Steuerungsschaltung 10b gesteuert werden.
Der IGBT 12 gemäß dem ersten und dem zweiten Ausführungsbeispiel kann als ein Beispiel für das Antriebsschaltelement gemäß der vorliegenden Erfindung betrachtet werden. Der Ausgangsanschluss 60a der Isolierleistungsquelle 60 gemäß dem ersten und dem zweiten Ausführungsbeispiel kann als ein Beispiel für das erste Gate-Potential-Bereitstellungsteil gemäß der vorliegenden Erfindung betrachtet werden. Der erste Widerstand 24 gemäß dem ersten und dem zweiten Ausführungsbeispiel kann als ein Beispiel für den ersten Widerstand gemäß der vorliegenden Erfindung betrachtet werden. Der pMOS 22 gemäß dem ersten und dem zweiten Ausführungsbeispiel kann als ein Beispiel für das erste Schaltelement gemäß der vorliegenden Erfindung betrachtet werden. Der erste Operationsverstärker 32a gemäß dem ersten und dem zweiten Ausführungsbeispiel kann als ein Beispiel für den ersten Operationsverstärker gemäß der vorliegenden Erfindung betrachtet werden. Es sei bemerkt, dass das größere des Potentials Va und des Werts A(Va – Vb), der auf der Potentialdifferenz Va – Vb beruht, (d.h. einem Wert, der näher an dem Ausgangspotential Vout aus der Isolierleistungsquelle 60 liegt) an den nicht-invertierenden Eingang des ersten Operationsverstärkers 32a gemäß dem ersten und dem zweiten Ausführungsbeispiel angelegt wird. Das Potential Vref1/A gemäß dem ersten und dem zweiten Ausführungsbeispiel kann als ein Beispiel für das siebte Referenzpotential gemäß der vorliegenden Erfindung betrachtet werden. Das erste Referenzpotential Vref1 gemäß dem ersten und dem zweiten Ausführungsbeispiel kann als ein Beispiel für das erste Referenzpotential gemäß der vorliegenden Erfindung und ebenfalls als ein Beispiel für das achte Referenzpotential gemäß der vorliegenden Erfindung betrachtet werden. Der Ausgangsanschluss 60b der Isolierleistungsquelle 60 gemäß dem zweiten Ausführungsbeispiel kann als ein Beispiel für das zweite Gate-Potential-Bereitstellungsteil gemäß der vorliegenden Erfindung betrachtet werden. Der nMOS 42 gemäß dem zweiten Ausführungsbeispiel kann als ein Beispiel für das zweite Schaltelement gemäß der vorliegenden Erfindung betrachtet werden. Der zweite Widerstand 44 gemäß dem zweiten Ausführungsbeispiel kann als ein Beispiel für den zweiten Widerstand der vorliegenden Erfindung betrachtet werden. Der zweite Operationsverstärker 52a gemäß dem zweiten Ausführungsbeispiel kann als ein Beispiel für den zweiten Operationsverstärker gemäß der vorliegenden Erfindung betrachtet werden. Das Potential Vref2/A gemäß dem zweiten Ausführungsbeispiel kann als ein Beispiel für das neunte Referenzpotential der vorliegenden Erfindung betrachtet werden. Das zweite Referenzpotential Vref2 gemäß dem zweiten Ausführungsbeispiel kann als ein Beispiel für das zweite Referenzpotential gemäß der vorliegenden Erfindung und ebenfalls als ein Beispiel für das siebte Referenzpotential gemäß der vorliegenden Erfindung betrachtet werden. Die Bestandelemente gemäß dem zweiten Ausführungsbeispiel und die Bestandelemente gemäß der vorliegenden Erfindung können ebenfalls wie nachstehend beschrieben identifiziert werden. Der IGBT 12 gemäß dem zweiten Ausführungsbeispiel kann als ein Beispiel für das Antriebsschaltelement gemäß der vorliegenden Erfindung betrachtet werden. Der Ausgangsanschluss 60b der Isolierleistungsquelle 60 gemäß dem zweiten Ausführungsbeispiel kann als ein Beispiel für das erste Gate-Potential-Bereitstellungsteil gemäß der vorliegenden Erfindung betrachtet werden. Der zweite Widerstand 44 gemäß dem zweiten Ausführungsbeispiel kann als ein Beispiel für den ersten Widerstand gemäß der vorliegenden Erfindung betrachtet werden. Der nMOS 42 gemäß dem zweiten Ausführungsbeispiel kann als ein Beispiel für das erste Schaltelement gemäß der vorliegenden Erfindung betrachtet werden. Der zweite Operationsverstärker 52a gemäß dem zweiten Ausführungsbeispiel kann als ein Beispiel für den ersten Operationsverstärker gemäß der vorliegenden Erfindung betrachtet werden. Es sei bemerkt, dass der kleinere des Werts A(Vc – Vb), der auf der Potentialdifferenz Vc – Vb beruht, und des Potentials Vc (d.h. einem Wert, der näher an dem Ausgangspotential V-out aus der Isolierleistungsquelle 60 liegt) an den nicht-invertierenden Eingang des zweiten Operationsverstärkers 52a gemäß dem zweiten Ausführungsbeispiel angelegt wird. Wie es vorstehend beschrieben worden ist, kann das erste Gate-Potential-Bereitstellungsteil gemäß der vorliegenden Erfindung ein Gate-EIN-Potential (beispielsweise das Ausgangspotential Vout) aus der Isolierleistungsquelle 60 gemäß dem ersten und dem zweiten Ausführungsbeispiel) sein, das zum Einschalten eines Antriebschaltelements verwendet wird (d.h. um das Gate-Potential des IGBT zu erhöhen) oder kann ein Gate-AUS-Potential (beispielsweise das Ausgangspotential V-out aus der Isolierleistungsquelle 60 gemäß dem zweiten Ausführungsbeispiel) sein, das verwendet wird, um ein Antriebsschaltelement auszuschalten (d.h., um das Gate-Potential des IGBT zu verringern). In diesem Fall kann das Potential Vref2/A gemäß dem zweiten Ausführungsbeispiel als ein Beispiel für das siebte Referenzpotential der vorliegenden Erfindung betrachtet werden. Das zweite Referenzpotential Vref2 gemäß dem zweiten Ausführungsbeispiel kann als ein Beispiel für das achte Referenzpotential gemäß der vorliegenden Erfindung und ebenfalls als ein Beispiel für das erste Referenzpotential der vorliegenden Erfindung betrachtet werden.
Zusätzlich können dritte Widerstände 101 und 102 zu der Konfiguration gemäß dem zweiten Ausführungsbeispiel hinzugefügt werden, wie es in 6 gezeigt ist. Der dritte Widerstand 101 ist zwischen dem ersten Widerstand 24 und dem Gate 12a des IGBT 12 geschaltet. Der dritte Widerstand 102 ist zwischen dem Gate 12a des IGBT 12 und dem zweiten Widerstand 44 geschaltet. Entsprechend dieser Konfiguration besteht keine Möglichkeit, dass die Potentialdifferenz zwischen beiden Enden des dritten Widerstands 101 oder 102 an den Operationsverstärker angelegt wird. Somit wird, selbst wenn die Widerstandswerte der dritten Widerstände 101 und 102 geändert werden, der Betrieb des Operationsverstärkers kaum beeinträchtigt. Somit kann der Gate-Widerstandswert mit geringem Einfluss auf den Betrieb des Operationsverstärkers durch Ersetzen der dritten Widerstände 101 und 102 justiert werden. Dies verbessert die Flexibilität beim Entwurf. Alternativ dazu kann ein zusätzlicher dritter Widerstand 103 in einem Stromweg eingesetzt werden, der gemeinsam sowohl beim Laden als auch beim Entladen des Gates 12a des IGBT 12 verwendet wird, wie es in 7 gezeigt ist. Selbst mit der Konfiguration, die in 7 gezeigt ist, kann der Gate-Widerstandswert mit geringem Einfluss auf den Betrieb des Operationsverstärkers justiert werden. Zusätzlich kann ein dritter Widerstand zwischen dem Anschluss 24b und dem Gate 12a der Gate-Potential-Steuerungsschaltung 10a gemäß dem ersten Ausführungsbeispiel, die in 1 gezeigt ist, in derselben Weise wie der dritte Widerstand 101, der in 6 gezeigt ist, oder der dritte Widerstand 103, der in 7 gezeigt ist, hinzugefügt werden.
In den Schaltungen gemäß dem ersten und dem zweiten Ausführungsbeispiel und den Schaltungen, die in 6 und 7 gezeigt sind, können die Positionen des ersten Widerstands 24 und des pMOS 22 vertauscht werden. Zusätzlich können in der Schaltung gemäß dem zweiten Ausführungsbeispiel und den Schaltungen, die in 6 und 7 gezeigt sind, die Positionen des zweiten Widerstands 44 und des nMOS 42 ausgetauscht werden. Beispielsweise kann die in 6 gezeigte Schaltung geändert werden, wie es in 8 gezeigt ist. In dieser Schaltung werden ein Wert A(Va – Vb), der durch Multiplizieren der Potentialdifferenz zwischen beiden Enden des ersten Widerstands 24 erhalten wird, und ein Potential Va2 des Drain 22a des pMOS 22 an die erste Auswahleinrichtung 32b angelegt, wie in dem Fall der Schaltungen gemäß dem ersten und dem zweiten Ausführungsbeispiel und den Schaltungen, die in 6 und 7 gezeigt sind. Zusätzlich werden in dieser Schaltung die Potentialdifferenz (Vc – Vb) zwischen beiden Enden des zweiten Widerstands 44 und ein Potential Vc2 des Drain 42a des nMOS 42 an die zweite Auswahleinrichtung 52b angelegt, wie in dem Fall der Schaltung gemäß dem zweiten Ausführungsbeispiel und den Schaltungen, die in 6 und 7 gezeigt sind. Selbst wenn diese Anordnung geändert wird, wie es in 8 gezeigt ist, ist derselbe Betrieb wie derjenige in den Schaltungen gemäß dem ersten und dem zweiten Ausführungsbeispiel und den Schaltungen, die in 6 und 7 gezeigt sind, möglich.
Eine Gate-Potential-Steuerungsschaltung 10c gemäß einem dritten Ausführungsbeispiel, die in 9 gezeigt ist, steuert das Potential des Gates 12a des IGBT 12. Die Gate-Potential-Steuerungsschaltung 10c gemäß dem dritten Ausführungsbeispiel weist dieselbe Konfiguration wie die Schaltung gemäß dem ersten Ausführungsbeispiel mit der Ausnahme der Konfiguration der Gate-Ladeschaltung 20 auf.
Gemäß dem dritten Ausführungsbeispiel weist die Gate-Ladeschaltung 20 einen pMOS 22, einen ersten Widerstand 24, einen Addierer 35, eine dritte Referenzleistungsquelle 36, eine vierte Referenzleistungsquelle 37, einen ersten Operationsverstärker-IC 32 und einen Schalter 34 auf.
Der pMOS 22 und der erste Widerstand 24 sind in Reihe zwischen dem Gate 12a des IGBT 12 und dem Ausgangsanschluss 60a der Isolierleistungsquelle 60 geschaltet, wie in dem Fall gemäß dem ersten Ausführungsbeispiel. Ein Potential Vd, das in 9 gezeigt ist, ist das Potential des Anschlusses 24a des ersten Widerstands 24, das gleich dem Potential des Drain 22a des pMOS 22 ist. Ein Potential Ve, das in 9 gezeigt ist, ist das Potential des Anschlusses 24b des ersten Widerstands 24, das gleich dem Potential des Gates 12a des IGBT 12 ist.
Die dritte Referenzleistungsquelle 36 weist eine positive Elektrode auf, die mit dem Addierer 35 verbunden ist. Die dritte Referenzleistungsquelle 36 weist eine negative Elektrode auf, die mit Masse verbunden ist. Die dritte Referenzleistungsquelle 36 gibt ein drittes Referenzpotential Vref3 aus.
Einer der Eingangsanschlüsse des Addierers 35 ist mit dem Anschluss 24b des ersten Widerstands 24 verbunden. Der andere Eingangsanschluss des Addierers 35 ist mit der positiven Elektrode der dritten Referenzleistungsquelle 36 verbunden. Der Addierer 35 weist einen Ausgangsanschluss auf, der mit dem ersten Operationsverstärker-IC 32 verbunden ist. Der Addierer 35 gibt ein Potential Ve + Vref3, das durch Addieren des dritten Referenzpotentials Vref3 zu dem Potential Ve des Anschlusses 24b erhalten wird, an den Ausgangsanschluss aus.
Die vierte Referenzleistungsquelle 37 weist eine positive Elektrode auf, die mit dem ersten Operationsverstärker-IC 32 verbunden ist. Die vierte Referenzleistungsquelle 37 weist eine negative Elektrode auf, die mit Masse verbunden ist. Die vierte Referenzleistungsquelle 37 gibt ein viertes Referenzpotential Vref4 aus. Das vierte Referenzpotential Vref4 ist höher als das dritte Referenzpotential Vref3.
Der erste Operationsverstärker-IC 32 weist einen ersten Operationsverstärker 32a und eine erste Auswahleinrichtung 32b auf. An die erste Auswahleinrichtung 32b werden das Potential Ve + Vref3, das von dem Addierer 35 ausgegeben wird, und das vierte Referenzpotential Vref4, das aus der vierten Referenzleistungsquelle 37 ausgegeben wird, angelegt. Die erste Auswahleinrichtung 32b gibt das niedrigere des Potentials Ve + Vref3 und des Potentials Vref4 aus.
Der erste Operationsverstärker 32a weist einen invertierenden Eingang auf, an den das Ausgangspotential aus der ersten Auswahleinrichtung 32b (d.h. das niedrigere des Potentials Ve + Vref3 und des Potentials Vref4) angelegt wird. Der erste Operationsverstärker 32a weist einen nicht-invertierenden Eingang auf, an den das Potential Vd angelegt wird. Der erste Operationsverstärker 32a weist einen Ausgangsabschnitt auf, der mit einem Gate 22c des pMOS 22 verbunden ist. Der erste Operationsverstärker 32a gibt ein Pluspotential aus, wenn der nicht-invertierende Eingang ein höheres Potential als der invertierende Eingang aufweist, und gibt ein Minuspotential aus, wenn der invertierende Eingang ein höheres Potential als der nicht-invertierende Eingang aufweist. Auf diese Weise steuert der erste Operationsverstärker 32a das Potential des Gates 22c des pMOS 22 derart, dass das Potential, das an den nicht-invertierenden Eingang angelegt wird, und das Potential, das an den invertierenden Eingang angelegt wird, gleich zueinander sein können.
Der Schalter 34 ist zwischen der Source 22b und dem Gate 22c des pMOS 22 geschaltet. Der Schalter 34 schaltet den Zustand zwischen der Source 22b und dem Gate 22c zwischen einem leitenden Zustand und einem unterbrochenen Zustand. Der Schalter 34 wird durch ein Signal aus der Steuerungseinrichtung 70 gesteuert.
Der Betrieb der Gate-Potential-Steuerungsschaltung 10c ist nachstehend beschrieben. 10 veranschaulicht, wie die Potentiale Vd und Ve sowie die Potentialdifferenz Vd – Ve sich ändern, wenn der IGBT 12 von einem AUS-Zustand (der Zustand während der Zeitdauer T0 in 10) zu einem EIN-Zustand (der Zustand während der Zeitdauer T6 in 10) umgeschaltet wird. Wenn der IGBT 12 sich in einem AUS-Zustand (d.h. während der Zeitdauer T0) befindet, ist der nMOS 42 EIN und ist der Schalter 34 EIN (d.h. der pMOS 22 ist AUS). Somit wird ein Massepotential (0 V) an das Gate 12a des IGBT 12 angelegt. Somit sind die Potentiale Vd und Ve beide 0 V.
Zu dem Zeitpunkt t1 in 10 schaltet die Steuerungseinrichtung 70 den nMOS 42 aus und schaltet den Schalter 34 aus. Wenn der Schalter 34 ausgeschaltet wird, wird das Potential des Gates 22c des pMOS 22 durch den ersten Operationsverstärker 32a steuerbar. Zu dem Zeitpunkt t1 ist das Ausgangspotential Ve + Vref3 aus dem Addierer 35 gleich dem dritten Referenzpotential Vref3, da das Potential Ve im Wesentlichen 0 V (Massepotential) ist. Da das dritte Referenzpotential Vref3 niedriger als das vierte Referenzpotential Vref4 ist, legt die erste Auswahleinrichtung 32b das dritte Referenzpotential Vref3 an den invertierenden Eingang des ersten Operationsverstärkers 32a an. Da der invertierende Eingang ein höheres Potential (Vref3) als der nicht-invertierende Eingang (Vd = 0 V) aufweist, verringert der erste Operationsverstärker 32a das Potential des Ausgangsabschnitts (d.h. des Gates 22c des pMOS 22). Als Ergebnis wird der pMOS 22 eingeschaltet und fließt ein Gate-Strom von der Isolierleistungsquelle 60 über den pMOS 22 und den ersten Widerstand 24 zu dem Gate 12a des IGBT 12. Wenn der pMOS 22 zu dem Zeitpunkt t1 eingeschaltet wird, erhöht sich der Gate-Strom und erhöht sich die Potentialdifferenz Vd – Ve dementsprechend während der nachfolgenden Zeitdauer T1. Da zusätzlich elektrische Ladung in dem Gate 12a bei Fließen des Gate-Stroms akkumuliert wird, steigt das Potential des Gates 12a allmählich an. Somit erhöhen sich während der Zeitdauer T1 die Potentiale Vd und Ve. Zusätzlich verringert der erste Operationsverstärker 32a während der Zeitdauer T1 das Ausgangspotential (d.h. das Potential des Gates 22c) entsprechend seiner Anstiegsrate (Slew-Rate), da das Potential Vd, das an den nicht-invertierenden Eingang angelegt wird, niedrig ist. Somit erhöhen sich während der Zeitdauer T1 die Potentiale Vd und Ve mit einem Gradienten, der durch die Anstiegsrate (Slew-Rate) des ersten Operationsverstärkers 32a bestimmt ist. Selbst nach dem Zeitpunkt t1 wird, da das Potential Ve + Vref3 immer noch geringer als das vierte Referenzpotential Vref4 ist, das Potential Ve + Vref3 kontinuierlich an den invertierenden Eingang des ersten Operationsverstärkers 32a angelegt.
Wenn während der Zeitdauer T1 der Gate-Strom sich erhöht, erreicht die Potentialdifferenz Vd – Ve das dritte Referenzpotential Vref3 zu dem Zeitpunkt t2. Anders ausgedrückt ist Vd = Ve + Vref3 zu dem Zeitpunkt t2 erfüllt. Anders ausgedrückt weisen der invertierende Eingang und der nicht-invertierende Eingang des ersten Operationsverstärkers 32a im Wesentlichen dasselbe Potential auf. Dann steuert der erste Operationsverstärker 32a das Potential des Gates 22c derart, dass die Beziehung Vd = Ve + Vref3 beibehalten werden kann. Somit ist während der Zeitdauer T2 nach dem Zeitpunkt t2 die Potentialdifferenz Vd – Ve im Wesentlichen konstant auf dem dritten Referenzpotential Vref3. Anders ausgedrückt ist der Gate-Strom im Wesentlichen konstant. Somit erhöhen sich während der Zeitdauer T2 nach dem Zeitpunkt t2 die Potentiale Vd und Ve mit einem Gradienten, der durch den konstanten Gate-Strom bestimmt ist. Die Potentiale Vd und Ve behalten während der Zeitdauer T3 nach dem Zeitpunkt t3 einen im Wesentlichen konstanten Wert bei. Dies liegt daran, dass elektrische Ladung in die Miller-Kapazität des IGBT 12 geladen wird. Während der Zeitdauer T3 ist der Gate-Strom (d.h. die Potentialdifferenz Vd – Ve) immer noch im Wesentlichen konstant. Danach ist zu dem Zeitpunkt t4 das Laden der elektrischen Ladung in die Miller-Kapazität abgeschlossen. Somit erhöhen sich während der Zeitdauer T4 nach dem Zeitpunkt t4 die Potentiale Vd und Ve erneut. Da der Gate-Strom während der Zeitdauer T4 immer noch im Wesentlichen konstant ist, erhöhen sich die Potentiale Vd und Ve während der Zeitdauer T4 mit dem im Wesentlichen selben Gradienten wie während der Zeitdauer T2. Wenn das Potential Vd das vierte Referenzpotential Vref4 zu dem Zeitpunkt t5 erreicht, ist das Potential Ve + Vref3 höher als das vierte Referenzpotential Vref4 geworden. Somit legt die erste Auswahleinrichtung 32b das vierte Referenzpotential Vref4 an den invertierenden Eingang des ersten Operationsverstärkers 32a an. Dann steuert der erste Operationsverstärker 32a das Potential des Gates 22c derart, dass das Potential Vd auf dem vierten Referenzpotential Vref4 beibehalten werden kann. Als Ergebnis verringert sich der Gate-Strom und verringert sich dementsprechend die Potentialdifferenz Vd – Ve. Da jedoch der Gate-Strom kontinuierlich selbst danach fließt, erhöht sich das Potential Ve kontinuierlich während der Zeitdauer T5. Somit wird während der Zeitdauer T5 das vierte Referenzpotential Vref4 kontinuierlich an den invertierenden Eingang des ersten Operationsverstärkers 32a angelegt. Somit wird während der Zeitdauer T5 der pMOS 22 derart gesteuert, dass das Potential Vd gleich dem vierten Referenzpotential Vref4 sein kann. Somit verringert sich der Gate-Strom während der Zeitdauer T5 allmählich, und wird der Gate-Strom (d.h. die Potentialdifferenz Vd – Ve) zu dem Zeitpunkt t6, wenn das Potential Ve sich auf ein Potential erhöht, das gleich dem vierten Referenzpotential Vref4 ist, im Wesentlichen Null. Danach behält der erste Operationsverstärker 32a einen Zustand bei, bei dem die Potentiale Vd und Ve gleich dem vierten Referenzpotential Vref4 sind. Somit wird der IGBT 12 eingeschaltet. Danach wird zum Ausschalten des IGBT 12 der nMOS 42 eingeschaltet und wird der pMOS 22 ausgeschaltet, wie in dem Fall gemäß dem ersten Ausführungsbeispiel.
Wie es vorstehend beschrieben worden ist, wird in dieser Gate-Potential-Steuerungsschaltung 10c der pMOS 22 derart gesteuert, dass die Potentialdifferenz Vd – Ve zwischen beiden Enden des ersten Widerstands 24 ein vorbestimmtes Potential Vref3 nicht überschreiten kann, wenn der IGBT 12 eingeschaltet wird. Somit ist während der Zeitdauern T2 bis T4 die Potentialdifferenz Vd – Ve (d.h. der Gate-Strom) konstant und wird der Gradient, mit dem die Potentiale Vd und Ve sich erhöhen, auf einen Gradienten gesteuert, der durch den Gate-Strom bestimmt ist. Anders ausgedrückt wird während der Zeitdauern T2 und T4 der Gradient, mit dem die Potentiale Vd und Ve sich erhöhen, auf einen im Wesentlichen konstanten Gradienten gesteuert, der kleiner als ein Gradient ist, der durch die Anstiegsrate (Slew-Rate) bestimmt ist. Somit wird mit dieser Gate-Potential-Steuerungsschaltung 10c eine Variation in der Schaltgeschwindigkeit reduziert. Zusätzlich können die Potentiale Vd und Ve genau durch den ersten Operationsverstärker 32a gesteuert werden.
Eine Gate-Potential-Steuerungsschaltung 10d gemäß einem vierten Ausführungsbeispiel, die in 11 gezeigt ist, unterscheidet sich von der Gate-Potential-Steuerungsschaltung 10c gemäß dem dritten Ausführungsbeispiel in der Konfiguration der Isolierleistungsquelle 60 und der Gate-Entladeschaltung 40.
Die Isolierleistungsquelle 60 gemäß dem vierten Ausführungsbeispiel weist einen Ausgangsanschluss 60b auf. An dem Ausgangsanschluss 60b wird ein Minuspotential V-out (ein Potential, das niedriger als Masse ist) ausgegeben. Das Potential V-out ist das niedrigste Potential in der Gate-Potential-Steuerungsschaltung 10d.
Die Gate-Entladeschaltung 40 gemäß dem vierten Ausführungsbeispiel weist einen nMOS 42, einen zweiten Widerstand 44, einen Addierer 55, eine fünfte Referenzleistungsquelle 56, eine sechste Referenzleistungsquelle 57, einen zweiten Operationsverstärker-IC 52 und einen Schalter 54 auf.
Der nMOS 42 und der zweite Widerstand 44 sind in Reihe zwischen dem Gate 12a des IGBT 12 und dem minusseitigen Ausgangsanschluss 60b der Isolierleistungsquelle 60 wie in dem Fall gemäß dem zweiten Ausführungsbeispiel geschaltet. Ein Potential Vf, das in 11 gezeigt ist, ist das Potential des Anschlusses 44a des zweiten Widerstands 44, das gleich zu dem Potential des Drain 42a des nMOS 42 ist. Das Potential Ve ist gleich dem Potential des Anschlusses 44b des zweiten Widerstands 44.
Die fünfte Referenzleistungsquelle 56 weist eine negative Elektrode auf, die mit dem Addierer 55 verbunden ist. Die fünfte Referenzleistungsquelle 56 weist eine positive Elektrode auf, die mit Masse verbunden ist. Die fünfte Referenzleistungsquelle 56 gibt ein fünftes Referenzpotential Vref5 aus. Das fünfte Referenzpotential Vref5 ist ein Minuspotential, das niedriger als Masse ist.
Einer der Eingangsanschlüsse des Addierers 55 ist mit dem Anschluss 44b des zweiten Widerstands 44 verbunden. Der andere Eingangsanschluss des Addierers 55 ist mit der negativen Elektrode der fünften Referenzleistungsquelle 56 verbunden. Der Addierer 55 weist einen Ausgangsanschluss auf, der mit dem zweiten Operationsverstärker-IC 52 verbunden ist. Der Addierer 55 gibt ein Potential Ve + Vref5, das durch Addieren des fünften Referenzpotentials Vref5 zu dem Potential Ve des Anschlusses 44b erhalten wird, an dem Ausgangsanschluss aus.
Die sechste Referenzleistungsquelle 57 weist eine negative Elektrode auf, die mit dem zweiten Operationsverstärker-IC 52 verbunden ist. Die sechste Referenzleistungsquelle 57 weist eine positive Elektrode auf, die mit Masse verbunden ist. Die sechste Referenzleistungsquelle 57 gibt ein sechstes Referenzpotential Vref6 aus. Das sechste Referenzpotential Vref6 ist ein Minuspotential, das niedriger als dasjenige der Masse ist. Das sechste Referenzpotential Vref6 ist niedriger als das fünfte Referenzpotential Vref5 (d.h. der absolute Wert des sechsten Referenzpotentials Vref6 ist größer als der absolute Wert des fünften Referenzpotentials Vref5).
Der zweite Operationsverstärker-IC 52 weist einen zweiten Operationsverstärker 52a und eine zweite Auswahleinrichtung 52b auf. An die zweite Auswahleinrichtung 52b werden das Potential Ve + Vref5, das aus dem Addierer 55 ausgegeben wird, und das sechste Referenzpotential Vref6, das aus der sechsten Referenzleistungsquelle 57 ausgegeben wird, angelegt. Die zweite Auswahleinrichtung 52b gibt das höhere des Potentials Ve + Vref5 und des Potentials Vref6 aus.
Der zweite Operationsverstärker 52a weist einen invertierenden Eingang auf, an den das Ausgangspotential aus der zweiten Auswahleinrichtung 52b (d.h. das höhere des Potentials Ve + Vref5 und des Potentials Vref6) angelegt wird. Der zweite Operationsverstärker 52a weist einen nicht-invertierenden Eingang auf, an den das Potential Vf angelegt wird. Der zweite Operationsverstärker 52a weist einen Ausgangsabschnitt auf, der mit dem Gate 42c des nMOS 42 verbunden ist. Der zweite Operationsverstärker 52a gibt ein Pluspotential aus, wenn der nicht-invertierende Eingang ein höheres Potential als der invertierende Eingang aufweist, und gibt ein Minuspotential aus, wenn der invertierende Eingang ein höheres Potential als der nicht-invertierende Eingang aufweist. Auf diese Weise steuert der zweite Operationsverstärker 52a das Potential des Gates 42c des nMOS 42 derart, dass das Potential, das an den nicht-invertierenden Eingang angelegt wird, und das Potential, das an den invertierenden Eingang angelegt wird, gleich zueinander sein können.
Der Schalter 54 ist zwischen der Source 42b und dem Gate 42c des nMOS 42 geschaltet. Der Schalter 54 schaltet den Zustand zwischen der Source 42b und dem Gate 42c zwischen einem leitenden Zustand und einem unterbrochenen Zustand um. Der Schalter 54 wird durch ein Signal aus der Steuerungseinrichtung 70 gesteuert.
Der Betrieb der Gate-Potential-Steuerungsschaltung 10d ist nachstehend beschrieben. 12 veranschaulicht, wie die Potentiale Vd und Ve und die Potentialdifferenz Vd – Ve sich ändern, wenn der IGBT 12 von einem AUS-Zustand (dem Zustand während der Zeitdauer T0 in 12) auf einen EIN-Zustand (den Zustand während der Zeitdauer T6 in 12) umgeschaltet wird. Wie es in 12 gezeigt ist, sind während der Zeitdauer T0, wenn der IGBT 12 AUS ist, die Potentiale Vd und Ve gleich dem sechsten Referenzpotential Vref6 (Minuspotential). Anders ausgedrückt wird das sechste Referenzpotential Vref6 an das Gate 12a des IGBT 12 angelegt. Zum Einschalten des IGBT 12 schaltet die Steuerungseinrichtung 70 den Schalter 54 ein und schaltet den Schalter 34 aus. Wenn der Schalter 54 eingeschaltet wird, wird der nMOS 42 ausgeschaltet. Wenn der Schalter 34 ausgeschaltet wird, erhöht die Gate-Ladeschaltung 20 die Potentiale Vd und Ve auf das vierte Referenzpotential Vref4. Dieser Betrieb ist derselbe wie der Betrieb gemäß dem ersten Ausführungsbeispiel mit der Ausnahme, dass das Potential Vref6, das ausgegeben wird, wenn der IGBT 12 AUS ist, ein Minuspotential ist.
Der Betrieb, der in der Gate-Potential-Steuerungsschaltung 10d durchgeführt wird, wenn der IGBT 12 ausgeschaltet wird, ist nachstehend beschrieben. 13 veranschaulicht, wie die Potentiale Ve und Vf sowie die Potentialdifferenz Vf – Ve sich ändern, wenn der IGBT 12 von einem EIN-Zustand (dem Zustand während der Zeitdauer T0 in 13) auf einen AUS-Zustand (den Zustand während der Zeitdauer T6 in 13) umgeschaltet wird. Wie es vorstehend beschrieben worden ist, ist während der Zeitdauer, wenn der IGBT 12 EIN ist (Zeitdauer T0 in 13), der Schalter 54 EIN und ist der Schalter 34 AUS. Zu dem Zeitpunkt t1 in 13 schaltet die Steuerungseinrichtung 70 den Schalter 54 aus und schaltet den Schalter 34 ein. Wenn der Schalter 34 eingeschaltet wird, wird der pMOS 22 ausgeschaltet. Wenn der Schalter 54 ausgeschaltet wird, wird das Potential des Gates 42c des nMOS 42 durch den zweiten Operationsverstärker 52a steuerbar. Zu dem Zeitpunkt t1 ist das Ausgangspotential Ve + Vref5 aus dem Addierer 55 gleich dem Potential Vref4 + Vref5, da das Potential Ve gleich dem vierten Referenzpotential Vref4 ist. In diesem Stadium ist das Potential Vref4 + Vref5 höher als das sechste Referenzpotential Vref6. Somit legt die zweite Auswahleinrichtung 52b das Potential Vref4 + Vref5 an den invertierenden Eingang des zweiten Operationsverstärkers 52a an. Da der nicht-invertierende Eingang ein höheres Potential (Vf = Vref4) als der invertierende Eingang (Vref4 + Vref5) aufweist, erhöht der zweite Operationsverstärker 52a das Potential des Ausgangsabschnitts (d.h. des Gates 42c des nMOS 42). Als Ergebnis wird der nMOS 42 eingeschaltet und fließt ein Gate-Strom von dem Gate 12a des IGBT 12 über den zweiten Widerstand 44 und den nMOS 42 zu dem Ausgangsanschluss 60b der Isolierleistungsquelle 60. Wenn der nMOS 42 zu dem Zeitpunkt t1 eingeschaltet wird, erhöht sich der Gate-Strom und verringert sich die Potentialdifferenz Vf – Ve (erhöht sich der absolute Wert der Potentialdifferenz Vf – Ve) dementsprechend während der nachfolgenden Zeitdauer T1. Zusätzlich verringert sich das Potential des Gates 12a allmählich, da bei Fließen des Gate-Stroms elektrische Ladung aus dem Gate 12a entladen wird. Somit verringern sich während der Zeitdauer T1 die Potentiale Ve und Vf. Während der Zeitdauer T1 erhöht der zweite Operationsverstärker 52a das Ausgangspotential (d.h. das Potential des Gates 42c) entsprechend seiner Anstiegsrate (Slew-Rate), da das Potential Vf, das an den nicht-invertierenden Eingang angelegt wird, hoch ist. Somit verringern sich während der Zeitdauer T1 die Potentiale Ve und Vf mit einem Gradienten, der durch die Anstiegsrate (Slew-Rate) des zweiten Operationsverstärkers 52a bestimmt ist. Selbst nach dem Zeitpunkt t1 wird das Potential Ve + Vref5 kontinuierlich an den invertierenden Eingang des zweiten Operationsverstärkers 52a angelegt, da das Potential Ve + Vref5 immer noch höher als das sechste Referenzpotential Vref6 ist.
Wenn der Gate-Strom sich während der Zeitdauer T1 erhöht, erreicht die Potentialdifferenz Vf – Ve das fünfte Referenzpotential Vref5 zu dem Zeitpunkt t2. Anders ausgedrückt ist Vf = Ve + Vref5 zu dem Zeitpunkt t2 erfüllt. Anders ausgedrückt weisen der invertierende Eingang und der nicht-invertierende Eingang des ersten Operationsverstärkers 32a im Wesentlichen dasselbe Potential auf. Dann steuert der zweite Operationsverstärker 52a das Potential des Gates 42c derart, dass die Beziehung Vf = Ve + Vref5 beibehalten werden kann. Somit ist während der Zeitdauer T2 nach dem Zeitpunkt t2 die Potentialdifferenz Vf – Ve im Wesentlichen konstant auf dem fünften Referenzpotential Vref5. Anders ausgedrückt ist der Gate-Strom im Wesentlichen konstant. Somit verringern sich während der Zeitdauer T2 nach dem Zeitpunkt t2 die Potentiale Ve und Vf mit einem Gradienten, der durch den konstanten Gate-Strom bestimmt ist. Die Potentiale Ve und Vf behalten ein im Wesentlichen konstantes Potential während der Zeitdauer T3 nach dem Zeitpunkt t3 bei. Dies liegt daran, dass elektrische Ladung aus der Miller-Kapazität des IGBT 12 entladen wird. Während der Zeitdauer T3 ist der Gate-Strom (d.h. die Potentialdifferenz Vf – Ve) immer noch im Wesentlichen konstant. Danach ist das Entladen der elektrischen Ladung aus der Miller-Kapazität zu dem Zeitpunkt t4 abgeschlossen. Somit verringern sich während der Zeitdauer T4 nach dem Zeitpunkt t4 die Potentiale Ve und Vf erneut. Da der Gate-Strom während der Zeitdauer T4 im Wesentlichen immer noch konstant ist, verringern sich die Potentiale Ve und Vf während der Zeitdauer T4 mit im Wesentlichen demselben Gradienten wie derjenige während der Zeitdauer T2. Wenn das Potential Vf das sechste Referenzpotential Vref6 zu dem Zeitpunkt t6 erreicht, ist das Potential Ve + Vref5 kleiner als das sechste Referenzpotential Vref6 geworden. Somit legt die zweite Auswahleinrichtung 52b das sechste Referenzpotential Vref6 an den invertierenden Eingang des zweiten Operationsverstärkers 52a an.
Dann steuert der zweite Operationsverstärker 52a das Potential des Gates 52c derart, dass das Potential Vf auf das sechste Referenzpotential Vref6 beibehalten werden kann. Als Ergebnis verringert sich der Gate-Strom und verringert sich dementsprechend die Potentialdifferenz Vf – Ve. Jedoch verringert sich, da der Gate-Strom kontinuierlich selbst danach fließt, das Potential Ve kontinuierlich selbst während der Zeitdauer T5. Somit wird während der Zeitdauer T5 das sechste Referenzpotential Vref6 kontinuierlich an den invertierenden Eingang des zweiten Operationsverstärkers 52a angelegt. Somit wird während der Zeitdauer T5 der nMOS 42 derart gesteuert, dass das Potential Vf gleich dem sechsten Referenzpotential Vref6 sein kann. Somit verringert sich der Gate-Strom allmählich während der Zeitdauer T5, und wird der Gate-Strom (d.h. die Potentialdifferenz Vf – Ve) zu dem Zeitpunkt t6, wenn das Potential Ve sich auf ein Potential gleich dem sechsten Referenzpotential Vref6 verringert, im Wesentlichen Null. Danach behält der zweite Operationsverstärker 52a einen Zustand bei, bei dem die Potentiale Ve und Vf gleich dem sechsten Referenzpotential Vref6 sind. Als Ergebnis wird der IGBT 12 ausgeschaltet.
Wie es vorstehend beschrieben worden ist, wird in dieser Gate-Potential-Steuerungsschaltung 10d der nMOS 42 derart gesteuert, dass die Potentialdifferenz Vf – Ve zwischen beiden Enden des zweiten Widerstands 44 nicht unterhalb eines vorbestimmten Potentials Vref5 abfallen kann (d.h. der absolute Wert der Potentialdifferenz Vf – Ve den absoluten Wert des vorbestimmten Potentials Vref5 nicht überschreiten kann), wenn der IGBT 12 ausgeschaltet wird. Somit ist während der Zeitdauern T2 bis T4 die Potentialdifferenz Vf – Ve (d.h. der Gate-Strom) konstant und wird der Gradient, mit dem die Potentiale Ve und Vf sich verringern, auf einen Gradienten gesteuert, der durch den Gate-Strom bestimmt ist. Anders ausgedrückt wird während der Zeitdauern T2 und T4 der Gradient, mit dem die Potentiale Ve und Vf sich verringern, auf einen im Wesentlichen konstanten Gradienten gesteuert, der kleiner als der Gradient ist, der durch die Anstiegsrate (Slew-Rate) bestimmt ist. Somit wird mit dieser Gate-Potential-Steuerungsschaltung 10d eine Variation in der Schaltgeschwindigkeit reduziert. Zusätzlich können die Potentiale Vd, Ve und Vf korrekt durch den ersten Operationsverstärker 32a und den zweiten Operationsverstärker 52a gesteuert werden.
Die Beziehung zwischen den Bestandelementen gemäß dem dritten und dem vierten Ausführungsbeispiel und den Bestandelementen der vorliegenden Erfindung ist nachstehend beschrieben. Der IGBT 12 gemäß dem dritten und dem vierten Ausführungsbeispiel kann als ein Beispiel für das Antriebsschaltelement gemäß der vorliegenden Erfindung betrachtet werden. Der Ausgangsanschluss 60a der Isolierleistungsquelle 60 gemäß dem dritten und dem vierten Ausführungsbeispiel kann als ein Beispiel für das erste Gate-Potential-Bereitstellungsteil gemäß der vorliegenden Erfindung betrachtet werden. Der erste Widerstand 24 gemäß dem dritten und dem vierten Ausführungsbeispiel kann als ein Beispiel für den ersten Widerstand gemäß der vorliegenden Erfindung betrachtet werden. Der pMOS 22 gemäß dem dritten und dem vierten Ausführungsbeispiel kann als ein Beispiel für das erste Schaltelement gemäß der vorliegenden Erfindung betrachtet werden. Der erste Operationsverstärker 32a gemäß dem dritten und dem vierten Ausführungsbeispiel kann als ein Beispiel für den ersten Operationsverstärker gemäß der vorliegenden Erfindung betrachtet werden. Es sei bemerkt, dass das niedrigere des Potentials Ve + Vref3 und des Potentials Vref4 (d.h. ein Wert, der weiter von dem Ausgangspotential Vout liegt, das aus der Isolierleistungsquelle 60 ausgegeben wird) an den invertierenden Eingang des ersten Operationsverstärkers 32a gemäß dem dritten und dem vieren Ausführungsbeispiel angelegt wird. Der weiter entfernt liegende Wert kann als ein Wert betrachtet werden, der eine höhere Abweichung von dem Ausgangspotential Vout hat. Das dritte Referenzpotential Vref3 gemäß dem dritten und dem vierten Ausführungsbeispiel kann als ein Beispiel für das dritte Referenzpotential gemäß der vorliegenden Erfindung und ebenfalls als ein Beispiel für das siebte Referenzpotential gemäß der vorliegenden Erfindung betrachtet werden. Das vierte Referenzpotential Vref4 gemäß dem dritten und dem vierten Ausführungsbeispiel kann als ein Beispiel für das vierte Referenzpotential der vorliegenden Erfindung und ebenfalls als ein Beispiel für das achte Referenzpotential gemäß der vorliegenden Erfindung betrachtet werden. Der Ausgangsanschluss 60b der Isolierleistungsquelle 60 gemäß dem vierten Ausführungsbeispiel kann als ein Beispiel für das zweite Gate-Potential-Bereitstellungsteil gemäß der vorliegenden Erfindung betrachtet werden. Der nMOS 42 gemäß dem vierten Ausführungsbeispiel kann als ein Beispiel für das zweite Schaltelement gemäß der vorliegenden Erfindung betrachtet werden. Der zweite Widerstand 44 gemäß dem vierten Ausführungsbeispiel kann als ein Beispiel für den zweiten Widerstand gemäß der vorliegenden Erfindung betrachtet werden. Der zweite Operationsverstärker 52a gemäß dem vierten Ausführungsbeispiel kann als ein Beispiel für den zweiten Operationsverstärker gemäß der vorliegenden Erfindung betrachtet werden. Das fünfte Referenzpotential Vref5 gemäß dem vierten Ausführungsbeispiel kann als ein Beispiel für das fünfte Referenzpotential gemäß der vorliegenden Erfindung und ebenfalls als ein Beispiel für das neunte Referenzpotential gemäß der vorliegenden Erfindung betrachtet werden. Das sechste Referenzpotential Vref6 gemäß dem vierten Ausführungsbeispiel kann als ein Beispiel für das sechste Referenzpotential gemäß der vorliegenden Erfindung und ebenfalls als ein Beispiel für das zehnte Referenzpotential gemäß der vorliegenden Erfindung betrachtet werden. Die Bestandelemente gemäß dem vierten Ausführungsbeispiel und die Bestandelemente gemäß der vorliegenden Erfindung können ebenfalls wie nachfolgend beschrieben identifiziert werden. Der IGBT 12 gemäß dem vierten Ausführungsbeispiel kann als ein Beispiel für das Antriebsschaltelement gemäß der vorliegenden Erfindung betrachtet werden. Der Ausgangsanschluss 60b der Isolierleistungsquelle 60 gemäß dem vierten Ausführungsbeispiel kann als ein Beispiel für das erste Gate-Potential-Bereitstellungsteil gemäß der vorliegenden Erfindung betrachtet werden. Der zweite Widerstand 44 gemäß dem vierten Ausführungsbeispiel kann als ein Beispiel für den ersten Widerstand gemäß der vorliegenden Erfindung betrachtet werden. Der nMOS 42 gemäß dem vierten Ausführungsbeispiel kann als ein Beispiel für das erste Schaltelement gemäß der vorliegenden Erfindung betrachtet werden. Der zweite Operationsverstärker 52a gemäß dem vierten Ausführungsbeispiel kann als ein Beispiel für den ersten Operationsverstärker gemäß der vorliegenden Erfindung betrachtet werden. Es sei bemerkt, dass das höhere des Potentials Ve + Vref5 und des Potentials Vref6 (d.h. der weiter von dem Ausgangspotential V-out, das aus der Isolierleistungsquelle 60 ausgegeben wird, entfernt liegende Wert) an den nicht-invertierenden Eingang des zweiten Operationsverstärkers 52a gemäß dem vierten Ausführungsbeispiel angelegt wird. Wie es vorstehend beschrieben worden ist, kann das erste Gate-Potential-Bereitstellungsteil gemäß der vorliegenden Erfindung ein Gate-EIN-Potential (beispielsweise das Ausgangspotential Vout aus der Isolierleistungsquelle 60 gemäß dem dritten und dem vierten Ausführungsbeispiel) sein, das zum Einschalten eines Antriebsschaltelements verwendet wird (d.h., um das Gate-Potential des IGBT zu erhöhen), oder kann ein Gate-AUS-Potential (beispielsweise das Ausgangspotential V-out aus der Isolierleistungsquelle 60 gemäß dem vierten Ausführungsbeispiel) sein, das zum Ausschalten eines Antriebsschaltelements verwendet wird (d.h., um das Gate-Potential des IGBT zu verringern). In diesem Fall kann das fünfte Referenzpotential Vref5 gemäß dem vierten Ausführungsbeispiel als ein Beispiel für das dritte Referenzpotential gemäß der vorliegenden Erfindung und ebenfalls als ein Beispiel für das siebte Referenzpotential gemäß der vorliegenden Erfindung betrachtet werden. Außerdem kann in diesem Fall das sechste Referenzpotential Vref6 gemäß dem vierten Ausführungsbeispiel als ein Beispiel für das vierte Referenzpotential gemäß der vorliegenden Erfindung und ebenfalls als ein Beispiel für das achte Referenzpotential gemäß der vorliegenden Erfindung betrachtet werden.
Es sei bemerkt, dass die dritten Widerstände 101 und 102 oder der dritte Widerstand 103 zu den Schaltungen gemäß dem dritten und dem vierten Ausführungsbeispiel wie in dem Fall der in 6 und 7 gezeigten Schaltungen hinzugefügt werden können.
Obwohl die Tatsache, dass verschiedene Potentiale an den (die) Operationsverstärker angelegt werden, gemäß den ersten bis vierten Ausführungsbeispielen beschrieben worden ist, können Potentiale, die durch eine weitere Verarbeitung der vorstehend beschriebenen verschiedenen Potentiale erhalten werden, an den (die) Operationsverstärker angelegt werden. Beispielsweise können Potentiale, die durch Multiplizieren der vorstehend beschriebenen verschiedenen Potentiale mit einer Konstanten erhalten werden, an den (die) Operationsverstärker angelegt werden.
Obwohl spezifische Beispiele der vorliegenden Erfindung ausführlich vorstehend beschrieben worden sind, dienen diese Beispiele lediglich zur Veranschaulichung und sollen nicht die vorliegende Erfindung begrenzen. Die vorliegende Erfindung umfasst verschiedene Variationen und Modifikationen der spezifischen Beispiele, die vorstehend veranschaulicht worden sind.
Wie es vorstehend beschrieben worden ist, weist eine Gate-Potential-Steuerungsschaltung ein Antriebsschaltelement 12, ein erstes Gate-Potential-Bereitstellungsteil 60a, ein erstes Schaltelement 22, einen ersten Widerstand 24 und einen ersten Operationsverstärker 32a auf. Der erste Operationsverstärker weist einen Ausgangsabschnitt, der mit einem Gate 22c des ersten Schaltelements verbunden ist, einen invertierenden Eingang, an den ein erstes Referenzpotential angelegt wird, und einen nicht-invertierenden Eingang auf, an den derjenige eines ersten Werts und eines zweiten Werts, der näher an einem Potential des ersten Gate-Potential-Bereitstellungsteils liegt, angelegt wird. Der erste Wert beruht auf einer Potentialdifferenz, die durch Subtrahieren eines Potentials eines Anschlusses 24b des ersten Widerstands auf der Antriebsschaltelementseite von einem Anschluss 24a des ersten Widerstands auf der Seite des ersten Gate-Potential-Bereitstellungsteils erhalten wird. Der zweite Wert beruht auf einem Potential eines Anschlusses 22a des ersten Schaltelements.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

WO 2012/014314 A [0002, 0003, 0003]

Claims

Gate-Potential-Steuerungsschaltung (10a; 10b), gekennzeichnet durch: ein Antriebsschaltelement (12), ein erstes Gate-Potential-Bereitstellungsteil (60a), ein erstes Schaltelement (22) und einen ersten Widerstand (24), die in Reihe zwischen einem Gate (12a) des Antriebsschaltelements und dem ersten Gate-Potential-Bereitstellungsteil geschaltet sind, und einen ersten Operationsverstärker (32a), der aufweist: einen Ausgangsabschnitt, der mit einem Gate (22c) des ersten Schaltelements verbunden ist, einen invertierenden Eingang, an den ein erstes Referenzpotential angelegt wird, und einen nicht-invertierenden Eingang, an den derjenige eines ersten Werts und eines zweiten Werts, der näher an einem Potential des ersten Gate-Potential-Bereitstellungsteils liegt, angelegt wird, wobei der erste Wert auf einer Potentialdifferenz beruht, die durch Subtrahieren eines Potentials eines Anschlusses (24b) des ersten Widerstands auf der Antriebsschaltelementseite von einem Anschluss (24a) des ersten Widerstands auf der Seite des ersten Gate-Potential-Bereitstellungsteils erhalten wird, und der zweite Wert auf einem Potential eines Anschlusses (22a) des ersten Schaltelements beruht.
Gate-Potential-Steuerungsschaltung nach Anspruch 1, weiterhin mit einem zweiten Gate-Potential-Bereitstellungsteil (60b), das konfiguriert ist, ein Gate-AUS-Potential bereitzustellen, das niedriger als ein Gate-EIN-Potential ist, das durch den ersten Gate-Potential-Bereitstellungsteil bereitgestellt wird, einem zweiten Schaltelement (42) und einem zweiten Widerstand (44), die in Reihe zwischen dem Gate des Antriebsschaltelements und dem zweiten Gate-Potential-Bereitstellungsteil geschaltet sind, und einem zweiten Operationsverstärker (52a), der aufweist: einen Ausgangsabschnitt, der mit einem Gate (42c) des zweiten Schaltelements verbunden ist, einen invertierenden Eingang, an den ein zweites Referenzpotential angelegt wird, und einen nicht-invertierenden Eingang, an den der niedrigere eines dritten Werts und eines vierten Werts angelegt wird, wobei der dritte Wert auf einer Potentialdifferenz beruht, die durch Subtrahieren eines Potentials eines Anschlusses (44b) des zweiten Widerstands auf der Antriebsschaltelementseite von einem Potential eines Anschlusses (44a) des zweiten Widerstands auf der Seite des zweiten Gate-Potential-Bereitstellungsteils erhalten wird, und der vierte Wert auf einem Potential eines Anschlusses (42a) des zweiten Schaltelements auf der Antriebsschaltelementschaltseite beruht.
Gate-Potential-Steuerungsschaltung nach Anspruch 1 oder 2, weiterhin mit einem dritten Widerstand (101; 103), der zwischen dem Gate des Antriebsschaltelements und dem ersten Schaltelement geschaltet ist.
Gate-Potential-Steuerungsschaltung (10c), gekennzeichnet durch ein Antriebsschaltelement (12), ein erstes Gate-Potential-Bereitstellungsteil (60a), ein erstes Schaltelement (22), das zwischen einem Gate (12a) des Antriebsschaltelements und dem ersten Gate-Potential-Bereitstellungsteil geschaltet ist, einen ersten Widerstand (24), der zwischen dem Antriebsschaltelement und dem ersten Schaltelement geschaltet ist, und einen ersten Operationsverstärker (32a), der aufweist: einen Ausgangsabschnitt, der mit einem Gate (22c) des ersten Schaltelements verbunden ist, einen nicht-invertierenden Eingang, an den ein Potential eines Anschlusses des ersten Schaltelements auf einer Antriebsschaltelementseite angelegt wird, und einen invertierenden Eingang, an den das sich von einem Potential des ersten Gate-Potential-Bereitstellungsteil weiter entfernt befindliche eines ersten Potentials und eines vierten Referenzpotentials angelegt wird, wobei das erste Potential durch Addieren eines dritten Referenzpotentials zu einem Potential eines Anschlusses (24b) des ersten Widerstands auf der Antriebsschaltelementseite erhalten wird.
Gate-Potential-Steuerungsschaltung nach Anspruch 4, weiterhin mit einem zweiten Gate-Potential-Bereitstellungsteil (60b), das konfiguriert ist, ein Gate-AUS-Potential bereitzustellen, das niedriger als ein Gate-EIN-Potential ist, das von dem ersten Gate-Potential-Bereitstellungsteil bereitgestellt wird, einem zweiten Schaltelement (42), das zwischen dem Gate des Antriebsschaltelements und dem zweiten Gate-Potential-Bereitstellungsteil geschaltet ist, einem zweiten Widerstand (44), der zwischen dem Antriebsschaltelement und dem zweiten Schaltelement geschaltet ist, und einem zweiten Operationsverstärker (52a), der aufweist: einen Ausgangsabschnitt, der mit einem Gate (42c) des zweiten Schaltelements verbunden ist, einen nicht-invertierenden Eingang, an den ein Potential eines Anschlusses (42a) des zweiten Schaltelements auf der Antriebsschaltelementseite angelegt wird, und einen invertierenden Eingang, an den das höhere eines zweiten Potentials und sechsten Referenzpotentials angelegt wird, wobei das zweite Potential durch Addieren eines fünften Referenzpotentials zu einem Potential eines Anschlusses (44b) des zweiten Widerstands auf der Antriebsschaltelementseite erhalten wird.
Gate-Potential-Steuerungsschaltung nach Anspruch 4 oder 5, weiterhin mit einem dritten Widerstand, der zwischen dem Gate des Antriebsschaltelements und dem ersten Schaltelement geschaltet ist.
Gate-Potential-Steuerungsschaltung (10a; 10b; 10c), gekennzeichnet durch ein Antriebsschaltelement (12), ein erstes Gate-Potential-Bereitstellungsteil (60a), ein erstes Schaltelement (22) und einen ersten Widerstand (24), die in Reihe zwischen einem Gate (12a) des Antriebsschaltelements und dem ersten Gate-Potential-Bereitstellungsteil geschaltet sind, und einen ersten Operationsverstärker (32a), der einen Ausgangsabschnitt aufweist, der mit einem Gate (22c) des ersten Schaltelements verbunden ist, und der konfiguriert ist, ein Potential des Gates des ersten Schaltelements derart zu steuern, dass ein absoluter Wert einer Potentialdifferenz zwischen beiden Enden des ersten Widerstands ein siebtes Referenzpotential oder niedriger ist, und ein Potential eines Anschlusses (22a) des ersten Schaltelements auf einer Antriebsschaltelementseite sich auf ein achtes Referenzpotential ändert.
Gate-Potential-Steuerungsschaltung nach Anspruch 7, weiterhin mit einem zweiten Gate-Potential-Bereitstellungsteil (60b), das konfiguriert ist, ein Gate-AUS-Potential bereitzustellen, das niedriger als ein Gate-EIN-Potential ist, das von dem ersten Gate-Potential-Bereitstellungsteil bereitgestellt wird, einem zweiten Schaltelement (42) und einem zweiten Widerstand, die in Reihe zwischen dem Gate des Antriebsschaltelements und dem zweiten Gate-Potential-Bereitstellungsteil geschaltet sind, und einem zweiten Operationsverstärker (52a), der einen Ausgangsabschnitt aufweist, der mit einem Gate des zweiten Schaltelements verbunden ist, und der konfiguriert ist, einen absoluten Wert eines Potentials des Gates des zweiten Schaltelements derart zu steuern, dass eine Potentialdifferenz zwischen beiden Enden des zweiten Widerstands ein neuntes Referenzpotential oder größer ist und ein Potential eines Anschlusses (42a) des zweiten Schaltelements auf der Antriebsschaltelementseite sich auf ein zehntes Referenzpotential ändert.
Gate-Potential-Steuerungsschaltung nach Anspruch 7 oder 8, weiterhin mit einem dritten Widerstand (101; 103), der zwischen dem Gate des Antriebsschaltelements und dem ersten Schaltelement geschaltet ist.