JP2015006120A - スイッチング電源装置 - Google Patents

Abstract

【課題】スイッチング電源電圧を安定して供給できるようにしたスイッチング制御装置を提供する。
【解決手段】電圧スルーレート制御回路６は、予め定められるノイズ許容量に応じてトランジスタＭ１のゲートに接続されるゲート抵抗の合成抵抗値を変更制御する。ここで、ノイズ許容量＝Ｔｃ×Ｄｕ×（Ｖin−Ｖout）／Ｌ×Ｇ、又は、ノイズ許容量＝Ｔｃ×（Ｖout／Ｖin）×（Ｖin−Ｖout）／Ｌ×Ｇとする。出力電圧Ｖoutおよび入力電圧Ｖin間の降圧比が大きい場合には、降圧比が小さいときに比較してノイズ許容量を大きくできる。
【選択図】図５

Description

本発明は、スイッチング素子をオンオフすることで入力電圧を変換して出力電圧を負荷に供給するスイッチング電源装置に関する。

この種のスイッチング電源装置は、オン期間とオフ期間を有する制御信号をスイッチング素子に印加することで、インダクタに電気的エネルギーを蓄積し、この蓄積エネルギーをコンデンサに充電することで電源電圧を生成する。

このオン期間とオフ期間のデューティ比は入出力電圧（Ｖout／Ｖin）の比に応じて設定され、入出力電圧差が小さいときにはオン期間を広く設定し、入出力電圧差が大きいときにはオン期間を狭く設定する。したがって、スイッチング電源装置が出力電圧Ｖoutを一定に保持するため、入力電圧Ｖinを低く検出するときにはオン期間を広く制御し、入力電圧Ｖinを高く検出するときにはオン期間を狭く制御する。

一般に、フィードバック電流制御を行うときには、インダクタの電流を検出する検出回路を備える。しかし、スイッチング素子のターンオン時の突入電流に応じたノイズ、ローサイドの寄生ダイオードなどによるノイズを検出してしまうと、インダクタの電流量を誤検出してしまい、電源動作が不安定となる虞がある。

入力電圧Ｖin／出力電圧Ｖoutの降圧比が極端に大きい場合、急激に出力電圧Ｖoutを降下させるため通電電流量を多く制御しなければならない。他方、降圧比が大きいとＰＷＭ信号のデューティ比は低く制御される。

スイッチング電源装置において、スイッチング素子の通電電流は、ＰＷＭ信号のオン期間中にインダクタの通電電流に応じて上昇し、オフ期間中にインダクタの通電電流に応じて下降する。スイッチング素子のオン期間中に通電電流がパルス状に大きく生じてしまうと、通電電流の上昇度が大きくなるため、ＰＷＭ信号をオフするためのしきい値を超えてしまう。すると、意図しないタイミングでＰＷＭ信号がオフされてしまう要因となる。そこで、マスク回路を設け当該ノイズの影響を排除することが考えられる。なお、本願の関連技術としては例えば特許文献１に示されている。

特開２０１２−２３８２７号公報

マスク時間が一定幅に設定されていると、当該マスク時間がオン期間と同等又はオン期間より大きくなってしまう。したがって、入力電圧Ｖinが極端に高いとき、スイッチング周波数が極端に高いとき等にはこの技術を使用できない。仮に、この技術を無理に使用すると、本来設定すべきオン期間よりも広いオン期間に設定されることになり、オンオフスイッチング処理が繰り返されることで、出力電圧Ｖoutが徐々に上昇し、本来の目標電圧よりも高く制御されてしまう。これにより制御不能に陥ることも想定される。最悪のケースでは、出力電圧Ｖout、出力電流ＩＬが最大定格を超えてしまい、負荷にダメージを与えてしまうことも想定される。

また、入力電圧Ｖinが高いほど、スイッチング素子に瞬間的に流れるリカバリー電流のピーク値は大きくなり、サージ電流の発生時間も長くなる。このため、スイッチング素子の適切な制御が困難になってしまう。また、特許文献１記載の技術を適用したとき、入力電圧が高いときには電圧モードで動作しなければならないため、位相補償回路を複雑な設計を施さなければならず回路サイズが大きくなってしまう。

本発明の目的は、スイッチング電源電圧を安定して供給できるようにしたスイッチング制御装置を提供することにある。

請求項１記載の発明は、主スイッチング素子を通じて入力電圧をインダクタに通電し、ＰＷＭ信号による主スイッチング素子のスイッチング動作に応じて入力電圧を所定の出力電圧に変換し負荷に供給するスイッチング電源装置を対象としている。駆動回路は、オン駆動信号を主スイッチング素子に出力した後、インダクタの通電電流に応じた第１電圧と負荷の印加電圧に応じた第２電圧とを比較し第２電圧が第１電圧以上になるとオフ駆動信号を主スイッチング素子に出力する。

制御部は、駆動信号のデューティ比が高くなる又は入力電圧が低くなるに応じてスルーレートを低くし、駆動信号のデューティ比が低くなる又は入力電圧が高くなるに応じてスルーレートを高くするように、駆動部が駆動する主スイッチング素子のスルーレートを変更制御している。すると、低デューティ比、高入力電圧の条件においてスイッチング電源装置の耐ノイズ性が向上する特徴を有効利用でき、駆動部が駆動する駆動信号のスルーレートを適切な値に制御することができ、スイッチング電源電圧を安定して供給できるようになる。

請求項２記載の発明によれば、制御部は入力電圧および出力電圧に応じて定められる下記のノイズ許容量式に応じて主スイッチング素子のスルーレートを変更制御する。ここで、ノイズ許容量＝Ｔｃ×Ｄｕ×（Ｖin−Ｖout）／Ｌ×Ｇ、又は、ノイズ許容量＝Ｔｃ×（Ｖout／Ｖin）×（Ｖin−Ｖout）／Ｌ×Ｇと定義している。

すると、このノイズ許容量までのノイズであれば許容できるようになる。この式で表されるノイズ許容量は、例えば出力電圧Ｖoutおよび入力電圧Ｖin間の降圧比が大きい場合には、降圧比が小さいときに比較して大きくできる。したがって、たとえ入力電圧と出力電圧の差が大きくなり、駆動信号のパルス幅が極端に狭くなったとしても、スイッチング電源電圧を安定して供給できる。

本発明の第１実施形態に係るスイッチング電源装置の電気的構成例を概略的に示す回路図 スイッチング電源装置の構成例を概略的に示すブロック構成図 動作を概略的に示すタイミングチャート ノイズ許容量−デューティ比特性図 ノイズ許容量−入力電圧特性図 本発明の第１実施形態の変形例に係るスイッチング電源装置の電気的構成例を概略的に示す回路構成図（図１相当図） 本発明の第２実施形態に係るスイッチング電源装置の電気的構成例を概略的に示す回路構成図（図１相当図） スイッチング電源装置の電気的構成例を概略的に示すブロック構成図（図２相当図） 動作を概略的に示すタイミングチャート（図３相当図） 本発明の第２実施形態の変形例に係るスイッチング電源装置の電気的構成例を概略的に示す回路構成図（図１相当図） 本発明の第３実施形態に係るスイッチング電源装置の電気的構成例を概略的に示す回路構成図（図１相当図：その１） 動作を概略的に示すタイミングチャート（図３相当図） 本発明の第３実施形態の他のスイッチング電源装置の電気的構成例を概略的に示す回路構成図（図１相当図：その２）

以下、スイッチング電源装置の幾つかの実施形態について図面を参照しながら説明する。各実施形態において実質的に同一又は類似部分には同一符号を付して説明を省略する。
（第１の実施形態）
図１はスイッチング電源装置の概略的な回路構成例を示し、図２は図１に示す回路を機能的に記載し直した回路ブロック構成を示す。

図１において、スイッチング電源装置１は、主回路２、電流検出回路３、電圧検出回路４、入力電圧検出回路５を備えた電圧スルーレート制御回路６、駆動回路７、デッドタイム生成回路８、マスク回路９、トランジスタ（短絡回路）１０、遅延回路１１、ＰＷＭ信号生成回路１２、クロック生成回路１３、および、コンパレータ１４を備える。

このスイッチング電源装置１は、車載のバッテリ電圧ＶＢから入力電圧Ｖin（例えば６Ｖ〜１０Ｖ〜４０Ｖ）を入力してスイッチング制御を行い、負荷１５に安定電源となる出力電圧Ｖoutを出力する降圧型レギュレータである。

主回路２は、入力電圧Ｖinが供給される電源線及びグランド間に直列接続された主スイッチング素子となるトランジスタＭ１とトランジスタＭ２、さらにこれらのトランジスタＭ１及びＭ２の共通接続ノードＮ１−出力端子ＯＵＴ間に接続されたインダクタＬ１、および、出力端子ＯＵＴ−グランド間に接続されたコンデンサＣ１を備える。

本実施形態では、主スイッチング素子としてのトランジスタＭ１、Ｍ２は、それぞれ例えばＭＯＳトランジスタ，またはＩＧＢＴ（Insulated Gate Bipolar Transistor）などの電圧制御型トランジスタにより構成されている。

本実施形態の図１では、ＭＯＳトランジスタの記号を用いて簡略的に示している。本実施形態では、トランジスタＭ１、Ｍ２のゲート信号が駆動信号となる。駆動信号がオンレベルになると、トランジスタＭ１がオンすると共にトランジスタＭ２がオフし、入力電圧Ｖinの電源線からトランジスタＭ１を通じてインダクタＬ１に流れる電流が増大する。また、駆動信号がオフレベルになると、トランジスタＭ１がオフすると共にトランジスタＭ２がオンし、インダクタＬ１の通電電流がトランジスタＭ２を通じて還流する。なお、トランジスタＭ２に代えてノードＮ１をカソードとするダイオードを用いても良い。

入力電圧Ｖinの供給端子とトランジスタＭ１との間にはシャント抵抗Ｒ１が接続されている。このシャント抵抗Ｒ１の両端子には検出電流変換回路１６が接続されている。検出電流変換回路１６は、このシャント抵抗Ｒ１の両端子の電圧を入力し、インダクタＬ１の通電電流に応じて例えば比例する電流検出信号を検出電圧Ｖsense2として出力する。電流検出回路３は、これらのシャント抵抗Ｒ１と検出電流変換回路１６を備えて構成されている。シャント抵抗Ｒ１の挿入位置は前述の位置に限られない。例えば、シャント抵抗Ｒ１はトランジスタＭ１とＭ２との間に接続されていても良い。また、これらの検出方法に代えて、トランジスタＭ１、Ｍ２のドレイン−ソース間電圧を検出してもインダクタＬ１の通電電流を検出できる。

また、出力端子ＯＵＴとグランドとの間には、複数の抵抗Ｒ２およびＲ３による電圧検出回路４が構成されている。この電圧検出回路４は、出力電圧Ｖoutに比例した検出電圧をコンパレータ１４に出力する。コンパレータ１４は、この検出電圧と検出電流変換回路１６の検出電圧Ｖsense2とを比較し、この比較結果をＰＷＭ信号生成回路１２に出力する。

検出電圧Ｖsense2の出力ノードとグランドとの間には、短絡回路となるトランジスタ１０が構成されている。このトランジスタ１０は、例えば、バイポーラトランジスタ，ＦＥＴ，またはＩＧＢＴなどにより構成され、本実施形態の図１ではＦＥＴの記号を用いて簡略的に示している。

このトランジスタ１０は、その制御端子にマスク回路９を接続して構成され、マスク回路９からマスク信号が出力されると、検出電流変換回路１６の出力ノードＮ２をグランドに短絡し、検出電流変換回路１６の検出結果を無効化する。

このマスク回路９を設けている理由は、ＰＷＭ信号のオン期間の初期タイミングにおいて、駆動回路７の駆動信号のスルーレートが高いときに特に初期振動ノイズが大きいためであり、この影響を極力排除するために設けられている。トランジスタ１０は、マスク回路９からマスク信号が制御端子に入力されないと、電圧Ｖsense2の出力ノードＮ２とグランドとの間を開放し、検出電流変換回路１６の検出結果を有効化する。

さて、クロック生成回路１３はクロックパルスを生成し、当該クロックパルスを所定数カウントすると、セット信号ＳＥＴをＰＷＭ信号生成回路１２に出力する。このセット信号ＳＥＴはオンレベルをセットする信号であり、本実施形態ではＰＷＭ信号の周期Ｔｃ毎に出力される信号となっている。

ＰＷＭ信号生成回路１２は、このセット信号ＳＥＴを受けてＰＷＭ信号をオンレベルとする。また、コンパレータ１４は電流検出回路３の出力ノードＮ２の電圧Ｖsense2と電圧検出回路４の検出電圧Ｖｃとを比較し、電圧検出回路４の検出電圧ＶｃがノードＮ２の電圧Ｖsense2より高くなるとリセット信号ＲＥＳＥＴをＰＷＭ信号生成回路１２に出力する。

ＰＷＭ信号生成回路１２は、セット信号ＳＥＴが与えられるタイミングからリセット信号ＲＥＳＥＴが与えられるタイミングまでオン期間とし、逆にリセット信号ＲＥＳＥＴが与えられるタイミングからセット信号ＳＥＴが与えられるタイミングまでオフ期間とする周期Ｔｃ、デューティ比Ｄｕのパルス信号をデッドタイム生成回路８に出力する。また、このＰＷＭ信号は遅延回路１１を通じてマスク回路９にも与えられる。デッドタイム生成回路８は、各トランジスタＭ１、Ｍ２のオン期間の間に所定のオフ期間を設けたオンオフ駆動信号を生成し駆動回路７に出力する。

他方、電圧スルーレート制御回路６は、入力電圧検出回路５およびバッファ１７、１８を備える。入力電圧検出回路５は、コンパレータ１９を備え、コンパレータ１９がバッテリ電圧ＶＢの入力電圧Ｖinと基準電圧Ｖb1とを比較し、この比較結果をバッファ１７、１８に出力する。バッファ１７、１８は、このコンパレータ１９の比較結果に応じたオンオフ制御信号を駆動回路７のスイッチ２０、２１にそれぞれ出力する。

駆動回路７は、波形整形用のバッファ２２と、抵抗２３と、スルーレート調整用の抵抗２４と、この抵抗２４に直列接続されたスイッチ２０とをトランジスタＭ１の駆動用に備える。また、駆動回路７は、波形整形用のバッファ２５と、抵抗２６、スルーレート調整用の抵抗２７と、スイッチ２１とをトランジスタＭ２の駆動用に備える。バッファ２２はバッファ１７と同等の駆動能力と耐圧特性を有する。バッファ２５はバッファ１８と同等の駆動能力と耐圧特性を有する。

駆動回路７は、デッドタイム生成回路８を通じて生成されたオンオフ駆動信号を使用し電圧スルーレート制御回路６のバッファ１７、１８から出力されるオンオフ制御信号に応じてスルーレートを制御し、各トランジスタＭ１、Ｍ２のゲートに出力する。

駆動回路７は、トランジスタＭ１の入力容量と抵抗２３、２４及びスイッチ２０のオン抵抗の合成抵抗値とで求められる時定数に応じてトランジスタＭ１のオンオフスルーレートを調整できる。さらに、駆動回路７は、トランジスタＭ２の入力容量と抵抗２６、２７及びスイッチ２１のオン抵抗の合成抵抗値とで求められる時定数に応じてトランジスタＭ２のオンオフスルーレートを調整できる。なお、図２は、これらの回路構成を概略的なブロック図で示しており、同一機能又は類似機能を備えた構成には同一符号を付して説明を省略する。この図２において、制御回路２８は、遅延回路１１、ＰＷＭ信号生成回路１２、クロック生成回路１３を備える。

上記構成の作用について説明する。図３は動作中の各ノードの信号レベルをタイミングチャートで示している。バッテリ電圧ＶＢは各種要因（負荷状態、環境温度等）に応じて様々に電圧変化を生じ、スイッチング電源装置１はこのバッテリ電圧ＶＢによる入力電圧Ｖinの変化に応じて出力電圧Ｖoutを所定範囲に収まるように制御する。図３において、期間Ａは入力電圧Ｖinが基準電圧Ｖb1より低い期間を示し、期間Ｂは入力電圧Ｖinが基準電圧Ｖb1より高い期間を示している。

期間Ａ中においては、入力電圧Ｖinが基準電圧Ｖb1より低いためコンパレータ１９は「Ｌ」レベルを出力する。するとコンパレータ１９の出力レベルＶＳＲ１は「Ｌ」レベルとなる。駆動回路７は、この出力レベルＶＳＲ１の「Ｌ」レベルを受けて、各スイッチ２０、２１をオフ状態に保持する。すると、抵抗２４、２７は開放状態となるため、バッファ１７の出力端子とトランジスタＭ１のゲートの間には抵抗２３のみ接続されると共に、バッファ１８の出力端子とトランジスタＭ２のゲートの間には抵抗２６のみ接続されることになる。すると、バッファ２２とトランジスタＭ１のゲートとの間の抵抗値は抵抗２４が接続されている場合に比較して高くなり、これに応じて、各トランジスタＭ１、Ｍ２のゲートの入力回路の時定数も高くなる。するとスルーレートを低く設定できる。

この後、クロック生成回路１３が信号ＳＥＴを１パルス出力すると、この信号ＳＥＴを受けてＰＷＭ信号生成回路１２はＰＷＭ信号を「Ｈ」（＝ＯＮ）にする。ＰＷＭ信号生成回路１２がＰＷＭ信号のオンレベルを出力すると、これに応じて、デッドタイム生成回路８は駆動回路７にオン制御信号を出力する。

駆動回路７は、このＰＷＭ信号のオン期間に応じたパルス電圧をトランジスタＭ１のゲートに印加する。前述したようにスルーレートが低く設定されているため、トランジスタＭ１に流れる電流の当初の上昇勾配も低くなる。したがって、期間Ａ２、Ａ３中に示すように、シャント抵抗Ｒ１の検出電圧Ｖsense1の上昇勾配は低くなる（上昇勾配Ｘ１参照）。

この作用と同時に、ＰＷＭ信号のオンレベルは遅延回路１１を通じてマスク回路９にも入力される。マスク回路９は、図３に示すように、クロック生成回路１３が信号ＳＥＴをＰＷＭ信号生成回路１２に出力した後、遅延回路１１の内部に予め設定された時間の間、マスク信号を「Ｈ」レベルとしてトランジスタ１０の制御端子に出力する。トランジスタ１０は、制御端子に「Ｈ」レベルを入力すると、電流検出回路３の出力端子をグランドに短絡することで電流検出回路３の検出電圧Ｖsense2を無効化する（期間Ａ２参照）。

その後、マスク回路９のマスク期間が終了すると、トランジスタ１０は短絡状態を開放し電流検出回路３の出力端子を開放する。これにより電流検出回路３の検出電圧Ｖsense2を有効化する。この時点から、コンパレータ１４はこの電流検出回路３の検出電圧Ｖsense2と電圧検出回路４の検出電圧Ｖｃとを比較する（期間Ａ３参照）。その後ＰＷＭ信号がオンレベルである間、検出電圧Ｖsense2は振動しながら徐々に上昇し続けることになり、この間インダクタＬ１の通電電流ＩＬは徐々に上昇し続ける。

この間、コンパレータ１４は、電流検出回路３の検出電圧Ｖsense2と電圧検出回路４の検出電圧Ｖｃとを比較し、電流検出回路３の検出電圧Ｖsense2が検出電圧Ｖｃに達したタイミングで、ＰＷＭ信号生成回路１２にリセット信号ＲＥＳＥＴを「Ｈ」として出力する。

ＰＷＭ信号生成回路１２は、信号ＲＥＳＥＴの「Ｈ」を受けてＰＷＭ信号のオフレベルをデッドタイム生成回路８及び遅延回路１１に出力する。デッドタイム生成回路８は、このオフレベルに応じてトランジスタＭ１にオフ駆動信号を与えデッドタイム期間後トランジスタＭ２にオン駆動信号を与えて電流を還流する。このとき、インダクタＬ１の電流が徐々に減少する（期間Ａ４参照）。この後、クロック生成回路１３がセット信号ＳＥＴを「Ｈ」出力したタイミングから前述の期間Ａ２〜Ａ４における動作が繰り返されることになる。

次に図３の期間Ｂを参照し、バッテリ電圧Ｖｂの入力電圧Ｖinが基準電圧Ｖb1よりも高いときの作用を説明する。図３に示すように、期間Ｂ中においては、入力電圧Ｖinが比較的高いためコンパレータ１９の出力ＶＳＲ１は「Ｈ」レベルとなる。駆動回路７はこの出力レベルＶＳＲ１の「Ｈ」を受けて各スイッチ２０、２１をオン状態に保持する。

すると、抵抗２４はバッファ２２の出力とトランジスタＭ１のゲートとの間に接続されることになり、バッファ２２の出力とトランジスタＭ１のゲートとの間には、抵抗２３及び２４の並列回路が接続される。すると、これらの抵抗２３及び２４の合成抵抗値は単一の抵抗２３の抵抗値より低くなる。これに応じて、各トランジスタＭ１のゲートの入力回路の時定数も低くなる。するとスルーレートを高く設定できる。

他方、スイッチ２１がオンになると、抵抗２７はバッファ２５の出力とトランジスタＭ２のゲートとの間に接続されることになり、バッファ２５の出力とトランジスタＭ２のゲートとの間には、抵抗２６及び２７の並列回路が接続される。すると、これらの抵抗２６及び２７の合成抵抗値は単一の抵抗２６の抵抗値より低くなる。これに応じて、各トランジスタＭ２のゲート入力回路の時定数も低くなる。するとスルーレートを高く設定できる。

さて、クロック生成回路１３がセット信号ＳＥＴを出力すると、この信号ＳＥＴを受けてＰＷＭ信号をオンレベルにする。ＰＷＭ信号生成回路１２がＰＷＭ信号のオンレベルを生成出力すると、これに応じて、デッドタイム生成回路８は駆動回路７にオンレベルを出力する。

駆動回路７は、このＰＷＭ信号のオンレベル出力期間に応じたパルス電圧をトランジスタＭ１のゲートに印加する。前述したように、スルーレートが高く設定されているため、トランジスタＭ１に流れる電流の当初の上昇勾配が高くなる。したがって、期間Ｂ２，Ｂ３中に示すように、シャント抵抗Ｒ１による検出電圧Ｖsense1の上昇勾配は高くなる（上昇勾配Ｘ２参照）。その後、ＰＷＭ信号がオンレベルになっている間、検出電圧Ｖsense2は振動しながら徐々に上昇し続けることになり、この間、インダクタＬ１の通電電流ＩＬは徐々に上昇し続ける。ここで、期間Ｂ中の電流上昇勾配Ｘ２は電流上昇勾配Ｘ１より高い。このため、期間Ｂ中のインダクタＬ１の電流ＩＬの上昇勾配もまた期間Ａ中のインダクタＬ１の電流ＩＬの上昇勾配より高くなる。

この作用と同時に、ＰＷＭ信号のオンレベルは遅延回路１１を通じてマスク回路９にも入力される。マスク回路９は、クロック生成回路１３がセット信号ＳＥＴをＰＷＭ信号生成回路１２に出力した後、遅延回路１１の内部に予め設定された時間の間、マスク信号をアクティブレベル（「Ｈ」）とし、トランジスタ１０に出力する（期間Ｂ２参照）。

トランジスタ１０はマスク信号のアクティブレベルを入力すると、電流検出回路３の出力ノードＮ２をグランドに短絡することで電流検出回路３の検出電圧Ｖsense2を無効化する。すると、コンパレータ１４は、このグランドレベルを電圧検出回路４による検出電圧Ｖｃと比較した結果「Ｌ」を出力し続ける（期間Ｂ２期間参照）。すると、マスク信号の発生期間Ｂ２においては、電流上昇勾配Ｘ２が比較的高く設定されていたとしても、マスク回路９の作用に応じて検出電圧Ｖsense2が電圧Ｖｃ以上となることがなくなる。

その後、マスク回路９のマスク期間が終了すると、トランジスタ１０はオフし電流検出回路３の出力ノードＮ２を開放することで電流検出回路３の検出電圧Ｖsense2を有効化する。すると、コンパレータ１４はこの電流検出回路３の検出電圧Ｖsense2と電圧検出回路４の検出電圧Ｖｃとを比較する（期間Ｂ３参照）。

コンパレータ１４は、電流検出回路３の検出電圧Ｖsense2と電圧検出回路４の検出電圧Ｖｃとを比較し、電流検出回路３の検出電圧Ｖsense2が電圧検出回路４の検出電圧Ｖｃに達したタイミングにおいて、ＰＷＭ信号生成回路１２にリセット信号ＲＥＳＥＴをアクティブ出力する。

すると、ＰＷＭ信号生成回路１２はＰＷＭ信号のオフレベルをデッドタイム生成回路８及び遅延回路１１に出力する。デッドタイム生成回路８は、このＰＷＭ信号のオフレベルに応じてトランジスタＭ１をオフすると共にトランジスタＭ２をオンし電流を還流させる。このときインダクタＬ１の電流が徐々に減少する（期間Ｂ４参照）。この後、クロック生成回路１３がセット信号ＳＥＴを「Ｈ」出力したタイミングから前述の期間Ｂ２〜Ｂ４における動作を繰り返す。このようにしてＰＷＭ信号のデューティ比を低く保持しながら制御できる。

発明者らは、図１、図２に示す回路を用い、検出電圧Ｖsense2と検出電圧Ｖｃとの関係について図３に示すようにノイズ許容量Ｙ１、Ｙ２を定義した場合、次式（１）に示すような関係を導出した。このノイズ許容量Ｙ１、Ｙ２は、ＰＷＭ信号のオンレベル出力タイミングにおいて誤検出を生じない程度のノイズ量を示すものである。

ノイズ許容量＝Ｔon×ΔＩrise×Ｇ …（１）
ここで、ＴonはＰＷＭ信号のオン期間、ΔＩriseはインダクタの電流上昇度、Ｇは電流検出回路３のアンプのゲイン、を示す。ここで、インダクタＬ１のインダクタンスＬが十分に大きな値であると仮定すると、ΔＩriseは、
ΔＩrise＝（Ｖin−Ｖout）／Ｌ …（２）
で転換できる。ここでＶinは入力電圧、Ｖoutは出力電圧、Ｌはインダクタのインダクタンスを示す。すると、
ノイズ許容量＝Ｔｃ×Ｄｕ×（Ｖin−Ｖout）／Ｌ×Ｇ …（３）
となる。ここで、ＴｃはＰＷＭ信号の周期、ＤｕはＰＷＭ信号のオンデューティ比、を示す。この（３）式に示すように、出力電圧Ｖout、インダクタのインダクタンス値Ｌ、周期Ｔｃが予め設定された状態で降圧電源電圧を生成するときには、ノイズ許容量は、センシング用の電流検出回路３のアンプのゲインＧ、デューティ比Ｄｕ、入力電圧Ｖinにより決定されることになる。

（２）式を（３）式に代入すると、
ノイズ許容量＝Ｔｃ×（Ｖout／Ｖin）×（Ｖin−Ｖout）／Ｌ×Ｇ …（４）
で求められる。

すなわち、一定の出力電圧Ｖoutを得るため、入力電圧Ｖinが大きいときには降圧比が大きくなるが、このような場合、ノイズ許容量は降圧比が小さいときより大きくなる。そこで、入出力電圧の降圧比（Ｖout／Ｖin）が高く低デューティ比Ｄｕのときには、駆動回路７のスルーレートを高く制御することで高速動作できるようにし、入出力電圧の降圧比が低く高デューティ比Ｄｕのときには、駆動回路７のスルーレートを低く制御する。これによりノイズの影響が悪影響とならないように制御できる。

図４は、デューティ比Ｄｕとノイズ許容量の関係を表している。また、図５は入力電圧Ｖinとノイズ許容量の関係を表している。これらの図４、図５は、例えば、出力電圧Ｖout＝１．２５［Ｖ］、周期Ｔｃ＝２．５［μｓｅｃ］、インダクタＬ＝１０［μＨ］と仮定したときのノイズ許容量を電圧単位で示した一例である。

これらの図４に示すように、デューティ比Ｄｕが高くなればこれにほぼ比例してノイズ許容量が減少し、図５に示すように入力電圧Ｖinが低ければ低いほどノイズ許容量が急峻に減少することがわかる。

特に、図５に示すように、入力電圧Ｖinが極端に低く（例えば１０［Ｖ］未満）なり出力電圧Ｖout（＝１．２５［Ｖ］）に近づくとノイズ許容量が急激に減少する。本実施形態では、これらの影響を考慮し、スイッチング電源装置１内の各種回路パラメータが設定されている。

本実施形態では、図５のノイズ許容量−入力電圧特性に応じて回路の各種パラメータ（例えば抵抗値、インダクタのインダクタンス値等）が定められる。本実施形態では、入力電圧Ｖinの値に応じて駆動回路７の電圧スルーレートを変更制御するため、基準電圧Ｖb1の電圧値、ゲート抵抗２３、２４、２６、２７の抵抗値は、図５に示すノイズ許容量の絶対量に応じて定められている。

また、リップル電流がインダクタＬ１のインダクタンス値に応じて変化するため、このインダクタＬ１のインダクタンス値もノイズ許容量と相関する関係にあり、当該インダクタンス値は図５に示すノイズ許容量の絶対量に応じて定められている。また、電圧検出回路４の検出電圧Ｖｃの重畳ノイズは、当該電圧検出回路４の各抵抗Ｒ２、Ｒ３の抵抗値に応じて変化する。このため、これらの抵抗Ｒ２、Ｒ３の抵抗値もノイズ許容量と相関する関係にあり、当該抵抗Ｒ２、Ｒ３の抵抗値、電圧検出回路４の検出電圧Ｖｃは図５に示すノイズ許容量の絶対量に応じて定められている。

ただし、電流検出回路３のシャント抵抗Ｒ１の抵抗値は電流検出目的となるものであり、通常ノイズに影響しない程度に予め低く設定される。このため、このシャント抵抗Ｒ１の抵抗値はノイズ許容量には関与しないものと見做すことができる。また、入力電圧Ｖinを平滑することを目的とするコンデンサＣ１は、直流電圧の出力端子ＯＵＴに安定化して出力するために設けられるため、このコンデンサＣ１の容量値もノイズ許容量には関与しないものと見做すことができる。このような事情を考慮しつつ、スイッチング電源装置１内の回路パラメータが定められる。

ここで、入力電圧Ｖinが、入力電圧検出回路５により基準電圧Ｖb1より低く検出されれば、電圧スルーレート制御回路６は駆動回路７のスイッチ２０、２１をオフ制御することによりトランジスタＭ１、Ｍ２のゲート入力抵抗の合成抵抗値を大きい値に設定する。これにより駆動回路７の電圧スルーレートを低く設定できる。逆に、入力電圧Ｖinが、入力電圧検出回路５により基準電圧Ｖb1以上に検出されれば、電圧スルーレート制御回路６は駆動回路７のスイッチ２０、２１をオン制御することによってトランジスタＭ１、Ｍ２のゲート入力抵抗の合成抵抗値を小さい値に設定する。これにより駆動回路７の電圧スルーレートを高く設定できる。

本実施形態によれば、予め定められるノイズ許容量の数式（４）式を参酌すれば、入力電圧Ｖinが高い場合にノイズ許容量が大きいことを算出できる。このため、電圧スルーレート制御回路６は、入力電圧Ｖinが高い場合にトランジスタＭ１、Ｍ２のゲートに接続される抵抗の合成抵抗値を低く変更制御することでスルーレートを高く設定する。逆に、入力電圧Ｖinが低い場合にはノイズ許容量が小さい。このため、電圧スルーレート制御回路６は、入力電圧Ｖinが低い場合にトランジスタＭ１、Ｍ２のゲートに接続される抵抗の合成抵抗値を高く変更制御することでスルーレートを低く設定する。

このため、電圧スルーレート制御回路６がこのノイズ許容量の（４）式に合わせて駆動回路７のスルーレートを変更制御することによりノイズの影響を極力回避しつつトランジスタＭ１、Ｍ２を駆動することで、安定したスイッチング電源電圧を負荷１５に供給できる。これにより、高入力電圧等に起因して降圧比が大きくなり、トランジスタＭ１のオン期間が短く設定される場合であっても安定してスイッチング電源電圧を供給できる。

（第１実施形態の変形例）
図６は第１実施形態の変形例を示すもので、前述実施形態と異なるところは、駆動回路７の抵抗切換用のスイッチを２つ以上設けることでスルーレートを３以上の複数段階に切換可能に構成したところにある。

電圧スルーレート制御回路６に代わる電圧スルーレート制御回路１０６は、入力電圧検出回路１０５、および、バッファ１７ａ、１７ｂ、１８ａ、１８ｂを備える。入力電圧検出回路１０５は、複数の比較部としての２つのコンパレータ１９ａおよび１９ｂを備え、これらの２つのコンパレータ１９ａ、１９ｂが、バッテリ電圧ＶＢの入力電圧Ｖinと基準電圧Ｖb1、Ｖb2とをそれぞれ比較する。

ここで、基準電圧Ｖb1と基準電圧Ｖb2は互いに異なる電圧に設定されており、各コンパレータ１９ａ、１９ｂは、入力電圧Ｖinの高低に応じて異なる比較結果を出力する。各コンパレータ１９ａ、１９ｂは比較結果をバッファ１７ａ、１７ｂ、１８ａ、１８ｂに出力する。これらのバッファ１７ａ、１７ｂ、１８ａ、１８ｂは、コンパレータ１９ａ、１９ｂの比較結果に応じたオンオフ制御信号を駆動回路１０７のスイッチ２０ａ、２０ｂ、２１ａ、２１ｂに出力する。

駆動回路７に代わる駆動回路１０７は、波形成型用のバッファ２２と、抵抗２３と、スルーレート調整用の抵抗２４ａ、２４ｂと、これらの抵抗２４ａ、２４ｂにそれぞれ直列接続されたスイッチ２０ａ、２０ｂと、を備える。この駆動回路１０７はデッドタイム生成回路８とトランジスタＭ１のゲートとの間に接続されている。

また、駆動回路１０７は、波形成型用のバッファ２５と、抵抗２６と、スルーレート調整用の抵抗２７ａ、２７ｂと、これらの抵抗２７ａ、２７ｂにそれぞれ直列接続されたスイッチ２１ａ、２１ｂと、を備える。この駆動回路１０７はデッドタイム生成回路８とトランジスタＭ２のゲートとの間に接続されている。

駆動回路１０７のバッファ２２の出力とトランジスタＭ１のゲートとの間には、抵抗２３、抵抗２４ａ及びスイッチ２０ａの直列回路、並びに、抵抗２４ｂ及びスイッチ２０ｂの直列回路、が並列接続されている。駆動回路１０７のバッファ２５の出力とトランジスタＭ２のゲートとの間には、抵抗２６、抵抗２７ａ及びスイッチ２１ａの直列回路、並びに、抵抗２７ｂ及びスイッチ２１ｂの直列回路、が並列接続されている。

駆動回路１０７は、電圧スルーレート制御回路１０６から出力されるオンオフ制御信号に応じて電圧スルーレートを制御し、デッドタイム生成回路８により生成されたオンオフ駆動信号をトランジスタＭ１、Ｍ２のゲートに出力する。トランジスタＭ１の電圧スルーレートは、当該トランジスタＭ１の入力容量と抵抗２３、２４ａ、２４ｂの合成抵抗値との時定数に応じて段階的に調整できる。また、トランジスタＭ２の電圧スルーレートは、当該トランジスタＭ２の入力容量と抵抗２６、２７ａ、２７ｂの合成抵抗値との時定数に応じて段階的に調整できる。

本実施形態によれば、トランジスタＭ１の駆動信号のデューティ比が高くなる又は入力電圧が低くなるに応じてスルーレートを低くし、トランジスタＭ１の駆動信号のデューティ比が低くなる又は入力電圧が高くなるに応じてスルーレートを高くするように、スルーレートを変更制御している。これにより、低デューティ比又は高入力電圧において、スイッチング電源装置１の耐ノイズ性を向上できることを利用してスルーレートを制御できるようになり、安定したスイッチング電源電圧を供給できる。

また、トランジスタＭ１、Ｍ２のゲート電圧のスルーレートを段階的に調整制御でき、前述した（４）式のノイズ許容量の特性式に極力合わせて制御できる。抵抗２４ａおよびスイッチ２０ａの直列回路、抵抗２４ｂおよびスイッチ２０ｂの直列回路を２つ並列に設けることによって電圧スルーレートを３段階に切換可能にした形態を示したが、このような抵抗およびスイッチを３つ以上並列に設けることでゲート電圧のスルーレートを４段階以上に切換制御できるようにしても良い。

（第２の実施形態）
図７〜図９は第２の実施形態を示すもので、前述実施形態と異なるところは、スナバ回路を用いてＭＯＳトランジスタの電流スルーレートを制御できるようにしたところにある。

図７はスイッチング電源装置の概略的な回路構成例を示し、図８は図７に示す回路を機能的に記載し直した回路ブロック構成を示す。図７において、スイッチング電源装置２０１は、主回路２、電流検出回路３、電圧検出回路４、入力電圧検出回路５を備えた電流スルーレート制御回路２０６、駆動回路２０７、デッドタイム生成回路８、マスク回路９、短絡回路となるトランジスタ１０、遅延回路１１、ＰＷＭ信号生成回路１２、クロック生成回路１３、コンパレータ１４、および、スナバ回路２１５を備える。ここで、駆動回路２０７は、前述実施形態の電圧スルーレート調整用の抵抗２３、２４、２６、２７、スイッチ２０、２１を備えておらず、バッファ２２、２５が各トランジスタＭ１、Ｍ２のゲートにそれぞれ直接接続されている。

各トランジスタＭ１、Ｍ２のドレイン−ソース間にはスナバ回路２１５が接続されている。このスナバ回路２１５は、トランジスタＭ１、Ｍ２の各ドレイン−ソース間に、スイッチ２９およびコンデンサ３０、スイッチ３１およびコンデンサ３２、をそれぞれ直列接続したスイッチ付きのスナバ回路となっている。

スナバ回路２１５は、電流スルーレート制御回路２０６からスイッチ２９、３１が切換制御されることにより各トランジスタＭ１、Ｍ２のドレイン−ソース間の容量値を制御できる。電流スルーレート制御回路２０６は、入力電圧検出回路５によりバッテリ電圧ＶＢからの入力電圧Ｖinを基準電圧Ｖb1と比較し、その比較結果について反転バッファ３３、３４を通じてそれぞれスイッチ２９、３１の制御端子に出力する。反転バッファ３３はバッファ２２と同等の駆動能力および耐圧特性を有しており、反転バッファ３２はバッファ２５と同等の駆動能力および耐圧特性を有する。図８は、これらの概要を機能ブロック図により示している。

本実施形態では、図５に示すノイズ許容量−入力電圧特性に応じて回路の各種パラメータ（例えば抵抗値、インダクタンス値等）が定められる。本実施形態では、入力電圧Ｖinの値に応じてスナバ回路２１５による電流スルーレートを変更制御するため、基準電圧Ｖb1の電圧値、各スナバコンデンサ３０、３２の容量値は、図５に示すノイズ許容量の絶対量に応じて定められる。

また、前述実施形態と同様に、インダクタＬ１のインダクタンス値、抵抗Ｒ２、Ｒ３の抵抗値、電圧検出回路４の検出電圧Ｖｃは、図５に示すノイズ許容量の絶対量に応じて定められる。さらに、前述実施形態と同様に、電流検出回路３のシャント抵抗Ｒ１の抵抗値、コンデンサＣ１の容量値はノイズ許容量には関与しないものと見做すことができる。このような事情を考慮しつつ、スイッチング電源装置１内の回路パラメータが定められている。なお、図９には、このとき定められるノイズ許容量Ｚ１、Ｚ２の定義を示している。

上記構成の作用について説明する。図９は動作中の各ノードの信号レベルをタイミングチャートによって示す。バッテリ電圧ＶＢは各種要因（負荷状態、環境温度等）に応じて様々に電圧変化を生じ、スイッチング電源装置２０１はこのバッテリ電圧ＶＢによる入力電圧Ｖinの変化に応じて出力電圧Ｖoutが所定範囲に収まるように制御する。図９において、期間Ｃは入力電圧Ｖinが基準電圧Ｖb1より低い期間を示し、期間Ｄは入力電圧Ｖinが基準電圧Ｖb1より高い期間を示している。

期間Ｃ中においては入力電圧Ｖinが比較的低いため、コンパレータ１９は「Ｌ」レベルを出力し、反転バッファ３３、３４の出力レベルＶＳＮ１、ＶＳＮ２は共に「Ｈ」レベルとなる。スナバ回路２１５は、出力レベルＶＳＮ１、ＶＳＮ２＝「Ｈ」を受けて各スイッチ２９、３１をオン状態に保持する。するとコンデンサ３０、３２が、各トランジスタＭ１、Ｍ２のドレインソース間に接続されることになる。これにより、スナバ回路２１５の作用に応じてスルーレートを低く設定できる。

クロック生成回路１３が、信号ＳＥＴを１パルス出力すると、この信号ＳＥＴを受けてＰＷＭ信号生成回路１２はＰＷＭ信号をオンレベル＝「Ｈ」にする。ＰＷＭ信号生成回路１２がＰＷＭ信号のオンレベルを生成出力すると、これに応じて、デッドタイム生成回路８は駆動回路２０７にオン制御信号を出力する。

駆動回路２０７は、このＰＷＭ信号のオンレベルをトランジスタＭ１のゲートに印加する。前述したように、スルーレートが低く設定されているため、トランジスタＭ１に流れる電流の当初の上昇勾配も低くなる。したがって、期間Ｃ２、Ｃ３中に示すように、シャント抵抗Ｒ１による検出電圧Ｖsense1の上昇勾配は低くなる（上昇勾配Ｘ３参照）。

この作用と同時に、ＰＷＭ信号のオンレベルは遅延回路１１を通じてマスク回路９にも与えられる。マスク回路９は、図９に示すように、クロック生成回路１３が信号ＳＥＴをＰＷＭ信号生成回路１２に出力した後、遅延回路１１の内部に予め設定された時間の間、マスク信号をアクティブレベル「Ｈ」としトランジスタ１０に出力する。トランジスタ１０はアクティブレベル「Ｈ」を入力すると、電流検出回路３の出力端子をグランドに短絡することにより電流検出回路３の検出電圧Ｖsense2を無効化する（期間Ｃ２参照）。

その後、マスク回路９のマスク期間が終了すると、トランジスタ１０は短絡状態を開放し電流検出回路３の出力端子を開放する。これにより電流検出回路３の検出電圧Ｖsense2を有効化する。この時点から、コンパレータ１４はこの電流検出回路３の検出電圧Ｖsense2と電圧検出回路４の検出電圧Ｖｃとを比較する（期間Ｃ３参照）。その後、ＰＷＭ信号がオンレベルとなっている間、検出電圧Ｖsense2は振動しながら徐々に上昇し続けることになり、この間、インダクタＬ１の電流ＩＬは徐々に上昇し続ける。

コンパレータ１４は、電流検出回路３の検出電圧Ｖsense2と電圧検出回路４の検出電圧Ｖｃとを比較し、電流検出回路３の検出電圧Ｖsense2が検出電圧Ｖｃに達したタイミングで、ＰＷＭ信号生成回路１２に信号ＲＥＳＥＴをアクティブとする。

ＰＷＭ信号生成回路１２は、信号ＲＥＳＥＴを受けてＰＷＭ信号のオフレベルをデッドタイム生成回路８及び遅延回路１１に出力する。デッドタイム生成回路８は、このオフレベルに応じてトランジスタＭ１をオフしデッドタイム期間を経てトランジスタＭ２をオンし電流を還流させる。このとき、インダクタＬ１の電流ＩＬが徐々に減少する（期間Ｃ４参照）。この後、クロック生成回路１３が信号ＳＥＴをアクティブ出力したタイミングから前述の期間Ｃ２〜Ｃ４における動作を繰り返すことになる。

次に、図９の期間Ｄを参照し、バッテリ電圧Ｖｂの入力電圧Ｖinが基準電圧Ｖb1よりも高いときの作用説明を行う。図９に示すように期間Ｄ中においては、入力電圧Ｖinが比較的高いため、反転バッファ３３および３４は出力レベルＶＳＮ１及びＶＳＮ２を共に「Ｌ」レベルとする。すると、トランジスタＭ１、Ｍ２のドレイン−ソース間に接続されるコンデンサ３０、３２は開放されることになり、スナバ回路２１５の動作は無効化される。すると、スルーレートを高く設定できる。

クロック生成回路１３が、信号ＳＥＴをパルス出力すると、この信号ＳＥＴを受けてＰＷＭ信号をオンレベルにする。ＰＷＭ信号生成回路１２がＰＷＭ信号のオンレベルを生成出力すると、これに応じてデッドタイム生成回路８は駆動回路２０７にオン制御信号を出力する。駆動回路２０７は、このＰＷＭ信号のオンレベルをトランジスタＭ１の制御端子に印加する。前述したように、スルーレートが高く設定されているため、トランジスタＭ１に流れる電流の当初の上昇勾配が高くなる。したがって、期間Ｄ２、Ｄ３中に示すように、シャント抵抗Ｒ１による検出電圧Ｖsense1の上昇勾配は高くなる（上昇勾配Ｘ４参照）。

その後、ＰＷＭ信号がオンレベルになっている間、検出電圧Ｖsense2は振動しながら徐々に上昇し続けることになり、この間、インダクタＬ１の電流ＩＬは徐々に上昇し続ける。ここで、期間Ｄ中の上昇勾配Ｘ４は上昇勾配Ｘ３より高い。このため、期間Ｂ中のインダクタＬ１の電流の上昇勾配もまた、期間Ａ中のインダクタＬ１の電流の上昇勾配より高くなる。

この作用と同時に、ＰＷＭ信号のオンレベルは遅延回路１１を通じてマスク回路９にも入力される。マスク回路９は、クロック生成回路１３がセット信号ＳＥＴをＰＷＭ信号生成回路１２に出力した後、遅延回路１１の内部で設定された時間の間、マスク信号をアクティブレベル「Ｈ」としトランジスタ１０に出力する（期間Ｄ２参照）。

トランジスタ１０はアクティブレベル「Ｈ」を入力すると、電流検出回路３の出力ノードＮ２をグランドに短絡することで電流検出回路３の検出電圧Ｖsense2を無効化する。すると、コンパレータ１４はこのグランドレベルを電圧検出回路４の検出電圧Ｖｃと比較した結果「Ｌ」を出力し続ける（期間Ｄ２参照）。すると電流上昇勾配Ｘ４が比較的高く設定されていたとしても、マスク回路９の作用に応じて検出電圧Ｖsense2が電圧Ｖｃ以上となることがなくなる。

その後、マスク回路９のマスク期間が終了すると、トランジスタ１０はオフし電流検出回路３の出力ノードＮ２を開放することで、電流検出回路３の検出電圧Ｖsense2を有効化する。すると、コンパレータ１４はこの電流検出回路３の検出電圧Ｖsense2と電圧検出回路４の検出電圧Ｖｃとを比較する（期間Ｄ３参照）。

コンパレータ１４は、電流検出回路３の検出電圧Ｖsense2と電圧検出回路４の検出電圧Ｖｃとを比較し、電流検出回路３の検出電圧Ｖsense2が検出電圧Ｖｃに達したタイミングにおいて、ＰＷＭ信号生成回路１２に信号ＲＥＳＥＴをアクティブレベル「Ｈ」として出力する。

すると、ＰＷＭ信号生成回路１２はＰＷＭ信号のオフレベルをデッドタイム生成回路８及び遅延回路１１に出力する。デッドタイム生成回路８は、このＰＷＭ信号のオフレベルに応じてトランジスタＭ１をオフ制御すると共にトランジスタＭ２をオン制御し電流を還流させる。このとき、インダクタＬ１の電流が徐々に減少する（期間Ｄ４参照）。この後、クロック生成回路１３が信号ＳＥＴをアクティブレベルとして出力したタイミングから前述の期間Ｄ２〜Ｄ４における動作を繰り返す。このようにして、ＰＷＭ信号のデューティ比Ｄｕを低く制御できる。

ここで、入力電圧Ｖinが基準電圧Ｖb1以上となるか未満となるかに応じてトランジスタＭ１、Ｍ２のドレインソース間に接続されるコンデンサ３０、３２の容量値を変更制御する。すなわち、入力電圧Ｖinが入力電圧検出回路５により基準電圧Ｖb1より低く検出されれば、電流スルーレート制御回路２０６はスイッチ２９，３１をオン制御することで、各トランジスタＭ１、Ｍ２のドレインソース間にコンデンサ３０，３２を接続することになる。これにより、スナバ回路２１５の機能によりスルーレートを低く設定できる。

逆に、入力電圧Ｖinが入力電圧検出回路５により基準電圧Ｖb1以上に検出されれば、電流スルーレート制御回路２０６はスイッチ２９、３１をオフ制御することによりコンデンサ３０、３２を開放することになる。これによりスナバ回路２１５の機能によりスルーレートを高く設定できる。（４）式によれば、出力電圧Ｖoutおよび入力電圧Ｖin間の降圧比が大きい場合には、降圧比が小さいときよりノイズ許容量を大きくできる。このためスルーレートを変更制御することによりノイズの影響を極力回避してトランジスタＭ１、Ｍ２を駆動できる。これにより、入力電圧Ｖinが高い場合に起因して降圧比が大きくなり、トランジスタＭ１のオン期間が短く設定される場合であってもスイッチング電源電圧を安定して供給できる。

（第２実施形態の変形例）
図１０は第２実施形態の変形例を示すもので、前述実施形態と異なるところは、スナバ回路を構成するコンデンサの切換スイッチを２つ以上設けることにより、スルーレートを３以上の複数段階以上に切換可能に構成したところにある。

電流スルーレート制御回路２０６に代わる電流スルーレート制御回路３０６は、入力電圧検出回路３０５および反転バッファ３３ａ、３３ｂ、３４ａ、３４ｂを備える。入力電圧検出回路３０５は２つのコンパレータ１９ａおよび１９ｂを備え、これらの２つのコンパレータ１９ａ、１９ｂが、バッテリ電圧ＶＢの入力電圧Ｖinと基準電圧Ｖb1、Ｖb2とをそれぞれ比較する。

ここで、例えば基準電圧Ｖb1と基準電圧Ｖb2とは互いに異なる電圧に設定され、各コンパレータ１９ａ、１９ｂは、各基準電圧Ｖb1、Ｖb2と入力電圧Ｖinとの高低に応じて比較結果を出力する。コンパレータ１９ａは比較結果を反転バッファ３３ａ、３３ｂに出力し、コンパレータ１９ｂは比較結果を反転バッファ３４ａ、３４ｂに出力する。

これらの反転バッファ３３ａ、３３ｂはオンオフ制御信号をスナバ回路３１５内のスイッチ２９ａ、２９ｂに出力し、反転バッファ３４ａ、３４ｂはオンオフ制御信号をスナバ回路３１５内のスイッチ３１ａ、３１ｂに出力する。

トランジスタＭ１に接続されるスナバ回路３１５は、コンデンサ３０ａおよび３０ｂを並列接続した状態でトランジスタＭ１のドレイン−ソース間に接続されており、これらのコンデンサ３０ａ、３０ｂがそれぞれスイッチ２９ａ、２９ｂにより接続切換可能に構成されている。

トランジスタＭ２に接続されるスナバ回路３１５は、コンデンサ３２ａおよび３２ｂを並列接続した状態でトランジスタＭ２のドレイン−ソース間に接続されており、これらのコンデンサ３２ａ、３２ｂがそれぞれスイッチ３１ａ、３１ｂにより接続切換可能に構成されている。

トランジスタＭ１に接続されるスナバ回路３１５は、反転バッファ３３ａ、３３ｂにより出力されるオンオフ制御信号に応じてコンデンサの合成容量が変更される。同様に、トランジスタＭ２に接続されるスナバ回路３１５は、反転バッファ３４ａ、３４ｂにより出力されるオンオフ制御信号に応じてコンデンサの合成容量が変更される。これによりスルーレートを変更制御できる。

本実施形態によれば、トランジスタＭ１、Ｍ２のドレインソース間のコンデンサの合成容量を段階的に調整制御できるようになり、前述した（４）式のノイズ許容量に合わせて段階的に制御できる。

例えばトランジスタＭ１については、コンデンサ３０ａ、３０ｂおよびスイッチ２９ａ、２９ｂの直列回路を２つ並列に設けることで３段階にスルーレートを切換可能にした形態を示したが、３つ以上並列に設けることによりスルーレートを４段階以上に切換えるようにしても良い。

（第３実施形態）
図１１〜図１３は第３実施形態を示すもので、カウンタ回路によりＰＷＭ信号を生成するためのクロックパルスをカウントし、このクロックパルス数に応じてスルーレートを変更制御するところにある。

スイッチング電源装置１に代わるスイッチング電源装置４０１は、図１１に示すように、電圧スルーレート制御回路６に代わるスルーレート制御回路４０６を備える。このスルーレート制御回路４０６は、カウンタ回路４１７、ラッチ回路４１８、遅延回路４１９、および、バッファ１７、１８を備える。

図１２に回路構成例を示すように、カウンタ回路４１７はＤフリップフロップ４２０を従属接続して構成され、クロック生成回路１３による生成クロックＣＬＫのパルスをカウントする。各Ｄフリップフロップ４２０のリセット端子／ＲにはＰＷＭ信号生成回路１２により生成されるＰＷＭ信号が与えられる。このカウンタ回路４１７は、クロックＣＬＫのパルス数をカウントし、所定カウント以上になるとラッチ回路４１８にアクティブレベル「Ｌ」を保持させる。

ラッチ回路４１８がカウンタ回路４１７の出力アクティブレベルを保持すると、遅延回路４１９がこのラッチ回路４１８の保持レベルを次のＰＷＭ信号のパルスまで待機した上で、このアクティブレベルをバッファ１７、１８に出力し、これらのバッファ１７、１８は、駆動回路７のスイッチ２０、２１にオン制御信号を出力する。

この図１１に示す形態では、図４のノイズ許容量−デューティ比特性に応じて回路の各種パラメータ（例えば抵抗値、インダクタＬ１のインダクタンス値等）が定められる。本実施形態では、ＰＷＭ信号のデューティ比Ｄｕに応じて駆動回路７の電圧スルーレートを変更制御する。このため、ゲート抵抗２３、２４、２６、２７の抵抗値は、図４に示すノイズ許容量の絶対量に応じて予め定められる。また、前述実施形態と同様に、インダクタＬ１のインダクタンス値、抵抗Ｒ２、Ｒ３の抵抗値、電圧検出回路４の検出電圧Ｖｃもまた、図４に示すノイズ許容量の絶対量に応じて予め定められる。

さらに、前述実施形態と同様に、電流検出回路３のシャント抵抗Ｒ１の抵抗値、コンデンサＣ１の容量値はノイズ許容量に関与しないものと見做すことができる。このような事情を考慮しつつ、スイッチング電源装置１内の回路パラメータが定められており、これによりスルーレートを変更制御できる。

このスルーレート制御回路４０６は、ＰＷＭ信号生成回路１２のＰＷＭ信号のオンレベル出力期間を計測し、このオンレベル出力期間が所定期間以上のときに、次のＰＷＭパルスにおける電圧スルーレートを高く制御する。逆に、スルーレート制御回路４０６は、ＰＷＭ信号のオンレベル出力期間が所定期間未満のときに、次のＰＷＭパルスにおける電圧スルーレートを低く制御する。例えば、ＰＷＭ信号のデューティ比Ｄｕが所定デューティ比より高いときには、ラッチ回路４１８は遅延回路４１９を通じて「Ｌ」レベルを出力しスイッチ２０、２１をオフさせる。するとスルーレートを低く設定できる。

また逆に、ＰＷＭ信号のオンデューティ比Ｄｕが所定デューティ比より低いときには、ラッチ回路４１８は「Ｈ」レベルを出力し、スイッチ２０、２１をオンさせる。するとスルーレートを高く設定できる。つまり、駆動回路７は、ラッチ回路４１８の出力レベルに応じてスイッチ２０、２１を切換えできるため、スルーレートの高低を調整制御できる。

図１３はスイッチング電源装置１に代わるスイッチング電源装置５０１の回路構成例を示し、スナバ回路２１５を構成するコンデンサの合成容量値を変更制御する例を示している。スルーレート制御回路５０６は、反転バッファ３３、３４を通じてコンデンサ３０、３２に直列接続されたスイッチ２９、３１をオンオフ制御する。図１３に示す回路構成によれば、スナバ回路２１５はラッチ回路４１８の出力レベルに応じてスイッチ２９、３１が切換えられるため、スルーレートの高低を調整制御できる。

この図１３に示す形態では、図４のノイズ許容量−デューティ比特性に応じて回路の各種パラメータが定められる。この図１３に示す形態では、ＰＷＭ信号のデューティ比Ｄｕに応じてスナバ回路２１５を用いて電流スルーレートを変更制御する。このため、スナバ回路２１５のコンデンサ３０、３２の容量値は、図４に示すノイズ許容量の絶対量に応じて定められている。また、前述実施形態と同様に、インダクタＬ１のインダクタンス値、抵抗Ｒ２、Ｒ３の抵抗値、電圧検出回路４の検出電圧Ｖｃは、図４に示すノイズ許容量の絶対量に応じて定められている。さらに、前述実施形態と同様に、電流検出回路３のシャント抵抗Ｒ１の抵抗値、コンデンサＣ１の容量値はノイズ許容量には関与しないものと見做すことができる。このような事情を考慮しつつ、スイッチング電源装置１内の回路パラメータが定められており、これによりスルーレートを変更制御できる。

本実施形態の図１１に係る構成によれば、カウンタ回路４１７がクロックパルスをカウントし、ＰＷＭ信号のデューティ比Ｄｕの高低を１パルス毎に検出し、当該ＰＷＭ信号の１パルス毎に駆動回路７の抵抗の合成抵抗値を変更することでスルーレートを調整制御する。また、図１３に係る構成によれば、カウンタ回路４１７がクロックパルスをカウントし、ＰＷＭ信号のデューティ比Ｄｕの高低を１パルス毎に検出し、スナバ回路２１５の接続をＰＷＭ信号の１パルス毎に変更制御することでスルーレートを調整制御する。これにより、前述実施形態とほぼ同様の作用効果が得られる。

（他の実施形態）
前述実施形態に限定されるものではなく、例えば、以下に示す変形又は拡張が可能である。ＰＷＭ信号の周期Ｔｃを一定として制御する形態に適用したが、これに限定されるものではなく、ＰＦＭ、ＰＷＦＭ方式を用いて周期Ｔｃを変化させる形態に適用しても良い。この場合、周期Ｔｃが変化するため（４）式に示すノイズ許容量も変化するが、このノイズ許容量式に合わせて各回路パラメータ（例えば抵抗値、インダクタンス値等）を設定すると良い。すると、前述実施形態とほぼ同様の作用効果が得られる。

主スイッチング素子として電圧制御型トランジスタＭ１，Ｍ２を適用した実施形態を示したが、他種類のスイッチング素子（例えば、バイポーラトランジスタ）を適用しても良い。

図面中、１、４０１はスイッチング電源装置、６、１０６、２０６、３０６、４０６はスルーレート制御回路（制御部）、７、１０７、２０７は駆動回路（駆動部）、１９、１９ａ、１９ｂはコンパレータ（比較部）、４１７はカウント回路（カウント部）、Ｍ１はＭＯＳトランジスタ（主スイッチング素子）を示す。

Claims (6)

1. 主スイッチング素子（Ｍ１）を通じて入力電圧をインダクタ（Ｌ１）に通電し、周期信号による前記主スイッチング素子（Ｍ１）のスイッチング動作に応じて前記入力電圧を所定の出力電圧に変換し負荷（１５）に供給するスイッチング電源装置（１、４０１）であり、
   オン駆動信号を前記主スイッチング素子（Ｍ１）に出力し、前記インダクタ（Ｌ１）の通電電流に応じた第１電圧（Ｖsense2）と前記負荷（１５）の印加電圧に応じた第２電圧（Ｖｃ）とを比較し前記第２電圧（Ｖｃ）が前記第１電圧（Ｖsense2）以上になるとオフ駆動信号を前記主スイッチング素子（Ｍ１）に出力する駆動部（７、１０７、２０７）と、
   前記駆動信号のデューティ比が高くなる又は前記入力電圧が低くなるに応じてスルーレートを低くし、前記駆動信号のデューティ比が低くなる又は前記入力電圧が高くなるに応じてスルーレートを高くするように、前記駆動部（７、１０７、２０７）が駆動する前記主スイッチング素子（Ｍ１）のスルーレートを変更制御する制御部（６、１０６、２０６、３０６、４０６、５０６）と、を備えることを特徴とするスイッチング電源装置。
2. 請求項１記載のスイッチング電源装置において、
   前記制御部（６、１０６、２０６、３０６、４０６、５０６）は、前記入力電圧および前記出力電圧に応じて定められる下記のノイズ許容量に応じて前記駆動部（７、１０７、２０７）が駆動する前記主スイッチング素子（Ｍ１）のスルーレートを変更制御することを特徴とするスイッチング電源装置。
   ノイズ許容量＝Ｔｃ×Ｄｕ×（Ｖin−Ｖout）／Ｌ×Ｇ、
   又は
   ノイズ許容量＝Ｔｃ×（Ｖout／Ｖin）×（Ｖin−Ｖout）／Ｌ×Ｇ
   但し、Ｔｃは周期信号の周期、Ｄｕはオン期間／オフ期間のデューティ比、Ｇはインダクタの通電電流の検出アンプゲイン、Ｖoutは出力電圧、Ｖinは入力電圧、Ｌは前記インダクタのインダクタンス。
3. 請求項１又は２記載のスイッチング電源装置において、
   前記入力電圧と複数の基準電圧とをそれぞれ比較する複数の比較部（１９ａ、１９ｂ）を備え、
   前記制御部（１０６、３０６）は、前記複数の比較部（１９ａ、１９ｂ）の比較結果に応じてスルーレートを段階的に変更制御することを特徴とするスイッチング制御装置。
4. 請求項１又は２記載のスイッチング電源装置において、
   前記ＰＷＭ信号のオン期間の時間をカウントするカウント部（４１７）を備え、
   前記制御部（４０６、５０６）は、前記カウント部（４１７）のカウント数の大小に応じて前記主スイッチング素子（Ｍ１）のスルーレートを変更制御することを特徴とするスイッチング制御装置。
5. 請求項１〜４の何れか１項に記載のスイッチング電源装置において、
   前記主スイッチング素子（Ｍ１）はＭＯＳトランジスタにより構成され、
   前記制御部（６、１０６、４０６）は、前記ＭＯＳトランジスタのゲートソース間電圧のスルーレートを変更制御することを特徴とするスイッチング電源装置。
6. 請求項１〜４の何れか１項に記載のスイッチング電源装置において、
   前記主スイッチング素子（Ｍ１）はＭＯＳトランジスタにより構成され、
   前記制御部（２０６、３０６、５０６）は、前記ＭＯＳトランジスタのドレインソース間電流のスルーレートを変更制御することを特徴とするスイッチング電源装置。