JPH11146641A - スイッチング電源装置 - Google Patents
スイッチング電源装置Info
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- JPH11146641A JPH11146641A JP30298797A JP30298797A JPH11146641A JP H11146641 A JPH11146641 A JP H11146641A JP 30298797 A JP30298797 A JP 30298797A JP 30298797 A JP30298797 A JP 30298797A JP H11146641 A JPH11146641 A JP H11146641A
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Abstract
(57)【要約】
【課題】 ＤＣ−ＤＣコンバータなどに用いられるスイ
ッチング電源回路において、スイッチングノイズおよび
スイッチング損失の低減を両立して実現する。 【解決手段】 パルストランスＴの１次側の電流をスイ
ッチング素子Ｑ１によって負荷に対応したデューティで
スイッチングすることで２次側に所望とする電圧を発生
させるスイッチング電源装置１１において、２次側に負
荷状態検出回路Ｓ１を設け、その検出結果をフォトカプ
ラＰＣ２でプライマリレギュレータ１２にフィードバッ
クし、軽負荷であるときには、ＰＷＭ比較器ＣＭＰ１か
らスイッチング素子Ｑ１への駆動信号ラインに介在され
るゲート抵抗Ｒ４と並列にバイパス抵抗Ｒ１１を接続す
る。したがって、通常負荷時は、ゲート抵抗Ｒ４で規定
された比較的遅いスイッチング速度で低ノイズでスイッ
チング動作を行い、スイッチングノイズの小さくなる待
機時には、スイッチング速度を速くして低消費電力化で
きる。
ッチング電源回路において、スイッチングノイズおよび
スイッチング損失の低減を両立して実現する。 【解決手段】 パルストランスＴの１次側の電流をスイ
ッチング素子Ｑ１によって負荷に対応したデューティで
スイッチングすることで２次側に所望とする電圧を発生
させるスイッチング電源装置１１において、２次側に負
荷状態検出回路Ｓ１を設け、その検出結果をフォトカプ
ラＰＣ２でプライマリレギュレータ１２にフィードバッ
クし、軽負荷であるときには、ＰＷＭ比較器ＣＭＰ１か
らスイッチング素子Ｑ１への駆動信号ラインに介在され
るゲート抵抗Ｒ４と並列にバイパス抵抗Ｒ１１を接続す
る。したがって、通常負荷時は、ゲート抵抗Ｒ４で規定
された比較的遅いスイッチング速度で低ノイズでスイッ
チング動作を行い、スイッチングノイズの小さくなる待
機時には、スイッチング速度を速くして低消費電力化で
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、いわゆるＤＣ−Ｄ
Ｃコンバータなどとして好適に実施されるスイッチング
電源装置に関する。
Ｃコンバータなどとして好適に実施されるスイッチング
電源装置に関する。
【０００２】
【従来の技術】携帯型小型電子機器などに用いられ、商
用交流を整流・平滑化して得られた直流電流またはバッ
テリーからの直流電流を、たとえば１００ｋＨｚ程度の
高周波でスイッチングし、小型の変圧器で、所望とする
電圧に高効率に変換するようにしたスイッチング電源装
置が広く用いられている。
用交流を整流・平滑化して得られた直流電流またはバッ
テリーからの直流電流を、たとえば１００ｋＨｚ程度の
高周波でスイッチングし、小型の変圧器で、所望とする
電圧に高効率に変換するようにしたスイッチング電源装
置が広く用いられている。
【０００３】図５は、典型的な従来技術のスイッチング
電源装置１の電気的構成を示すブロック図である。入力
端子ｉｎ１，ｉｎ２から入力された商用交流は、ノイズ
除去用のフィルタｆｉから突入防止抵抗ｒ１を介して、
整流回路ｄ１に入力される。整流回路ｄ１で全波整流さ
れた入力電流は、平滑コンデンサｃ１で平滑化された
後、電源ライン２，３間に出力される。前記電源ライン
２，３間には、パルストランスｔの１次巻線ｔ１および
Ｎチャネル型のパワーＭＯＳＦＥＴで実現されるスイッ
チング素子ｑから成る直列回路が介在されている。
電源装置１の電気的構成を示すブロック図である。入力
端子ｉｎ１，ｉｎ２から入力された商用交流は、ノイズ
除去用のフィルタｆｉから突入防止抵抗ｒ１を介して、
整流回路ｄ１に入力される。整流回路ｄ１で全波整流さ
れた入力電流は、平滑コンデンサｃ１で平滑化された
後、電源ライン２，３間に出力される。前記電源ライン
２，３間には、パルストランスｔの１次巻線ｔ１および
Ｎチャネル型のパワーＭＯＳＦＥＴで実現されるスイッ
チング素子ｑから成る直列回路が介在されている。
【０００４】前記電源ライン２への直流電流はまた、起
動抵抗ｒ２から、内部定電流源ｔｄを介してコンデンサ
ｃ２に与えられるとともに、前記起動抵抗ｒ２からは、
内部基準電圧源ｖｓに入力される。この内部基準電圧源
ｖｓによって作成された基準電圧Ｖｓによって、発振器
ｏｓｃが所定の周波数で発振動作を行い、また前記基準
電圧Ｖｓは、ダイオードｄ２と抵抗ｒ３とフォトカプラ
ｐｃ１のフォトトランジスタとから成る直列回路に印加
される。前記直列回路において、抵抗ｒ３とフォトトラ
ンジスタとの接続点４の電位は、ＰＷＭ比較器ｃｍｐに
入力される。
動抵抗ｒ２から、内部定電流源ｔｄを介してコンデンサ
ｃ２に与えられるとともに、前記起動抵抗ｒ２からは、
内部基準電圧源ｖｓに入力される。この内部基準電圧源
ｖｓによって作成された基準電圧Ｖｓによって、発振器
ｏｓｃが所定の周波数で発振動作を行い、また前記基準
電圧Ｖｓは、ダイオードｄ２と抵抗ｒ３とフォトカプラ
ｐｃ１のフォトトランジスタとから成る直列回路に印加
される。前記直列回路において、抵抗ｒ３とフォトトラ
ンジスタとの接続点４の電位は、ＰＷＭ比較器ｃｍｐに
入力される。
【０００５】前記ＰＷＭ比較器ｃｍｐにはまた、前記発
振器ｏｓｃの発振出力と、前記コンデンサｃ２の端子電
圧と、内部基準電圧源ｖｒｅｆで作成された基準電圧Ｖ
ｒｅｆとが入力されている。ＰＷＭ比較器ｃｍｐは、前
記コンデンサｃ２の端子電圧と、接続点４の電位と、基
準電圧Ｖｒｅｆとのうち、最も低い電位と、発振器ｏｓ
ｃの発振出力とに基づいて、出力パルス幅、すなわちデ
ューティが決定された駆動信号を作成する。前記駆動信
号は、スイッチング素子ｑの導通時のスイッチング速度
を遅くするためのゲート抵抗ｒ４と、遮断時のスイッチ
ング速度を速くするためのゲート引抜きダイオードｄ３
との並列回路を介して、前記スイッチング素子ｑのゲー
トに与えられる。
振器ｏｓｃの発振出力と、前記コンデンサｃ２の端子電
圧と、内部基準電圧源ｖｒｅｆで作成された基準電圧Ｖ
ｒｅｆとが入力されている。ＰＷＭ比較器ｃｍｐは、前
記コンデンサｃ２の端子電圧と、接続点４の電位と、基
準電圧Ｖｒｅｆとのうち、最も低い電位と、発振器ｏｓ
ｃの発振出力とに基づいて、出力パルス幅、すなわちデ
ューティが決定された駆動信号を作成する。前記駆動信
号は、スイッチング素子ｑの導通時のスイッチング速度
を遅くするためのゲート抵抗ｒ４と、遮断時のスイッチ
ング速度を速くするためのゲート引抜きダイオードｄ３
との並列回路を介して、前記スイッチング素子ｑのゲー
トに与えられる。
【０００６】前記パルストランスｔの１次巻線ｔ１に
は、並列にスナバ回路ｓｕが設けられている。このスナ
バ回路ｓｕは、前記１次巻線ｔ１と並列に接続されるコ
ンデンサｃ３およびダイオードｄ４から成る直列回路
と、コンデンサｃ３に並列に設けられる抵抗ｒ５とを備
えて構成されている。このスナバ回路ｓｕは、スイッチ
ング素子ｑがＯＮからＯＦＦに移るときに発生するサー
ジを、ダイオードｄ４を介してコンデンサｃ３に取込
み、コンデンサｃ３の電荷を抵抗ｒ５で消費することに
よって、前記サージの吸収を行う。
は、並列にスナバ回路ｓｕが設けられている。このスナ
バ回路ｓｕは、前記１次巻線ｔ１と並列に接続されるコ
ンデンサｃ３およびダイオードｄ４から成る直列回路
と、コンデンサｃ３に並列に設けられる抵抗ｒ５とを備
えて構成されている。このスナバ回路ｓｕは、スイッチ
ング素子ｑがＯＮからＯＦＦに移るときに発生するサー
ジを、ダイオードｄ４を介してコンデンサｃ３に取込
み、コンデンサｃ３の電荷を抵抗ｒ５で消費することに
よって、前記サージの吸収を行う。
【０００７】一方、パルストランスｔの２次側では、２
次巻線ｔ２に誘起された電圧は、ダイオードｄ５および
平滑コンデンサｃ４によって直流電流に変換された後、
電源ライン５，６を介して出力端子ｏｕｔ１，ｏｕｔ２
に出力される。前記電源ライン５，６間には、分圧抵抗
ｒ６，ｒ７の直列回路と、フォトカプラｐｃ１の発光ダ
イオードおよびシャントレギュレータｄ６から成る直列
回路とが介在されている。
次巻線ｔ２に誘起された電圧は、ダイオードｄ５および
平滑コンデンサｃ４によって直流電流に変換された後、
電源ライン５，６を介して出力端子ｏｕｔ１，ｏｕｔ２
に出力される。前記電源ライン５，６間には、分圧抵抗
ｒ６，ｒ７の直列回路と、フォトカプラｐｃ１の発光ダ
イオードおよびシャントレギュレータｄ６から成る直列
回路とが介在されている。
【０００８】シャントレギュレータｄ６には、出力端子
ｏｕｔ１，ｏｕｔ２への出力電圧の分圧抵抗ｒ６，ｒ７
による分圧値が与えられており、前記出力電圧が低くな
る程、シャントレギュレータｄ６がフォトカプラｐｃ１
の発光ダイオードから大きな電流を引込む。これによっ
て、フォトカプラｐｃ１のフォトトランジスタを流れる
電流が大きくなり、接続点４の電位が低下して、ＰＷＭ
比較器ｃｍｐから出力されるパルス幅が大きくなる。こ
のようにして、出力端子ｏｕｔ１，ｏｕｔ２間の出力電
圧が一定となるように制御されている。
ｏｕｔ１，ｏｕｔ２への出力電圧の分圧抵抗ｒ６，ｒ７
による分圧値が与えられており、前記出力電圧が低くな
る程、シャントレギュレータｄ６がフォトカプラｐｃ１
の発光ダイオードから大きな電流を引込む。これによっ
て、フォトカプラｐｃ１のフォトトランジスタを流れる
電流が大きくなり、接続点４の電位が低下して、ＰＷＭ
比較器ｃｍｐから出力されるパルス幅が大きくなる。こ
のようにして、出力端子ｏｕｔ１，ｏｕｔ２間の出力電
圧が一定となるように制御されている。
【０００９】
【発明が解決しようとする課題】ところで、たとえば、
１９９３年の米国でのＥｎｅｒｇｙ Ｓｔａｒ Ｃｏｍ
ｐｕｔｅｒ Ｐｒｏｇｒａｍ基準設定では、パーソナル
コンピュータの待機時における消費電力を３０Ｗ以下に
設定しており、また我国では、１９９５年に、ＶＴＲの
待機時の消費電力を１０％削減するというように、全世
界的に低消費電力化の動きがあり、スイッチング電源の
省エネルギー化が求められている。ここで、上述のよう
に構成されるスイッチング電源装置１の待機時における
電力消費の割合を、表１および図６で示す。
１９９３年の米国でのＥｎｅｒｇｙ Ｓｔａｒ Ｃｏｍ
ｐｕｔｅｒ Ｐｒｏｇｒａｍ基準設定では、パーソナル
コンピュータの待機時における消費電力を３０Ｗ以下に
設定しており、また我国では、１９９５年に、ＶＴＲの
待機時の消費電力を１０％削減するというように、全世
界的に低消費電力化の動きがあり、スイッチング電源の
省エネルギー化が求められている。ここで、上述のよう
に構成されるスイッチング電源装置１の待機時における
電力消費の割合を、表１および図６で示す。
【００１０】
【表１】
【００１１】これらの表１および図６から明らかなよう
に、総損失０．８３４（Ｗ）に対して、スイッチング素
子ｑの損失０．４２（Ｗ）は、５０％以上にも及び、省
電力化のためには、このスイッチング素子ｑでの損失の
削減が最も効果的であることが理解される。そこで、図
７を用いて、スイッチング素子ｑでの損失のメカニズム
について説明する。
に、総損失０．８３４（Ｗ）に対して、スイッチング素
子ｑの損失０．４２（Ｗ）は、５０％以上にも及び、省
電力化のためには、このスイッチング素子ｑでの損失の
削減が最も効果的であることが理解される。そこで、図
７を用いて、スイッチング素子ｑでの損失のメカニズム
について説明する。
【００１２】上述のように構成されたスイッチング電源
装置１は、前述のように、ゲート抵抗ｒ４によって、Ｐ
ＷＭ比較器ｃｍｐからスイッチング素子ｑのゲートへの
駆動信号の電流レベルが抑制されて、ゲートへの電荷の
蓄積時間が長くされて、スイッチングノイズを小さくす
るように構成されている。したがって、ゲート電圧ＶGS
は、図７（ａ）で示すように、時刻τ１で前記駆動信号
がハイレベルに立上がってから、ゲートへ電荷が蓄積さ
れてゆくことによって、緩やかに上昇してゆく。
装置１は、前述のように、ゲート抵抗ｒ４によって、Ｐ
ＷＭ比較器ｃｍｐからスイッチング素子ｑのゲートへの
駆動信号の電流レベルが抑制されて、ゲートへの電荷の
蓄積時間が長くされて、スイッチングノイズを小さくす
るように構成されている。したがって、ゲート電圧ＶGS
は、図７（ａ）で示すように、時刻τ１で前記駆動信号
がハイレベルに立上がってから、ゲートへ電荷が蓄積さ
れてゆくことによって、緩やかに上昇してゆく。
【００１３】前記ゲート電圧ＶGSが、所定の閾値電圧Ｖ
ｔｈとなった時刻τ２において、該スイッチング素子ｑ
が導通し、ドレイン−ソース間電圧ＶDSが、図７（ｂ）
で示すように低下してゆき、これに伴って、図７（ｃ）
で示すように、ドレイン電流ＩD が上昇してゆく。前記
ゲート電圧ＶGSは、ミラー容量に対応した電圧ＶM に到
達した時刻τ３において、一端平坦となった後、再び上
昇を開始する。前記ドレイン−ソース間電圧ＶDSおよび
ドレイン電流ＩD も、前記時刻τ３からは緩やかに変化
する。
ｔｈとなった時刻τ２において、該スイッチング素子ｑ
が導通し、ドレイン−ソース間電圧ＶDSが、図７（ｂ）
で示すように低下してゆき、これに伴って、図７（ｃ）
で示すように、ドレイン電流ＩD が上昇してゆく。前記
ゲート電圧ＶGSは、ミラー容量に対応した電圧ＶM に到
達した時刻τ３において、一端平坦となった後、再び上
昇を開始する。前記ドレイン−ソース間電圧ＶDSおよび
ドレイン電流ＩD も、前記時刻τ３からは緩やかに変化
する。
【００１４】したがって、ドレイン−ソース間のＯＮ時
刻が遅くなり、ドレイン電流のＯＮ開始時刻も遅くな
り、ドレイン−ソース間電圧ＶDSとドレイン電流ＩD と
の積、すなわち、図７（ｄ）において斜線を施して示す
領域で表わされるスイッチング素子ｑでの損失が大きく
なる。
刻が遅くなり、ドレイン電流のＯＮ開始時刻も遅くな
り、ドレイン−ソース間電圧ＶDSとドレイン電流ＩD と
の積、すなわち、図７（ｄ）において斜線を施して示す
領域で表わされるスイッチング素子ｑでの損失が大きく
なる。
【００１５】これに対して、図８で示すように、スイッ
チング素子ｑのゲートへの電荷の蓄積を速くし、ゲート
電圧ＶGSの立上がりを速くすると、スイッチング素子ｑ
での損失は小さくなる。なお、この図８において、
（ａ）（ｂ）（ｃ）（ｄ）は、それぞれ図７の（ａ）
（ｂ）（ｃ）（ｄ）に対応している。
チング素子ｑのゲートへの電荷の蓄積を速くし、ゲート
電圧ＶGSの立上がりを速くすると、スイッチング素子ｑ
での損失は小さくなる。なお、この図８において、
（ａ）（ｂ）（ｃ）（ｄ）は、それぞれ図７の（ａ）
（ｂ）（ｃ）（ｄ）に対応している。
【００１６】すなわち、図９で示すように、スイッチン
グ速度が速くなる程、スイッチング損失が増大する。し
かしながら、スイッチング速度を速くすると、スイッチ
ングノイズが大きくなるという問題がある。このため、
前述のように、ゲート抵抗ｒ４がＰＷＭ比較器ｃｍｐか
らスイッチング素子ｑへの駆動信号ラインに介在されて
いる。またこの点、１９９０年のＶＣＣＩ（情報処理装
置等電波障害自主規制協議会）の自主規制により、更な
る低ノイズ化が求められている。
グ速度が速くなる程、スイッチング損失が増大する。し
かしながら、スイッチング速度を速くすると、スイッチ
ングノイズが大きくなるという問題がある。このため、
前述のように、ゲート抵抗ｒ４がＰＷＭ比較器ｃｍｐか
らスイッチング素子ｑへの駆動信号ラインに介在されて
いる。またこの点、１９９０年のＶＣＣＩ（情報処理装
置等電波障害自主規制協議会）の自主規制により、更な
る低ノイズ化が求められている。
【００１７】本発明の目的は、低損失化と低ノイズ化と
を両立することができるスイッチング電源装置を提供す
ることである。
を両立することができるスイッチング電源装置を提供す
ることである。
【００１８】
【課題を解決するための手段】請求項１の発明に係るス
イッチング電源装置は、制御回路からの駆動信号に応答
してスイッチング素子が変圧器の１次電流をスイッチン
グし、所望とする電圧の２次電流を得るようにしたスイ
ッチング電源装置において、負荷状態検出手段と、前記
負荷状態検出手段の検出結果に応答して、前記駆動信号
の電流レベルを変化し、前記スイッチング素子のスイッ
チング速度を変化させるスイッチング速度変化手段とを
含むことを特徴とする。
イッチング電源装置は、制御回路からの駆動信号に応答
してスイッチング素子が変圧器の１次電流をスイッチン
グし、所望とする電圧の２次電流を得るようにしたスイ
ッチング電源装置において、負荷状態検出手段と、前記
負荷状態検出手段の検出結果に応答して、前記駆動信号
の電流レベルを変化し、前記スイッチング素子のスイッ
チング速度を変化させるスイッチング速度変化手段とを
含むことを特徴とする。
【００１９】上記の構成によれば、ＤＣ−ＤＣコンバー
タなどとして用いられるスイッチング電源装置におい
て、制御回路とスイッチング素子との間の駆動信号ライ
ンに介在されるスイッチング速度変化手段が、負荷状態
検出手段の検出結果に応答して、駆動信号の電流レベル
を変化する。
タなどとして用いられるスイッチング電源装置におい
て、制御回路とスイッチング素子との間の駆動信号ライ
ンに介在されるスイッチング速度変化手段が、負荷状態
検出手段の検出結果に応答して、駆動信号の電流レベル
を変化する。
【００２０】したがって、スイッチングノイズの小さい
軽負荷時には、スイッチング速度を速くして低損失化を
図ることができ、スイッチングノイズの大きい重負荷時
には、スイッチング速度を遅くして、低ノイズ化を図る
ことができ、こうして低損失化と低ノイズ化とを両立す
ることができる。
軽負荷時には、スイッチング速度を速くして低損失化を
図ることができ、スイッチングノイズの大きい重負荷時
には、スイッチング速度を遅くして、低ノイズ化を図る
ことができ、こうして低損失化と低ノイズ化とを両立す
ることができる。
【００２１】また、請求項２の発明に係るスイッチング
電源装置では、前記スイッチング速度変化手段は、軽負
荷状態であるときには、前記駆動信号の電流レベルを大
きくし、スイッチング速度を速くさせることを特徴とす
る。
電源装置では、前記スイッチング速度変化手段は、軽負
荷状態であるときには、前記駆動信号の電流レベルを大
きくし、スイッチング速度を速くさせることを特徴とす
る。
【００２２】上記の構成によれば、元々スイッチングノ
イズの小さい軽負荷時にスイッチング速度を速くするの
で、周辺機器に対してスイッチングノイズによる障害を
招くことなく、待機電力を小さくすることができる。
イズの小さい軽負荷時にスイッチング速度を速くするの
で、周辺機器に対してスイッチングノイズによる障害を
招くことなく、待機電力を小さくすることができる。
【００２３】さらにまた、請求項３の発明に係るスイッ
チング電源装置では、前記スイッチング速度変化手段
は、重負荷状態であるときには、前記駆動信号の電流レ
ベルを小さくし、スイッチング速度を遅くさせることを
特徴とする。
チング電源装置では、前記スイッチング速度変化手段
は、重負荷状態であるときには、前記駆動信号の電流レ
ベルを小さくし、スイッチング速度を遅くさせることを
特徴とする。
【００２４】上記の構成によれば、元々スイッチングノ
イズの大きい重負荷時にスイッチング速度を遅くするの
で、スイッチングノイズを小さくすることができる。
イズの大きい重負荷時にスイッチング速度を遅くするの
で、スイッチングノイズを小さくすることができる。
【００２５】また、請求項４の発明に係るスイッチング
電源装置は、前記制御回路およびスイッチング速度変化
手段を１チップ化し、スイッチング素子との２チップを
１パッケージ化することを特徴とする。
電源装置は、前記制御回路およびスイッチング速度変化
手段を１チップ化し、スイッチング素子との２チップを
１パッケージ化することを特徴とする。
【００２６】上記の構成によれば、ＣＭＯＳ回路などで
実現される制御回路およびスイッチング速度変化手段
と、ＮＭＯＳＦＥＴなどで実現されるスイッチング素子
とを、それぞれ個別に、最適プロセス、かつ最適設計値
で作成し、それらを任意に組合わせて、１パッケージ化
することで、高性能化および汎用性の向上を図ることが
できる。
実現される制御回路およびスイッチング速度変化手段
と、ＮＭＯＳＦＥＴなどで実現されるスイッチング素子
とを、それぞれ個別に、最適プロセス、かつ最適設計値
で作成し、それらを任意に組合わせて、１パッケージ化
することで、高性能化および汎用性の向上を図ることが
できる。
【００２７】
【発明の実施の形態】本発明の実施の一形態について、
図１および図２に基づいて説明すれば以下の通りであ
る。
図１および図２に基づいて説明すれば以下の通りであ
る。
【００２８】図１は、本発明の実施の一形態のスイッチ
ング電源装置１１の電気的構成を示すブロック図であ
る。入力端子ＩＮ１，ＩＮ２から入力された商用交流
は、ノイズ除去用のフィルタＦＩから突入防止抵抗Ｒ１
を介して、整流回路Ｄ１に入力される。整流回路Ｄ１で
全波整流された入力電流は、平滑コンデンサＣ１で平滑
化された後、電源ライン１３，１４間に出力される。前
記電源ライン１３，１４間には、パルストランスＴの１
次巻線Ｔ１と、プライマリレギュレータ１２内で端子Ｖ
ＤＳ，ＧＮＤ間に設けられており、Ｎチャネル型のパワ
ーＭＯＳＦＥＴで実現されるスイッチング素子Ｑ１とか
ら成る直列回路が介在されている。
ング電源装置１１の電気的構成を示すブロック図であ
る。入力端子ＩＮ１，ＩＮ２から入力された商用交流
は、ノイズ除去用のフィルタＦＩから突入防止抵抗Ｒ１
を介して、整流回路Ｄ１に入力される。整流回路Ｄ１で
全波整流された入力電流は、平滑コンデンサＣ１で平滑
化された後、電源ライン１３，１４間に出力される。前
記電源ライン１３，１４間には、パルストランスＴの１
次巻線Ｔ１と、プライマリレギュレータ１２内で端子Ｖ
ＤＳ，ＧＮＤ間に設けられており、Ｎチャネル型のパワ
ーＭＯＳＦＥＴで実現されるスイッチング素子Ｑ１とか
ら成る直列回路が介在されている。
【００２９】前記電源ライン１３への直流電流はまた、
起動抵抗Ｒ２を介して、プライマリレギュレータ１２の
電源入力端子Ｖｃｃに与えられる。前記電源入力端子Ｖ
ｃｃに入力された直流電流は、内部定電流源ＴＤによっ
て定電流化された後、制御端子ＣＡに外付けされている
コンデンサＣ２に与えられる。さらにまた、前記電源入
力端子Ｖｃｃに入力された直流電流は、内部基準電圧源
ＶＳに入力される。この内部基準電圧源ＶＳによって作
成された基準電圧Ｖｓによって、発振器ＯＳＣが所定の
周波数で発振動作を行う。また、前記基準電圧Ｖｓは、
ダイオードＤ２と、抵抗Ｒ３と、フィードバック端子Ｆ
Ｂ１に接続されたフォトカプラＰＣ１のフォトトランジ
スタとから成る直列回路に印加される。前記直列回路に
おいて、フィードバック端子ＦＢ１の電位は、ＰＷＭ比
較器ＣＭＰ１に入力される。
起動抵抗Ｒ２を介して、プライマリレギュレータ１２の
電源入力端子Ｖｃｃに与えられる。前記電源入力端子Ｖ
ｃｃに入力された直流電流は、内部定電流源ＴＤによっ
て定電流化された後、制御端子ＣＡに外付けされている
コンデンサＣ２に与えられる。さらにまた、前記電源入
力端子Ｖｃｃに入力された直流電流は、内部基準電圧源
ＶＳに入力される。この内部基準電圧源ＶＳによって作
成された基準電圧Ｖｓによって、発振器ＯＳＣが所定の
周波数で発振動作を行う。また、前記基準電圧Ｖｓは、
ダイオードＤ２と、抵抗Ｒ３と、フィードバック端子Ｆ
Ｂ１に接続されたフォトカプラＰＣ１のフォトトランジ
スタとから成る直列回路に印加される。前記直列回路に
おいて、フィードバック端子ＦＢ１の電位は、ＰＷＭ比
較器ＣＭＰ１に入力される。
【００３０】前記ＰＷＭ比較器ＣＭＰ１には、前記発振
器ＯＳＣの発振出力と、前記制御端子ＣＡの電圧、すな
わちコンデンサＣ２の端子電圧と、内部基準電圧源ＶＲ
ＥＦ１で作成された基準電圧Ｖｒｅｆ１とが入力されて
いる。ＰＷＭ比較器ＣＭＰ１は、前記コンデンサＣ２の
端子電圧と、フィードバック端子ＦＢ１の電位と、基準
電圧Ｖｒｅｆ１との電位のうち、最も低い電位と、発振
器ＯＳＣの発振出力とに基づいて、出力パルス幅、すな
わちデューティが決定された駆動信号を作成する。前記
駆動信号は、スイッチング素子Ｑ１の導通時のスイッチ
ング速度を遅くするためのゲート抵抗Ｒ４と、遮断時の
スイッチング速度を速くするためのゲート引抜きダイオ
ードＤ３との並列回路を介して、前記スイッチング素子
Ｑ１のゲートに与えられる。
器ＯＳＣの発振出力と、前記制御端子ＣＡの電圧、すな
わちコンデンサＣ２の端子電圧と、内部基準電圧源ＶＲ
ＥＦ１で作成された基準電圧Ｖｒｅｆ１とが入力されて
いる。ＰＷＭ比較器ＣＭＰ１は、前記コンデンサＣ２の
端子電圧と、フィードバック端子ＦＢ１の電位と、基準
電圧Ｖｒｅｆ１との電位のうち、最も低い電位と、発振
器ＯＳＣの発振出力とに基づいて、出力パルス幅、すな
わちデューティが決定された駆動信号を作成する。前記
駆動信号は、スイッチング素子Ｑ１の導通時のスイッチ
ング速度を遅くするためのゲート抵抗Ｒ４と、遮断時の
スイッチング速度を速くするためのゲート引抜きダイオ
ードＤ３との並列回路を介して、前記スイッチング素子
Ｑ１のゲートに与えられる。
【００３１】前記パルストランスＴの１次巻線Ｔ１に
は、並列にスナバ回路ＳＵが設けられている。このスナ
バ回路ＳＵは、前記１次巻線Ｔ１と並列に接続されるコ
ンデンサＣ３およびダイオードＤ４から成る直列回路
と、コンデンサＣ３に並列に設けられる抵抗Ｒ５とを備
えて構成されている。このスナバ回路ＳＵは、スイッチ
ング素子Ｑ１がＯＮからＯＦＦに移るときに発生するサ
ージを、ダイオードＤ４を介してコンデンサＣ３に取込
み、コンデンサＣ３の電荷を抵抗Ｒ５で消費することに
よって、前記サージの吸収を行う。
は、並列にスナバ回路ＳＵが設けられている。このスナ
バ回路ＳＵは、前記１次巻線Ｔ１と並列に接続されるコ
ンデンサＣ３およびダイオードＤ４から成る直列回路
と、コンデンサＣ３に並列に設けられる抵抗Ｒ５とを備
えて構成されている。このスナバ回路ＳＵは、スイッチ
ング素子Ｑ１がＯＮからＯＦＦに移るときに発生するサ
ージを、ダイオードＤ４を介してコンデンサＣ３に取込
み、コンデンサＣ３の電荷を抵抗Ｒ５で消費することに
よって、前記サージの吸収を行う。
【００３２】一方、パルストランスＴの２次側では、２
次巻線Ｔ２に誘起された電圧は、ダイオードＤ５および
平滑コンデンサＣ４によって直流電流に変換された後、
電源ライン１６，１７を介して出力端子ＯＵＴ１，ＯＵ
Ｔ２に出力される。前記電源ライン１６，１７間には、
分圧抵抗Ｒ６，Ｒ７の直列回路と、フォトカプラＰＣ１
の発光ダイオードおよびシャントレギュレータＤ６から
成る直列回路とが介在されている。
次巻線Ｔ２に誘起された電圧は、ダイオードＤ５および
平滑コンデンサＣ４によって直流電流に変換された後、
電源ライン１６，１７を介して出力端子ＯＵＴ１，ＯＵ
Ｔ２に出力される。前記電源ライン１６，１７間には、
分圧抵抗Ｒ６，Ｒ７の直列回路と、フォトカプラＰＣ１
の発光ダイオードおよびシャントレギュレータＤ６から
成る直列回路とが介在されている。
【００３３】シャントレギュレータＤ６には、出力端子
ＯＵＴ１，ＯＵＴ２への出力電圧の分圧抵抗Ｒ６，Ｒ７
による分圧値が与えられており、前記出力電圧が低くな
る程、シャントレギュレータＤ６がフォトカプラＰＣ１
の発光ダイオードから大きな電流を引込む。これによっ
て、フォトカプラＰＣ１のフォトトランジスタを流れる
電流が大きくなり、フィードバック端子ＦＢ１の電位が
低下して、ＰＷＭ比較器ＣＭＰ１から出力されるパルス
幅が大きくなる。このようにして、出力端子ＯＵＴ１，
ＯＵＴ２間の出力電圧が一定となるように制御されてい
る。
ＯＵＴ１，ＯＵＴ２への出力電圧の分圧抵抗Ｒ６，Ｒ７
による分圧値が与えられており、前記出力電圧が低くな
る程、シャントレギュレータＤ６がフォトカプラＰＣ１
の発光ダイオードから大きな電流を引込む。これによっ
て、フォトカプラＰＣ１のフォトトランジスタを流れる
電流が大きくなり、フィードバック端子ＦＢ１の電位が
低下して、ＰＷＭ比較器ＣＭＰ１から出力されるパルス
幅が大きくなる。このようにして、出力端子ＯＵＴ１，
ＯＵＴ２間の出力電圧が一定となるように制御されてい
る。
【００３４】注目すべきは、このスイッチング電源装置
１１では、負荷側に負荷状態検出回路Ｓ１が設けられて
おり、この負荷状態検出回路Ｓ１によって検出された負
荷状態が、フォトカプラＰＣ２の発光ダイオードから、
プライマリレギュレータ１２のフィードバック端子ＦＢ
２ａ，ＦＢ２ｂ間に接続されているフォトカプラＰＣ２
のフォトトランジスタに伝達され、このフォトトランジ
スタと直列に接続されて前記ゲート抵抗Ｒ４と並列に接
続されるバイパス抵抗Ｒ１１によって、前記ＰＷＭ比較
器ＣＭＰ１からスイッチング素子Ｑ１のゲートへの駆動
信号の電流レベルが変化される。
１１では、負荷側に負荷状態検出回路Ｓ１が設けられて
おり、この負荷状態検出回路Ｓ１によって検出された負
荷状態が、フォトカプラＰＣ２の発光ダイオードから、
プライマリレギュレータ１２のフィードバック端子ＦＢ
２ａ，ＦＢ２ｂ間に接続されているフォトカプラＰＣ２
のフォトトランジスタに伝達され、このフォトトランジ
スタと直列に接続されて前記ゲート抵抗Ｒ４と並列に接
続されるバイパス抵抗Ｒ１１によって、前記ＰＷＭ比較
器ＣＭＰ１からスイッチング素子Ｑ１のゲートへの駆動
信号の電流レベルが変化される。
【００３５】前記負荷状態検出回路Ｓ１は、前記電源ラ
イン１７に介在される電流検知抵抗Ｒ１２と、基準電圧
源ＶＲＥＦ２と、前記フォトカプラＰＣ２の発光ダイオ
ードと直列に電源ライン１６，１７間に介在されるトラ
ンジスタＱ２と、前記電流検知抵抗Ｒ１２の端子間電圧
が前記基準電圧源ＶＲＥＦ２で定められた基準電圧Ｖｒ
ｅｆ２よりも低くなった軽負荷時には、ハイレベルの出
力を導出し、前記トランジスタＱ２を導通する比較器Ｃ
ＭＰ２とを備えて構成されている。
イン１７に介在される電流検知抵抗Ｒ１２と、基準電圧
源ＶＲＥＦ２と、前記フォトカプラＰＣ２の発光ダイオ
ードと直列に電源ライン１６，１７間に介在されるトラ
ンジスタＱ２と、前記電流検知抵抗Ｒ１２の端子間電圧
が前記基準電圧源ＶＲＥＦ２で定められた基準電圧Ｖｒ
ｅｆ２よりも低くなった軽負荷時には、ハイレベルの出
力を導出し、前記トランジスタＱ２を導通する比較器Ｃ
ＭＰ２とを備えて構成されている。
【００３６】したがって、軽負荷の待機状態となると、
フォトカプラＰＣ２の発光ダイオードが発光し、これに
よって、フォトカプラＰＣ２のフォトトランジスタが導
通して、バイパス抵抗Ｒ１１がゲート抵抗Ｒ４と並列に
接続されることになり、ＰＷＭ比較器ＣＭＰ１からスイ
ッチング素子Ｑ１のゲートへの駆動信号の電流レベルが
増加され、スイッチング速度を、前記図８で示すように
速くすることができる。
フォトカプラＰＣ２の発光ダイオードが発光し、これに
よって、フォトカプラＰＣ２のフォトトランジスタが導
通して、バイパス抵抗Ｒ１１がゲート抵抗Ｒ４と並列に
接続されることになり、ＰＷＭ比較器ＣＭＰ１からスイ
ッチング素子Ｑ１のゲートへの駆動信号の電流レベルが
増加され、スイッチング速度を、前記図８で示すように
速くすることができる。
【００３７】したがって、上述のように構成されるスイ
ッチング電源装置１１は、出力電流が前記基準電圧Ｖｒ
ｅｆ２に対応した閾値電流Ｉｔｈ１以下となる待機状態
では、スイッチング素子Ｑ１のスイッチング速度が速く
なり、図２で示すように、スイッチング損失を低減する
ことができる。このようにして、重負荷時におけるスイ
ッチングノイズを増大することなく、該スイッチングノ
イズの小さい軽負荷時におけるスイッチング損失を低減
し、負荷機器が実際に使用される時間に比べて圧倒的に
長い時間である待機時の消費電力を削減することができ
る。
ッチング電源装置１１は、出力電流が前記基準電圧Ｖｒ
ｅｆ２に対応した閾値電流Ｉｔｈ１以下となる待機状態
では、スイッチング素子Ｑ１のスイッチング速度が速く
なり、図２で示すように、スイッチング損失を低減する
ことができる。このようにして、重負荷時におけるスイ
ッチングノイズを増大することなく、該スイッチングノ
イズの小さい軽負荷時におけるスイッチング損失を低減
し、負荷機器が実際に使用される時間に比べて圧倒的に
長い時間である待機時の消費電力を削減することができ
る。
【００３８】また、上述のように構成されるスイッチン
グ電源装置１１では、スイッチング素子Ｑ１に関連する
前記駆動信号の発生のためのＰＷＭ比較器ＣＭＰ１、発
振器ＯＳＣ、内部基準電圧源ＶＳ等で構成される制御回
路が１チップ化されており、この制御回路と、スイッチ
ング素子Ｑ１とが１パッケージ化されて、プライマリレ
ギュレータ１２を構成している。したがって、ＣＭＯＳ
回路などで実現される制御回路と、ＮＭＯＳＦＥＴなど
で実現されるスイッチング素子Ｑ１とを、それぞれ個別
に、最適なプロセス、かつ最適な設計値で作成すること
ができ、またそれらを任意に組合わせることによってプ
ライマリレギュレータ１２を作成するので、高性能化お
よび汎用性の向上を図ることができる。
グ電源装置１１では、スイッチング素子Ｑ１に関連する
前記駆動信号の発生のためのＰＷＭ比較器ＣＭＰ１、発
振器ＯＳＣ、内部基準電圧源ＶＳ等で構成される制御回
路が１チップ化されており、この制御回路と、スイッチ
ング素子Ｑ１とが１パッケージ化されて、プライマリレ
ギュレータ１２を構成している。したがって、ＣＭＯＳ
回路などで実現される制御回路と、ＮＭＯＳＦＥＴなど
で実現されるスイッチング素子Ｑ１とを、それぞれ個別
に、最適なプロセス、かつ最適な設計値で作成すること
ができ、またそれらを任意に組合わせることによってプ
ライマリレギュレータ１２を作成するので、高性能化お
よび汎用性の向上を図ることができる。
【００３９】本発明の実施の他の形態について、図２〜
図４に基づいて説明すれば以下の通りである。
図４に基づいて説明すれば以下の通りである。
【００４０】図３は、本発明の実施の他の形態のスイッ
チング電源装置２１の電気的構成を示すブロック図であ
る。このスイッチング電源装置２１は、前述のスイッチ
ング電源装置１１に類似し、対応する部分には、同一の
参照符号を付してその説明を省略する。
チング電源装置２１の電気的構成を示すブロック図であ
る。このスイッチング電源装置２１は、前述のスイッチ
ング電源装置１１に類似し、対応する部分には、同一の
参照符号を付してその説明を省略する。
【００４１】このスイッチング電源装置２１では、プラ
イマリレギュレータ２２において、前述のバイパス抵抗
Ｒ１１に代えて、選択的に駆動信号電流を供給するトラ
ンジスタＱ２１および抵抗Ｒ２１の直列回路と、トラン
ジスタＱ２２および抵抗Ｒ２２の直列回路と、前記駆動
信号電流を引込むトランジスタＱ２３と、制御回路ＣＴ
Ｌとが設けられている。
イマリレギュレータ２２において、前述のバイパス抵抗
Ｒ１１に代えて、選択的に駆動信号電流を供給するトラ
ンジスタＱ２１および抵抗Ｒ２１の直列回路と、トラン
ジスタＱ２２および抵抗Ｒ２２の直列回路と、前記駆動
信号電流を引込むトランジスタＱ２３と、制御回路ＣＴ
Ｌとが設けられている。
【００４２】トランジスタＱ２１および抵抗Ｒ２１の直
列回路と、トランジスタＱ２２および抵抗Ｒ２２の直列
回路とは、前記電源入力端子Ｖｃｃに接続されるハイレ
ベルの電源ラインと前記ゲート抵抗Ｒ４との間に、相互
に並列に介在されている。トランジスタＱ２３は、抵抗
Ｒ４と、接地端子ＧＮＤに接続されるローレベルの電源
ラインとの間に介在されている。
列回路と、トランジスタＱ２２および抵抗Ｒ２２の直列
回路とは、前記電源入力端子Ｖｃｃに接続されるハイレ
ベルの電源ラインと前記ゲート抵抗Ｒ４との間に、相互
に並列に介在されている。トランジスタＱ２３は、抵抗
Ｒ４と、接地端子ＧＮＤに接続されるローレベルの電源
ラインとの間に介在されている。
【００４３】トランジスタＱ２１，Ｑ２２は、制御回路
ＣＴＬ内のトランジスタＱ２４，Ｑ２５によって、それ
ぞれ導通／遮断制御される。一方、前記フォトカプラＰ
Ｃ２のフォトトランジスタは、抵抗Ｒ２３と直列に接続
されて、前記ハイレベルの電源ラインとローレベルの電
源ラインとの間に介在されている。このフォトトランジ
スタと抵抗Ｒ２３との接続点２３の電位は、比較器ＣＭ
Ｐ３の非反転入力端子に与えられており、この比較器Ｃ
ＭＰ３は、基準電圧源ＶＲＥＦ４から反転入力端子に入
力される基準電圧Ｖｒｅｆ４よりも前記接続点２３の電
位が高くなると、ハイレベルの出力を導出する。
ＣＴＬ内のトランジスタＱ２４，Ｑ２５によって、それ
ぞれ導通／遮断制御される。一方、前記フォトカプラＰ
Ｃ２のフォトトランジスタは、抵抗Ｒ２３と直列に接続
されて、前記ハイレベルの電源ラインとローレベルの電
源ラインとの間に介在されている。このフォトトランジ
スタと抵抗Ｒ２３との接続点２３の電位は、比較器ＣＭ
Ｐ３の非反転入力端子に与えられており、この比較器Ｃ
ＭＰ３は、基準電圧源ＶＲＥＦ４から反転入力端子に入
力される基準電圧Ｖｒｅｆ４よりも前記接続点２３の電
位が高くなると、ハイレベルの出力を導出する。
【００４４】したがって、負荷状態検出回路Ｓ２におい
て、電流検知抵抗Ｒ１２での電圧降下が基準電圧源ＶＲ
ＥＦ３からの基準電圧Ｖｒｅｆ３よりも小さい軽負荷時
には、フォトカプラＰＣ２のフォトダイオードが発光
し、フォトトランジスタから流れる電流が大きくなっ
て、抵抗Ｒ２３の端子間電圧が大きくなると、比較器Ｃ
ＭＰ３はハイレベルの出力を導出する。比較器ＣＭＰ３
の出力は、トランジスタＱ２４，Ｑ２５に与えられてお
り、前記比較器ＣＭＰ３がハイレベルの出力を導出する
と、これらのトランジスタＱ２４，Ｑ２５が導通する。
トランジスタＱ２４が導通すると、前記ＰＷＭ比較器Ｃ
ＭＰ１から抵抗Ｒ２４を介してトランジスタＱ２１に与
えられる前記駆動信号がバイパスされ、該駆動信号がハ
イレベルである期間にも、このトランジスタＱ２１は遮
断したままとなる。このとき、前記駆動信号は、前記ト
ランジスタＱ２５を介してトランジスタＱ２２のベース
に与えられ、該トランジスタＱ２２が導通する。
て、電流検知抵抗Ｒ１２での電圧降下が基準電圧源ＶＲ
ＥＦ３からの基準電圧Ｖｒｅｆ３よりも小さい軽負荷時
には、フォトカプラＰＣ２のフォトダイオードが発光
し、フォトトランジスタから流れる電流が大きくなっ
て、抵抗Ｒ２３の端子間電圧が大きくなると、比較器Ｃ
ＭＰ３はハイレベルの出力を導出する。比較器ＣＭＰ３
の出力は、トランジスタＱ２４，Ｑ２５に与えられてお
り、前記比較器ＣＭＰ３がハイレベルの出力を導出する
と、これらのトランジスタＱ２４，Ｑ２５が導通する。
トランジスタＱ２４が導通すると、前記ＰＷＭ比較器Ｃ
ＭＰ１から抵抗Ｒ２４を介してトランジスタＱ２１に与
えられる前記駆動信号がバイパスされ、該駆動信号がハ
イレベルである期間にも、このトランジスタＱ２１は遮
断したままとなる。このとき、前記駆動信号は、前記ト
ランジスタＱ２５を介してトランジスタＱ２２のベース
に与えられ、該トランジスタＱ２２が導通する。
【００４５】これに対して、電流検知抵抗Ｒ１２での電
圧降下が前記基準電圧Ｖｒｅｆ３よりも大きい通常負荷
時には、フォトカプラＰＣ２のフォトダイオードは消灯
し、フォトトランジスタがハイインピーダンスとなっ
て、比較器ＣＭＰ３はローレベルの出力を導出する。こ
れによって、トランジスタＱ２４，Ｑ２５が遮断し、前
記ＰＷＭ比較器ＣＭＰ１からの駆動信号は、トランジス
タＱ２１のベースに与えられることになる。
圧降下が前記基準電圧Ｖｒｅｆ３よりも大きい通常負荷
時には、フォトカプラＰＣ２のフォトダイオードは消灯
し、フォトトランジスタがハイインピーダンスとなっ
て、比較器ＣＭＰ３はローレベルの出力を導出する。こ
れによって、トランジスタＱ２４，Ｑ２５が遮断し、前
記ＰＷＭ比較器ＣＭＰ１からの駆動信号は、トランジス
タＱ２１のベースに与えられることになる。
【００４６】したがって、スイッチング素子Ｑ１のゲー
トへは、通常負荷時には、抵抗Ｒ２１を介して駆動信号
電流が与えられ、軽負荷時には、抵抗Ｒ２２を介して駆
動信号電流が与えられる。したがって、抵抗Ｒ２２の抵
抗値を抵抗Ｒ２１の抵抗値よりも小さく選ぶことによっ
て、軽負荷時におけるスイッチング素子Ｑ１のスイッチ
ング速度を速くし、前述の図２で示すように、スイッチ
ング損失を低減することができる。これに対して、抵抗
Ｒ２２の抵抗値を抵抗Ｒ２１の抵抗値よりも大きく選ぶ
ことによって、図４で示すように、出力電流が閾値電流
Ｉｔｈ２以上の通常負荷時におけるスイッチングノイズ
を低減することができる。このようにして、待機時にお
ける低消費電力化と、通常負荷時におけるスイッチング
ノイズの低減とを、両立して実現することができる。
トへは、通常負荷時には、抵抗Ｒ２１を介して駆動信号
電流が与えられ、軽負荷時には、抵抗Ｒ２２を介して駆
動信号電流が与えられる。したがって、抵抗Ｒ２２の抵
抗値を抵抗Ｒ２１の抵抗値よりも小さく選ぶことによっ
て、軽負荷時におけるスイッチング素子Ｑ１のスイッチ
ング速度を速くし、前述の図２で示すように、スイッチ
ング損失を低減することができる。これに対して、抵抗
Ｒ２２の抵抗値を抵抗Ｒ２１の抵抗値よりも大きく選ぶ
ことによって、図４で示すように、出力電流が閾値電流
Ｉｔｈ２以上の通常負荷時におけるスイッチングノイズ
を低減することができる。このようにして、待機時にお
ける低消費電力化と、通常負荷時におけるスイッチング
ノイズの低減とを、両立して実現することができる。
【００４７】
【発明の効果】請求項１の発明に係るスイッチング電源
装置は、以上のように、ＤＣ−ＤＣコンバータなどとし
て用いられるスイッチング電源装置において、制御回路
とスイッチング素子との間の駆動信号ラインにスイッチ
ング速度変化手段を介在し、負荷状態の検出結果に応答
して、駆動信号の電流レベルを変化し、前記スイッチン
グ素子のスイッチング速度を変化させる。
装置は、以上のように、ＤＣ−ＤＣコンバータなどとし
て用いられるスイッチング電源装置において、制御回路
とスイッチング素子との間の駆動信号ラインにスイッチ
ング速度変化手段を介在し、負荷状態の検出結果に応答
して、駆動信号の電流レベルを変化し、前記スイッチン
グ素子のスイッチング速度を変化させる。
【００４８】それゆえ、スイッチングノイズの小さい軽
負荷時には、スイッチング速度を速くして低損失化を図
ることができ、スイッチングノイズの大きい重負荷時に
は、スイッチング速度を遅くして、低ノイズ化を図るこ
とができる。
負荷時には、スイッチング速度を速くして低損失化を図
ることができ、スイッチングノイズの大きい重負荷時に
は、スイッチング速度を遅くして、低ノイズ化を図るこ
とができる。
【００４９】また、請求項２の発明に係るスイッチング
電源装置は、以上のように、軽負荷状態であるときに
は、前記駆動信号の電流レベルを大きくし、スイッチン
グ速度を速くさせる。
電源装置は、以上のように、軽負荷状態であるときに
は、前記駆動信号の電流レベルを大きくし、スイッチン
グ速度を速くさせる。
【００５０】それゆえ、元々スイッチングノイズの小さ
い軽負荷時にスイッチング速度を速くするので、周辺機
器に対してスイッチングノイズによる障害を招くことな
く、待機電力を小さくすることができる。
い軽負荷時にスイッチング速度を速くするので、周辺機
器に対してスイッチングノイズによる障害を招くことな
く、待機電力を小さくすることができる。
【００５１】さらにまた、請求項３の発明に係るスイッ
チング電源装置は、以上のように、重負荷状態であると
きには、前記駆動信号の電流レベルを小さくし、スイッ
チング速度を遅くさせる。
チング電源装置は、以上のように、重負荷状態であると
きには、前記駆動信号の電流レベルを小さくし、スイッ
チング速度を遅くさせる。
【００５２】それゆえ、元々スイッチングノイズの大き
い重負荷時にスイッチング速度を遅くするので、スイッ
チングノイズを小さくすることができる。
い重負荷時にスイッチング速度を遅くするので、スイッ
チングノイズを小さくすることができる。
【００５３】また、請求項４の発明に係るスイッチング
電源装置は、以上のように、前記制御回路およびスイッ
チング速度変化手段を１チップ化し、スイッチング素子
との２チップを１パッケージ化する。
電源装置は、以上のように、前記制御回路およびスイッ
チング速度変化手段を１チップ化し、スイッチング素子
との２チップを１パッケージ化する。
【００５４】それゆえ、ＣＭＯＳ回路などで実現される
制御回路およびスイッチング速度変化手段と、ＮＭＯＳ
ＦＥＴなどで実現されるスイッチング素子とを、それぞ
れ個別に、最適プロセス、かつ最適設計値で作成し、そ
れらを任意に組合わせて、１パッケージ化することで、
高性能化および汎用性の向上を図ることができる。
制御回路およびスイッチング速度変化手段と、ＮＭＯＳ
ＦＥＴなどで実現されるスイッチング素子とを、それぞ
れ個別に、最適プロセス、かつ最適設計値で作成し、そ
れらを任意に組合わせて、１パッケージ化することで、
高性能化および汎用性の向上を図ることができる。
【図１】本発明の実施の一形態のスイッチング電源装置
の電気的構成を示すブロック図である。
の電気的構成を示すブロック図である。
【図２】図１および図３で示すスイッチング電源装置の
動作を説明するためのグラフである。
動作を説明するためのグラフである。
【図３】本発明の実施の他の形態のスイッチング電源装
置の電気的構成を示すブロック図である。
置の電気的構成を示すブロック図である。
【図４】図３で示すスイッチング電源装置の動作を説明
するためのグラフである。
するためのグラフである。
【図５】典型的な従来技術のスイッチング電源装置の電
気的構成を示すブロック図である。
気的構成を示すブロック図である。
【図６】図５で示すスイッチング電源装置の待機時にお
ける電力消費の内釈を示すグラフである。
ける電力消費の内釈を示すグラフである。
【図７】スイッチング素子のスイッチング速度が遅い場
合の動作を説明するためのタイミングチャートである。
合の動作を説明するためのタイミングチャートである。
【図８】スイッチング素子のスイッチング速度が速い場
合の動作を説明するためのタイミングチャートである。
合の動作を説明するためのタイミングチャートである。
【図９】スイッチング素子のスイッチング速度とスイッ
チング損失との関係を示すグラフである。
チング損失との関係を示すグラフである。
１１，２１ スイッチング電源装置 １２，２２ プライマリレギュレータ Ｃ１，Ｃ４ 平滑コンデンサ Ｃ２，Ｃ３ コンデンサ ＣＭＰ１ ＰＷＭ比較器 ＣＭＰ２，ＣＭＰ３ 比較器 ＣＴＬ 制御回路（スイッチング速度変化手段） Ｄ１ 整流回路 Ｄ２，Ｄ４，Ｄ５ ダイオード Ｄ３ ゲート引抜きダイオード Ｄ６ シャントレギュレータ ＦＩ フィルタ ＯＳＣ 発振器 ＰＣ１，ＰＣ２ フォトカプラ Ｑ１ スイッチング素子 Ｑ２，Ｑ２１〜Ｑ２５ トランジスタ Ｒ１ 突入防止抵抗 Ｒ２ 起動抵抗 Ｒ３，Ｒ５，Ｒ２１〜Ｒ２４ 抵抗 Ｒ４ ゲート抵抗 Ｒ６，Ｒ７ 分圧抵抗 Ｒ１１ バイパス抵抗（スイッチング速度変化手
段） Ｒ１２ 電流検知抵抗 Ｓ１，Ｓ２ 負荷状態検出回路 ＳＵ スナバ回路 Ｔ パルストランス ＴＤ 内部定電流源 ＶＲＥＦ１〜ＶＲＥＦ４ 基準電圧源 ＶＳ 内部基準電圧源
段） Ｒ１２ 電流検知抵抗 Ｓ１，Ｓ２ 負荷状態検出回路 ＳＵ スナバ回路 Ｔ パルストランス ＴＤ 内部定電流源 ＶＲＥＦ１〜ＶＲＥＦ４ 基準電圧源 ＶＳ 内部基準電圧源
Claims (4)
- 【請求項１】制御回路からの駆動信号に応答してスイッ
チング素子が変圧器の１次電流をスイッチングし、所望
とする電圧の２次電流を得るようにしたスイッチング電
源装置において、 負荷状態検出手段と、 前記負荷状態検出手段の検出結果に応答して、前記駆動
信号の電流レベルを変化し、前記スイッチング素子のス
イッチング速度を変化させるスイッチング速度変化手段
とを含むことを特徴とするスイッチング電源装置。 - 【請求項２】前記スイッチング速度変化手段は、軽負荷
状態であるときには、前記駆動信号の電流レベルを大き
くし、スイッチング速度を速くさせることを特徴とする
請求項１記載のスイッチング電源装置。 - 【請求項３】前記スイッチング速度変化手段は、重負荷
状態であるときには、前記駆動信号の電流レベルを小さ
くし、スイッチング速度を遅くさせることを特徴とする
請求項１記載のスイッチング電源装置。 - 【請求項４】前記制御回路およびスイッチング速度変化
手段を１チップ化し、スイッチング素子との２チップを
１パッケージ化することを特徴とする請求項１〜３のい
ずれかに記載のスイッチング電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30298797A JP3364136B2 (ja) | 1997-11-05 | 1997-11-05 | スイッチング電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30298797A JP3364136B2 (ja) | 1997-11-05 | 1997-11-05 | スイッチング電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11146641A true JPH11146641A (ja) | 1999-05-28 |
| JP3364136B2 JP3364136B2 (ja) | 2003-01-08 |
Family
ID=17915578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30298797A Expired - Fee Related JP3364136B2 (ja) | 1997-11-05 | 1997-11-05 | スイッチング電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3364136B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1213823A2 (en) * | 2000-12-04 | 2002-06-12 | Sanken Electric Co., Ltd. | DC-to-DC converter |
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