JPH11242059A

JPH11242059A - ピークホールド回路

Info

Publication number: JPH11242059A
Application number: JP4482798A
Authority: JP
Inventors: Kenzo Hashikawa; 健三橋川; Kazuhiro Komatsu; 和弘小松; Masahito Taki; 雅人滝
Original assignee: Denso Ten Ltd; Toyota Motor Corp
Current assignee: Denso Ten Ltd; Toyota Motor Corp
Priority date: 1998-02-26
Filing date: 1998-02-26
Publication date: 1999-09-07
Anticipated expiration: 2018-02-26
Also published as: JP3256482B2

Abstract

(57)【要約】【課題】高速でピークホールド電圧のリセットが可能な
ピークホールド回路を実現する。【解決手段】入力信号の正側のピークホールド回路に
おけるピーク電圧保持素子の出力電圧を、入力信号の負
側のピークホールド回路を用いてリセットし、正側のピ
ークホールド回路の初期化を行う。また、入力信号の負
側のピークホールド回路におけるピーク電圧保持素子の
出力電圧を、入力信号の正側のピークホールド回路を用
いてリセットし、負側のピークホールド回路の初期化を
行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力信号のピーク
電圧を保持して出力するピークホールド回路に関し、特
に保持したピーク電圧のリセット処理が適切に行われる
ピークホールド回路に関する。

【０００２】

【従来の技術】センサを用いた制御系や、オーディオ等
における信号レベル表示のために、信号のピークを保持
して出力するピークホールド回路がよく用いられてい
る。図８は、比較器ＣＭＰ１を用いたこの種ピークホー
ルド回路の一例を示し、また図９はピークホールド回路
の動作状態を示す波形図である。ＰチャンネルＭＯＳＦ
ＥＴであるＭＯＳ１のドレインには電源Ｖｃｃが接続さ
れ、ソースにはコンデンサＣ１の一端が接続され、コン
デンサＣ１の他端は接地され、またゲートには比較器Ｃ
ＭＰ１の出力が接続されており、ＭＯＳ１は比較器ＣＭ
Ｐ１の出力が高電圧（Ｈ信号）出力の時には遮断状態
（ドレイン−ソース間）に、低電圧（Ｌ信号）出力の時
には導通状態になる。比較器ＣＭＰ１の非反転入力端子
はＭＯＳ１とコンデンサＣ１間に接続され、また反転入
力端子にはピークホールドすべき入力信号Ｖｉｎが入力
されるようになっている。従って、入力信号Ｖｉｎとコ
ンデンサＣ１の電圧が比較器ＣＭＰ１により比較され、
コンデンサＣ１電圧が入力信号Ｖｉｎより低い場合に
は、ＭＯＳ１が導通状態となってコンデンサＣ１が充電
される。また、コンデンサＣ１電圧が入力信号Ｖｉｎよ
り高い場合には、ＭＯＳ１が非導通状態となってコンデ
ンサＣ１は充電されない。このため、コンデンサＣ１の
電圧は入力信号Ｖｉｎのピーク電圧で保持されることに
なる。

【０００３】また、コンデンサＣ１と並列に、Ｎチャン
ネルＭＯＳＦＥＴであるＭＯＳ２が接続され、ＭＯＳ２
のゲートにはリセット信号Ｖｒｓｔ（Ｈ信号）が入力さ
れるようになっている。従って、リセット信号Ｖｒｓｔ
が入力されると、ＭＯＳ２が導通状態となってコンデン
サＣ１の電荷は、ＭＯＳ２を通って放電され、コンデン
サＣ１の電圧は０（接地状態）となり、ピークホールド
回路はリセットされる。しかし、ピークホールド回路
のリセット時の電圧は、０（接地）状態ではなく、ある
基準電圧（バイアス電圧）とすることが一般的である。
そして、この場合入力信号のＤＣ成分は不要であり、通
常コンデンサを用いてＤＣカットを行う。図１０は、ピ
ークホールド回路のリセット時の電圧を、基準電圧（バ
イアス電圧：Ｂｉａｓ）とする場合の回路の一例であ
る。尚、図８の回路と同一機能を有する構成部品には同
じ符号を付してその説明を省略する。

【０００４】比較器ＣＭＰ２の非反転入力端子は基準と
なるバイアス電圧（Ｂｉａｓ）に接続され、また反転入
力端子は出力と接続されている。従って、比較器ＣＭＰ
２の出力はバイアス電圧Ｂｉａｓとなる。比較器ＣＭＰ
２の出力は抵抗ｒｌを介して比較器ＣＭＰ１の非反転入
力端子に接続され、コンデンサＣ２によりＤＣカットさ
れたセンサからの入力信号Ｖｓにバイアス電圧Ｂｉａｓ
を印加するようになっている。また、比較器ＣＭＰ２の
出力はＭＯＳ２のソースにも接続されている。

【０００５】このため、通常時、コンデンサＣ１の電圧
は入力信号Ｖｓにバイアス電圧Ｂｉａｓを加えた入力信
号Ｖｉｎのピーク電圧が保持されることになり、その電
圧がピークホールド回路出力となる。また、リセット時
には、コンデンサＣ１はその電圧がバイアス電圧Ｂｉａ
ｓとなるまで放電されるので、リセット時のピークホー
ルド回路出力は、バイアス電圧Ｂｉａｓとなる。

【０００６】

【発明が解決しようとする課題】しかし、図１０に示し
たピークホールド回路によれば、リセット時のコンデン
サＣ１の放電電流Ｉｒｓｔは、オペアンプＡＭＰ１の能
力により制限されるが、特にＭＯＳを用いた回路ではそ
の電流を十分に大きくできない。このためリセット回路
の時定数を小さくできず、リセット完了までに時間がか
かるという問題がある。また、通常動作時のピークホー
ルド回路出力には比較器ＣＭＰ１とオペアンプＡＭＰ１
の両方の影響を受けるバイアス電圧Ｂｉａｓが加わって
いるが、リセット時のピークホールド回路出力にはオペ
アンプＡＭＰ１だけの影響を受けるバイアス電圧Ｂｉａ
ｓが加わっている。このため、ピークホールド回路出力
のオフセット量に差が生じる問題がある。

【０００７】本発明は上記問題を解決し、リセットを高
速で行え、またオフセット量の変動が少ないピークホー
ルド回路を実現することを課題としている。

【０００８】

【課題を解決するための手段及びその効果】上記課題を
解決するため、本発明に係るピークホールド回路（１）
は、印加された電圧を保持する電圧保持素子と、該電圧
保持素子の充電状態を制御する充電スイッチ素子と、入
力信号にバイアス電圧を加えるバイアス回路と、前記電
圧保持素子の電圧と前記バイアス電圧が加えられた入力
信号とを比較し、前記電圧保持素子の電圧が低い場合に
該電圧保持素子が充電状態となるように前記充電スイッ
チ素子を制御する比較回路とを含んで構成され、前記電
圧保持素子の保持電圧を出力とするピークホールド回路
において、前記電圧保持素子の放電状態を制御する放電
スイッチ素子と、リセット信号が入力された時に、前記
比較回路が、前記電圧保持素子が非充電状態となるよう
に前記充電スイッチ素子を制御すると共に、前記電圧保
持素子の電圧と前記バイアス電圧とを比較し、前記電圧
保持素子の電圧が高い場合に該電圧保持素子が放電状態
となるように前記放電スイッチ素子を制御するように、
前記比較回路の入出力状態を切り換える切換回路とを備
えていることを特徴としている。

【０００９】上記ピークホールド回路（１）によれば、
リセット時には放電素子を介して電圧保持素子がバイア
ス電圧まで確実に放電されるので、その放電先は接地
等、比較的自由に設定できるので、放電を高速で行うこ
とが可能となり、リセットの高速化を図ることができ
る。また、通常時とリセット時でバイアス電圧Ｂｉａｓ
に影響を与える比較回路に違いがないので、オフセット
量の変動を防止できる。

【００１０】また本発明に係るピークホールド回路
（２）は、上記ピークホールド回路（１）において、前
記電圧保持素子の充電状態を停止した後、該電圧保持素
子が放電状態となるように、前記充電スイッチ素子と前
記放電スイッチ素子との動作タイミングを設定する動作
タイミング設定手段を備えていることを特徴としてい
る。

【００１１】上記ピークホールド回路（２）によれば、
電源から（接地へ）前記充電スイッチ素子と前記放電ス
イッチ素子とを通って、ほぼ抵抗なしに流れる貫通電流
の発生を予防できる。

【００１２】また本発明に係るピークホールド回路
（３）は、上記ピークホールド回路（１）または（２）
において、前記充電スイッチ素子と前記放電スイッチ素
子とを介して前記電圧保持素子への充放電がなされない
状態の時に、前記比較回路の入力状態を切り換える切換
タイミング設定手段を備えていることを特徴としてい
る。

【００１３】上記ピークホールド回路（３）によれば、
前記比較回路の入力状態切換は、ピークホールド回路の
出力に影響が無いとき、つまり前記電圧保持素子への充
放電がなされない時に行われるので、前記比較回路の入
力切換時に発生する切換ノイズのピークホールド回路出
力への悪影響を防止できる。

【００１４】また本発明に係るピークホールド回路
（４）は、上記ピークホールド回路（１）において、前
記リセット信号が所定時間以上継続した場合、前記比較
回路が、前記電圧保持素子が非放電状態となるように前
記放電スイッチ素子を制御すると共に、前記電圧保持素
子の電圧と前記バイアス電圧とを比較し、前記電圧保持
素子の電圧が低い場合に該電圧保持素子が充電状態とな
るように前記充電スイッチ素子を制御するように、前記
比較回路の入出力状態を切り換える基準保持回路を備え
ていることを特徴としている。

【００１５】上記ピークホールド回路（４）によれば、
前記電圧保持素子の電圧がバイアス電圧になった後は、
単に前記電圧保持素子がオープン状態となるのではな
く、該電圧保持素子の電圧がバイアス電圧となるような
制御が加えられるので、漏れ（リーク）電流による前記
電圧保持素子の電圧低下を防止できる。

【００１６】また本発明に係るピークホールド回路
（５）は、上記ピークホールド回路（１）において、電
源投入後、前記電圧保持素子の電圧をピーク信号として
読み取る前に、前記リセット信号を出力する初期化手段
を備えていることを特徴としている。

【００１７】上記ピークホールド回路（５）によれば、
前記電圧保持素子の電圧がバイアス電圧未満であって
も、一旦充電されて電圧が上昇した後改めてリセットが
行われるので、リセット時には前記電圧保持素子の電圧
が確実にバイアス電圧となる。

【００１８】また本発明に係るピークホールド回路
（６）は、印加された電圧を保持する電圧保持素子と、
該電圧保持素子の放電状態を制御する放電スイッチ素子
と、入力信号にバイアス電圧を加えるバイアス回路と、
前記電圧保持素子の電圧と前記バイアス電圧が加えられ
た入力信号とを比較し、前記電圧保持素子の電圧が高い
場合に該電圧保持素子が放電状態となるように前記放電
スイッチ素子を制御する比較回路とを含んで構成され、
前記電圧保持素子の保持電圧を出力とするピークホール
ド回路において、前記電圧保持素子の充電状態を制御す
る充電スイッチ素子と、リセット信号が入力された時
に、前記比較回路が、前記電圧保持素子が非放電状態と
なるように前記放電スイッチ素子を制御すると共に、前
記電圧保持素子の電圧と前記バイアス電圧とを比較し、
前記電圧保持素子の電圧が低い場合に該電圧保持素子が
充電状態となるように前記充電スイッチ素子を制御する
ように、前記比較回路の入出力状態を切り換える切換回
路とを備えていることを特徴としている。

【００１９】上記ピークホールド回路（６）によれば、
リセット時には前記充電スイッチ素子を介して前記電圧
保持素子がバイアス電圧まで充電されるので、その充電
先は電源等、比較的自由に設定できるので、充電を高速
で行うことが可能となり、リセットの高速化を図ること
ができる。また、通常時とリセット時でバイアス電圧に
影響を与える比較回路に違いがないので、オフセット量
の変動を防止できる。

【００２０】また本発明に係るピークホールド回路
（７）は、上記ピークホールド回路（６）において、前
記電圧保持素子の放電状態を停止した後、該電圧保持素
子が充電状態となるように、前記充電スイッチ素子と前
記放電スイッチ素子との動作タイミングを設定する動作
タイミング設定手段を備えていることを特徴としてい
る。

【００２１】上記ピークホールド回路（７）によれば、
電源から（接地へ）前記充電スイッチ素子と前記放電ス
イッチ素子とを通って、ほぼ抵抗なしに流れる貫通電流
の発生を予防できる。

【００２２】また本発明に係るピークホールド回路
（８）は、上記ピークホールド回路（６）または（７）
において、前記充電スイッチ素子と前記放電スイッチ素
子とを介して前記電圧保持素子への充放電がなされない
状態の時に、前記比較回路の入力状態を切り換える切換
タイミング設定手段を備えていることを特徴としてい
る。

【００２３】上記ピークホールド回路（８）によれば、
前記比較回路の入力状態の切換は、ピークホールド回路
の出力に影響が無いとき、つまり前記電圧保持素子への
充放電がなされない時に行われるので、前記比較回路の
入力切換時に発生する切換ノイズのピークホールド回路
出力への悪影響を防止できる。

【００２４】また本発明に係るピークホールド回路
（９）は、上記ピークホールド回路（６）において、電
源投入後、前記電圧保持素子の電圧をピーク信号として
読み取る前に、前記リセット信号を出力する初期化手段
を備えていることを特徴としている。

【００２５】上記ピークホールド回路（９）によれば、
前記電圧保持素子の電圧がバイアス電圧を越えていて
も、一旦放電されて電圧が下降した後改めてリセットが
行われるので、リセット時には前記電圧保持素子の電圧
が確実にバイアス電圧となる。

【００２６】

【発明の実施の形態】次に本発明の実施の形態について
説明する。図１は本発明の実施の形態に係るピークホー
ルド回路を示す回路構成図である。

【００２７】ＰチャンネルＭＯＳＦＥＴのＭＯＳ１のソ
ースには電源Ｖｃｃが接続され、ドレインにはコンデン
サＣ１が接続され、またゲートにはスイッチＳＷ２のコ
モン端子Ｃが接続されている。また、ＮチャンネルＭＯ
ＳＦＥＴのＭＯＳ２のドレインにはＭＯＳ１のドレイン
が接続され、ＭＯＳ２のソースは接地され、またゲート
にはスイッチＳＷ３のコモン端子Ｃが接続されている。
そしてＭＯＳ１はそのゲート入力電圧が高電圧（Ｈ信
号）の時には遮断状態（ドレイン−ソース間）に、低電
圧（Ｌ信号）の時には導通状態になる。またＭＯＳ２は
そのゲート入力電圧がＨ信号の時には導通状態に、Ｌ信
号の時には遮断状態になる。つまり、ＭＯＳ１のゲート
入力電圧がＬ信号の時、コンデンサＣ１は電源Ｖｃｃと
接続され充電状態となり、またＭＯＳ２のゲート入力電
圧がＨ信号の時、コンデンサＣ１は接地され放電状態と
なる。そして、このコンデンサＣ１の電圧が入力信号Ｖ
ｉｎのピーク信号として出力される。

【００２８】スイッチＳＷ２の端子Ｈは電源電圧に接続
され、また端子Ｌは比較器ＣＭＰ１の出力に接続され、
これら端子Ｈ，Ｌは接点の位置に応じてコモン端子Ｃと
選択的に接続されるようになっている。また、スイッチ
ＳＷ３の端子Ｈは比較器ＣＭＰ１の出力に接続され、ま
た端子Ｌは接地され、これら端子Ｈ，Ｌは接点の位置に
応じてコモン端子Ｃと選択的に接続されるようになって
いる。そして、比較器ＣＭＰ１の非反転入力端子はＭＯ
Ｓ１とＭＯＳ２とコンデンサＣ１間に接続され、また反
転入力端子はスイッチＳＷ１のコモン端子Ｃに接続され
ている。スイッチＳＷ１の端子Ｈは比較器ＣＭＰ２の出
力に接続され、また端子ＬはＤＣカット用のコンデンサ
Ｃ２を介してセンサに接続され、さらに抵抗ｒ１を介し
て比較器ＣＭＰ２の出力に接続されている。これらスイ
ッチＳＷ１の端子Ｈ，Ｌは接点の位置に応じてコモン端
子Ｃと選択的に接続されるようになっている。

【００２９】比較器ＣＭＰ２の非反転入力端子は基準と
なるバイアス電圧（電圧Ｂｉａｓ）に接続され、また反
転入力端子は出力と接続されている。従って、比較器Ｃ
ＭＰ２の出力はバイアス電圧Ｂｉａｓとなる。そして、
比較器ＣＭＰ２の出力は抵抗ｒ１を介してスイッチＳＷ
１のＬ端子に接続され、コンデンサＣ２によりＤＣカッ
トされたセンサからの入力信号Ｖｓにバイアス電圧Ｂｉ
ａｓを印加する。

【００３０】マイクロコンピュータ（マイコン）１は、
ピークホールド回路の出力するピーク電圧出力Ｖｏｕｔ
のＡ／Ｄ変換値を取り込んで、このピーク電圧Ｖｏｕｔ
を用いて適用される電子機器特有の処理を行う。また必
要に応じてピークホールド回路のリセット信号を出力す
る。タイミング制御回路２はクロックパルス発生回路３
からのクロック信号に基づき、マイコン１からのリセッ
ト信号のタイミングを調整して各スイッチＳＷ１，２，
３に切換信号を出力する。そして、各スイッチＳＷ１，
２，３はリセット時のタイミング制御回路２からの切換
信号によりコモン端子Ｃと端子Ｈが接続状態となるよう
に構成されており、トランジスタ、ＦＥＴ等のスイッチ
ングトランジスタにより構成されている。尚、クロック
パルス発生回路３によりマイコン１動作用のクロックパ
ルス発生回路を兼用することも可能であり、またマイコ
ン１の処理によりタイミング制御回路２と同じ処理を実
現することも可能である。

【００３１】図２は通常時、つまり非リセット状態での
図１におけるピークホールド回路の等価回路を示す回路
図である。非リセット状態では、比較器ＣＭＰ１の反転
入力端子には、コンデンサＣ２によりＤＣカットされた
センサからのセンサ信号Ｖｓにバイアス電圧Ｂｉａｓが
印加された電圧がピークホールドすべき入力信号Ｖｉｎ
として入力される。そして、入力信号Ｖｉｎとコンデン
サＣ１の電圧が比較器ＣＭＰ１により比較され、コンデ
ンサＣ１の電圧が入力信号Ｖｉｎより低い場合には、Ｍ
ＯＳ１が導通状態となってコンデンサＣ１が充電され
る。また、コンデンサＣ１電圧が入力信号Ｖｉｎより高
い場合には、ＭＯＳ１が非導通状態となってコンデンサ
Ｃ１は充電されない。このため、コンデンサＣ１の電圧
は入力信号Ｖｉｎのピーク電圧が保持されることにな
る。

【００３２】図３はリセット時、つまりリセット状態で
の図１におけるピークホールド回路の等価回路を示す回
路図である。リセット状態では、比較器ＣＭＰ１の反転
入力端子には、比較器ＣＭＰ２の出力であるバイアス電
圧Ｂｉａｓが入力される。そして、このバイアス電圧Ｂ
ｉａｓとコンデンサＣ１の電圧が比較器ＣＭＰ１により
比較され、コンデンサＣ１の電圧がバイアス電圧Ｂｉａ
ｓより高い場合には、ＭＯＳ２が導通状態となってコン
デンサＣ１が放電される。また、コンデンサＣ１電圧が
バイアス電圧Ｂｉａｓより低い場合には、ＭＯＳ２が非
導通状態となってコンデンサＣ１は放電されない。この
ため、コンデンサＣ１の電圧はバイアス電圧Ｂｉａｓに
保持されることになる。

【００３３】従って、コンデンサＣ１の放電時にはＭＯ
Ｓ２を介して接地に直接放電が行われるので、放電電流
を大きくすることができ、放電時定数を小さく、つまり
ピークホールド回路のリセット速度を高速化できる。ま
た、バイアス電圧Ｂｉａｓのオフセット電圧は通常時
も、リセット時も比較器ＣＭＰ１とオペアンプＡＭＰ１
の両方の影響を受けたオフセット電圧となり、オフセッ
ト電圧を相殺する処理等を比較的容易に行えることとな
る。

【００３４】次にタイミング制御回路２の動作について
説明する。図４はリセット信号Ｖｒｓｔと各スイッチＳ
Ｗ１，２，３の切換状態（タイミング制御回路２の切換
制御信号出力状態）を示すタイミングチャートである。
時刻ｔ１でリセット信号Ｖｒｓｔが出力されると（Ｈ信
号）、先ずスイッチＳＷ２がＨ状態（端子Ｈとコモン端
子が接続）となり、ＭＯＳ１は遮断状態となってコンデ
ンサＣ１はオープン状態となる。次に時刻ｔ２でスイッ
チＳＷ１がＨ状態となり、比較器ＣＭＰ１の反転入力端
子はバイアス電圧Ｂｉａｓ入力状態となる。そして、時
刻ｔ３でスイッチＳＷ３がＨ状態となり、ＭＯＳ２はコ
ンデンサＣ１の電圧がバイアス電圧Ｂｉａｓとなるまで
導通状態となり、コンデンサＣ１は放電される。

【００３５】また、時刻ｔ４でリセット信号Ｖｒｓｔが
解除されると（Ｌ信号）、先ずスイッチＳＷ３がＬ状態
（端子Ｌとコモン端子が接続）となり、ＭＯＳ２は遮断
状態となってコンデンサＣ１はオープン状態となる。次
に時刻ｔ５でスイッチＳＷ１がＬ状態となり、比較器Ｃ
ＭＰ１の反転入力端子はＤＣカットされたセンサ信号Ｖ
ｓにバイアス電圧Ｂｉａｓが印加された入力信号Ｖｉｎ
の入力状態となる。そして、時刻ｔ６でスイッチＳＷ２
がＬ状態となり、ＭＯＳ１はコンデンサＣ１の電圧が入
力信号Ｖｉｎ電圧となるまで導通状態となり、コンデン
サＣ１はピーク電圧に充電される。このような動作とな
るようにタイミング制御回路２の論理回路が設定されて
いる。

【００３６】このような動作により、リセットと非リセ
ット状態の切り換わり時において、比較器ＣＭＰ１の入
力を切り換える時には、コンデンサＣ１は外部からの信
号の影響を受けないオープン状態となっているので、切
換ノイズの影響がコンデンサＣ１に及ばず、出力される
ピーク値への悪影響を防ぐことができる。

【００３７】次にタイミング制御回路２の別の動作の例
について説明する。図５はリセット信号Ｖｒｓｔと各ス
イッチＳＷ１，２，３の切換状態（タイミング制御回路
２の切換制御信号出力状態）を示すタイミングチャート
である。時刻ｔ７でリセット信号Ｖｒｓｔが出力される
と（Ｈ信号）、各スイッチＳＷ１，２，３はＨ状態とな
る。しかし、スイッチＳＷ２，３は、所定時間が経過し
時刻ｔ８となるとリセットの解除前であってもＬ状態と
なる。そして、時刻ｔ９でリセットが解除されるとスイ
ッチＳＷ１もＬ状態となる。尚、所定時間経過前（時刻
ｔ８以前）にリセットが解除されると、その時点でスイ
ッチＳＷ２，３はスイッチＳＷ１と共にＬ状態となる。
このような動作となるようにタイミング制御回路２の論
理回路が設定されている。

【００３８】このような動作により、リセット状態が長
くなると、スイッチＳＷ１はＨ状態のままで、スイッチ
ＳＷ２，３はＬ状態となる。従って、比較器ＣＭＰ１の
反転入力にはバイアス電圧Ｂｉａｓが印加され、比較器
ＣＭＰ１はコンデンサＣ１の電圧がバイアス電圧Ｂｉａ
ｓとなるようにＭＯＳ１の接断状態を制御する。従っ
て、リセット時におけるコンデンサＣ１のリーク電流に
よるコンデンサＣ１の保持電圧のバイアス電圧Ｂｉａｓ
からの低下を防止でき、コンデンサＣ１の電圧を確実に
バイアス電圧Ｂｉａｓに保持できる。

【００３９】尚、上述の実施の形態では、入力信号Ｖｉ
ｎの正側のピークを保持するピークホールド回路を説明
したが、スイッチＳＷ２，３の切換動作および動作タイ
ミングを反対にする等により、つまりコンデンサＣ１の
電圧を入力信号Ｖｉｎと同じになるように放電する構成
とすることにより、リセット時に上記正側のピークを保
持するピークホールド回路と同様の効果を有する入力信
号Ｖｉｎの負側のピークを保持するピークホールド回路
を実現することが可能である。また、各比較器ＣＭＰ
１，２，３は、デジタル的に動作する比較器ではなく、
アナログ的に動作するオペアンプでも構成可能である。
さらに、スイッチＳＷ１，２，３の動作タイミングにつ
いては、図４，５に示した動作タイミングを両方満たす
タイミングとすることも効果的である。

【００４０】次にマイコン１の行うリセット動作につい
て説明する。図６はマイコンの行うリセット処理（正の
ピークホールド時）を示すフローチャートである。この
処理は正のピーク電圧を読み込む時に行われるが、電源
投入時にのみ行っても良い。ステップＳ１では、正側の
ピークホールド動作が、電源投入後既に行われたかどう
か、つまり各スイッチＳＷ１，２，３のコモン端子Ｃを
端子Ｌ側に接続してコンデンサＣ１を入力信号Ｖｉｎに
応じて充電する動作を行ったかどうかを判断し、正側の
ピークホールド動作を行っていなければステップＳ２に
移り、正側のピークホールド動作を行っていればステッ
プＳ３に移る。ステップＳ２では、正側のピークホール
ド動作を行いステップＳ３に移る。ステップＳ３ではリ
セット信号を出力し、ステップＳ４に移る。ステップＳ
４では初期設定終了処理、つまり正のピーク値の入力を
許可する処理等を行い処理を終える。

【００４１】この処理によれば、コンデンサＣ１の電圧
がバイアス電圧Ｂｉａｓ未満であっても、一旦充電され
てコンデンサＣ１の電圧がバイアス電圧Ｂｉａｓ以上に
上昇した後、改めてリセットが行われてコンデンサＣ１
が放電されるので、リセット時にはコンデンサＣ１の電
圧が確実にバイアス電圧Ｂｉａｓとなる。

【００４２】また図７はマイコンの行うリセット処理
（負のピークホールド時）を示すフローチャートであ
る。この処理は負のピーク電圧を読み込む時に行われる
が、電源投入時にのみ行っても良い。ステップＳ５で
は、負側のピークホールド動作が、電源投入後既に行わ
れたかどうかを判断し、負側のピークホールド動作を行
っていなければステップＳ６に移り、負側のピークホー
ルド動作を行っていればステップＳ７に移る。ステップ
Ｓ６では、負側のピークホールド動作を行いステップＳ
７に移る。ステップＳ７ではリセット信号を出力し、ス
テップＳ８に移る。ステップＳ８では初期設定終了処
理、つまり負のピーク値の入力を許可する処理等を行い
処理を終える。

【００４３】この処理によれば、コンデンサＣ１の電圧
がバイアス電圧Ｂｉａｓを越えるものであっても、一旦
放電されてコンデンサＣ１の電圧がバイアス電圧Ｂｉａ
ｓ以下に下降した後、改めてリセットが行われてコンデ
ンサＣ１が充電されるので、リセット時にはコンデンサ
Ｃ１の電圧が確実にバイアス電圧Ｂｉａｓとなる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るピークホールド回路
を示す回路構成図である。

【図２】非リセット時のピークホールド回路を示す等価
回路図である。

【図３】リセット時のピークホールド回路を示す等価回
路図である。

【図４】リセット信号Ｖｒｓｔと各スイッチＳＷ１，
２，３の切換状態（タイミング制御回路２の切換制御信
号出力状態）を示すタイミングチャートである。

【図５】別の実施の形態におけるリセット信号Ｖｒｓｔ
と各スイッチＳＷ１，２，３の切換状態（タイミング制
御回路２の切換制御信号出力状態）を示すタイミングチ
ャートである。

【図６】マイコンの行うリセット処理（正のピークホー
ルド時）を示すフローチャートである。

【図７】マイコンの行うリセット処理（負のピークホー
ルド時）を示すフローチャートである。

【図８】従来のピークホールド回路を示す回路図であ
る。

【図９】ピークホールド回路の動作を示す波形図であ
る。

【図１０】従来のピークホールド回路を示す回路図であ
る。

【符号の説明】

１・・・マイクロコンピュータ（マイコン）２・・・タイハング制御回路ＣＭＰ１，ＣＭＰ２・・・比較器ＳＷ１，ＳＷ２，ＳＷ３・・・スイッチＭＯＳ１，２，３・・・ＣＭＯＳＦＥＴ

───────────────────────────────────────────────────── フロントページの続き (72)発明者滝雅人愛知県豊田市トヨタ町１番地トヨタ自動車株式会社内

Claims

【特許請求の範囲】

【請求項１】印加された電圧を保持する電圧保持素子
と、該電圧保持素子の充電状態を制御する充電スイッチ素子
と、入力信号にバイアス電圧を加えるバイアス回路と、前記電圧保持素子の電圧と前記バイアス電圧が加えられ
た入力信号とを比較し、前記電圧保持素子の電圧が低い
場合に該電圧保持素子が充電状態となるように前記充電
スイッチ素子を制御する比較回路とを含んで構成され、
前記電圧保持素子の保持電圧を出力とするピークホール
ド回路において、前記電圧保持素子の放電状態を制御する放電スイッチ素
子と、リセット信号が入力された時に、前記比較回路が、前記
電圧保持素子が非充電状態となるように前記充電スイッ
チ素子を制御すると共に、前記電圧保持素子の電圧と前
記バイアス電圧とを比較し、前記電圧保持素子の電圧が
高い場合に該電圧保持素子が放電状態となるように前記
放電スイッチ素子を制御するように、前記比較回路の入
出力状態を切り換える切換回路とを備えていることを特
徴とするピークホールド回路。
【請求項２】前記電圧保持素子の充電状態を停止した
後、該電圧保持素子が放電状態となるように、前記充電
スイッチ素子と前記放電スイッチ素子との動作制御タイ
ミングを設定する動作タイミング設定手段を備えている
ことを特徴とする請求項１記載のピークホールド回路。
【請求項３】前記充電スイッチ素子と前記放電スイッ
チ素子とを介して前記電圧保持素子への充放電がなされ
ない状態の時に、前記比較回路の入力状態を切り換える
切換タイミング設定手段を備えていることを特徴とする
請求項１または請求項２記載のピークホールド回路。
【請求項４】前記リセット信号が所定時間以上継続し
た場合、前記比較回路が、前記電圧保持素子が非放電状
態となるように前記放電スイッチ素子を制御すると共
に、前記電圧保持素子の電圧と前記バイアス電圧とを比
較し、前記電圧保持素子の電圧が低い場合に該電圧保持
素子が充電状態となるように前記充電スイッチ素子を制
御するように、前記比較回路の入出力状態を切り換える
基準保持回路を備えていることを特徴とする請求項１記
載のピークホールド回路。
【請求項５】電源投入後、前記電圧保持素子の電圧を
ピーク信号として読み取る前に、前記リセット信号を出
力する初期化手段を備えていることを特徴とする請求項
１記載のピークホールド回路。
【請求項６】印加された電圧を保持する電圧保持素子
と、該電圧保持素子の放電状態を制御する放電スイッチ素子
と、入力信号にバイアス電圧を加えるバイアス回路と、前記電圧保持素子の電圧と前記バイアス電圧が加えられ
た入力信号とを比較し、前記電圧保持素子の電圧が高い
場合に該電圧保持素子が放電状態となるように前記放電
スイッチ素子を制御する比較回路とを含んで構成され、
前記電圧保持素子の保持電圧を出力とするピークホール
ド回路において、前記電圧保持素子の充電状態を制御する充電スイッチ素
子と、リセット信号が入力された時に、前記比較回路が、前記
電圧保持素子が非放電状態となるように前記放電スイッ
チ素子を制御すると共に、前記電圧保持素子の電圧と前
記バイアス電圧とを比較し、前記電圧保持素子の電圧が
低い場合に該電圧保持素子が充電状態となるように前記
充電スイッチ素子を制御するように、前記比較回路の入
出力状態を切り換える切換回路とを備えていることを特
徴とするピークホールド回路。
【請求項７】前記電圧保持素子の放電状態を停止した
後、該電圧保持素子が充電状態となるように、前記充電
スイッチ素子と前記放電スイッチ素子との動作タイミン
グを設定する動作タイミング設定手段を備えていること
を特徴とする請求項６記載のピークホールド回路。
【請求項８】前記充電スイッチ素子と前記放電スイッ
チ素子とを介して前記電圧保持素子への充放電がなされ
ない状態の時に、前記比較回路の入力状態を切り換える
切換タイミング設定手段を備えていることを特徴とする
請求項６または請求項７記載のピークホールド回路。
【請求項９】電源投入後、前記電圧保持素子の電圧を
ピーク信号として読み取る前に、前記リセット信号を出
力する初期化手段を備えていることを特徴とする請求項
６記載のピークホールド回路。