JP4852722B2 - 直流電源制御装置 - Google Patents
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Description
本発明は、負荷変動に強く、指令電圧に対する応答特性の良い、外部信号との同期を可能とするヒステリシスPWM制御直流電源制御装置に関するものである。
近年、省エネルギーのため待機モードを備えた電子機器が増えているが、待機モードと通常モードの切り替え時に負荷電流の急激な変化による電源電圧の変動が問題となっている。このため、これらの電子機器用電源には、負荷電流の急激な変動に対する応答速度の高速化が要求されている。ヒステリシスPWM制御は急激な負荷変動に対する応答がよいことが知られているが、さらなる高速な応答を実現するにはマルチフェーズ方式を採用することが考えられる。しかし、ヒステリシスPWM制御方式は本来自励式であるため、同期をとることが難しい。
一方、最近の電子機器には、動作状態によって電源電圧を可変する方式がとられているものもある。この場合、指令電圧に対する電源電圧の応答特性が良くなければならない。
一方、最近の電子機器には、動作状態によって電源電圧を可変する方式がとられているものもある。この場合、指令電圧に対する電源電圧の応答特性が良くなければならない。
本発明は、負荷変動に強く、指令電圧に対する応答特性の良い、外部信号との同期を可能とするヒステリシスPWM制御直流電源制御装置に関するものである。
本発明は、前記した課題を解決するためになされた直流電源制御装置であり、その特徴は、次の(1)〜(3)に示すとおりである。
(1)、
スイッチング制御により出力電圧を制御する直流電源装置であって、スイッチング手段７，８と、前記スイッチング手段を駆動する駆動手段１１と、指令電圧を設定する指令電圧設定手段１２と、前記指令電圧に位相特性を持たせる指令電圧位相補償手段１８，１９と、ヒステリシス特性を有する比較手段１３と、前記駆動手段の入力の直流成分をカットする直流カット手段１４と、前記直流カット手段の出力を積分し出力電圧に重畳するする積分手段１５，１６，１７とを備え、前記積分手段の出力を前記比較手段の第一の入力に接続し、前記指令電圧位相補償手段の出力を前記比較手段の第二の入力に接続し、前記比較手段の出力を前記駆動手段の入力に接続することを特徴とする直流電源制御装置。
スイッチング制御により出力電圧を制御する直流電源装置であって、スイッチング手段７，８と、前記スイッチング手段を駆動する駆動手段１１と、指令電圧を設定する指令電圧設定手段１２と、前記指令電圧に位相特性を持たせる指令電圧位相補償手段１８，１９と、ヒステリシス特性を有する比較手段１３と、前記駆動手段の入力の直流成分をカットする直流カット手段１４と、前記直流カット手段の出力を積分し出力電圧に重畳するする積分手段１５，１６，１７とを備え、前記積分手段の出力を前記比較手段の第一の入力に接続し、前記指令電圧位相補償手段の出力を前記比較手段の第二の入力に接続し、前記比較手段の出力を前記駆動手段の入力に接続することを特徴とする直流電源制御装置。
(2)、
スイッチング制御により出力電圧を制御する直流電源装置であって、スイッチング手段７，８と、前記スイッチング手段を駆動する駆動手段１１と、指令電圧を設定する指令電圧設定手段１２と、前記指令電圧に位相特性を持たせる指令電圧位相補償手段１８，１９と、ヒステリシス特性を有する比較手段１３と、前記駆動手段の入力の直流成分をカットする直流カット手段１４と、前記直流カット手段の出力を積分し出力電圧に重畳するする積分手段１５，１６，１７と、第一のゲート回路２２と、第二のゲート回路２１と、シングルショット回路２３と、同期信号入力端子２０とを備え、前記積分手段の出力を前記比較手段の第一の入力に接続し、前記指令電圧位相補償手段の出力を前記比較手段の第二の入力に接続し、前記比較手段の出力を前記第一のゲート回路の第一の入力に接続し、前記第一のゲート回路の出力を前記第二のゲート回路の第一の入力に接続し、前記同期信号入力端子を前記第二のゲート回路の第二の入力に接続し、前記第二のゲート回路の出力を前記シングルショット回路の入力に接続し、前記シングルショット回路の出力を前記第一のゲート回路の第二の入力に接続し、前記第一のゲート回路の出力を前記駆動手段の入力に接続することを特徴とする直流電源制御装置。
スイッチング制御により出力電圧を制御する直流電源装置であって、スイッチング手段７，８と、前記スイッチング手段を駆動する駆動手段１１と、指令電圧を設定する指令電圧設定手段１２と、前記指令電圧に位相特性を持たせる指令電圧位相補償手段１８，１９と、ヒステリシス特性を有する比較手段１３と、前記駆動手段の入力の直流成分をカットする直流カット手段１４と、前記直流カット手段の出力を積分し出力電圧に重畳するする積分手段１５，１６，１７と、第一のゲート回路２２と、第二のゲート回路２１と、シングルショット回路２３と、同期信号入力端子２０とを備え、前記積分手段の出力を前記比較手段の第一の入力に接続し、前記指令電圧位相補償手段の出力を前記比較手段の第二の入力に接続し、前記比較手段の出力を前記第一のゲート回路の第一の入力に接続し、前記第一のゲート回路の出力を前記第二のゲート回路の第一の入力に接続し、前記同期信号入力端子を前記第二のゲート回路の第二の入力に接続し、前記第二のゲート回路の出力を前記シングルショット回路の入力に接続し、前記シングルショット回路の出力を前記第一のゲート回路の第二の入力に接続し、前記第一のゲート回路の出力を前記駆動手段の入力に接続することを特徴とする直流電源制御装置。
(3)、
スイッチング制御により出力電圧を制御する直流電源装置であって、スイッチング手段７，８と、前記スイッチング手段を駆動する駆動手段１１と、指令電圧を設定する指令電圧設定手段１２と、前記指令電圧に位相特性を持たせる指令電圧位相補償手段１８，１９と、ヒステリシス特性を有する比較手段１３と、前記駆動手段の入力の直流成分をカットする直流カット手段１４と、前記直流カット手段の出力を積分し出力電圧に重畳するする積分手段１５，１６，１７と、フリップフロップ回路２４と、ゲート回路２５と、同期信号入力端子２０とを備え、前記積分手段の出力を前記比較手段の第一の入力に接続し、前記指令電圧位相補償手段の出力を前記比較手段の第二の入力に接続し、前記比較手段の出力を前記フリップフロップ回路の第一の入力に接続し、前記同期信号入力端子を前記ゲート回路の第一の入力に接続し、前記比較器の出力を前記ゲート回路の第二の入力に接続し、前記ゲート回路の出力を前記フリップフロップ回路の第二の入力し、前記フリップフロップ回路の出力を前記駆動手段の入力に接続することを特徴とする直流電源制御装置。
スイッチング制御により出力電圧を制御する直流電源装置であって、スイッチング手段７，８と、前記スイッチング手段を駆動する駆動手段１１と、指令電圧を設定する指令電圧設定手段１２と、前記指令電圧に位相特性を持たせる指令電圧位相補償手段１８，１９と、ヒステリシス特性を有する比較手段１３と、前記駆動手段の入力の直流成分をカットする直流カット手段１４と、前記直流カット手段の出力を積分し出力電圧に重畳するする積分手段１５，１６，１７と、フリップフロップ回路２４と、ゲート回路２５と、同期信号入力端子２０とを備え、前記積分手段の出力を前記比較手段の第一の入力に接続し、前記指令電圧位相補償手段の出力を前記比較手段の第二の入力に接続し、前記比較手段の出力を前記フリップフロップ回路の第一の入力に接続し、前記同期信号入力端子を前記ゲート回路の第一の入力に接続し、前記比較器の出力を前記ゲート回路の第二の入力に接続し、前記ゲート回路の出力を前記フリップフロップ回路の第二の入力し、前記フリップフロップ回路の出力を前記駆動手段の入力に接続することを特徴とする直流電源制御装置。
本発明は上記した各手段により、次に示す効果を得ることが可能となる。
ヒステリシスPWM制御により、負荷電流に対する高速応答が可能となり、指令電圧位相補償手段により指令電圧に対する応答特性の改善がなされ、さらに、比較手段の出力と駆動回路の入力の間に付加した回路により、外部信号との同期が可能となる。外部信号との同期が可能になったことで、マルチフェーズ化による電源装置の高速応答が可能となる。
即ち本発明の直流電源制御装置は、上記の簡単な回路構成と信号処理により、負荷変動および指令電圧に対する応答性の良い、外部回路との同期が可能な直流電源制御装置を実現したものである。
ヒステリシスPWM制御により、負荷電流に対する高速応答が可能となり、指令電圧位相補償手段により指令電圧に対する応答特性の改善がなされ、さらに、比較手段の出力と駆動回路の入力の間に付加した回路により、外部信号との同期が可能となる。外部信号との同期が可能になったことで、マルチフェーズ化による電源装置の高速応答が可能となる。
即ち本発明の直流電源制御装置は、上記の簡単な回路構成と信号処理により、負荷変動および指令電圧に対する応答性の良い、外部回路との同期が可能な直流電源制御装置を実現したものである。
本発明の実施上好ましい構成は、
(1)、
スイッチング制御により出力電圧を制御する直流電源装置であって、スイッチング手段７，８と、前記スイッチング手段を駆動する駆動手段１１と、指令電圧を設定する指令電圧設定手段１２と、前記指令電圧に位相特性を持たせる指令電圧位相補償手段１８，１９と、ヒステリシス特性を有する比較手段１３と、前記駆動手段の入力の直流成分をカットする直流カット手段１４と、前記直流カット手段の出力を積分し出力電圧に重畳するする積分手段１５，１６，１７とを備え、前記積分手段の出力を前記比較手段の第一の入力に接続し、前記指令電圧位相補償手段の出力を前記比較手段の第二の入力に接続し、前記比較手段の出力を前記駆動手段の入力に接続することを特徴とする直流電源制御装置。
(1)、
スイッチング制御により出力電圧を制御する直流電源装置であって、スイッチング手段７，８と、前記スイッチング手段を駆動する駆動手段１１と、指令電圧を設定する指令電圧設定手段１２と、前記指令電圧に位相特性を持たせる指令電圧位相補償手段１８，１９と、ヒステリシス特性を有する比較手段１３と、前記駆動手段の入力の直流成分をカットする直流カット手段１４と、前記直流カット手段の出力を積分し出力電圧に重畳するする積分手段１５，１６，１７とを備え、前記積分手段の出力を前記比較手段の第一の入力に接続し、前記指令電圧位相補償手段の出力を前記比較手段の第二の入力に接続し、前記比較手段の出力を前記駆動手段の入力に接続することを特徴とする直流電源制御装置。
(2)、
スイッチング制御により出力電圧を制御する直流電源装置であって、スイッチング手段７，８と、前記スイッチング手段を駆動する駆動手段１１と、指令電圧を設定する指令電圧設定手段１２と、前記指令電圧に位相特性を持たせる指令電圧位相補償手段１８，１９と、ヒステリシス特性を有する比較手段１３と、前記駆動手段の入力の直流成分をカットする直流カット手段１４と、前記直流カット手段の出力を積分し出力電圧に重畳するする積分手段１５，１６，１７と、第一のゲート回路２２と、第二のゲート回路２１と、シングルショット回路２３と、同期信号入力端子２０とを備え、前記積分手段の出力を前記比較手段の第一の入力に接続し、前記指令電圧位相補償手段の出力を前記比較手段の第二の入力に接続し、前記比較手段の出力を前記第一のゲート回路の第一の入力に接続し、前記第一のゲート回路の出力を前記第二のゲート回路の第一の入力に接続し、前記同期信号入力端子を前記第二のゲート回路の第二の入力に接続し、前記第二のゲート回路の出力を前記シングルショット回路の入力に接続し、前記シングルショット回路の出力を前記第一のゲート回路の第二の入力に接続し、前記第一のゲート回路の出力を前記駆動手段の入力に接続することを特徴とする直流電源制御装置。
スイッチング制御により出力電圧を制御する直流電源装置であって、スイッチング手段７，８と、前記スイッチング手段を駆動する駆動手段１１と、指令電圧を設定する指令電圧設定手段１２と、前記指令電圧に位相特性を持たせる指令電圧位相補償手段１８，１９と、ヒステリシス特性を有する比較手段１３と、前記駆動手段の入力の直流成分をカットする直流カット手段１４と、前記直流カット手段の出力を積分し出力電圧に重畳するする積分手段１５，１６，１７と、第一のゲート回路２２と、第二のゲート回路２１と、シングルショット回路２３と、同期信号入力端子２０とを備え、前記積分手段の出力を前記比較手段の第一の入力に接続し、前記指令電圧位相補償手段の出力を前記比較手段の第二の入力に接続し、前記比較手段の出力を前記第一のゲート回路の第一の入力に接続し、前記第一のゲート回路の出力を前記第二のゲート回路の第一の入力に接続し、前記同期信号入力端子を前記第二のゲート回路の第二の入力に接続し、前記第二のゲート回路の出力を前記シングルショット回路の入力に接続し、前記シングルショット回路の出力を前記第一のゲート回路の第二の入力に接続し、前記第一のゲート回路の出力を前記駆動手段の入力に接続することを特徴とする直流電源制御装置。
(3)、
スイッチング制御により出力電圧を制御する直流電源装置であって、スイッチング手段７，８と、前記スイッチング手段を駆動する駆動手段１１と、指令電圧を設定する指令電圧設定手段１２と、前記指令電圧に位相特性を持たせる指令電圧位相補償手段１８，１９と、ヒステリシス特性を有する比較手段１３と、前記駆動手段の入力の直流成分をカットする直流カット手段１４と、前記直流カット手段の出力を積分し出力電圧に重畳するする積分手段１５，１６，１７と、フリップフロップ回路２４と、ゲート回路２５と、同期信号入力端子２０とを備え、前記積分手段の出力を前記比較手段の第一の入力に接続し、前記指令電圧位相補償手段の出力を前記比較手段の第二の入力に接続し、前記比較手段の出力を前記フリップフロップ回路の第一の入力に接続し、前記同期信号入力端子を前記ゲート回路の第一の入力に接続し、前記比較器の出力を前記ゲート回路の第二の入力に接続し、前記ゲート回路の出力を前記フリップフロップ回路の第二の入力し、前記フリップフロップ回路の出力を前記駆動手段の入力に接続することを特徴とする直流電源制御装置。
スイッチング制御により出力電圧を制御する直流電源装置であって、スイッチング手段７，８と、前記スイッチング手段を駆動する駆動手段１１と、指令電圧を設定する指令電圧設定手段１２と、前記指令電圧に位相特性を持たせる指令電圧位相補償手段１８，１９と、ヒステリシス特性を有する比較手段１３と、前記駆動手段の入力の直流成分をカットする直流カット手段１４と、前記直流カット手段の出力を積分し出力電圧に重畳するする積分手段１５，１６，１７と、フリップフロップ回路２４と、ゲート回路２５と、同期信号入力端子２０とを備え、前記積分手段の出力を前記比較手段の第一の入力に接続し、前記指令電圧位相補償手段の出力を前記比較手段の第二の入力に接続し、前記比較手段の出力を前記フリップフロップ回路の第一の入力に接続し、前記同期信号入力端子を前記ゲート回路の第一の入力に接続し、前記比較器の出力を前記ゲート回路の第二の入力に接続し、前記ゲート回路の出力を前記フリップフロップ回路の第二の入力し、前記フリップフロップ回路の出力を前記駆動手段の入力に接続することを特徴とする直流電源制御装置。
本発明において、対象とする前提条件の「スイッチング制御により出力電圧を調整する直流電源装置」とは、一般に広く用いられている公知の各種直流電源装置であり、実施例にその一例を紹介する。
図１は、本発明の直流電源制御装置の第１の実施例である。
まず、回路構成について説明する。図１において、端子３、４に直流電源１が接続される。端子５、６に負荷２が接続される。駆動回路１１はスイッチ素子７、８を駆動する。比較器１３はヒステリシス特性を有する比較手段である。電圧１２は指令電圧であり、抵抗１９およびキャパシタ１８は司令電圧位相補償手段である。キャパシタ１４は直流カット手段であり、抵抗１５、１７およびキャパシタ１６は積分手段である。
まず、回路構成について説明する。図１において、端子３、４に直流電源１が接続される。端子５、６に負荷２が接続される。駆動回路１１はスイッチ素子７、８を駆動する。比較器１３はヒステリシス特性を有する比較手段である。電圧１２は指令電圧であり、抵抗１９およびキャパシタ１８は司令電圧位相補償手段である。キャパシタ１４は直流カット手段であり、抵抗１５、１７およびキャパシタ１６は積分手段である。
次に、この回路の動作を波形図２を参照して説明する。
図２において各電圧は負側出力端子を基準とする。
図２において各電圧は負側出力端子を基準とする。
比較器の出力電圧が高レベルのとき、比較器の反転入力端子電圧は上昇する。この電圧が比較器の非反転入力端子の高レベルしきい値に達すると比較器の出力は低レベルとなる。比較器の出力電圧が低レベルになると、比較器の反転入力端子電圧は下降する。この電圧が比較器の非反転入力端子の低レベルしきい値に達すると比較器の出力は再び高レベルに反転する。このようにしてスイッチ駆動信号を生成する。
キャパシタ１４と抵抗１５、１７は積分補償回路となっており、電源の出力電圧の定常偏差を小さく抑える効果がある。キャパシタ１６と抵抗１５、１７は微分補償回路となっており、電源の過渡電圧の抑制に効果がある。また、抵抗１９およびキャパシタ１８は司令電圧の積分補償を行う回路で、指令電圧に対する応答の改善を行う効果がある。
図３は、本発明の直流電源制御装置の第２の実施例である。
まず、回路構成について説明する。図３において、端子３、４に直流電源１が接続される。端子５、６に負荷２が接続される。駆動回路１１はスイッチ素子７、８を駆動する。比較器１３はヒステリシス特性を有する比較手段である。電圧１２は指令電圧であり、抵抗１９およびキャパシタ１８は司令電圧位相補償手段である。キャパシタ１４は直流カット手段であり、抵抗１５，１７およびキャパシタ１６は積分手段である。２１は第一のゲート回路であり、２２は第二のゲート回路、２３はシングルショット回路であり、端子２０に外部同期信号が加えられる。
まず、回路構成について説明する。図３において、端子３、４に直流電源１が接続される。端子５、６に負荷２が接続される。駆動回路１１はスイッチ素子７、８を駆動する。比較器１３はヒステリシス特性を有する比較手段である。電圧１２は指令電圧であり、抵抗１９およびキャパシタ１８は司令電圧位相補償手段である。キャパシタ１４は直流カット手段であり、抵抗１５，１７およびキャパシタ１６は積分手段である。２１は第一のゲート回路であり、２２は第二のゲート回路、２３はシングルショット回路であり、端子２０に外部同期信号が加えられる。
次に、この回路の動作を波形図４を参照して説明する。図４において各電圧は負側出力端子を基準とする。同期信号入力２０と駆動回路の入力波形のＡＮＤがとられシングルショットの入力に印加される。シングルショット回路は入力信号の負の立下りで負の方形波パルスを発生する。比較器の出力は駆動信号が高レベルの時上昇し、低レベルの時下降する。シングルショットの出力と比較器の出力のＡＮＤがとられ、駆動回路の入力信号となる。このように、この回路の動作は、実施例１に示す動作において、シングルショット回路により、駆動信号を強制的にオフにする回路が加わったものであり、同期信号がないヒステリシス比較器だけの場合の発振周波数を同期信号よりも高くしておくことで、駆動信号を前記同期信号に同期させることができる。
図５は、本発明の直流電源制御装置の第３の実施例である。
まず、回路構成について説明する。図５において、端子３、４に直流電源１が接続される。端子５、６に負荷２が接続される。駆動回路１１はスイッチ素子７、８を駆動する。比較器１３はヒステリシス特性を有する比較手段である。電圧１２は指令電圧であり、抵抗１９およびキャパシタ１８は司令電圧位相補償手段である。キャパシタ１４は直流カット手段であり、抵抗１５，１７およびキャパシタ１６は積分手段である。２４は第フリップフロップ回路であり、端子２０に外部同期信号が加えられる。
まず、回路構成について説明する。図５において、端子３、４に直流電源１が接続される。端子５、６に負荷２が接続される。駆動回路１１はスイッチ素子７、８を駆動する。比較器１３はヒステリシス特性を有する比較手段である。電圧１２は指令電圧であり、抵抗１９およびキャパシタ１８は司令電圧位相補償手段である。キャパシタ１４は直流カット手段であり、抵抗１５，１７およびキャパシタ１６は積分手段である。２４は第フリップフロップ回路であり、端子２０に外部同期信号が加えられる。
この回路の動作は次の(1)、(2)に示す２通りの方法がある。
(1)、第一の動作を波形図６を参照して説明する。図５において各電圧は負側出力端子を基準とする。同期信号入力２０の立ち上がりでフリップフロップをセットし、駆動信号を高レベルにする。駆動信号が高レベルの期間では比較器の反転入力端子電圧は上昇し、この電圧が比較器の高レベルしきい値に達すると比較器の出力は反転し、低レベルになる。比較器の出力が低レベルになるとフリップフロップはリセットされ、駆動信号は低レベルになる。駆動信号が低レベルの期間では比較器の反転入力端子電圧は下降し、この電圧が比較器の低レベルしきい値に達するか、または、同期信号が再入力されると、フリップフロップはセットされ、駆動信号が高レベルになる。以下、この動作を繰り返す。このように、この回路の動作は、実施例１に示す動作において、フリップフロップ回路により、駆動信号を強制的にオンにする回路が加わったものであり、同期信号がないヒステリシス比較器だけの場合の発振周波数を同期信号よりも低くしておくことで、駆動信号を前記同期信号に同期させることができる。
(2)、第二の動作を波形図７を参照して説明する。図６において各電圧は負側出力端子を基準とする。同期信号入力２０の立ち上がりでフリップフロップをセットし、駆動信号を低レベルにする。駆動信号が低レベルの期間では比較器の反転入力端子電圧は下降し、この電圧が比較器の低レベルしきい値に達すると比較器の出力は反転し、高レベルになる。比較器の出力が高レベルになるとフリップフロップはリセットされ、駆動信号は高レベルになる。駆動信号が高レベルの期間では比較器の反転入力端子電圧は上昇し、この電圧が比較器の高レベルしきい値に達するか、または、同期信号が再入力されると、フリップフロップはセットされ、駆動信号が低レベルになる。以下、この動作を繰り返す。このように、この回路の動作は、実施例１に示す動作において、フリップフロップ回路により、駆動信号を強制的にオフにする回路が加わったものであり、同期信号がないヒステリシス比較器だけの場合の発振周波数を同期信号よりも低くしておくことで、駆動信号を前記同期信号に同期させることができる。
(1)、第一の動作を波形図６を参照して説明する。図５において各電圧は負側出力端子を基準とする。同期信号入力２０の立ち上がりでフリップフロップをセットし、駆動信号を高レベルにする。駆動信号が高レベルの期間では比較器の反転入力端子電圧は上昇し、この電圧が比較器の高レベルしきい値に達すると比較器の出力は反転し、低レベルになる。比較器の出力が低レベルになるとフリップフロップはリセットされ、駆動信号は低レベルになる。駆動信号が低レベルの期間では比較器の反転入力端子電圧は下降し、この電圧が比較器の低レベルしきい値に達するか、または、同期信号が再入力されると、フリップフロップはセットされ、駆動信号が高レベルになる。以下、この動作を繰り返す。このように、この回路の動作は、実施例１に示す動作において、フリップフロップ回路により、駆動信号を強制的にオンにする回路が加わったものであり、同期信号がないヒステリシス比較器だけの場合の発振周波数を同期信号よりも低くしておくことで、駆動信号を前記同期信号に同期させることができる。
(2)、第二の動作を波形図７を参照して説明する。図６において各電圧は負側出力端子を基準とする。同期信号入力２０の立ち上がりでフリップフロップをセットし、駆動信号を低レベルにする。駆動信号が低レベルの期間では比較器の反転入力端子電圧は下降し、この電圧が比較器の低レベルしきい値に達すると比較器の出力は反転し、高レベルになる。比較器の出力が高レベルになるとフリップフロップはリセットされ、駆動信号は高レベルになる。駆動信号が高レベルの期間では比較器の反転入力端子電圧は上昇し、この電圧が比較器の高レベルしきい値に達するか、または、同期信号が再入力されると、フリップフロップはセットされ、駆動信号が低レベルになる。以下、この動作を繰り返す。このように、この回路の動作は、実施例１に示す動作において、フリップフロップ回路により、駆動信号を強制的にオフにする回路が加わったものであり、同期信号がないヒステリシス比較器だけの場合の発振周波数を同期信号よりも低くしておくことで、駆動信号を前記同期信号に同期させることができる。
電力変換部には、この他、Cuk回路、Zeta回路、SEPIC回路あるいはそれらの絶縁回路等、スイッチング制御されたDC-DCコンバータであればすべて使用可能である。それらの構成においても、実施例１と同様に、出力電圧の微分補償と積分補償の両方の効果が得られるので、より安定な出力電圧を供給することができる直流電源制御装置となる。
図３に示す回路の出力電圧の負荷電流特性を図８に示す。同図からわかるように、出力電圧のロードレギュレーションは極めて良好であることが確認できる。
図３に示す回路の負荷電流の急激な変化に対する出力電圧の過渡電圧波形を図９に示す。同図に示されるように、極めて良好な過渡応答が得られているのが分かる。
図３に示す回路の負荷電流の急激な変化に対する出力電圧の過渡電圧波形を図９に示す。同図に示されるように、極めて良好な過渡応答が得られているのが分かる。
本発明の直流電源制御装置は、前記したように、負荷変動に強く、指令電圧に対する応答特性の良い、外部信号との同期を可能とするヒステリシスPWM制御直流電源制御装置に関するものである。外部信号との同期を可能としたため、マルチフェーズ化によるさらなる高速応答が可能となる。
このためスイッチング電源を利用した電子機器などに活用されるなど産業上広く利用されるものである。
このためスイッチング電源を利用した電子機器などに活用されるなど産業上広く利用されるものである。
１…入力電源 ２…負荷
３、４…入力端子 ５、６…出力端子
７、８…スイッチ素子 ９…フィルタインダクタ
１０…フィルタキャパシタ １１…駆動回路
１２…指令電圧 １３…ヒステリシス比較器
１４…キャパシタ １５…抵抗器
１６…キャパシタ １７…抵抗器
１８…キャパシタ １９…抵抗器
２０…同期信号 ２１…ゲート回路
２２…シングルショットマルチバイブレータ
２３…ゲート回路
２４…フリップフロップ回路 ２５…ゲート回路
３、４…入力端子 ５、６…出力端子
７、８…スイッチ素子 ９…フィルタインダクタ
１０…フィルタキャパシタ １１…駆動回路
１２…指令電圧 １３…ヒステリシス比較器
１４…キャパシタ １５…抵抗器
１６…キャパシタ １７…抵抗器
１８…キャパシタ １９…抵抗器
２０…同期信号 ２１…ゲート回路
２２…シングルショットマルチバイブレータ
２３…ゲート回路
２４…フリップフロップ回路 ２５…ゲート回路
Claims (3)
- スイッチング制御により出力電圧を制御する直流電源装置であって、スイッチング手段７，８と、前記スイッチング手段を駆動する駆動手段１１と、指令電圧を設定する指令電圧設定手段１２と、前記指令電圧を積分補償して位相特性を持たせる指令電圧位相補償手段１８，１９と、ヒステリシス特性を有する比較手段１３と、前記駆動手段の入力の直流成分をカットする直流カット手段１４と、前記直流カット手段の出力を積分し出力電圧に重 畳する積
分手段１５，１６，１７とを備え、前記積分手段の出力を前記比較手段の第一の入力に接続し、前記指令電圧位相補償手段の出力を前記比較手段の第二の入力に接続し、前記比較手段の出力を前記駆動手段の入力に接続することを特徴とする直流電源制御装置。 - スイッチング制御により出力電圧を制御する直流電源装置であって、スイッチング手段７，８と、前記スイッチング手段を駆動する駆動手段１１と、指令電圧を設定する指令電圧設定手段１２と、前記指令電圧を積分補償して位相特性を持たせる指令電圧位相補償手段１８，１９と、ヒステリシス特性を有する比較手段１３と、前記駆動手段の入力の直流成分をカットする直流カット手段１４と、前記直流カット手段の出力を積分し出力電圧に重 畳する積分手段１５，１６，１７と、第一のゲート回路２２と、第二のゲート回路２１と、シングルショット回路２３と、同期信号入力端子２０とを備え、前記積分手段の出力を前記比較手段の第一の入力に接続し、前記指令電圧位相補償手段の出力を前記比較手段の第二の入力に接続し、前記比較手段の出力を前記第一のゲート回路の第一の入力に接続し、前記第一のゲート回路の出力を前記第二のゲート回路の第一の入力に接続し、前記同期信号入力端子を前記第二のゲート回路の第二の入力に接続し、前記第二のゲート回路の出力を前記シングルショット回路の入力に接続し、前記シングルショット回路の出力を前記第一のゲート回路の第二の入力に接続し、前記第一のゲート回路の出力を前記駆動手段の入力に接続することを特徴とする直流電源制御装置。
- スイッチング制御により出力電圧を制御する直流電源装置であって、スイッチング手段７，８と、前記スイッチング手段を駆動する駆動手段１１と、指令電圧を設定する指令電圧設定手段１２と、前記指令電圧を積分補償して位相特性を持たせる指令電圧位相補償手段１８，１９と、ヒステリシス特性を有する比較手段１３と、前記駆動手段の入力の直流成分をカットする直流カット手段１４と、前記直流カット手段の出力を積分し出力電圧に重 畳する積分手段１５，１６，１７と、フリップフロップ回路２４と、ゲート回路２５と、同期信号入力端子２０とを備え、前記積分手段の出力を前記比較手段の第一の入力に接続し、前記指令電圧位相補償手段の出力を前記比較手段の第二の入力に接続し、前記比較手段の出力を前記フリップフロップ回路の第一の入力に接続し、前記同期信号入力端子を前記ゲート回路の第一の入力に接続し、前記比較器の出力を前記ゲート回路の第二の入力に接続し、前記ゲート回路の出力を前記フリップフロップ回路の第二の入力に接続し、前記フリップフロップ回路の出力を前記駆動手段の入力に接続することを特徴とする直流電源制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007126539A JP4852722B2 (ja) | 2007-05-11 | 2007-05-11 | 直流電源制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007126539A JP4852722B2 (ja) | 2007-05-11 | 2007-05-11 | 直流電源制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008283802A JP2008283802A (ja) | 2008-11-20 |
| JP4852722B2 true JP4852722B2 (ja) | 2012-01-11 |
Family
ID=40144158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007126539A Expired - Fee Related JP4852722B2 (ja) | 2007-05-11 | 2007-05-11 | 直流電源制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4852722B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6540078B2 (ja) * | 2015-02-18 | 2019-07-10 | Tdk株式会社 | 制御回路およびスイッチング電源装置 |
| JP6515570B2 (ja) * | 2015-02-18 | 2019-05-22 | Tdk株式会社 | 制御回路およびスイッチング電源装置 |
| CN107168445B (zh) * | 2017-07-20 | 2019-03-01 | Oppo广东移动通信有限公司 | 一种移动终端、dcdc供电装置及其dcdc供电电路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6801026B2 (en) * | 2002-12-20 | 2004-10-05 | Intel Corporation | Hysteretic DC-DC converters |
| JP4148769B2 (ja) * | 2002-12-26 | 2008-09-10 | 新電元工業株式会社 | 制御回路 |
| JP4526962B2 (ja) * | 2005-01-20 | 2010-08-18 | ローム株式会社 | 電源装置および電子装置 |
| JP4378530B2 (ja) * | 2005-04-28 | 2009-12-09 | 国立大学法人 大分大学 | 直流電源制御装置 |
-
2007
- 2007-05-11 JP JP2007126539A patent/JP4852722B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2008283802A (ja) | 2008-11-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081205 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081226 |
|
| A521 | Written amendment |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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