JP6515570B2 - 制御回路およびスイッチング電源装置 - Google Patents

Description

本発明は、出力電圧を制御する制御回路およびスイッチング電源に関する。

スイッチング電源の制御方法として、ヒステリシスコンパレータを利用したヒステリシス制御が知られている。（下記特許文献１、２を参照）ヒステリシス制御ではコンパレータの非反転入力端子に入力される基準電圧は、コンパレータ出力がハイレベルのときに第１の高い電圧となり、コンパレータ出力がローレベルのときに第２の低い電圧となる。第１の電圧と第２の電圧の差がヒステリシス幅である。出力電圧を抵抗分圧した電圧が第２の電圧の基準電圧よりも低くなると、コンパレータ出力がハイレベルとなって駆動期間を開始し、基準電圧は第１の電圧となる。駆動期間にスイッチング電源から出力コンデンサに負荷電流よりも大きな電流が供給されることで出力電圧が上昇して、出力電圧を抵抗分圧した電圧が第１の電圧の基準電圧よりも高くなると、コンパレータ出力がローレベルとなって駆動期間を終了して休止期間となる。このとき基準電圧は第２の電圧となる。休止期間はスイッチング電源から電流が供給されず、出力コンデンサから負荷電流が供給されるので、出力電圧が下がる。下記特許文献２には、出力電圧を分圧する抵抗と並列に接続されている位相補償キャパシタＣ２がさらに追加されていて、より安定な制御ができている。

下記特許文献３では、出力電圧と基準電圧を比較するヒステリシスコンパレータと、スイッチ素子の電流を一定値に達したときに一定期間ゲート電圧をオフする回路を備えている。ヒステリシスコンパレータがハイレベルの期間にゲート電圧がオンとなって電流が一定値に達してゲート電圧をオフ、ヒステリシスコンパレータがハイレベルの期間が継続しているために再びゲート電圧がオンとなり、再び電流が一定値に達してゲート電圧をオフすることを繰り返すために、ヒステリシスコンパレータがハイレベルの期間に複数回のスイッチングが行われる。ヒステリシスコンパレータがローレベルの期間はゲート電圧がオンとならないのでスイッチングは休止する。ヒステリシスコンパレータがハイレベルの期間は、スイッチングを繰り返しているのでスイッチング電源から出力コンデンサに負荷電流よりも大きな電流が供給されることで出力電圧が上昇する。ヒステリシスコンパレータがローレベルの期間はスイッチングが休止しているので、スイッチング電源から電流が供給されず、出力コンデンサから負荷電流が供給されるので、出力電圧が下がる。

特開平３−２９３９６５号公報 特開２０１４−５７４７６号公報 特開２００７−１８１３８９号公報

しかしながら、これらの制御方法は、出力電圧が基準電圧に比べて極めて高く、出力電圧を抵抗分圧で基準電圧程度に分圧するときの分圧比が大きい場合に、出力電圧リプルが第１の電圧と第２の電圧の差であるヒステリシス幅の分圧比倍まで大きくなってしまう。ヒステリシス幅はノイズによる誤動作を防ぐために、無制限に小さくすることはできない。また、下記特許文献２に記載されている位相補償キャパシタＣ２では、出力電圧変動をヒステリシス幅まで制御することが困難である。

本発明は、上記従来技術の有する課題に鑑みてなされたものであり、出力電圧リプル、静的負荷変動、動的負荷変動、静的入力変動、動的入力変動などの出力電圧変動が所望の範囲内に収まるよう制御することが可能な制御回路およびスイッチング電源装置を提供することを目的とする。

上記の課題を解決するために、本発明に係わる制御回路は、スイッチング電源装置の出力電圧を分圧する第１抵抗および第２抵抗と、第１抵抗および第２抵抗により分圧された電圧が第１の入力端子に入力され、基準電圧が第２の入力端子に入力される比較器と、比較器の出力信号に基づいてスイッチングトランジスタを制御する制御部とを備え、基準電圧は比較器の出力が第１のレベルの場合は第１の電圧となり、比較器の出力が第２のレベルの場合は第２の電圧となり、第１抵抗は、スイッチング電源装置の出力端子正極と比較器の第１の入力端子間に接続され、第１抵抗と並列に接続され、互いに直列に接続する容量素子及びスイッチ素子と、比較器の出力の第２のレベルが一定期間より長く継続していることを検出するＯＦＦ期間検出回路を備え、ＯＦＦ期間検出回路は、比較器の出力の第２のレベルが一定期間より長く継続していることを検出すると、スイッチ素子を開放すると共に、基準電圧を第３の電圧とする。これにより、負荷電流が小さくなってスイッチング周波数が低下したときの出力電圧の静的負荷変動を抑えることができる。

本発明に係わるＯＦＦ期間検出回路は、比較器の出力が第１のレベルとなったことを検出すると、スイッチ素子を短絡すると共に基準電圧を第１の電圧としてもよい。
これにより、ＯＦＦ期間検出回路が働いて、第１の入力端子の分圧された出力電圧と、第２の入力端子の第３の電圧を比較した結果、比較器の出力が第１のレベルとなった後に、比較器の出力が再び第２のレベルになるタイミングを決定する際に、ＯＦＦ期間検出回路が働いていない通常の動作に復帰することができる。

また、本発明に係わるＯＦＦ期間検出回路は、比較器の出力の第２のレベルが一定期間より長く継続していることを検出した後、その一定期間よりも十分に短い期間、スイッチ素子を開放すると共に、基準電圧を第３の電圧とし、その短い期間の後に、スイッチ素子を短絡すると共に、基準電圧を、比較器の出力が第１のレベルの場合は第１の電圧とし、比較器の出力が第２のレベルの場合は第２の電圧としてもよい。
これにより、第１の入力端子の分圧された出力電圧と、第２の入力端子の第３の電圧の差が小さい場合に、比較期間を短くして、ノイズによる誤動作を防ぐことができる。

また、本発明に係わる制御回路は、比較器の出力が第１のレベルの期間にスイッチングトランジスタを複数回スイッチングする制御部を備えてもよい。これにより、スイッチングトランジスタのオン・オフの周期が、比較器出力のオン・オフの周期よりも十分に短いため、比較器出力が第１のレベルになると直ちに出力電圧が上昇し、比較器出力が第２のレベルになると直ちに出力電圧が下降するので、出力電圧リプルを第１の電圧と第２の電圧の差程度に抑えることができる。

また、制御部は、スイッチング電源装置に流れる電流が一定値以上になったときに、スイッチングトランジスタを一定期間オフさせてもよい。これにより、比較器出力が第１のレベルの期間にスイッチング電源装置に流れる電流が一定値以上になって、スイッチングトランジスタを一定期間オフさせることを繰りかえすので、比較器出力が第１のレベルの期間に複数回スイッチングさせることができる。そのため、比較器出力が第１のレベルの期間に負荷電流よりも大きな一定の電流でスイッチング電源装置の出力コンデンサを充電させることができるので、出力電圧が第１のレベルの期間の開始と同時に直線的に上昇する。比較器出力が第２のレベルの期間は、スイッチング電源装置の出力コンデンサを負荷電流のみによって放電するので、出力電圧が第２のレベルの期間の開始と同時に直線的に下降する。これにより、出力電圧リプルを第１の電圧と第２の電圧の差程度に抑えることができる。

また、本発明に係わるスイッチング電源装置は、共振コンバータであってもよい。これにより、スイッチング損失を抑えながらスイッチング周波数を上げることができるので、共振コンバータに使用されるインダクタやコンデンサに蓄積するエネルギーを小さくすることができる。そのため、出力電圧の動的負荷変動、静的負荷変動、出力電圧リプルを、第１の電圧と第２の電圧の差程度に抑えることができる。

また、本発明に係わる制御回路は、スイッチング電源装置の起動時に容量素子を充電する充電回路を備えてもよい。これにより、容量素子に素早く充電できるので、起動が遅くなることを防ぐことができる。

本発明によれば、出力電圧変動が所望の範囲内に収まるよう制御することが可能な制御回路およびスイッチング電源装置を提供することができる。

本発明の第一の実施形態に係るスイッチング電源装置の構成を示す回路図である。 図１のスイッチング電源装置に示した容量素子と出力電圧変動の関係を示すタイミング波形図である。 図１のスイッチング電源装置の容量素子２３を接続しない場合の動作を説明するためのタイミング波形図である。 図１のスイッチング電源装置の容量素子２３を接続した場合の動作を説明するためのタイミング波形図である。 図１のスイッチング電源装置の制御回路と出力電圧変動の関係を説明するためのタイミング波形図である。 図１のスイッチング電源装置の分圧抵抗と容量素子から構成されるローパスフィルタと、その伝達関数を示した説明図である。 図１のスイッチング電源装置のＯＦＦ期間検出回路５０の動作を説明するためのタイミング波形図である。 本発明の第二の実施形態に係るスイッチング電源装置の構成を示す回路図である。 図７のスイッチング電源装置の容量素子２３を接続した場合の動作を説明するためのタイミング波形図である。 本発明の第三の実施形態に係るスイッチング電源装置の構成を示す回路図である。 図１０のスイッチング電源装置の容量素子２３を接続した場合の動作を説明するためのタイミング波形図である。 本発明の第四の実施形態に係るスイッチング電源装置の構成を示す回路図である。 本発明の実施形態に係わる比較器と基準電圧の構成を示す回路図である。 従来のスイッチング電源装置の構成を示す回路図である。

以下、本発明の好適な実施形態について説明する。なお、本発明の対象は以下の実施形態に限定されるものではない。また以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれると共に、その構成要素は、適宜組み合わせることが可能である。

本発明の実施の形態を図面を参照し、詳細に説明する。なお、図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。

（実施形態１）
図１は、本発明の第一の実施形態に係るスイッチング電源装置１ａの構成を示す回路図である。図１に示すスイッチング電源装置１ａは、一例として、一対の入力端子２ａ，２ｂ（以下、特に区別しないときには「入力端子２」ともいう）、一対の出力端子３ａ，３ｂ（以下、特に区別しないときには「出力端子３」ともいう）、主回路４ａ、制御回路２０ａを備え、入力端子２に入力される入力電圧（直流電圧）Ｖ１を出力電圧（直流電圧）Ｖ２に変換して出力端子３から出力すると共に、出力電圧Ｖ２を予め規定された目標電圧に制御する。スイッチング電源装置１ａは、入力端子２に入力電圧Ｖ１、入力電流ｉ１を入力して、出力端子３から出力電圧Ｖ２、負荷電流ｉ２を出力する。

主回路４ａは、スイッチングトランジスタ５ａ、スイッチングトランジスタ５ａの寄生ダイオード５ｂ、ダイオード６、チョークコイル７、出力コンデンサ８ａ、出力コンデンサ８ａの等価直列抵抗８ｂを備えている。スイッチング電源装置１ａの一例としてバックコンバータの回路方式で構成されており、入力端子２から入力される入力電圧Ｖ１を出力電圧Ｖ２に変換して出力端子３に出力する。

制御回路２０ａは、スイッチング電源装置１ａの出力電圧Ｖ２を分圧する第１抵抗２１および第２抵抗２２と、分圧された電圧Ｖｎが第１の反転入力端子に入力され、第２の非反転入力端子に基準電圧Ｖｐが入力される比較器２５ａと、比較器２５ａの出力信号Ｖｃｏに基づいてスイッチングトランジスタ５ａを制御する制御部３０と、出力端子正極３ａと比較器２５ａの第１の反転入力端子間に接続された第１抵抗２１と、この第１抵抗２１と並列に接続した容量素子２３とスイッチ素子２６の直列接続を備える。基準電圧Ｖｐは、比較器２５ａの出力Ｖｃｏが第１の高いレベルの場合は第１の高い電圧ＶｐＨとなり、比較器２５ａの出力Ｖｃｏが第２の低いレベルの場合は第２の低い電圧ＶｐＬとなる。また、制御回路２０ａは、比較器２５ａの出力Ｖｃｏの第２のレベルが一定期間より長く継続していることを検出するＯＦＦ期間検出回路５０を備え、ＯＦＦ期間検出回路５０は、比較器２５ａの出力の第２のレベルが一定期間より長く継続している場合に、出力信号Ｖｓによりスイッチ素子２６を開放すると同時に、出力信号Ｖｍにより基準電圧Ｖｐを第３の中間の電圧ＶｐＭとする。

制御回路２０ａの共通グランドＧは、出力端子の負極３ｂに接続する。Ｖｎ、Ｖｐ、Ｖｃｏ、Ｖｓ、Ｖｍの各信号の電圧は、共通グランドＧを基準とした電圧とする。

また、基準電圧Ｖｐは、比較器２５ａの出力Ｖｃｏが第１の高いレベルの場合は第１の高い電圧ＶｐＨとなり、比較器２５ａの出力Ｖｃｏが第２の低いレベルの場合は第２の低い電圧ＶｐＬとなる、所謂ヒステリシスコンパレータが知られている。また、比較器２５ａの出力Ｖｃｏの第２の低いレベルが一定期間より長く継続している場合に、ＯＦＦ期間検出回路５０の出力信号Ｖｍにより、基準電圧Ｖｐは第３の中間の電圧ＶｐＭとなる。ヒステリシスコンパレータの回路方式の一例として、比較器２５ａと、比較器２５ａの出力端子と非反転入力端子間に接続する抵抗２５ｂと、非反転入力端子と共通グランドＧ間に直列に接続する抵抗２５ｃと定電圧源２４と、ＯＦＦ期間検出回路５０と比較器２５ａの非反転入力端子間に接続する抵抗２５ｄを備える。

次に、制御回路２０ａの動作について説明する。出力電圧Ｖ２を抵抗分圧した電圧Ｖｎが第２の電圧ＶｐＬよりも低くなると、比較器出力Ｖｃｏが第１の高いレベルとなり制御部３０がスイッチングトランジスタ５ａの駆動を開始し、基準電圧は第１の電圧ＶｐＨとなる。スイッチングトランジスタ５ａの駆動期間にチョークコイル７の電流が増加して、チョークコイル７から出力コンデンサ８ａに負荷電流ｉ２よりも大きな電流ｉＬが供給されることで出力コンデンサ８ａが充電されて出力電圧Ｖ２が上昇する。出力電圧Ｖ２を抵抗分圧した電圧Ｖｎが第１の電圧ＶｐＨよりも高くなると、比較器出力Ｖｃｏが第２の低いレベルとなって駆動期間を終了して休止期間となる。このとき基準電圧は第２の電圧ＶｐＬとなる。休止期間はチョークコイル７からの電流ｉＬよりも負荷電流ｉ２が大きくなるので、出力コンデンサ８ａから放電して、出力電圧Ｖ２が低下する。再び出力電圧Ｖ２を抵抗分圧した電圧Ｖｎが第２の電圧ＶｐＬよりも低くなると、再び駆動期間を開始して、基準電圧は第１の電圧ＶｐＨとなる。この動作を繰り返すことにより、抵抗分圧した電圧Ｖｎが第１の電圧ＶｐＨと第２の電圧ＶｐＬの間の値となるように、駆動期間と休止期間が制御されて、出力電圧Ｖ２を予め規定された目標電圧に制御する。

ここで、スイッチ素子２６は、スイッチング周波数が高く比較器２５ａの出力Ｖｃｏが第２の低いレベルとなっている期間が短い場合に、短絡している。これにより、第１抵抗２１に容量素子２３が接続されるので、出力電圧リプルが抑えられている。スイッチング周波数が低くなり、比較器２５ａの出力Ｖｃｏが第２の低いレベルとなっている期間が長くなると、スイッチ素子２６が開放されて容量素子２３が第１抵抗２１から切り離され、基準電圧は第３の電圧ＶｐＭとなる。

次に、第１抵抗２１に接続する容量素子２３が出力電圧変動を抑える効果について、出力電圧Ｖ２の波形を用いて説明する。図１４は、従来のスイッチング電源装置の構成を示す回路図である。本実施形態１の回路と比較すると、図１４は、スイッチ素子２６と、ＯＦＦ期間検出回路５０が備えられていない。図１４では、第１抵抗２１に並列に容量素子２３が接続されていて、ＯＦＦ期間検出回路５０が接続されていないので、図１においてスイッチング周波数が高くＯＦＦ期間検出回路５０が動作していない場合は図１４と等価になる。図２は、容量素子２３と出力電圧との関係を示すタイミング波形図である。図２に模式的に示す出力電圧Ｖ２の波形は、出力電圧Ｖ２の直流分を除いてＹ軸方向に拡大した波形である。Ｘ軸は時間、Ｙ軸は出力電圧の電圧リプルを示している。また、図２（ａ）は、図１４からさらに容量素子２３を取り除いた場合、図２（ｂ）は容量素子２３のみを接続した図１４の場合、図２（ｃ）は、本実施形態の回路を接続した図１の場合について、出力電圧Ｖ２の電圧リプルと、静的負荷変動を表している。更に、図２（ａ）、図２（ｂ）、図２（ｃ）のそれぞれは、負荷が定格負荷の場合と軽負荷の場合を示している。

図２（ａ）に示す容量素子２３が無い場合は、第１の電圧と第２の電圧の差ＶｐＨ−ＶｐＬの分圧比（Ｒ１＋Ｒ２）／Ｒ２倍まで出力電圧Ｖ２の電圧リプルが大きくなる。出力端子３に接続された負荷が定格負荷であっても軽負荷であっても、電圧リプルに変化は無く、スイッチング周波数が軽負荷では低下していて、休止期間が増えている。

図２（ｂ）に示す容量素子２３のみを接続した場合は、出力電圧Ｖ２の電圧リプルを、第１の電圧と第２の電圧の差ＶｐＨ−ＶｐＬ程度まで小さくすることができる。出力端子３に接続された負荷が定格負荷であっても軽負荷であっても、電圧リプルは同じ程度まで小さくすることができる。しかし、出力電圧Ｖ２の平均値は定格負荷と軽負荷で異なっていて、大きな静的負荷変動がある。

図２（ｃ）に示す本実施形態の回路を接続した場合、出力電圧Ｖ２の電圧リプルに加えて、出力電圧Ｖ２の平均値の定格負荷と軽負荷とでの差である静的負荷変動も抑えることができる。そのため出力電圧変動を抑えることができている。

次に、容量素子２３を接続しない場合に、出力電圧Ｖ２の電圧リプルが、第１の電圧と第２の電圧の差ＶｐＨ−ＶｐＬの分圧比（Ｒ１＋Ｒ２）／Ｒ２倍となる理由について説明する。出力電圧Ｖ２を第１抵抗２１と第２抵抗２２で分圧しているため、比較器２５ａの反転入力端子に入力される電圧Ｖｎは、出力電圧Ｖ２のＲ２／（Ｒ１＋Ｒ２）倍に分圧される。これにより、Ｖｎの電圧リプルも出力電圧Ｖ２の電圧リプルのＲ２／（Ｒ１＋Ｒ２）倍に減衰する。制御回路２０ａは、ＶｎがＶｐＬとＶｐＨの間の値になるように駆動期間と休止期間を制御して、出力電圧Ｖ２を予め規定された目標電圧に制御する。そのため、Ｖｎの電圧リプルが第１の電圧と第２の電圧の差ＶｐＨ−ＶｐＬに等しくなって、出力電圧Ｖ２の電圧リプルはＶｎの電圧リプルの（Ｒ１＋Ｒ２）／Ｒ２倍まで大きくなるので、出力電圧Ｖ２の電圧リプルの大きさは（ＶｐＨ−ＶｐＬ）（Ｒ１＋Ｒ２）／Ｒ２となる。

次に、容量素子２３を接続することによって、出力電圧Ｖ２の電圧リプルが、第１の電圧と第２の電圧の差ＶｐＨ−ＶｐＬの分圧比（Ｒ１＋Ｒ２）／Ｒ２倍から、第１の電圧と第２の電圧の差ＶｐＨ−ＶｐＬ程度まで低減できる理由について説明する。容量素子２３を第１抵抗２１に接続することによって、第１抵抗２１の電圧Ｖｒ１がほぼ一定値に安定化される。これにより、比較器２５ａの反転入力端子の電圧Ｖｎは、出力電圧Ｖ２から一定のＶｒ１を引き算した値となるので、Ｖｎの電圧リプルは出力電圧Ｖ２の電圧リプルに等しくなる。制御回路は、ＶｎがＶｐＬとＶｐＨの間の値になるように駆動期間と休止期間を制御して、出力電圧Ｖ２を予め規定された目標電圧に制御する。そのため、Ｖｎの電圧リプルが第１の電圧と第２の電圧の差ＶｐＨ−ＶｐＬに等しくなって、出力電圧Ｖ２の電圧リプルの大きさもＶｐＨ−ＶｐＬとなる。

Ｖ２＝Ｖｎ＋Ｖｒ１となるため、出力電圧Ｖ２は、ＶｐＨ＋Ｖｒ１とＶｐＬ＋Ｖｒ１の間の値に制御される。

しかしながら、出力電圧Ｖ２の電圧リプルは、図２（ａ）に示すように容量素子２３が無い場合は（ＶｐＨ−ＶｐＬ）（Ｒ１＋Ｒ２）／Ｒ２よりも若干大きくなり、図２（ｂ）（ｃ）に示すように 容量素子２３を接続した場合はＶｐＨ−ＶｐＬよりも若干大きくなる。その原因は、スイッチングトランジスタ５ａの駆動期間の終了よりも遅れて出力電圧Ｖ２が最大となって下降し始め、スイッチングトランジスタ５ａの休止期間の終了よりも遅れて出力電圧Ｖ２が最小となって上昇し始めることに起因する。これを図３の出力電圧Ｖ２のリプル波形を用いて説明する。

図３（ａ）は、スイッチング電源装置１ａのコイル電流ｉＬを連続的に変化させる電流連続モードで動作しているときの動作波形、図３（ｂ）は、スイッチング電源装置１ａのコイル電流ｉＬを不連続的に変化させる電流不連続モードで動作しているときの動作波形である。

図３（ａ）（ｂ）は、ｉ２が負荷電流、ｉＬがチョークコイル７の電流、Ｖｃｏが比較器２５ａの出力、８ａが出力コンデンサ８ａの電圧、８ｂが出力コンデンサのＥＳＲの８ｂの電圧、Ｖ２が出力電圧である。

図３（ａ）に示すように、ｔ０〜ｔ２の期間でチョークコイル７の電流ｉＬは比較器２５ａの出力Ｖｃｏがハイレベル（第１のレベル）のときに増加し、ｔ２〜ｔ４の期間でローレベル（第２のレベル）のときに減少する。負荷電流ｉ２は、ｉＬを平均した直流電流が流れる。出力コンデンサ８ａの電圧は、ｔ１〜ｔ３の期間でｉＬ＞ｉ２のときに上昇し、ｔ０〜ｔ１、ｔ３〜ｔ４の期間でｉＬ＜ｉ２のときに下降する。出力コンデンサ８ｂのＥＳＲ（ Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）の電圧は、ｉＬ−ｉ２に抵抗値をかけた値であって、ｉＬの増加と同時に上昇し、ｉＬの減少と同時に下降する。出力電圧Ｖ２は、出力コンデンサ８ａの電圧と、出力コンデンサのＥＳＲの８ｂの電圧の合計になる。

容量素子２３を接続しない場合は、ｔ２において出力電圧Ｖ２がＶｐＨ（Ｒ１＋Ｒ２）／Ｒ２より大きくなったときに比較器２５ａの出力Ｖｃｏがローレベルとなり、ｔ０またはｔ４において出力電圧Ｖ２がＶｐＬ（Ｒ１＋Ｒ２）／Ｒ２より小さくなったときに比較器２５ａの出力Ｖｃｏがハイレベルとなる。出力電圧Ｖ２は、出力コンデンサ８ａの電圧と、出力コンデンサのＥＳＲの８ｂの電圧の合計であるために、比較器２５ａの出力Ｖｃｏがｔ２においてローレベルとなってから遅れて、出力電圧Ｖ２の値がＶｐＨ（Ｒ１＋Ｒ２）／Ｒ２よりさらに大きくなってからｔ３において最大となって下降し始め、比較器２５ａの出力Ｖｃｏがｔ０においてハイレベルとなってから遅れて、出力電圧Ｖ２の値がＶｐＬ（Ｒ１＋Ｒ２）／Ｒ２よりさらに小さくなってからｔ１において最小となって上昇し始める。そのため、容量素子２３が無い場合は出力電圧Ｖ２ の電圧リプルが（ＶｐＨ−ＶｐＬ）（Ｒ１＋Ｒ２）／Ｒ２よりも若干大きくなる。

図４（ａ）に示すように、図２（ｂ）（ｃ）のように容量素子２３を接続した場合も同様の理由でＶｐＨ−ＶｐＬよりも若干大きくなる。出力電圧Ｖ２は、出力コンデンサ８ａの電圧と、出力コンデンサのＥＳＲの８ｂの電圧の合計であるために、比較器２５ａの出力Ｖｃｏがローレベルとなってから遅れて、出力電圧Ｖ２の値がＶｐＨ＋Ｖｒ１よりさらに大きくなってから最大となって下降し始め、比較器２５ａの出力Ｖｃｏがハイレベルとなってから遅れて、出力電圧Ｖ２の値がＶｐＬ＋Ｖｒ１よりさらに小さくなってから最小となって上昇し始める。

図３（ｂ）、図４（ｂ）の電流不連続モードで動作しているときも、電流連続モードの場合と同様に、出力電圧Ｖ２の電圧リプルが若干大きくなる。電流連続モードの場合との違いは、ｔ６において比較器２５ａの出力がローレベルになったあと、チョークコイル７の電流ｉＬが減少してｔ７において０になり、ｔ７からｔ８の期間にチョークコイル７の電流ｉＬが０の期間が続くことである。チョークコイル７の電流ｉＬが０の期間は、出力コンデンサ８ａから負荷電流ｉ２を放電するので、出力電圧Ｖ２は直線的に下降する。特に軽負荷で負荷電流ｉ２が小さい場合には、出力電圧Ｖ２の下降が緩やかであるために、比較器２５ａの反転入力端子の電圧ＶｎがＶｐＬに達して、比較器２５ａの出力がハイレベルになるまでの時間が長くかかるので、休止期間が長くなり、スイッチング周波数が下がる。

次に、図２（ｂ）で容量素子２３のみを接続した場合に、軽負荷において出力電圧Ｖ２の平均値が定格負荷の場合よりも低下している原因について図５を用いて説明する。

図５（ａ）は、容量素子２３のみを接続した場合で、軽負荷においてスイッチング周波数が低下した場合のタイミング波形図、図５（ｂ）は、負荷が重くスイッチング周波数が低下していない場合のタイミング波形図である。図５（ａ）（ｂ）は、Ｖｃｏが比較器２５ａ出力、Ｖ２が出力電圧、Ｖｒ１が分圧抵抗２１の電圧、Ｖｎが比較器２５ａの反転入力端子電圧、Ｖｎ＿ＡＶＧがＶｎの平均値、ｉｒ１が分圧抵抗２１の電流、ｉｒ２が分圧抵抗２２の電流である。

図５（ａ）は、軽負荷、電流不連続モードで動作する場合の制御回路２０ａの状態を示している。比較器２５ａは、出力のハイレベルの期間が短く、ローレベルの期間が長いので、出力電圧Ｖ２の波形は、電圧が上昇する期間は短く、電圧が下降する期間は長く、直線的に電圧が下降する三角波となる。

図６（ａ）は、分圧抵抗２１、２２、容量素子２３によって、Ｖ２を入力、Ｖｒ１を出力とするローパスフィルタ、図６（ｂ）は、図６（ａ）に示すローパスフィルタの周波数と利得の関係を示している。ローパスフィルタの伝達関数は、以下の（１）式となる。

軽負荷の低い周波数でのＶ２の電圧リプルは、ローパスフィルタによって十分に減衰できていないので、図５（ａ）に示すようにＶｒ１に電圧リプルが残る。比較器２５ａの反転入力端子電圧Ｖｎは、Ｖ２−Ｖｒ１であるため、Ｖｎの波形は、電圧が下降する最初の期間は急速に下降し、その後、緩やかに下降する。そのため、Ｖｎの平均値のＶｎ＿ＡＶＧは、ＶｐＨとＶｐＬの中間値の（ＶｐＨ＋ＶｐＬ）／２よりも低い値となる。
Ｖｎ＿ＡＶＧの中間値からの低下量ΔＶｎを以下の式（２）とする。

分圧抵抗２２の電流ｉｒ２はＶｎをＲ２で割った値であって、図示するようにＶｎと相似する波形となる。Ｖｒ１が電圧リプルを持った定常状態となっている場合には、分圧抵抗２１の電流ｉｒ１は、分圧抵抗２２の電流ｉｒ２の平均に等しく、容量素子２３に流れる電流ｉｒ２−ｉｒ２は１スイッチング周期の合計で０になる。そのため、ｉｒ１とｉｒ２の位置関係は、Ｖｎ＿ＡＶＧとＶｎの位置関係に相似していて、ｉｒ１は同じ比率でｉｒ２の中間値よりも低い値となるので、以下の式（３）（４）の関係が成り立つ。

ｉｒ１は抵抗２１に流れる電流のため、Ｖｒ１の平均値は、以下の式（５）となる。

Ｖ２の平均値Ｖ２＿ＡＶＧは、以下の式（６）となる。

一方、重負荷であるためにスイッチング周波数が低下していない場合には図５（ｂ）の波形となる。

分圧抵抗２１、２２、容量素子２３によって、Ｖ２を入力、Ｖｒ１を出力とするローパスフィルタでは、スイッチング周波数が高い場合は出力電圧Ｖ２の電圧リプルは十分に減衰するので、Ｖｒ１は直流に近い波形になる。比較器２５ａの反転入力端子電圧Ｖｎは、Ｖ２−Ｖｒ１の引き算であって、三角波のＶ２から直流のＶｒ１を引き算するので、結果のＶｎは三角波になる。そのため、以下の式（７）に示すようにＶｎの平均値のＶｎ＿ＡＶＧは、ＶｐＨとＶｐＬの中間値の（ＶｐＨ＋ＶｐＬ）／２にほぼ等しくなる。

式（３）〜（６）が図５（ｂ）でも成立しているので、式（６）に式（７）を代入して、図５（ｂ）でのＶ２の平均値Ｖ２＿ＡＶＧは、以下の式（８）となる。

図５（ａ）のＶ２の平均値と図５（ｂ） のＶ２の平均値の差ΔＶ２Ｌが、容量素子２３のみを接続した場合の静的負荷変動であって、図５（ａ）の軽負荷でのスイッチング周波数が低下した場合におけるＶ２の平均値と、図５（ｂ）の重負荷でのスイッチング周波数が低下していない場合のＶ２の平均値の差である。Ｖ２の平均値の差ΔＶ２Ｌは式（２）（６）（８）より、以下の式（９）となる。

Ｖｎの平均値の低下ΔＶｎは、Ｖ２の三角波から、電圧リプルを持ったＶｒ１を引き算することを原因として発生しているので、ΔＶｎはＶｒ１の電圧リプルΔＶｒ１とほぼ同じ大きさを持つ。したがって、以下の式（１０）となる。

式（１０）に示すように、出力電圧の静的負荷変動ΔＶ２Ｌは、容量素子２３を並列接続したＲ１の端子間電圧のリプルΔＶｒ１の（Ｒ１＋Ｒ２）／Ｒ２倍の大きさとなる。出力電圧Ｖ２が基準電圧Ｖｐに比べて十分に高いと、（Ｒ１＋Ｒ２）／Ｒ２の値が大きいので、より大きな静的負荷変動となる。

次に、本実施形態の回路を接続することで、図２（ｃ）に示すように出力電圧の静的負荷変動ΔＶ２Ｌを抑えることができることについて図７を用いて説明する。

ｔ０からｔ１の期間に比較器２５ａの出力Ｖｃｏが第１の高いレベルになっていると、出力電圧Ｖ２が上昇して、比較器２５ａの反転入力端子電圧Ｖｎも上昇する。Ｖｎが第１の基準電圧ＶｐＨに達すると、Ｖｃｏが第２の低いレベルとなり、不連続モードでスイッチング周波数が低下している場合には、チョークコイル７から出力コンデンサ８ａに供給される電流ｉＬが０になり、負荷電流ｉ２により出力電圧Ｖ２が直線的に減少する。軽負荷でスイッチング周波数が低下している場合には、比較器出力Ｖｃｏが低いレベルになっているｔ１からの期間が長く続く。

Ｖｃｏが低いレベルになっている期間がｔ１から一定期間継続していることを、ＯＦＦ期間検出回路５０が検出する。この一定期間は、定格負荷でのスイッチング周期の１０倍から１００倍程度とする。例えば、定格負荷でのスイッチング周期が１０ｍｓであれば１００ｍｓとする。ｔ１〜ｔ２の期間に、比較器２５ａの反転入力端子電圧Ｖｎはまず急速に低下して、その後緩やかに低下する。ＯＦＦ期間検出回路５０は、Ｖｃｏの低いレベルがｔ１〜ｔ２の一定期間続いていることを検出すると、ＯＦＦ期間検出回路５０の出力信号Ｖｓにより、スイッチ素子２６を開放すると同時に、ＯＦＦ期間検出回路５０の出力信号Ｖｍにより、基準電圧を第３の中間の電圧ＶｐＭに変更する。スイッチ素子２６が開放されることにより容量素子２３が切り離されて、ＶｎはＶ２を第１の抵抗と第２の抵抗で分圧した電圧Ｖ２×（Ｒ２／（Ｒ１＋Ｒ２））に変更される。変更されたＶｎが基準電圧ＶｐＭよりも高い場合は、Ｖｃｏは低いレベルが継続される。これらの出力信号Ｖｓ、Ｖｍは上記のｔ１〜ｔ２の一定期間よりも十分に短いｔ２〜ｔ３の期間継続して、ｔ３でＶｓ、Ｖｍが戻って、スイッチ素子２６が再び短絡して、基準電圧もＶｐＬに戻る。

ｔ３〜ｔ４の期間はｔ１〜ｔ２と同様に、ＯＦＦ期間検出回路５０が一定期間Ｖｃｏの低いレベルが継続していることを検出していて、その後のｔ４〜ｔ５の期間に、Ｖｓ、Ｖｍにより、スイッチ素子２６が開放されて、ＶｎがＶ２×（Ｒ２／（Ｒ１＋Ｒ２））に変更され、基準電圧はＶｐＭに変更される。ＶｎがＶｐＭよりもまだ高いため、Ｖｃｏの低いレベルが継続される。その後、ｔ５〜ｔ６の一定期間をＯＦＦ期間検出回路５０が検出して、ｔ６でＶｓ、Ｖｍにより、スイッチ素子２６が開放されて、ＶｎがＶ２×（Ｒ２／（Ｒ１＋Ｒ２））に変更され、基準電圧はＶｐＭに変更される。ＶｎがＶｐＭよりも低くなったために、ｔ６から比較器２５ａの出力Ｖｃｏが高いレベルとなる。Ｖｃｏが高いレベルの期間はＶｎがＶｐＨまで上昇するｔ８まで継続するが、その前のｔ７でＶｓ，Ｖｍが戻って、スイッチ素子２６が短絡され、基準電圧はＶｐＨとなる。

ｔ６直前での比較器２５ａの反転入力端子電圧Ｖｎを見ると、基準電圧ＶｐＬよりも高い電圧となっていて、ＯＦＦ期間検出回路５０が動作しなければ、ｔ６でＶｃｏが高いレベルに移行できないことがわかる。ＯＦＦ期間検出回路５０が動作しなければ、Ｖｎは緩やかに低下するために、ＶｐＬよりも低い電圧になるまで長い時間がかかり、Ｖｃｏが低いレベルの期間がさらに長く続く。ＯＦＦ期間検出回路５０が動作すれば、以下の式（１１）のようにＶｐＭを設定することで、出力電圧Ｖ２の下限の式（１２）でＶｃｏが高いレベルに移行するようになり、Ｖ２が上昇に転じる。

式（１２）の出力電圧Ｖ２の下限は、図５（ｂ）のような重負荷である場合、スイッチング周波数と出力電圧Ｖ２が低下していない場合のＶ２の平均値の式（８）に比べて、（ＶｐＨ−ＶｐＬ）／２低い値になる。Ｖ２の下限でＶｃｏが高いレベルに移行することにより、式（１２）の値からＶｐＨ−ＶｐＬ程度の電圧が上昇するので、図５（ｂ）のＶ２の平均値と、軽負荷でスイッチング周波数が低下した場合のＶ２の平均値をほぼ同じ値とすることができる。従って、本実施形態の回路を接続することで、出力電圧の静的負荷変動ΔＶ２Ｌを抑えることができる。

以上説明したように、本発明の制御回路は、スイッチング電源装置１ａの出力電圧を分圧する第１抵抗２１および第２抵抗２２と、この分圧された電圧が第１の入力端子に入力され、基準電圧Ｖｐが第２の入力端子に入力される比較器２５ａと、比較器２５ａの出力信号に基づいてスイッチングトランジスタ５ａを制御する制御部３０を備え、基準電圧Ｖｐは比較器２５ａの出力が第１のレベル（ハイレベル）の場合は第１の電圧ＶｐＨとなり、第２のレベル（ローレベル）の場合は第２の電圧ＶｐＬとなり、第１抵抗２１は、スイッチング電源装置１ａの出力端子正極３ａと比較器２５ａの第１の入力端子間に接続され、第１抵抗２１と並列に容量素子２３とスイッチ素子２６を直列に接続し、比較器２５ａの出力のローレベルが一定期間より長く継続していることを検出するＯＦＦ期間検出回路５０を備え、ＯＦＦ期間検出回路５０は、比較器２５ａの出力のローレベルが一定期間より長く継続している場合に、スイッチ素子２６を開放すると同時に、基準電圧を第３の電圧ＶｐＭとする。

これにより、負荷電流が小さくなってスイッチング周波数が低下したときの出力電圧の静的負荷変動を抑えることができる。

（実施形態２）
図８は、本発明に係わる第２の実施形態に係るスイッチング電源装置１ｂの構成を示す回路図である。図８に示すスイッチング電源装置１ｂは、一例として、一対の入力端子２ａ，２ｂ（以下、特に区別しないときには「入力端子２」ともいう）、一対の出力端子３ａ，３ｂ（以下、特に区別しないときには「出力端子３」ともいう）、主回路４ｂ、制御回路２０ｂを備え、入力端子２に入力される入力電圧（直流電圧）Ｖ１を出力電圧（直流電圧）Ｖ２に変換して出力端子３から出力すると共に、出力電圧Ｖ２を予め規定された目標電圧に制御する。スイッチング電源装置１ｂは、入力端子２に入力電圧Ｖ１、入力電流ｉ１を入力して、出力端子３から出力電圧Ｖ２、負荷電流ｉ２を出力する。

主回路４ｂは、第１の実施形態の主回路４ａと同様に、スイッチング電源装置１ｂの一例としてバックコンバータの回路方式で構成されており、入力端子２から入力される入力電圧Ｖ１を出力電圧Ｖ２に変換して出力端子３に出力する。

制御回路２０ｂは、スイッチング電源装置１ｂの出力電圧Ｖ２を分圧する第１抵抗２１および第２抵抗２２と、分圧された電圧Ｖｎが第１の反転入力端子に入力され、第２の非反転入力端子に基準電圧Ｖｐが入力される比較器２５ａと、比較器２５ａの出力信号Ｖｃｏに基づいてスイッチングトランジスタ５ａを制御する制御部３０ｘと、出力端子正極３ａと比較器２５ａの第１の反転入力端子間に接続された第１抵抗２１と、この第１抵抗に並列に接続した容量素子２３とスイッチ素子２６の直列接続を備える。基準電圧Ｖｐは、比較器２５ａの出力Ｖｃｏが第１の高いレベルの場合は第１の高い電圧ＶｐＨとなり、比較器２５ａの出力Ｖｃｏが第２の低いレベルの場合は第２の低い電圧ＶｐＬとなる。また、制御回路２０ｂは、比較器２５ａの出力Ｖｃｏの第２のレベルが一定期間より長く継続していることを検出するＯＦＦ期間検出回路５０を備え、ＯＦＦ期間検出回路５０は、比較器２５ａの出力の第２のレベルが一定期間より長く継続している場合に、出力信号Ｖｓによりスイッチ素子２６を開放すると同時に、出力信号Ｖｍにより基準電圧Ｖｐを第３の中間の電圧ＶｐＭとする。制御回路２０ｂの共通グランドＧは、出力端子の負極３ｂに接続する。Ｖｎ、Ｖｐ、Ｖｃｏの各信号の電圧は、共通グランドＧを基準とした電圧とする。

また、基準電圧Ｖｐは、比較器２５ａの出力Ｖｃｏが第１の高いレベルの場合は第１の高い電圧ＶｐＨとなり、比較器２５ａの出力Ｖｃｏが第２の低いレベルの場合は第２の低い電圧ＶｐＬとなる、第１の実施形態と同様にヒステリシスコンパレータを備える。このヒステリシスコンパレータの回路方式の一例として、第１の実施形態と同様に比較器２５ａと、比較器２５ａの出力端子と非反転入力端子間に接続する抵抗２５ｂと、非反転入力端子と共通グランド３ｂ間に直列に接続する抵抗２５ｃと定電圧源２４と、ＯＦＦ期間検出回路５０と比較器２５ａの非反転入力端子間に接続する抵抗２５ｄを備える。

制御部３０ｘは、チョークコイルに流れる電流ｉＬを検出する電流検出素子３０ｄと、基準電圧３０ｃ、電流検出素子３０ｄの出力と基準電圧３０ｃを比較する比較器３０ｂ、比較器３０ｂの出力と比較器２５ａの出力Ｖｃｏに基づいてスイッチングトランジスタ５ａを駆動する駆動部３０ａから構成される。

駆動部３０ａは、比較器２５ａの出力Ｖｃｏが第１の高いレベルで、かつ比較器３０ｂの出力がローレベルの場合に、スイッチングトランジスタ５ａをオンさせる。スイッチングトランジスタ５ａのオンによって、チョークコイル７に流れる電流ｉＬが一定値以上になったときに比較器３０ｂの出力がハイレベルとなる。このとき比較器２５ａの出力Ｖｃｏが第１の高いレベルで継続している場合には、スイッチングトランジスタ５ａを一定期間オフさせる。スイッチングトランジスタ５ａのオフによって、チョークコイル７に流れる電流ｉＬが一定値よりも低くなる。その後も比較器２５ａの出力Ｖｃｏが第１の高いレベルで継続している場合には、再びチョークコイル７に流れる電流ｉＬが一定値以上に達するまでスイッチングトランジスタ５ａをオンさせる。比較器２５ａの出力Ｖｃｏが第２の低いレベルの場合には、比較器３０ｂの出力に係わらずスイッチングトランジスタ５ａをオフさせる。

これにより、比較器２５ａの出力Ｖｃｏが第１の高いレベルの期間に複数回スイッチングさせることができる。

次に、制御回路２０ｂの動作について説明する。出力電圧Ｖ２を抵抗分圧した電圧Ｖｎが第２の電圧ＶｐＬよりも低くなると、比較器出力Ｖｃｏが第１の高いレベルとなり制御部３０ｘがスイッチングトランジスタ５ａの駆動を開始し、基準電圧は第１の電圧ＶｐＨとなる。スイッチングトランジスタ５ａの駆動期間にチョークコイル７の電流が増加して、チョークコイル７から出力コンデンサ８ａに負荷電流ｉ２よりも大きな電流ｉＬが供給されることで出力コンデンサ８ａが充電されて出力電圧Ｖ２が上昇する。チョークコイル７に流れる電流ｉＬが負荷電流よりも大きな一定値以上になると、スイッチングトランジスタ５ａを一定期間オフさせる。スイッチングトランジスタ５ａのオフによって、チョークコイル７に流れる電流ｉＬが一定値よりも低くなる。その後も比較器２５ａの出力Ｖｃｏが第１の高いレベルで継続している場合には、再びチョークコイル７に流れる電流ｉＬが一定値以上に達するまでスイッチングトランジスタ５ａをオンさせる。これにより比較器２５ａの出力Ｖｃｏが第１の高いレベルで継続している期間に複数回スイッチングさせることができる。制御部３０ｘは出力電圧Ｖ２を抵抗分圧した電圧Ｖｎが第１の電圧ＶｐＨよりも高くなると、比較器出力Ｖｃｏが第２の低いレベルとなって駆動期間を終了して休止期間となる。このとき基準電圧は第２の電圧ＶｐＬとなる。休止期間はチョークコイル７からの電流ｉＬが０になるので、出力コンデンサ８ａから負荷電流ｉ２により放電して、出力電圧Ｖ２が低下する。再び出力電圧Ｖ２を抵抗分圧した電圧Ｖｎが第２の電圧ＶｐＬよりも低くなると、再び駆動期間を開始して、基準電圧は第１の電圧ＶｐＨとなって、スイッチングトランジスタ５ａを複数回スイッチングさせる。この動作を繰り返すことにより、抵抗分圧した電圧Ｖｎが第１の電圧ＶｐＨと第２の電圧ＶｐＬの間の値となるように、駆動期間と休止期間が制御されて、出力電圧Ｖ２を予め規定された目標電圧に制御する。

ここで、スイッチ素子２６は、スイッチング周波数が高く比較器２５ａの出力Ｖｃｏが第２の低いレベルとなっている期間が短い場合に、短絡している。これにより、第１抵抗２１に容量素子２３が接続されるので、出力電圧リプルが抑えられている。スイッチング周波数が低くなり、比較器２５ａの出力Ｖｃｏが第２の低いレベルとなっている期間が長くなると、スイッチ素子２６が開放され、基準電圧は第３の電圧ＶｐＭとなる。これにより、実施例１と同様に出力電圧の静的負荷変動を抑えることができる。

図９を参照して、第２の実施形態のスイッチング電源装置１ｂの出力電圧Ｖ２のリプル波形について説明する。図９（ａ）に負荷電流ｉ２が大きい重負荷の場合、図９（ｂ）に負荷電流ｉ２が小さい軽負荷の場合の負荷電流ｉ２、チョークコイル７の電流ｉＬ、比較器２５ａの出力Ｖｃｏ、出力電圧Ｖ２の波形を示す。容量素子２３を接続することによって、出力電圧Ｖ２の電圧リプルが、第１の電圧と第２の電圧の差ＶｐＨ−ＶｐＬの分圧比（Ｒ１＋Ｒ２）／Ｒ２倍から、第１の電圧と第２の電圧の差ＶｐＨ−ＶｐＬ程度まで低減できている。

これは、容量素子２３を第１抵抗２１に接続することによって、第１抵抗２１の電圧Ｖｒ１がほぼ一定値に安定化されるためである。これにより、比較器２５ａの反転入力端子の電圧Ｖｎは、出力電圧Ｖ２から一定のＶｒ１を引き算した値となるので、Ｖｎの電圧リプルは出力電圧Ｖ２の電圧リプルに等しくなる。制御回路２０ｂは、ＶｎがＶｐＬとＶｐＨの間の値になるように駆動期間と休止期間を制御して、出力電圧Ｖ２を予め規定された目標電圧に制御する。そのため、Ｖｎの電圧リプルが第１の電圧と第２の電圧の差ＶｐＨ−ＶｐＬに等しくなって、出力電圧Ｖ２の電圧リプルの大きさもＶｐＨ−ＶｐＬとなる。

Ｖ２＝Ｖｎ＋Ｖｒ１となるため、出力電圧Ｖ２は、ＶｐＨ＋Ｖｒ１とＶｐＬ＋Ｖｒ１の間の値に制御される。

ｔ０において比較器２５ａの出力Ｖｃｏが第１の高いレベルになると、スイッチングトランジスタ５ａがオンとなって、チョークコイル電流ｉＬが増加する。ｉＬが一定値よりも大きくなると、一定期間スイッチングトランジスタ５ａがオフして、Ｖｃｏが第１の高いレベルが継続しているならば再びスイッチングトランジスタ５ａがオンする。これにより、図９に示すように比較器２５ａの出力Ｖｃｏが第１の高いレベルのｔ０〜ｔ１の期間に複数回スイッチングさせて、チョークコイル電流ｉＬをほぼ一定値とすることができる。Ｖｃｏが第１の高いレベルの期間は、チョークコイル電流ｉＬが負荷電流ｉ２よりも大きいので、出力コンデンサ８ａがｉＬ−ｉ２の電流で定電流充電されて、出力電圧Ｖ２は直線的に増加する。また、Ｖｃｏが第２の低いレベルの場合は、図９のｔ１〜ｔ２の期間に示すようにチョークコイル電流ｉＬは０となる。出力コンデンサ８ａは負荷電流ｉ２のみによって定電流放電させるので、出力電圧Ｖ２は直線的に減少する。

図９（ａ）の第２の実施形態の出力電圧Ｖ２は、図４（ａ）の第１の実施形態の出力電圧Ｖ２と比べて、Ｖ２がＶｐＨ＋Ｖｒ１より大きくなる、またはＶ２がＶｐＬ＋Ｖｒ１より小さくなることがほとんどなくなり、出力電圧Ｖ２の電圧リプルの大きさがヒステリシス幅ＶｐＨ−ＶｐＬにより近い値に抑えられている。これは、ｔ０において比較器２５ａの出力Ｖｃｏが第１の高いレベルになったときに、Ｖｃｏが第１の高いレベルの期間ｔ０〜ｔ１の長さに比べて十分に短い時間で、ｉＬがｉ２より大きな一定の電流の電流値に達して、出力コンデンサ８ａをｉＬ−ｉ２で定電流充電するために、Ｖ２が直線的に増加し、ｔ１において比較器２５ａの出力Ｖｃｏが第２の低いレベルになったときに、Ｖｃｏが第２の低いレベルの期間ｔ１〜ｔ２の長さに比べて十分に短い時間で、ｉＬが０となって、出力コンデンサ８ａをｉ２で定電流放電するために、Ｖ２が直線的に減少するためである。

第１の実施形態の図４（ａ）ではＶｃｏが第１の高いレベルの期間の前半ｔ０〜ｔ１はｉＬ＜Ｉ２、後半ｔ１〜ｔ２はｉＬ＞ｉ２であって、出力コンデンサ８ａの充電と放電が行われるため、ｔ２においてＶｃｏが第１の高いレベルの期間の終了時の８ａの電圧は、８ａの電圧の中央値となるので、Ｖ２が８ａの電圧だけでは、Ｖ２がＶｐＨ＋Ｖｒ１より大きくなって、Ｖｃｏを第２の低いレベルとすることができないので、ヒステリシス制御が正しく動作しない。そのため、出力電圧Ｖ２は出力コンデンサ８ａの電圧と、出力コンデンサ８ａの等価直列抵抗８ｂの電圧の合計であって、８ｂの電圧リプルは８ａの電圧リプルと同等以上の大きさとすることで、ヒステリシス制御を正常に動作させることができる。そのため、出力コンデンサ８ａに電解コンデンサなどの等価直列抵抗の大きなコンデンサを使用する。

一方、第２の実施形態のように比較器２５ａの出力Ｖｃｏが第１の高いレベルの期間ｔ０〜ｔ１に複数回スイッチングさせる場合には、出力コンデンサ８ａの充電、放電によって、Ｖｃｏが第１の高いレベルの期間の終了時のｔ１における８ａの電圧は、８ａの電圧の最大値となり、Ｖｃｏが第２の低いレベルの期間の終了時のｔ２における８ａの電圧は、８ａの電圧の最小値となるので、等価直列抵抗８ｂの電圧リプルが無くてもＶ２をＶｐＨ＋Ｖｒ１とＶｐＬ＋Ｖｒ１の間に制御できて、ヒステリシス制御が正しく動作する。そのため、出力コンデンサ８ａにセラミックコンデンサなどの等価直列抵抗の小さなコンデンサを使用することができる。等価直列抵抗の小さなコンデンサを使用できることは、スイッチング電源装置１ｂの出力電圧Ｖ２の動的負荷変動や、高周波ノイズの低減に効果がある。

図９（ｂ）を参照して、第２の実施形態で軽負荷の場合の出力電圧Ｖ２の電圧リプルについて説明する。軽負荷の場合は、比較器２５ａの出力Ｖｃｏが第２の低いレベルの期間ｔ４〜ｔ５が長くなることで、スイッチング周波数が低くなり、ｉＬの平均値がｉ２と同じ低い値となっている。第１の実施形態の図４（ｂ）と同様に、Ｖ２は立上り期間が短く、立下り期間は低い負荷電流ｉ２によって出力コンデンサ８ａを長い時間をかけて定電流放電するために、直線的にＶ２が減少する。図９（ｂ）は図４（ｂ）とほぼ同じ波形であるために、第１の実施形態と同様に、図５（ａ）に示す比較器２５ａの反転出力端子電圧Ｖｎの平均値が、第１抵抗２１の端子間電圧Ｖｒ１の電圧リプルΔＶｒ１と同じ程度、中央値より低下する。これにより、ΔＶｒ１の（Ｒ１＋Ｒ２）／Ｒ２倍の静的負荷変動ΔＶ２Ｌが生じるので、この静的負荷変動ΔＶ２Ｌを抑えるためには、軽負荷でスイッチング周波数が低くなり、比較器出力Ｖｃｏが第２の低いレベルとなっている期間が長くなった場合に、スイッチ素子２６を開放して容量素子２３を切り離し、基準電圧を第３の電圧ＶｐＭとする必要がある。

以上説明したように、本発明の制御回路は、比較器２５ａの出力Ｖｃｏが第１レベル（ハイレベル）の期間にスイッチングトランジスタ５ａを複数回スイッチングさせることが好ましい。これにより、スイッチングトランジスタ５ａのオン・オフの周期が、比較器２５ａの出力Ｖｃｏのオン・オフの周期よりも十分に短いため、比較器２５ａの出力Ｖｃｏが第１のレベルになると直ちに出力電圧Ｖ２が上昇し、比較器２５ａの出力Ｖｃｏが第２のレベル（ローレベル）になると直ちに出力電圧Ｖ２が下降するので、出力電圧リプルを第１の電圧と第２の電圧の差程度に抑えることができる。

また、本発明の制御回路は、スイッチング電源装置１ｂに流れる電流が一定値以上になったときに、スイッチングトランジスタ５ａを一定期間オフさせることが好ましい。これにより、比較器２５ａの出力Ｖｃｏが第１のレベル（ハイレベル）の期間にスイッチング電源装置１ｂに流れる電流が一定値以上になって、スイッチングトランジスタ５ａを一定期間オフさせることを繰りかえすので、比較器２５ａの出力Ｖｃｏが第１のレベルの期間に複数回スイッチングさせることができる。そのため、比較器２５ａの出力Ｖｃｏが第１のレベルの期間に負荷電流よりも大きな一定の電流でスイッチング電源装置１ｂの出力コンデンサ８ａを充電させることができるので、出力電圧Ｖ２が第１のレベルの期間の開始と同時に直線的に上昇する。比較器２５ａの出力Ｖｃｏが第２のレベル（ローレベル）の期間は、スイッチング電源装置１ｂの出力コンデンサ８ａを負荷電流のみによって放電するので、出力電圧Ｖ２が第２のレベルの期間の開始と同時に直線的に下降する。これにより、出力電圧リプルを第１の電圧と第２の電圧の差程度に抑えることができる。

なお、スイッチング電源装置に流れる電流とは、そのスイッチング電源装置の構成により、種々の検出方法が考えられる。例えば、本実施形態に示したスイッチング電源装置１ｂであれば、スイッチングトランジスタ５ａや、チョークコイル７の電流を検出しても良い。また、絶縁型スイッチング電源装置であればトランスの巻線電流、共振コンデンサがあれば共振コンデンサの電流などを検出しても良い。

（実施形態３）
図１０は、本発明に係わる第３の実施形態に係るスイッチング電源装置１ｃの構成を示す回路図である。図１０に示すスイッチング電源装置１ｃは、一例として、一対の入力端子２ａ，２ｂ（以下、特に区別しないときには「入力端子２」ともいう）、一対の出力端子３ａ，３ｂ（以下、特に区別しないときには「出力端子３」ともいう）、主回路４ｃ、制御回路２０ｃを備え、入力端子２に入力される入力電圧（直流電圧）Ｖ１を出力電圧（直流電圧）Ｖ２に変換して出力端子３から出力すると共に、出力電圧Ｖ２を予め規定された目標電圧に制御する。スイッチング電源装置１ｃは、入力端子２に入力電圧Ｖ１、入力電流ｉ１を入力して、出力端子３から出力電圧Ｖ２、負荷電流ｉ２を出力する。

主回路４ｃは、スイッチングトランジスタ５ａ、スイッチングトランジスタ５ａの寄生ダイオード５ｂ、ダイオード６、共振インダクタ９、１３、１４、１７、共振コンデンサ１０、１１、１２、１５、１６、出力コンデンサ８ａ、出力コンデンサ８ａの等価直列抵抗８ｂを備えている。スイッチング電源装置１ｃは、スイッチング電源の一例として共振コンバータの回路方式で構成されており、入力端子２から入力される入力電圧Ｖ１を出力電圧Ｖ２に変換して出力端子３に出力する。

制御回路２０ｃは、スイッチング電源装置１ｃの出力電圧Ｖ２を分圧する第１抵抗２１および第２抵抗２２と、分圧された電圧Ｖｎが第１の反転入力端子に入力され、第２の非反転入力端子に基準電圧Ｖｐが入力される比較器２５ａと、比較器２５ａの出力信号Ｖｃｏに基づいてスイッチングトランジスタ５ａを制御する制御部３０ｙと、出力端子正極３ａと比較器２５ａの第１の反転入力端子間に接続された第１抵抗２１と、この第１抵抗に並列に接続した容量素子２３とスイッチ素子２６の直列接続を備える。

基準電圧Ｖｐは、比較器２５ａの出力Ｖｃｏが第１の高いレベルの場合は第１の高い電圧ＶｐＨとなり、比較器２５ａの出力Ｖｃｏが第２の低いレベルの場合は第２の低い電圧ＶｐＬとなる。また、制御回路２０ｃは、比較器２５ａの出力Ｖｃｏの第２のレベルが一定期間より長く継続していることを検出するＯＦＦ期間検出回路５０を備え、ＯＦＦ期間検出回路５０は、比較器２５ａの出力の第２のレベルが一定期間より長く継続している場合に、出力信号Ｖｓによりスイッチ素子２６を開放すると同時に、出力信号Ｖｍにより基準電圧Ｖｐを第３の中間の電圧ＶｐＭとする。制御回路２０ｃの共通グランドＧは、出力端子の負極３ｂに接続する。Ｖｎ、Ｖｐ、Ｖｃｏの各信号の電圧は、共通グランドＧを基準とした電圧とする。

また、基準電圧Ｖｐが比較器２５ａの出力Ｖｃｏが第１の高いレベルの場合は第１の高い電圧ＶｐＨとなり、比較器２５ａの出力Ｖｃｏが第２の低いレベルの場合は第２の低い電圧ＶｐＬとなる、第１の実施形態と同様にヒステリシスコンパレータを備える。このヒステリシスコンパレータの回路方式の一例として、第１の実施形態と同様に比較器２５ａと、比較器２５ａの出力端子と非反転入力端子間に接続する抵抗２５ｂと、非反転入力端子と共通グランドＧ間に直列に接続する抵抗２５ｃと定電圧源２４と、ＯＦＦ期間検出回路５０と比較器２５ａの非反転入力端子間に接続する抵抗２５ｄを備える。

制御部３０ｙは、一定の周波数で発振する発振器３０ｆと、発振器３０ｆの出力と比較器２５ａの出力Ｖｃｏに基づいてスイッチングトランジスタ５ａを駆動する駆動部３０ｅから構成される。

駆動部３０ｅは、比較器２５ａの出力Ｖｃｏが第１の高いレベルとなったときに、一定の周波数で発振する発振器３０ｆの出力に基づいて、スイッチングトランジスタ５ａをオン、オフさせる。スイッチングトランジスタ５ａの端子間電圧Ｖ５は、スイッチングトランジスタ５ａのオフによって０Ｖから上昇する。スイッチングトランジスタ５ａが完全にオフになってから共振コンデンサ１１が充電されて端子間電圧Ｖ５が上昇し始めるので、スイッチングトランジスタ５ａのターンオフ時のスイッチング損失を低減できる。その後、共振インダクタ９、１３、１４、１７、共振コンデンサ１０、１１、１２、１５、１６の共振によって、スイッチングトランジスタ５ａが一定期間オフになったときに再び０Ｖに戻り、スイッチングトランジスタ５ａのボディダイオード５ｂをオンさせる。このとき、スイッチングトランジスタ５ａをオンすることによって、所謂ＺＶＳ（Ｚｅｒｏ Ｖｏｌｔａｇｅ Ｓｗｉｔｃｈｉｎｇ）とすることができ、スイッチングトランジスタ５ａのターンオン時のスイッチング損失を低減できる。比較器２５ａの出力Ｖｃｏが第１の高いレベルが継続している場合は、スイッチングトランジスタ５ａが一定期間オンした後、オフすることを繰りかえすので、比較器２５ａの出力Ｖｃｏが第１の高いレベルの期間に複数回スイッチングさせることができる。

次に、制御回路２０ｃの動作について説明する。出力電圧Ｖ２を抵抗分圧した電圧Ｖｎが第２の電圧ＶｐＬよりも低くなると、比較器２５ａの出力Ｖｃｏが第１の高いレベルとなり制御部３０ｙがスイッチングトランジスタ５ａの駆動を開始し、基準電圧Ｖｐは第１の電圧ＶｐＨとなる。スイッチングトランジスタ５ａが制御部３０ｙによってオン、オフすることにより、ダイオード６から、一定のピーク値を持つ正弦半波の電流ｉＤが流れる。ｉＤの時間平均が負荷電流ｉ２よりも大きいので、出力コンデンサ８ａが充電されて出力電圧Ｖ２が上昇する。 制御部３０ｙは出力電圧Ｖ２を抵抗分圧した電圧Ｖｎが第１の電圧ＶｐＨよりも高くなると、比較器出力Ｖｃｏが第２の低いレベルとなって駆動期間を終了して休止期間となる。このとき基準電圧Ｖｐは、第２の電圧ＶｐＬとなる。休止期間はダイオード６からの電流ｉＤが０になるので、出力コンデンサ８ａから負荷電流ｉ２により放電して、出力電圧Ｖ２が低下する。再び出力電圧Ｖ２を抵抗分圧した電圧Ｖｎが第２の電圧ＶｐＬよりも低くなると、再び駆動期間を開始して、基準電圧Ｖｐは第１の電圧ＶｐＨとなって、スイッチングトランジスタ５ａを複数回スイッチングさせる。この動作を繰り返すことにより、抵抗分圧した電圧Ｖｎが第１の電圧ＶｐＨと第２の電圧ＶｐＬの間の値となるように、駆動期間と休止期間が制御されて、出力電圧Ｖ２を予め規定された目標電圧に制御する。

スイッチ素子２６は、スイッチング周波数が高く比較器２５ａの出力Ｖｃｏが第２の低いレベルとなっている期間が短い場合に短絡している。これにより、第１抵抗２１に容量素子２３が接続されて、出力電圧リプルが抑えられている。スイッチング周波数が低くなり、比較器２５ａの出力Ｖｃｏが第２の低いレベルとなっている期間が長くなると、スイッチ素子２６が開放され、基準電圧は第３の電圧ＶｐＭとなる。これにより、第１の実施形態と同様に出力電圧の静的負荷変動を抑えることができる。

図１１を参照して、第３の実施形態のスイッチング電源装置１ｃの出力電圧Ｖ２のリプル波形について説明する。図１１（ａ）に負荷電流ｉ２が大きい重負荷の場合、図１１（ｂ）に負荷電流ｉ２が小さい軽負荷の場合の負荷電流ｉ２、ダイオード６の電流ｉＤ、比較器２５ａの出力Ｖｃｏ、出力電圧Ｖ２の波形を示す。容量素子２３を接続することによって、出力電圧Ｖ２の電圧リプルが、第１の電圧と第２の電圧の差ＶｐＨ−ＶｐＬの分圧比（Ｒ１＋Ｒ２）／Ｒ２倍から、第１の電圧と第２の電圧の差ＶｐＨ−ＶｐＬ程度まで低減できている。

これは、容量素子２３を第１抵抗２１に接続することによって、第１抵抗２１の電圧Ｖｒ１がほぼ一定値に安定化されるためである。これにより、比較器２５ａの反転入力端子の電圧Ｖｎは、出力電圧Ｖ２から一定のＶｒ１を引き算した値となるので、Ｖｎの電圧リプルは出力電圧Ｖ２の電圧リプルに等しくなる。制御回路２０ｃは、ＶｎがＶｐＬとＶｐＨの間の値になるように駆動期間と休止期間を制御して、出力電圧Ｖ２を予め規定された目標電圧に制御する。そのため、Ｖｎの電圧リプルが第１の電圧と第２の電圧の差ＶｐＨ−ＶｐＬに等しくなって、出力電圧Ｖ２の電圧リプルの大きさもＶｐＨ−ＶｐＬとなる。Ｖ２＝Ｖｎ＋Ｖｒ１となるため、出力電圧Ｖ２は、ＶｐＨ＋Ｖｒ１とＶｐＬ＋Ｖｒ１の間の値に制御される。

ｔ０において比較器２５ａの出力Ｖｃｏが第１の高いレベルになると、スイッチングトランジスタ５ａが制御部３０ｙによりオン、オフして、ダイオード６に一定のピーク値を持つ正弦半波の電流ｉＤが流れる。ｉＤの時間平均が一定であって負荷電流ｉ２よりも大きいので、ｔ０〜ｔ１の期間は出力コンデンサ８ａが定電流充電されて出力電圧Ｖ２が直線的に上昇する。また、Ｖｃｏが第２の低いレベルのｔ１〜ｔ２の期間は、ダイオード６の電流ｉＤは０となる。出力コンデンサ８ａは負荷電流ｉ２のみによって定電流放電させるので、出力電圧Ｖ２は直線的に減少する。

図１１（ａ）の第３の実施形態の出力電圧Ｖ２は、図９（ａ）の第２の実施形態の出力電圧Ｖ２と同様に、Ｖ２がＶｐＨ＋Ｖｒ１より大きくなる、またはＶ２がＶｐＬ＋Ｖｒ１より小さくなることがほとんどなく、出力電圧Ｖ２の電圧リプルの大きさがヒステリシス幅ＶｐＨ−ＶｐＬに近い値に抑えられている。これは、比較器２５ａの出力Ｖｃｏがｔ０において第１の高いレベルになったときに、Ｖｃｏが第１の高いレベルの期間ｔ０〜ｔ１の長さに比べて十分に短い時間で、ｉＤが時間平均値でｉ２より大きな一定の電流の電流値に達して、出力コンデンサ８ａをｉＬ−ｉ２で定電流充電するために、Ｖ２が直線的に増加し、ｔ１において比較器２５ａの出力Ｖｃｏが第２の低いレベルになったときに、Ｖｃｏが第２の低いレベルの期間ｔ１〜ｔ２の長さに比べて十分に短い時間で、ｉＤが０となって、出力コンデンサ８ａをｉ２で定電流放電するために、Ｖ２が直線的に減少するためである。

また、第３の実施形態は第２の実施形態と同様に、比較器２５ａの出力Ｖｃｏが第１の高いレベルの期間に複数回スイッチングさせる場合、出力コンデンサ８ａの充電、放電によって、Ｖｃｏが第１の高いレベルの期間の終了時ｔ１の出力コンデンサ８ａの電圧は、出力コンデンサ８ａの電圧の最大値となる。また、比較器２５ａの出力Ｖｃｏが第２の低いレベルの期間の終了時ｔ２の出力コンデンサ８ａの電圧は、出力コンデンサ８ａの電圧の最小値となる。よって、出力電圧Ｖ２は、等価直列抵抗８ｂの電圧リプルが無くてもＶｐＨ＋Ｖｒ１とＶｐＬ＋Ｖｒ１の間に制御できて、ヒステリシス制御が正しく動作する。そのため、出力コンデンサ８ａにセラミックコンデンサなどの等価直列抵抗の小さなコンデンサを使用することができる。等価直列抵抗の小さなコンデンサを使用できることは、スイッチング電源装置１ｃの出力電圧Ｖ２の動的負荷変動や、高周波ノイズの低減に効果がある。また、実施例３では、スイッチングトランジスタ５ａのスイッチング損失を抑えながらスイッチング周波数を上げることができるので、共振コンバータの主回路４ｃに使用される共振インダクタ９、１３、１４、１７、共振コンデンサ１０、１１、１２、１５、１６に蓄積するエネルギーを小さくすることができる。これらの共振インダクタ、共振コンデンサに蓄積するエネルギーが小さいほど、負荷電流ｉ２が急変したときにダイオード６の電流ｉＤの平均値を負荷電流ｉ２に近い値に追随させることができるので、出力電圧の動的負荷変動を抑えることができる。これにより、出力電圧の動的負荷変動、静的負荷変動、出力電圧リプルを、第１の電圧と第２の電圧の差程度に抑えることができる。

図１１（ｂ）を参照して、第３の実施形態で軽負荷の場合の出力電圧Ｖ２の電圧リプルについて説明する。軽負荷の場合は、比較器２５ａの出力Ｖｃｏが第２の低いレベルの期間ｔ４〜ｔ５が長くなることで、スイッチング周波数が低くなっている。第１の実施形態の図３（ｂ）、第２の実施形態の図９（ｂ）と同様に、Ｖ２は立上り期間が短く、立下り期間は低い負荷電流ｉ２によって出力コンデンサ８ａを長い時間をかけて定電流放電するために、直線的にＶ２が減少する。図１１（ｂ）は図３（ｂ）、図９（ｂ）とほぼ同じ波形であるので、第１の実施形態、第２の実施形態について前述したのと同様に、図５（ａ）に示す比較器２５ａの反転出力端子電圧Ｖｎの平均値が、第１抵抗２１の端子間電圧Ｖｒ１の電圧リプルΔＶｒ１と同じ程度、中央値より低下する。これにより、ΔＶｒ１の（Ｒ１＋Ｒ２）／Ｒ２倍の静的負荷変動ΔＶ２Ｌが生じるので、この静的負荷変動ΔＶ２Ｌを出力電圧Ｖ２の電圧リプルΔＶ２程度に抑えるためには、スイッチング周波数が低くなり、比較器出力Ｖｃｏが第２の低いレベルとなっている期間が長くなったときに、スイッチ素子２６を開放して容量素子２３を切り離し、基準電圧を第３の電圧ＶｐＭとする必要がある。これにより、出力電圧の静的負荷変動を抑えることができる。

以上説明したように、本発明の制御回路２０ｃは、スイッチング電源装置１ｃの主回路４ｃが共振回路を備える共振コンバータである。これにより、スイッチング損失を抑えながらスイッチング周波数を上げることができるので、共振コンバータに使用されるインダクタ９、１３、１４、１７やコンデンサ１０、１１、１２、１５、１６に蓄積するエネルギーを小さくすることができる。そのため、出力電圧Ｖ２の動的負荷変動、静的負荷変動、出力電圧リプルを、第１の電圧と第２の電圧の差程度に抑えることができる。

（実施形態４）
本発明に係わる第４の実施形態として、スイッチング電源装置１ｄの構成について図面を参照して説明する。図１２に示すスイッチング電源装置１ｄは、図１０に示す第３の実施形態の構成に、起動時に容量素子２３を充電する充電回路４０を追加したものである。第１の実施形態、第２の実施にも同様の充電回路４０を追加してもよい。第３の実施形態を例に説明すると、スイッチ素子２６は起動時に短絡していて、容量素子２３が第１抵抗２１に並列に接続されていて、容量素子２３の端子間電圧は起動時に０Ｖであるため、図１０に示すスイッチング電源装置１ｃの起動時に第１抵抗２１の端子間電圧Ｖｒ１が起動完了後の安定したＶｒ１の電圧よりも低い期間が長く続く。比較器２５ａの反転入力端子電圧Ｖｎは、基準電圧Ｖｐと同じ値になるように出力電圧Ｖ２が制御されるため、Ｖ２＝Ｖｐ＋Ｖｒ１に制御されるので、出力電圧Ｖ２も予め規定された目標電圧よりも低い期間が長く続く。出力電圧Ｖ２の予め規定された目標電圧は、Ｖｐの（Ｒ１＋Ｒ２）／Ｒ２倍であって、このときのＶｒ１はＶｐのＲ１／Ｒ２倍である。Ｖｒ１が起動時の０ＶからＶｐ×Ｒ１／Ｒ２の電圧まで達するために、出力端子正極３ａから容量素子２３、スイッチ素子２６、第２抵抗２２、共通グランドＧを通る経路で、容量素子２３が充電される。制御回路の損失を考慮すると、第１抵抗２１、第２抵抗２２の抵抗値Ｒ１、Ｒ２は小さな値（例えば１ｋΩ以下）とすることができない。したがって容量素子２３の充電電流は小さく、容量素子２３の静電容量は大きいとＶｒ１が起動時の０ＶからＶｐ×Ｒ１／Ｒ２の電圧まで達するまでの期間が長くなる。

図１２に示す充電回路４０は、出力電圧Ｖ２を検出して、出力電圧Ｖ２も予め規定された目標電圧よりも低い起動期間のみ、比較器２５ａの反転入力端子と共通グランドＧを短絡する。したがって、起動期間は出力端子正極３ａから容量素子２３、充電回路４０を通る経路で、容量素子２３が大きな充電電流で充電される。これにより、容量素子２３を第１抵抗２１に並列に接続した場合に、出力電圧Ｖ２が０Ｖから予め規定された目標電圧に達するまでの起動期間を短くすることができる。

図１３に、基準電圧Ｖｐを、比較器２５ａの出力Ｖｃｏが第１の高いレベルＶｃｏＨの場合は第１の高い電圧ＶｐＨとし、比較器２５ａの出力Ｖｃｏが第２の低いレベルＶｃｏＬの場合は第２の低い電圧ＶｐＬとし、比較器２５ａの出力Ｖｃｏの第２の低いレベルが長く続いたときにＯＦＦ期間検出回路からの信号Ｖｍによって第３の中間的な電圧ＶｐＭとする、所謂ヒステリシスコンパレータの実施形態を示す。このヒステリシスコンパレータの回路方式の第１の具体例を図１３（ａ）に、第２の具体例を図１３（ｂ）に示す。

ヒステリシスコンパレータの回路方式の第１の具体例は、比較器２５ａと、比較器２５ａの出力端子と非反転入力端子間に接続する抵抗２５ｂと、非反転入力端子と共通グランドＧ間に直列に接続する抵抗２５ｃと電圧Ｖ２４の定電圧源２４と、ＯＦＦ期間検出回路と非反転入力端子間に接続する抵抗２５ｄを備える。

Ｖｃｏが高いレベルでＶｍが低いレベルのときに基準電圧Ｖｐは高いＶｐＨとなり、Ｖｃｏが低いレベルでＶｍが低いレベルのときに基準電圧Ｖｐは低いＶｐＬとなり、Ｖｃｏが低いレベルでＶｍが高いレベルのときに基準電圧Ｖｐは中間のＶｐＭとなる。

比較器２５ａの出力Ｖｃｏが第１の高いレベルＶｃｏＨの期間は、比較器２５ａの反転入力端子電圧Ｖｎを高いＶｐＨと比較してＶｃｏをＶｃｏＨからＶｃｏＬに変えるかどうかを判定し、比較器２５ａの出力Ｖｃｏが第２の低いレベルＶｃｏＬの期間は、比較器２５ａの反転入力端子電圧Ｖｎを低いＶｐＬと比較してＶｃｏをＶｃｏＬからＶｃｏＨに変えるかどうかを判定するので、ＶｎがＶｐＨとＶｐＬの中間の値のときは、比較器２５ａの出力Ｖｃｏが変化せず、第１の高いレベルＶｃｏＨまたは第２の低いレベルＶｃｏＬに維持される。Ｖｃｏが低いレベルが長く継続して、ＯＦＦ期間検出回路５０が動作した場合のみ、Ｖｍが高いレベルとなって、比較器２５ａへの入力信号ＶｎをＶｐＭと比較してＶｃｏをＶｃｏＬからＶｃｏＨに変えるかどうかを判定する。

図１３（ｂ）に示す第２の具体例は、所謂、窓比較器であって、第１の具体例のヒステリシスコンパレータと同等の機能を実現することができる。第２の具体例の窓比較器は、比較器２５ｇと、比較器２５ｈと、比較器２５ｉと、電圧ＶｐＨの定電圧源２４ｂと、定電圧源２４ｂを分圧する抵抗２５ｊと、抵抗２５ｋと、抵抗２５ｍとＡＮＤゲート２５ｎとＯＲゲート２５ｏとＳＲフリップフロップ２５ｆを備える。 窓比較器への入力信号Ｖｎは、比較器２５ｇの非反転入力端子と比較器２５ｈの反転入力端子と比較器２５ｉの反転入力端子に入力され、定電圧源２４ｂの電圧ＶｐＨは、比較器２５ｇの反転入力端子に入力される。定電圧源２４ｂの電圧ＶｐＨは抵抗２５ｊと抵抗２５ｋと抵抗２５ｍにより電圧ＶｐＭと電圧ＶｐＬに分圧される。電圧ＶｐＭは比較器２５ｈの非反転入力端子に入力され、電圧ＶｐＬは比較器２５ｉの非反転入力端子に入力される。

比較器２５ｉの出力がハイレベルになることによりＳＲフリップフロップ２５ｆはセットされて、ＳＲフリップフロップ２５ｆの出力Ｖｃｏは第１の高いレベルＶｃｏＨとなり、比較器２５ｇの出力がハイレベルになることによりＳＲフリップフロップ２５ｆはリセットされて、ＳＲフリップフロップ２５ｆの出力Ｖｃｏは第１の低いレベルＶｃｏＬとなる。これにより、ＳＲフリップフロップ２５ｆの出力Ｖｃｏが第１の高いレベルＶｃｏＨの期間は、窓比較器への入力信号Ｖｎを高いＶｐＨと比較してＶｃｏをＶｃｏＨからＶｃｏＬに変えるかどうかを判定し、ＳＲフリップフロップ２５ｆの出力Ｖｃｏが第２の低いレベルＶｃｏＬの期間は、窓比較器への入力信号Ｖｎを低いＶｐＬと比較してＶｃｏをＶｃｏＬからＶｃｏＨに変えるかどうかを判定するので、ＶｎがＶｐＨとＶｐＬの中間の値のときは、Ｖｃｏが変化せず、第１の高いレベルＶｃｏＨまたは第２の低いレベルＶｃｏＬに維持される。Ｖｃｏが低いレベルが長く継続して、ＯＦＦ期間検出回路が動作した場合のみ、Ｖｍが高いレベルとなって、窓比較器への入力信号ＶｎをＶｐＭと比較してＶｃｏをＶｃｏＬからＶｃｏＨに変えるかどうかを判定する。

したがって、図１３（ｂ）に示す窓比較器は、図１３（ａ）に示すヒステリシスコンパレータと同等の入力信号Ｖｎと入力信号Ｖｍと出力信号Ｖｃｏの機能を実現することができる。

以上、本発明の一実施形態の制御回路およびスイッチング電源装置について説明したが、上記実施の形態の説明に限定されず種々の変形実施が可能である。

例えば、本発明の実施形態に係わるヒステリシスコンパレータおよび窓比較器は、同等の機能を集積回路に内蔵することもできるので、上記実施の形態の説明に限定されない。

また、本発明に係わるＯＦＦ期間検出回路５０は、比較器２５ａの出力Ｖｃｏの第２のレベルＶｃｏＬが一定期間より長く継続している場合に、スイッチ素子２６を開放すると同時に、基準電圧Ｖｐを第３の電圧ＶｐＭとするが、スイッチ素子２６の開放と基準電圧Ｖｐを第３の電圧ＶｐＭとするタイミングは回路の遅延により完全に同時でなくてもよい。スイッチ素子２６の開放は、基準電圧Ｖｐを第２の電圧ＶｐＬから第３の電圧ＶｐＭとするタイミングより前であって、スイッチ素子を再び短絡するのは、基準電圧Ｖｐを第３の電圧ＶｐＭから、ＶｐＬまたはＶｐＨに戻すタイミングより後であればよい。

また、スイッチ素子２６は例えばバイポーラトランジスタまたはＦＥＴであって、寄生ダイオードをスイッチ素子２６の内部に含んでいてもよい。ＯＦＦ期間検出回路５０が、比較器２５ａの出力Ｖｃｏの第２のレベルＶｃｏＬが一定期間より長く継続している場合に、スイッチ素子２６を開放して容量素子２３を第１抵抗２１から切り離すときに、スイッチ素子２６は、容量素子２３の負極から正極（ドットが付いた電極）に流れる放電電流を阻止する機能があればよく、容量素子２３の正極から負極に流れる充電電流を通す向きにスイッチ素子２６の寄生ダイオードがあってもよい。

また、スイッチング電源装置は、バックコンバータを例示して説明したが、これに限らず、フォワードコンバータ、プッシュプルコンバータ等、各種スイッチング電源装置に適用することができる。

１・・・スイッチング電源装置
２・・・入力端子
３・・・出力端子
４・・・スイッチング電源装置の主回路
５・・・スイッチングトランジスタ
６・・・ダイオード
７・・・チョークコイル
８・・・出力コンデンサ
９、１３、１４、１７・・・共振インダクタ
１０、１１、１２、１５、１６・・・共振コンデンサ
２０・・・スイッチング電源装置の制御回路
２１・・・第１抵抗
２２・・・第２抵抗
２３・・・容量素子
２４・・・定電圧源
２５・・・ヒステリシスコンパレータ
２６・・・スイッチ素子
３０・・・制御部
４０・・・充電回路
５０・・・ＯＦＦ期間検出回路

Claims (8)

1. スイッチング電源装置のスイッチングトランジスタを制御する制御回路であって、
   前記スイッチング電源装置の出力電圧を分圧する第１抵抗および第２抵抗と、
   前記第１抵抗および第２抵抗により分圧された電圧が第１の入力端子に入力され、基準電圧が第２の入力端子に入力される比較器と、
   前記比較器の出力信号に基づいて前記スイッチングトランジスタを制御する制御部とを備え、
   前記基準電圧は、前記比較器の出力が第１のレベルの場合は第１の電圧となり、前記比較器の出力が第２のレベルの場合は第２の電圧となり、
   前記第１抵抗は、前記スイッチング電源装置の出力端子正極と前記比較器の前記第１の入力端子間に接続され、
   前記第１抵抗と並列に接続され、互いに直列に接続する容量素子及びスイッチ素子と、
   前記比較器の出力の前記第２のレベルが一定期間より長く継続していることを検出するＯＦＦ期間検出回路を備え、
   前記ＯＦＦ期間検出回路は、前記比較器の出力の前記第２のレベルが一定期間より長く継続していることを検出すると、前記スイッチ素子を開放すると共に、前記基準電圧を第３の電圧とすること
   を特徴とする制御回路。
2. 前記ＯＦＦ期間検出回路は、前記比較器の出力が前記第２のレベルを一定期間より長く継続したことを検出する前は、前記スイッチ素子を短絡していることを特徴とする請求項１に記載の制御回路。
3. 前記ＯＦＦ期間検出回路は、前記比較器の出力の前記第２のレベルが一定期間より長く継続していることを検出すると、
   前記一定期間より短い期間に、前記スイッチ素子を開放すると共に前記基準電圧を第３の電圧とし、
   前記短い期間の後に、前記スイッチ素子を短絡すると共に、前記基準電圧を、前記第３電圧から電圧前記第１の電圧または前記第２の電圧とすること
   を特徴とする請求項１または２に記載の制御回路。
4. 前記制御部は、前記比較器の出力が前記第１のレベルの期間に前記スイッチングトランジスタを複数回スイッチングさせることを特徴とする請求項１から３のいずれか一項に記載の制御回路。
5. 前記制御部は、前記スイッチング電源装置に流れる電流が一定値以上になったときに、前記スイッチングトランジスタを一定期間オフさせることを特徴とする請求項１から４のいずれか一項に記載の制御回路。
6. 前記スイッチング電源装置が共振コンバータであることを特徴とする請求項１から５のいずれか一項に記載の制御回路。
7. 前記スイッチング電源装置の起動時に前記容量素子を充電する充電回路を備えることを特
   徴とする請求項１から６のいずれか一項に記載の制御回路。
8. 請求項１から７のいずれか一項に記載の制御回路を備えることを特徴とするスイッチング電源装置。

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