JP2008228461A - Ｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】入力電圧が急減に低下したり負荷変動が生じても、出力電圧の低下を抑制し、かつ負荷応答特性の悪化も防止する。
【解決手段】ＤＣ−ＤＣコンバータは、インダクタ素子Ｌ１と、同期整流スイッチング素子Ｑ１，Ｑ２と、エラーアンプ１と、位相補償回路２と、電流検出回路３と、スロープ補償回路４と、ＰＷＭコンパレータ５と、発振回路６と、第１のＲＳラッチ回路７と、第２のＲＳラッチ回路８と、コントロールロジック回路９と、ドライバ回路１０，１１と、クロック生成回路１２と、デューティ検出回路１３と、抵抗Ｒ１，Ｒ２とを備える。デューティ比が１００％を超えても、デューティ比を短縮化する処理は行わず、発振回路６の発振動作を強制的に停止させる。これにより、入力電圧ＶINが大きく変動しても、出力電圧ＶOUTの変動を抑制でき、入出力電圧ＶOUT差を縮小できる。
【選択図】図１

Description

本発明は、ＤＣ−ＤＣコンバータに関する。

降圧型のＤＣ−ＤＣコンバータでは、出力電圧が設定値以上に上昇すると、電力蓄積用のインダクタ素子に電流を流すスイッチング素子をオフして、出力電圧が設定値以上にならないように制御を行っている（特開2005-18870号公報）。

ＤＣ−ＤＣコンバータには種々の回路方式があり、その一つに、ピーク電流モード制御の同期整流方式降圧型ＤＣ−ＤＣコンバータがある。この種のコンバータでは、出力電圧と基準電圧との比較結果である誤差信号と、インダクタ素子に流れるピーク電流の検出信号とに基づいて、インダクタ素子への電力の蓄積とインダクタ素子からの電力の回生を切替制御する。インダクタ素子の動作の切替にはスイッチング素子が用いられ、このスイッチング素子は、所定周波数の発振信号に同期してオン・オフする。

電源電圧と負荷状態が安定している場合は、デューティ比は入力電圧に対する出力電圧の比で表される。しかしながら、入力電圧が急激に低下したり、負荷状態が急変した場合には、出力電圧が低下して、上述した誤差信号が大きくなり、ピーク電流が発振信号の１周期内に現れなくなる。この場合をデューティが１００％を超えたという。

例えば、入力電圧ＶIN＝５Ｖ、出力電圧ＶOUT＝４Ｖ、デューティ比＝８０％でＤＣ−ＤＣコンバータが動作している状態で、負荷の急変により誤差信号が急激に増大し、その結果、デューティ比が１４０％まで上昇したとする。

ここで、デューティ比が１４０％とは、発振信号の１周期を１００％として、２周期目の４０／１００の期間までスイッチング素子がオン状態を継続することを指している。スイッチング素子は、いったんオフすると、次の周期が始まるまではオフ状態を継続するため、２周期目については、１周期分の６０／１００の期間、スイッチング素子はオフ状態を継続することになる。したがって、インダクタ素子は、通常よりも長期間にわたって回生動作を行い、インダクタ素子に蓄積される電力が不足して、出力電圧がさらに低下してしまう。これにより、さらにデューティ比が上昇し、デューティ比が１６０％で安定する。

このように、入力電圧が急激に低下すると、デューティ比が１００％を超えて、発振信号の例えば２周期で動作が安定するおそれがあり、見かけ上の動作周波数が通常動作時の半分になり、出力電圧のリップルが増大する等の電気特性上の不具合が生じる。

上記の不具合を防止する簡易的な手法として、発振信号の各周期ごとにスイッチング素子を強制的にオフする期間を設けて、デューティ比が１００％を超えないようにすることも考えられる。しかしながら、各周期ごとにオフ期間を設けると、デューティ比が制限されることになり、インダクタ素子への電力蓄積量も制限されるため、負荷応答特性が悪くなる。

また、デューティ比が制限されると、入力電圧に対する出力電圧の可変範囲も狭くなる。さらに、強制的に設けられるオフ期間の長さは常に一定であるため、発振信号の周波数を上げるほど、最大のデューティ比が小さくなり、入力電圧範囲も狭くなる。このため、強制的なオフ期間を設けると、高周波動作が困難になる。
特開２００５−１８４８７０号公報

本発明は、入力電圧が急減に低下したり負荷変動が生じても、出力電圧の低下を抑制でき、かつ負荷応答特性の悪化も防止できるＤＣ−ＤＣコンバータを提供するものである。

本発明の一態様によれば、一端が出力端子に接続されるインダクタ素子と、一端が第１の供給電位に接続され、他端が前記インダクタ素子の他端に接続された第１のスイッチング回路と、一端が前記第１の供給電位より低い第２の供給電位に接続され、他端が前記インダクタ素子の前記他端に接続された第２のスイッチング回路と、前記出力端子から出力される出力電圧の変化量に応じた誤差信号を生成するエラーアンプと、前記インダクタ素子を流れる電流に応じた電流検出信号を生成する電流検出回路と、前記電流検出信号と前記誤差信号との差分信号を生成する比較器と、所定周波数の発振信号を生成可能であり、発振動作を行うか否かを切替可能な発振回路と、前記差分信号に基づいて、前記第１および第２のスイッチング回路のスイッチング動作を制御する制御信号を前記発振信号に同期させて生成する制御回路と、前記発振信号および前記制御信号に基づいて、前記発振回路の発振動作を制御する発振制御回路と、を備えることを特徴とするＤＣ−ＤＣコンバータが提供される。

本発明によれば、入力電圧が急減に低下しても、出力電圧の低下を抑制でき、かつ負荷応答特性の悪化も防止できる。

以下、図面を参照しながら、本発明の一実施形態について説明する。

図１は本発明の一実施形態によるＤＣ−ＤＣコンバータの概略構成を示すブロック図である。図１のＤＣ−ＤＣコンバータは、インダクタ素子Ｌ１と、同期整流スイッチング素子Ｑ１，Ｑ２と、エラーアンプ（Ｅ／Ａ、比較器）１と、位相補償回路２と、電流検出回路３と、スロープ補償回路４と、ＰＷＭコンパレータ５と、発振回路６と、第１のＲＳラッチ回路７と、第２のＲＳラッチ回路（発振制御回路）８と、コントロールロジック回路（制御回路）９と、ドライバ回路１０，１１と、クロック生成回路１２と、デューティ検出回路１３と、抵抗Ｒ１，Ｒ２とを備えている。

スイッチング素子Ｑ１，Ｑ２は、入力電圧ＶINと接地電圧との間に縦続接続されている。スイッチング素子Ｑ１，Ｑ２間の接続ノードにインダクタ素子Ｌ１の一端が接続され、インダクタ素子Ｌ１の他端は出力端子に接続されている。

出力端子から出力される出力電圧ＶOUTは、抵抗Ｒ１，Ｒ２により分圧されて、エラーアンプ１に入力される。エラーアンプ１は、出力電圧ＶOUT（より正確には出力電圧ＶOUTの分圧電圧）と基準電圧ＶREFを比較し、出力電圧ＶOUTの変化量に応じた誤差信号Ｖcを出力する。エラーアンプ１から出力される誤差信号Ｖcは、インダクタ素子Ｌ１のピーク電流制御用電圧として用いられる。

位相補償回路２は、エラーアンプ１により負帰還制御を行う際に生じた位相のずれを補償する。

電流検出回路３は、インダクタ素子Ｌ１に流れる電流を検出し、電流検出信号ＶILを出力する。この電流検出信号ＶILは、スロープ補償回路４により波形整形される。スロープ補償回路４は、低周波発振等の誤動作防止のために設けられる。

なお、上述した位相補償回路２とスロープ補償回路４は、必ずしも必須ではなく、省略してもよい。

ＰＷＭコンパレータ５は、電流検出信号ＶILと誤差信号Ｖcとを比較し、誤差信号ＶIL≧Ｖcになると、パルス信号を出力する。このパルス信号は第１のＲＳラッチ回路７のリセット端子に入力される。したがって、第１のＲＳラッチ回路７は、ＶIL≧Ｖcになると、ロウを出力する。

発振回路６は、ノコギリ波の立ち下がり時間に同期して、パルス状の発振信号を出力する。クロック生成回路１２は、発振信号の立ち下がりエッジに同期したクロック信号を出力する。このクロック信号がハイの期間に第１のＲＳラッチ回路７はセットされる。

デューティ検出回路１３は、デューティ比が１００％を超えたか否かを検出する。ここで、デューティ比が１００％を超えるとは、スイッチング素子Ｑ１がオンした後、発振信号の１周期以内にスイッチング素子Ｑ２がオンにならない場合である。デューティ検出回路１３は、発振信号がハイになったタイミングで、スイッチング素子Ｑ１のゲート信号がロウか否かを検出し、ロウであれば、すなわちスイッチング素子Ｑ１がオンであれば、第２のＲＳラッチ回路８をリセットする。第２のＲＳラッチ回路８の出力信号は発振回路６のイネーブル端子ｅｎｂに供給されるため、第２のＲＳラッチ回路８がリセットすると、発振回路６はディセーブル状態となり、発振回路６の出力論理はハイ固定になって、発振動作は中断される。

第２のＲＳラッチ回路８は、スイッチング素子Ｑ２がオンする場合、すなわちスイッチング素子Ｑ２のゲート信号がハイの場合に、第２のＲＳラッチ回路８をセットする。第２のＲＳ回路がセットされると、発振回路６はイネーブル状態になり、所定周波数の発振信号が出力される。

図２は図１のＤＣ−ＤＣコンバータの動作タイミング図であり、図２を用いて図１のＤＣ−ＤＣコンバータの動作を説明する。まず、時刻ｔ１〜ｔ３は通常動作の１周期分を示している。発振回路６から出力された発振信号の立ち下がりエッジに同期して、クロック生成回路１２はクロック信号を生成する。このクロック信号がハイになると、第１のＲＳラッチ回路７はセットされて、その出力はハイになる。これにより、コントロールロジック回路９とドライバ回路１０，１１は、スイッチング素子Ｑ１，Ｑ２のゲート信号をいずれもロウにし、スイッチング素子Ｑ１をオンし、スイッチング素子Ｑ２をオフする。

以上の動作により、入力電圧ＶINからスイッチング素子Ｑ１を通ってインダクタ素子Ｌ１に電流が流れ、インダクタ素子Ｌ１には電力が蓄積され、出力電圧ＶOUTは上昇する。出力電圧ＶOUTが上昇すると、エラーアンプ１から出力される誤差信号の電圧レベルは低下する。

その後、時刻ｔ２になると、電流検出信号ＶIL≧誤差信号Ｖcとなり、ＰＷＭコンパレータ５からパルス信号が出力される。これにより、第１のＲＳラッチ回路７はリセットされ、コントロールロジック回路９とドライバ回路１０，１１は、スイッチング素子Ｑ１をオフし、スイッチング素子Ｑ２をオンする。これにより、インダクタ素子Ｌ１は電力蓄積の代わりに電力回生動作を行い、インダクタ素子Ｌ１からスイッチング素子Ｑ２を通って接地端子に向かって回生電流が流れる。

インダクタ素子Ｌ１が電力回生動作を行うと、出力電圧ＶOUTは徐々に低下する。その後、時刻ｔ３になると、再び発振信号のパルスが出力され、インダクタ素子Ｌ１は時刻ｔ１〜ｔ２と同様に、電力蓄積動作を行う。

ここで、時刻ｔ３の直後に、入力電圧ＶINが急激に低下したり、あるいは負荷変動により出力電圧ＶOUTが急激に低下したとし、時刻ｔ３からの１周期内に、ＶIL≧Ｖcの電圧関係にならなかったとする。すなわち、デューティ比が１００％を超えたものとする。

従来は、デューティ比が１００％を超えると、１周期内で強制的にスイッチング素子Ｑ１をオフする等して、出力電圧ＶOUTの低下を抑制していたが、本実施形態では、デューティ比が１００％を超えても、デューティ比を短縮化する処理は行わず、発振回路６の発振動作を強制的に停止させる点に特徴がある。

例えば、図２の時刻ｔ３からの１周期内にＶIL≧Ｖcの電圧関係にならなかった場合には、その後に発振信号のパルスが出力された時刻ｔ４で、スイッチング素子Ｑ１のゲート信号がロウか否かを検出する。この検出はデューティ検出回路１３にて行う。

通常動作時であれば、発振信号のパルスが出力された時点ではスイッチング素子Ｑ１のゲート信号はハイになるが、入力電圧ＶINの急激な低下等が起こった場合には、同ゲート信号はロウのままである。スイッチング素子Ｑ１のゲート信号がロウということは、インダクタ素子Ｌ１が依然として電力蓄積動作を行っており、ＶIL≧Ｖcであることを示している。

そこで、デューティ検出回路１３は、ＶIL≧Ｖcであるかどうかを検出して、ＶIL≧Ｖcであれば、第２のＲＳラッチ回路８をリセットする。これにより、発振回路６は強制的にディセーブル状態となり、発振信号はハイ固定になる。

その後、入力電圧ＶINの急激な低下や負荷変動が解消されて、時刻ｔ５のときに、ＶIL≧Ｖcになったとする。ＶIL≧Ｖcになると、ＰＷＭコンパレータ５からパルス信号が出力され、第１のＲＳラッチ回路７はリセットされる。これにより、コントロールロジック回路９とドライバ回路１０，１１は、スイッチング素子Ｑ１をオフし、スイッチング素子Ｑ２をオンする。また、スイッチング素子Ｑ２がオンするのに同期して、第２のＲＳラッチ回路８がセットされ、発振回路６はイネーブル状態になる。その後、時刻ｔ６で発振信号のパルスが出力され、それ以降は時刻ｔ１〜ｔ３と同様に、通常動作に復帰する。

図５の時刻ｔ４〜ｔ５は、発振信号の１周期分の長さ（時刻ｔ１〜ｔ３）よりも短く図示しているが、時刻ｔ４〜ｔ５は、入力電圧ＶINの変動や負荷変動等の長さによって変動する値であり、図５は一例にすぎない。例えば、入力電圧ＶINが急激に低下した場合、その後にＶIL≧Ｖcになるまで、時刻ｔ４〜ｔ５の期間が続くことになる。

上述したように、デューティ比が１００％を超えて、発振信号をハイ固定にした後、ＶIL≧Ｖcになると、スイッチング素子Ｑ１をオフ→スイッチング素子Ｑ２をオン→第２のＲＳラッチ回路８をセット→発振回路６をイネーブル→発振信号を出力→クロック生成回路１２でクロック信号を生成→第１のＲＳラッチ回路７をセット→スイッチング素子Ｑ２をオフ→スイッチング素子Ｑ１をオン、といった一連の回路動作により通常動作に復帰する。この一連の回路動作は、回路の応答時間のみの遅延時間で連続的に実施されるため、インダクタ素子Ｌ１が電力回生動作を行う期間はきわめて短くなり、出力電圧ＶOUTをそれほど低下させずに、出力電圧ＶOUTの安定化を図れる。

このように、本実施形態では、１周期を超えた時点でＶIL≧Ｖcであれば、次にＶIL≧Ｖcになるまでは、発振信号をハイ固定にするため、その後にＶIL≧Ｖcになった後に長期間にわたってインダクタ素子Ｌ１が電力回生動作を行って出力電圧ＶOUTが低下するという不具合を防止でき、負荷応答特性がよくなる。

また、本実施形態では、デューティ比が１００％以上になることを許容し、無理矢理デューティ比を短くするような処理を行わないため、入出力電圧ＶOUT差を小さくすることができ、例えば、出力電圧ＶOUTの設定値よりも入力電圧ＶINが低くなった場合に、入力電圧ＶINに近接した出力電圧ＶOUTを生成できる。このため、入力電圧ＶINが大きく変動しても、出力電圧ＶOUTの変動を抑制できる。

また、本実施形態では、デューティ比が１００％以上になると、発振信号をハイ固定にして、発振信号の発振周波数を制御するため、従来のように、動作周波数が半分以下になってリップルが発生する等の電気特性の劣化も生じない。また、消費電力の削減も図れる。

さらに、本実施形態では、各周期に強制的なスイッチング素子Ｑ１のオフ期間を設けるわけではないため、発振信号の動作周波数の高周波化にも対応可能である。一般に、インダクタ素子Ｌ１のインダクタンスが小さい程、動作周波数を上げる必要があり、携帯機器等のように、インダクタンスの小さなインダクタ素子Ｌ１を有するＤＣ−ＤＣコンバータにも本発明は適用可能である。

また、本実施形態は、デューティ比が１００％以上にならない限りは、従来のＤＣ−ＤＣコンバータと同様の動作を行うため、定常動作時の電気的特性に悪影響を及ぼすおそれもない。

さらに、本実施形態は、図１の一点鎖線で囲んだ回路をＭＯＳトランジスタで形成してワンチップ化することができるため、集積化による小型化およびコストダウンが可能となる。なお、場合によっては、インダクタ素子Ｌ１も同一の半導体基板上にパターンにより形成してもよい。

図１では、パルス状の発振信号の生成しやすさと発振周期の安定化を考慮して、ノコギリ波の発振信号を生成する発振回路６を設けたが、同様の品質のパルス状の発振信号を生成できるのであれば、三角波等の発振信号を生成する発振回路６を用いてもよい。

図１の回路構成は一例であり、同様の回路動作が得られるのであれば、種々の変更が可能である。例えば、第１および第２のＲＳラッチ回路８は、同様の論理の信号を出力できるのであれば、他の回路で構成しても構わない。また、エラーアンプ１には、出力電圧ＶOUTを分圧した電圧を入力しているが、基準電圧ＶREFの合わせ込みが可能であれば、出力電圧ＶOUTをそのまま入力してもよい。さらに、コントロールロジック回路９やドライバ回路１０，１１など、いくつかの回路を一つにまとめてもよいし、あるいはコントロールロジック回路９等を複数の回路に分割して構成してもよい。

本実施形態によるＤＣ−ＤＣコンバータの入力電圧ＶINおよび出力電圧ＶOUTの電圧範囲は特に制限はないが、例えば入力電圧ＶINは６Ｖ以下、出力電圧ＶOUTは３．３Ｖ以下である。入出力電圧ＶOUTの範囲によって、回路構成の一部が変更になる可能性があるが、本発明は、図２のような動作タイミングで動作するすべての回路を念頭に置いている。

本発明の一実施形態によるＤＣ−ＤＣコンバータの概略構成を示すブロック図。 図１のＤＣ−ＤＣコンバータの動作タイミング図。

符号の説明

１ エラーアンプ、２ 位相補償回路、３ 電流検出回路、４ スロープ補償回路、５ ＰＷＭコンパレータ、６ 発振回路、７ 第１のＲＳラッチ回路、８ 第２のＲＳラッチ回路、９ コントロールロジック回路、１２ クロック生成回路、 １３ デューティ検出回路

Claims (5)

1. 一端が出力端子に接続されるインダクタ素子と、
   一端が第１の供給電位に接続され、他端が前記インダクタ素子の他端に接続された第１のスイッチング回路と、
   一端が前記第１の供給電位より低い第２の供給電位に接続され、他端が前記インダクタ素子の前記他端に接続された第２のスイッチング回路と、
   前記出力端子から出力される出力電圧の変化量に応じた誤差信号を生成するエラーアンプと、
   前記インダクタ素子を流れる電流に応じた電流検出信号を生成する電流検出回路と、
   前記電流検出信号と前記誤差信号との差分信号を生成する比較器と、
   所定周波数の発振信号を生成可能であり、発振動作を行うか否かを切替可能な発振回路と、
   前記差分信号に基づいて、前記第１および第２のスイッチング回路のスイッチング動作を制御する制御信号を前記発振信号に同期させて生成する制御回路と、
   前記発振信号および前記制御信号に基づいて、前記発振回路の発振動作を制御する発振制御回路と、を備えることを特徴とするＤＣ−ＤＣコンバータ。
2. 前記発振制御回路は、前記第１のスイッチング回路が前記発振信号の１周期以上連続して前記インダクタ素子への電力蓄積を行う場合に、前記発振回路の発振動作を停止させることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
3. 前記発振回路は、発振動作を行う際には、所定の周期でパルス状の前記発振信号を生成し、
   前記発振制御回路は、前記発振回路から前記発振信号のパルスが出力されたときに、前記第１のスイッチング回路が前記インダクタ素子への電力蓄積を行っていれば、前記発振回路の発振動作を停止させることを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ。
4. 前記発振制御回路は、前記差分信号の論理が前記発振信号の１周期以上変化しない場合に、次に前記差分信号の論理が変化するまで前記発振回路の発振動作を停止させることを特徴とする請求項１乃至３のいずれかに記載のＤＣ−ＤＣコンバータ。
5. 前記発振制御回路は、前記第２のスイッチング回路が前記インダクタ素子からの回生電流を流す動作を行う場合に前記発振回路の発振動作を許容し、前記第１のスイッチング素子が前記インダクタ素子に電力を蓄積する動作を行う場合に発振回路の発振動作を停止させることを特徴とする請求項１乃至４のいずれかに記載のＤＣ−ＤＣコンバータ。

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