TWI294207B - Dc-dc converter and control circuit for dc-dc converter - Google Patents

Description

1294207 九、發明說明： 【發明所屬之技彳标領域】 相關申請案對照 本申請案是以於2005年1月31日提出申請的早前曰本 5專利申請案第2005-024325號案為基礎並且主張該曰本專 利申請案之優先權的利用，該日本專利申請案的整個内容 是被併入於此中作為參考。 發明領域 本發明有關於一種變換器，更特別地，是有關於一種 10 DC-DC變換器及一種DC_DC變換器的控制電路。

L· ^tr U 發明背景 第1圖是為一個顯示一個電流-模式DC-DC變換器1的 示意電路圖。該DC-DC變換器1包括一個控制單元2和一個 15變換器單元。該變換器單元包括一個由一個N-通道MOS電 晶體構築而成的輸出電晶體T1、一個由一個N-通道MOS電 晶體構築而成的同步整流電晶體T2、一個齊納二極體D1、 一個抗流線圈L1、一個電流偵測電阻器Rs、及一個平滑電 容器C1。 20 該控制單元2產生互補控制訊號DH和DL並且把控制訊 號DH供應到該輸出電晶體T1的閘極及把控制訊號dl供應 到該同步整流電晶體T2的閘極。 一個輸入電壓Vi被供應到該輸出電晶體丁丨的汲極。當 該控制訊號DH上升到Η位準時，該輸出電晶體丁丨被作動且 ⑧ 5 1294207 一個輸出電壓Vo是經由該抗流線圈L1與該電流偵測電阻器 Rs來被產生在一個輸出端。在該控制訊號dl至Η位準的上 升時，該同步整流電晶體Τ2被作動，而且該輸出電壓Vo是 由儲存於該抗流線圈L1内的能量產生。該輸出電壓Vo是由 5 該平滑電容器C1整平滑。 該控制單元2接收該輸入電壓Vi作為電源Vcc。該控制 單元2具有一個電壓放大器3，該電壓放大器3接收在該電流 偵測電阻器Rs之兩個端之間的電壓、根據與該電壓成比例 且流過該電流偵測電阻器Rs的輸出電流來放大該電壓、及 10 把該放大訊號供應到該比較器4。 該控制單元2具有一個誤差放大器5，該誤差放大器5 把一個在一個藉由以該等電阻器R1和R 2分割該輸出電壓 Vo來被得到之電壓與一個參考電源el之輸出電壓之間的差 動電壓放大，並且把該放大訊號供應到該比較器4。當該輸 15 出電壓Vo到達一傭規定值時，該參考電源el的電壓被設定 成與該等電阻器R1和R2的分割電壓相同。 該比較器4把該電壓放大器3之放大訊號的電壓與該誤 差放大器5之放大訊號的電壓做比較。如果該電壓放大器3 之放大訊號的電壓是比該誤差放大器5之放大訊號的電壓 2〇 高的話，該比較器4供應一個H-位準輸出訊號到一個正反器 電路（於此後稱為”FF電路，，）7的重置端R。如果該電壓放大 器3之放大訊號的電壓是比該誤差放大器5之放大訊號的電 壓低的話，該比較器4供應一個L-位準輸出訊號到該重置端 Ι2942Ό7 ^ 該FF電路7具有一個設定端；5，一個具有一個固定頻率 的脈衝訊號是自一個振盪器6供應到該設定端S。當一個η-位準脈衝訊號被施加到該設定端s時，該1^電路7產生一個 位準控制訊號DH在其之輸出端Q，另一方面產生一個l_ 5位準控制訊號0乙在其之反相輸出端/Q。當一個Η-位準輸出 汛號被施加到該重置端尺時，該？17電路7產生一個^位準控 制訊號DH和一個Η-位準控制訊號dl。 該控制單元2響應於該振盪器6之脈衝訊號的上升來在 固定週期中作動該輸出電晶體^。當該輸出電晶體T1被作 10動時，流過該抗流線圈L1與該電流偵測電阻器Rs的電流化 被Q加。這使δ亥電壓放大器3之第一放大訊號的電壓上升。 § «亥電壓放大器3之放大訊號的電壓變得比該誤差放大器5 之放大訊號的電壓高時，一個Η_位準輸出訊號是被供應到 該FF電路7的重置端R。該輸出電晶體T1是藉此被不作動而 15该同步整流電晶體T2是被作動。結果，儲存於該抗流線圈 L1的能量被輸出。 如果该輸出電壓Vo在該輸出電晶體的作動與不作動期 間降低的話，該誤差放大器5之放大訊號的電壓變得比該電 壓放大裔3之放大訊號的電壓高。那麼該比較器4的輸出訊 2〇號疋在一段相當長的時間之後上升到Η位準。這加長了該輸 出電晶體Τ1被作動的時間。如果該輸出電壓ν〇增加的話， 呑亥获差放大器5之放大5虎的電壓變得比該電壓放大器3之 放大訊號的電壓低。那麼該比較器4的輸出訊號是在一段相 當短的k間之後上升到Η位準。這縮短了該輸出電晶體τι ⑧ 7 1294207 * 被作動的守間。5亥輸出電晶體们因此是響應於該振盈器6 的輸出訊號頻率來以固定周期重覆地被作動。該輸出電晶 體T1的不作動日守序是根據該輸出電流几的增加速率來被決 定。該輸出電晶㈣的不作動時序是因此響應於該輸出電 C Vo的:加和降低來被改變。這保持該輸出電壓固定。 在該電流-模式DC-DC變換器中，當該〇N工作比 (T〇n/(TGn +歸)）變得高於观時，流過該抗流線圈以之 電流IL的增加速率（增加的斜度）降低。因此，在該電壓放 大器3之輸出訊號（電壓增加速率）上的改變變得穩健。τ〇η 10表示在其期間该輸出電晶體Τ1被作動的時間，而Toff表示 在其期間該輸出電晶體们被不作動的時間。如果該電壓放 大器3的放大訊號包括雜訊的話，該雜訊將會引致在該比較 益4之訊號之轉移上的延遲（產生沁位準輸出訊號的時序 將會被偏移）。即，用於供應沁位準輸出訊號到該]^電路7 15之重置端的時序被延遲。一個H-位訊號是自該振盪器6周期 性地被供應到該FF電路7的設定端s。因此，該設定端會比 該重置端R被供應有一個H-位準輸出訊號之時候早被供應 有一個H-位準脈衝訊號。在如此的情況中，該Fp電路7維持 設定藉此加長該設定時間。這狀態是與!^電路7由一個具有 20 比該振盪器6之振盪頻率低之頻率之訊號所設定的狀態相 同。這是被稱為低諧振盪。換句話說，由雜訊所引致的錯 誤電路作用會引致低諧振盪。如在第3圖中所示，當如此的 低諧振盪發生時，該輸出電流IL增加。這增加該輸出電壓 Vo°為了這原因，低諧振盪的發生使該輸出電壓Vo不穩定。 ⑧ 1294207 第2圖顯示一個習知dC-DC變換器的例子，其防止因雜 訊而起之錯誤電路作用所引起的低諧振盪。這個DC-DC變 換器具有一個斜坡補償控制功能，其藉著一個斜坡補償電 路8 (例如，可變電源）來把一個正確電壓置於一個一個具 5有一個對應於流過該抗流線圈L1之電流IL之電壓的訊號 上（電壓放大器3的放大訊號）俾可增加該放大訊號的電壓 增加速率。這個功能減少在該比較器4中的訊號轉移延遲並 且防止低譜振盪的發生，即使雜訊是被包括於該放大訊號 内。 10 【考务明内】 發明概要 然而，在第2圖的DC-DC變換器中，該正確電壓是被疊 置於一個對應於流過該抗流線圈u之電流IL之放大訊號的 波形上。因此，供應到該比較器4的電壓是比對應於該實際 15輸出電流1L的電壓高。即，該比較器4在被供應有一個比該 设定電流低的輸出電流IL時產生一個η-位準訊號。因此， 該時序，該正反器電路7是在該時序被重置，變得比較早而 且该輸出電流IL被降低。該輸出電流IL的降低速率隨著該 輸出電晶體T1的〇 N工作比增加而變得較高。該輸出電流j L 20的降低在一個於其中，該ON工作比超過50%的範圍中變得 顯著，而該輸出電流IL的降低在一個於其中，該QN工作比 超過80%的範圍中變得尤其陡急。 本發明提供一種用於在該0Ni作比是為高時防止錯 誤運作的DC-DC變換器，及一種供如此之dc-DC變換器用 1294207 的控制電路。 本發明之-個特徵是為—種DC_DC變換器，如d 變換器設置有-個用於產生t^DC_DC變換器之輪出/電壓之 &括-個輸出電晶體的變換器單元，該輸出電晶體的作動 5與Γ作動是根據—個控制訊號來被控制。一個連接到該變 換盜早兀的控制單元產生該控制該輸出電晶體之作動與不 作動的控制訊號，在其中，該控制訊號具有-個工作比。 • 肖控制單元根據對應於該輪出電壓的輸出電流來改變該控 制訊號的工作比。該控制單元包括一個連接到該變換器單 10元的電流债測電路，該電流制電路積測該輪出電流並且 產生一個偵測訊號。一個振璗器產生一個脈衝訊號。-個 連接到該振盡器的延遲電路把該脈衝訊號延遲並且產生一 個延遲脈衝减。該延遲電路改變該脈衝訊號的延遲時 間。-個正反器電路具有一個用於接收該振蘯器之脈衝訊 μ號的設定端’及-個用於_收該電流伯測電路之伽訊號 φ 與該延遲脈衝訊號中之較早之一者的重置端。該正反器電 路根據被供應到該設定端的脈衝訊號和被供應到該重置端 的訊號來產生具有該工作比的控制訊號。 本發明的另一特徵是為一種DC-DC變換器，該DC-DC 2〇變換器設置有一個用於產生該DC-DC變換器之輸出電壓之 ! 包括一個輸出電晶體的變換器單元，該輸出電晶體的作動 • 與不作動是根據一個控制訊號來被控制。一個連接到該變 換器單元的控制單元產生該控制該輸出電晶體之作動與不 作動的控制訊號，在其中，該控制訊號具有一個工作比。 10 1294207 該控制單元根據誠料⑼電壓的㈣電流來改變該控 制訊號的工作比。該控制單元包括—個連接到該變換器單 元的電流細路，該電流傾測電路偵測該輸出電流並且 產生一個偵測訊號。—個振盪器產生-個脈衝訊號。-個 5連接至該振盪器的延遲電路把該脈衝訊號延遲並且產生一 個延遲脈衝減。該延遲電路改㈣脈衝城的延遲時 間。-個正反器電路具有—個用於接收該延遲脈衝訊號的 設定端’及-個用於接收該電流偵測電路之制訊號與該 振蘯器之脈衝訊號中之較早之一者的重置端。該正反器電 10路根據被供應到该设定端的延遲脈衝訊號與被供應到該重 置端的訊號來產生具有該工作比的控制訊號。 本發明的再一特徵是為一種控制電路，該控制電路用 於產生一個用以控制一個產生一個DC-DC變換器之輸出電 壓之變換斋單元之輸出電晶體之作動與不作動的控制訊 15號。該控制訊號具有一個工作比。該控制單元根據對應於 該輸出電壓的輸出電流來改變該控制訊號的工作比。該控 制電路包括一個連接到該變換器單元的電流偵測電路，該 電流彳貞測電路偵測該輸出電流並且產生一個偵測訊號。一 個振盛器產生一個脈衝訊號。一個連接至該振盪器的延遲 20電路把該脈衝訊號延遲並且產生一個延遲脈衝訊號。該延 遲電路改變該脈衝訊號的延遲時間。一個正反器電路具有 一個用於接收該振盪器之脈衝訊號的設定端，及一個用於 接收該電流偵測電路之偵測訊號與該延遲脈衝訊號中之較 早之一者的重置端。該正反器電路根據被供應到該設定端 11 1294207 的脈衝訊號與被供應到該重置端的訊號來產生具有該工作 比的控制訊號。 本發明的另一特徵是為一種控制電路，該控制電路用 於產生一個用以控制一個產生一個DC-DC變換器之輸出電 5 壓之變換器單元之輸出電晶體之作動與不作動的控制訊 號。該控制訊號具有一個工作比。該控制電路根據對應於 該輸出電壓的輸出電流來改變該控制訊號的工作比。該控 制電路包括一個連接到該變換器單元的電流偵測電路，該 電流偵測電路偵測該輸出電流並且產生一個偵測訊號。一 10個振盪器產生一個脈衝訊號。一個連接至該振盪器的延遲 電路把該脈衝訊號延遲並且產生一個延遲脈衝訊號。該延 遲電路改變該脈衝訊號的延遲時間。一個正反器電路具有 一個用於接收該延遲脈衝訊號的設定端，及一個用於接收 該電流偵測電路之偵測訊號與該振盪器之脈衝訊號中之較 15 早之一者的重置端。該正反器電路根據被供應到該設定端 的延遲脈衝訊號與被供應到該重置端的訊號來產生具有該 工作比的控制訊號。 本發明的其他特徵與優點將會由於後面配合該等舉例 描繪本發明之原理之附圖的描述而變得清楚明白。 20圖式簡單說明 本發明，與其之目的和優點一起，藉由參閱目前車交佳 實施例之後面配合該等附圖的描述而會得到最佳的了解， 在該等圖式中： 第1圖是為一種習知DC-DC變換器的示意方塊電略圖. 1294207 第2圖是為另一種習知DC-DC變換器的示意方塊電路 圖， 第3圖是為在第1圖中之DC-DC變換器的運作波形圖； 第4圖是為本發明之第一實施例之DC-DC變換器的示 5 意方塊電路圖； 第5圖是為本發明之第二實施例之D C - D C變換器的示 意方塊電路圖； 第6圖是為本發明之第三實施例之DC-DC變換器的示 意方塊電路圖； 10 第7圖是為第6圖之DC-DC變換器之隨機電路的示意方 塊電路圖； 第8圖是為第7圖之隨機電路的輸出波形圖； 第9圖是為本發明之第四實施例之DC-DC變換器的示 意方塊電路圖；及 15 第10圖是為在第9圖中之DC-DC變換器之延遲電路的 示意電路圖。

【實施方式U 較佳實施例之詳細說明 在該等圖式中，相同的標號從頭到尾是用於相同的元 20 件。 如在第4圖中所示，本發明之第一實施例的DC-DC變換 器10是為一個電流-模式DC-DC變換器，其包括一個變換器 單元11及一個作用如控制電路的控制單元12。 該變換器單元11包括一個由N-通道MOS電晶體構築而 13 1294207 成的輸出電晶體ΤΙ、一個由N-通道MOS電晶體構築而成的 同步整流電晶體T2、一個齊納二極體D1、一個抗流線圈 L1、一個電流偵測電阻器RS、及一個平滑電容器C1。 該輸出電晶體T1具有一個用於接收來自該控制單元12 5之控制訊號DH的閘極、一個用於接收輸入電壓vi的汲極、 及一個連接至該同步整流電晶體T2的源極。該同步整流電 晶體T2具有一個用於接收來自該控制單元12之控制訊號 _ DL的閘極、一個連接至該輸出電晶體T1的汲極、及一個連 接至地線GND的源極。該抗流線圈li具有一個連接至該輸 10出電晶體T1的第一端及一個連接至該電流偵測電阻器Rs的 第一端。該電流偵測電阻器Rs具有一個連接至該抗流線圈 L1的第一端及一個連接至該平滑電容器（^的第二端。該電 容器C1具有一個連接至該電流偵測電阻器Rs的第一端和一 個連接至地線GND的第 二端0 15 該控制單元12產生一個第一控制訊號DH和一個第二 • 控制汛號DL，它們是彼此互補。該輸出電晶體丁丨與該同步 整流電晶體T2是互補地由該第一和第二控制訊號〇η和DL 作動和不作動。一個輸入電壓Vi是藉由作動與不作動該等 电晶體T1和T2來被降低，而被降低的輸入電壓是被產生作 2〇為一個輪出電壓Vo。該輸出電壓Vo是由於一個平滑電容器 C1的作用而變平滑。該電流傾測電阻器Rs的兩個端是連接 至嶺控制單元12，而在該兩個端之具有電位的訊號CS*FB 是被回饋到該控制單元12。 °亥控制單兀12根據該等回饋訊號CS和FB來偵測流過 14 ⑧ 1294207 該抗流線圈L1的電流（即，流過該電流偵測電阻器Rs的輸 出電流IL)。此外，該控制單元12根據該輸出電流IL來產生 要被供應至該變換器單元n的控制訊號DH和DL俾可控制 該輸出電晶體T1的ON工作比（有源周期與非有源周期）。 5 該控制單元12包括一個電壓放大器21、一個作用如電 流债測電路的電壓比較器22、一個誤差放大器23、一個OR 電路、一個振盈器25、一個隨機延遲電路26、一個正反器 電路（於此後稱為”FF電路，，）27、一個參考電源el、及兩個 電阻器R1和R2。 10 該電壓放大器21具有一個非反相輸入端，其接收回饋 自該變換器單元11的訊號CS，及一個反相輸入端，其接收 該訊號FB。該電壓放大器21把一個在該等回饋訊號CS與FB 之間的電位差放大俾可產生一個放大訊號S1。該放大訊號 S1對應於該電流偵測電阻器RS之該兩個端的電位差（即， 15 流過該電流偵測電阻器Rs之電流IL的值）。據此，該電壓 放大器21產生一個具有一個對應於該電流偵測電阻器RS之 該兩個端之電壓（即，流過該電流偵測電阻器Rs (抗流線圈 L1)之電流IL)之電壓的放大訊號si。 該回饋訊號FB被供應至一個第一電阻器R1的第一 20 端。該第一電阻器R1的第二端是連接至一個第二電阻器R2 的第一端，而該第二電阻器R2的第二端是連接至地線 GND。在該第一與第二電阻器幻與]^之間的節點是連接至 該誤差放大器23。該第一和第二電阻器R1*R2構成一個分 壓電路，該分壓電路根據該第一和第二電阻器R1和R2之電 15 1294207 阻值的比率來分割該回饋訊號fb俾可產生一個分割電壓 Vf 〇 該誤差放大器23具有一個反相輸入端，其接收一個具 有該訊號FB之分割電壓Vf的訊號，及一個非反相輸入端， 5 其接收一個來自該參考電源el的參考電壓Vrl。當該輸出電 壓Vo到達該調整值時，該參考電壓Vrl是被設定為與該等電 阻器R1和R2的分割電壓相同。該誤差放大器23把該電壓vf 與該參考電壓Vrl做比較並且根據該比較結果來產生一個 具有一個電壓位準的輸出訊號S2。當該電壓Vf是比該參考 10電壓Vrl高時，該誤差放大器23產生一個L·位準輸出訊號 S2。此外，當該電壓vf是比該參考電壓Vrl低時，該誤差放 大器23產生一個H-位準輸出訊號S2。 該電壓比較器22具有一個非反相輸入端，其接收一個 來自该電壓放大為21的放大訊號S1，及一個反相輸入端， 15其接收一個來自該誤差放大器23的輸出訊號S2。該電壓比 較器22把該放大訊號S1與該輸出訊號S2的電壓做比較，並 且把一個表示該比較結果的比較訊號S3供應到該OR電路 24。當來自該電壓放大器21之放大訊號S1的電壓是比來自 該誤差放大器23之輸出訊號S2的電壓高時，該電壓比較器 20 22供應一個位準訊號S3到該OR電路。此外，當該放大訊 號S1的電壓是比該輸出訊號S2的電壓低時，該電壓比較器 22供應一個L·位準訊號S3到該OR電路24。 該振蘯器25是為一個脈衝振靈器，其執行振蘯俾可產 生一個具有固定頻率的脈衝訊號CLK，並且供應該脈衝訊 16 ⑧ 1294207 號CLK到該隨機延遲電路26與該1^電路27。該隨機延遲電 路26把該振盪器25的脈衝訊號CLK延遲俾可產生一個延遲 訊號DCK，並且把該延遲訊號DCK供應到該〇R電路24。該 隨機延遲電路26隨機地設定該延遲訊號〇(：：]^相對於該脈衝 5訊號CLK的延遲時間。該隨機延遲電路26把該延遲訊號 DCK# #脈衝訊號CLK的延遲時間設定成一個比該脈 衝§TL號CLK之一個週期少的值。因此，例如，該延遲訊號 DCK的升緣出現在一個於該脈衝訊號CLK之升緣與隨後之 升緣之間的周期之内。響應於一個H-位準脈衝訊號(：1^， 10例如，在該隨機地設定的延遲時間自該脈衝訊號Clk的第 一升緣流逝之後，該隨機延遲電路26產生一個H-位準延遲 訊號DCK。该延遲時間是被設定在一個從該脈衝訊號CLK 之第一升緣到下一升緣的周期之内。 該OR電路24接收由該電壓比較器22所提供的比較訊 15號S3及由該隨機延遲電路26所提供的延遲訊號DCK俾可執 行該比較訊號S3與該延遲訊號DCK的OR運作。然後，該qr 電路24供應一個具有一個對應於該運作結果之電壓位準的 OR邏輯訊號S4到該FF電路27。 該FF電路27具有一個用於接收來自該振盪器25之脈衝 20 訊號CLK的設定端S及一個用於接收來自該〇R電路24之qR 邏輯訊號S4的重置端R。響應於一個被供應到該重置端尺的 位準OR邏輯訊號S4，該FF電路27產生一個H-位準控制訊 號DH在其之輸出端Q及產生一個L-位準控制訊號DL在其 之反相輸出端/Q。 17 1294207 該輸出電晶體T1是藉由一個Η-位準控制訊號DH來被 作動及藉由一個L-位準控制訊號dl來被不作動。當該輸出 電晶體T1被作動時，流過該抗流線圈L1與該電流偵測電阻 器Rs的實贵TL被增加。這增加該電壓放大器21的輸出電 5壓。當該電壓放大器21的輸出電壓變得比該誤差放大器23 的輸出電壓高時，一個位準OR邏輯訊號S4被供應到該FF 電路27的重置端R。因此，該輸出電晶體^被不作動而該同 步整流電晶體T2被作動。儲存於該抗流線圈u内的能量被 輸出。 1〇 當該輸出電壓ν〇在該輸出電晶體的作動與不作動期間 降低時，該誤差放大器23的輸出電壓變得比該電壓放大器 21的輸出電壓高。因此，在一段相當長的時間之後該電壓 比較器22的比較訊號S3上升到H位準。這加長該輸出電晶體 T1的有源周期。相對地，當該輸出電壓^增加時，該誤差 15放大恭23的輸出電壓變得比該電壓放大器21的輸出電壓 低。該電壓比較器22的比較訊號S3在一段相當短的時間内 上升到Η位準。這縮短該輸出電晶體以的有源周期。在這 形式下，該輸出電晶體是根據該振盪器25之脈衝訊號clk 的頻率來被周期性地作動。該輸出電晶體打的不作動時序 20是根據該輸出電流1L的增加速率來被決定。該不作動時序 響應於該輸出電塵Vo的增加和減少來改變俾可保持該:出 電壓Vo固定。 ^ ^ 該時序，-個L-位準控制訊號DL是在該時序被供應到 該輸出電晶體T1，是由被供應到該FF電路27之重置端R的 ⑧ 18 1294207 Η-位準〇R邏輯訊號S4來被決定。該時序，該Η·位準〇r邏 輯訊號S4是在該時序被供應，是由被供應到該電路以的 比較訊號S3或者延遲訊號DCK來被決定。 該比較訊號S3的電壓是根據在該輸出電流江與輸出電 5壓Vo上的改變來被設定。該延遲訊號DCK是為一個被延遲

俾可在該脈衝訊號CLK之一個週期之内上升的訊號。該〇R 電路24把該比較訊號S3與該延遲訊號DCK邏輯合成俾可產 生一個具有一個由邏輯合成所得到之電壓位準的〇R邏輯 訊號S4。特別地，該OR電路24響應於一個H-位準比較訊號 1〇 S3或者H-位準延遲訊號DCK來產生一個H-位準〇R邏輯訊 號S4。因此，該FF電路27是響應於該丨位準〇R邏輯訊號以 (即’該H-位準比較訊號S3或者H_位準延遲訊號DCK)來被 重置。 響應於一個位準訊號CLK，該隨機延遲電路26產生 15 個在該訊號CLK之一個週期之内的位準延遲訊號 DCK。因此，即使該時序，該比較訊號S3在該時序上升到 位準’是由於雜訊的作用而被延遲到比該時序，一個 位準机號CLK是在該時序被供應到該FF電路27的設定端 ’更晚’該FF電路27是藉由一個比該H-位準訊號CLK更早 20 被供靡 八〜的Η-位準延遲訊號DcK來被重置。據此，該控制單 兀12防止會引致該FF電路27藉由一個比該振盪器25之振盪 々率低之頻率來被重置之低諧振盪的發生。 由5亥隨機延遲電路2 6所設定的延遲時間現在將會作描 述。 19 ⑧ 1294207 該延遲時間是根據該降低DC-DC變換器l〇的輪入與輪 出特性（即，輸出電壓Vo對輸入電壓Vi的比（該輸出電晶體 T1的ON工作比值)）來被設定。 該輸出電壓Vo是由下面的方程式表示： 5 Vo = Vi X (Ton/(Ton + Toff)) = Vi χ (T〇n/T) 其中，Ton表示該時間，該輸出電晶體丁丨在該時間期間是有 源，Toff表示該時間，該輸出電晶體71在該時間期間是非 有源，而T是為Ton + Toff (即，該振盪器25之脈衝訊號以尺 之一個週期的周期）。 10 例如，當該輸入電壓Vi被設定成5V而該輸出電壓Vo被 設定成4.5V時，該輸出電晶體τι的on工作比（Ton/T)是被 設定成90%。在這情況中，考量該時序之延遲，在該時序 該比較訊號S3上升，該控制單元12藉由以80%至99%的工作 比作動與不作動該輸出電晶體们來把該5V輸入電壓Vi變換 15成4·5ν輸出電壓ν〇。換句話說，該輸出電晶體T1是在90% 的工作比下被標準地作動和不作動而且是被供應有一個來 自該電壓比較器22的比較訊號S3。 該隨機延遲電路26產生一個延遲訊號DCK俾可比該比 較訊號S3的上升時序更晚及比該設定該1^電路27之脈衝訊 20號0^1^的上升時序更早上升（即，以致於該輸出電晶體T1 是以80至99%的工作比被作動和被不作動）。即，該延遲訊 號DCK的延遲時間具有一個邊界。該延遲時間的邊界是用 於防止當延遲時間被設定成一個固定值時會產生的問題。 特別地，如果該延遲時間被設定對應於99%的工作比的 ⑧ 1294207 話，該延遲訊號DCK的時序變成周期性而且該輸出電流几 被增加。如果該延遲時間被設定對應於85%的工作比的 活，泫FF電路27的重置時序變得比實際重置時序更早，其 會降低該輸出電流IL。由於該延遲時間是被隨機地設定， 5即使在該電壓比較器22是標準地運作來輸出該比較訊號 S3 ’該FF電路27能夠藉著該比該比較訊號幻更早的延遲訊 號DCK來被重置 '然而，該延遲時間的隨機設定致使一個 合意的輸出電壓Vo能夠被平均地得到。 即使該輸出電壓Vo不是4·5ν (一個具有8〇%或者更高 ίο之工作比的電路），一個電路，在其中，該延遲訊號DCK 的延遲時間是被隨機地設定，能夠以相似的形式來被實行。 該第一實施例的DC-DC變換器1〇具有下面所述的優 點。 (1)響應於一個H-位準脈衝訊號(：：1^，該隨機延遲電路 15 26在隨機地改變在該脈衝訊號CLK之一個週期之内之延遲 訊號DCK的延遲時間時產生一個位準延遲訊號DCK。因 此，即使雜訊把該時序，在該時序該比較訊號幻上升到H 位準，延遲到比該時序，在該時序該^位準訊號CLK被供 應到該FF電路27的設定端s，更晚，該p?F電路27響應於一個 20比該H_位準脈衝訊號CLK更早被供應的H-位準延遲訊號 DCK來執行一個重置運作。這不作動該輸出電晶體T1。因 此，該控制單元12防止會引致該FF電路27藉由一個比該振 蘆器25之振盪頻率低之頻率來被重置之低諧振盪的發生。 (2)該隨機延遲電路26根據一個被設定來在8〇至99% 21 1294207 的工作比下隨機地作動與不作動該輸出電晶體丁丨的延遲時 間來產生一個延遲訊號DCK。如果該延遲時間被設定到一 個固定值的話，該延遲訊號DCK的時序變成周期性，其會 將該輸出電流IL自一個合意值偏離。因此，該延遲時間是 5被隨機地改變以致於一個平均輸出電流IL變成較接近該合 意值，而且該合意輸出電壓¥〇是被平均地得到。 請參閱第5圖所示，本發明之第二實施例的Dc-Dc變換 器30是為一個包括一個變換器單元丨丨與一個控制單元”的 電流-模式DC-DC變換器。 10 该控制單元32包括一個電壓放大器21、一個電壓比較 裔22、一個誤差放大器23、一個OR電路24、一個振盪器25、 一個正反器電路（於此後稱為”FF電路，，）27、一個參考電源 el、兩個電阻為R1和R2、兩個作為電壓彳貞測電路的電壓比 較器33a和33b、一個隨機延遲電路34、及兩個參考電源e2a 15 和 e2b 〇 該電壓比較器33a具有一個反相輸入端，其接收一個具 有一個精由分割一個说號FB之電麼來被得到之分割電壓γγ 的訊號，及一個非反相輸入端，其接收一個來自該參考電 源e2a的參考電壓V2a。該電壓比較器33b具有一個反相輸入 20 端，其接收一個具有該分割電壓Vf的訊號，及一個非反相 輸入端，其接收一個來自該參考電源e2b的參考電壓V2b。 該等蒼考電壓V2a和V2b是被設定以致於一個延遲時間範 圍（在其中，該輸出電晶體T1之ON工作比被改變的範圍） 是被分割成兩個或者更多個（在這情況中三個）。換句話 22 1294207 說，該兩個電壓比較器33a*33b是為用於把該延遲時間之 範圍分割成三個並表示目前包括該輸出電壓％之分割範圍 的比較斋。該電壓比較器33a根據在該參考電壓V2a與該輸 出電壓Vo (分割電壓vf)之間之比較的結果來產生一個h_ 5位準或者匕位準訊號％&。該電壓比較器33b根據在該參考 電壓V2b與該輸出電壓v〇 (分割電壓Vf)之間之比較的結 果來產生一個H-位準或者L-位準訊號S5b。 該隨機延遲電路34具有數個隨機延遲電路3如和3仆 (在這情況中，兩個）。該等隨機延遲電路3如和3仆中之每 1〇 一者在隨機地設定該延遲訊號相對於該脈衝訊號〇^^之延 遲牯間時把由該振盪器25所供應的脈衝訊號CLK延遲俾可 產生個延遲说號。例如，該第一隨機延遲電路34a產生一 個在一第一延遲範圍中的第一延遲訊號（例如，在8〇至9〇% 工作比的範圍中），而該第二隨機延遲電路34b產生一個在 I5 苐一延遲範圍中的第一延遲訊號（例如，在9〇至99%工作 比的範圍中）。 該隨機延遲電路34接收來自該第一和第二電壓比較器 33a和33b的輸出訊號S5a和S5b俾可根據該等輸出訊號S5a 和S5b來產生一第一延遲訊號或者一第二延遲訊號。如果該 20 DC-DC變換器30的輸出電壓Vo是相當高的話，根據該等輸 出訊號S5a和S5b，該隨機延遲電路34降低該輸出電晶體T1 的ON工作比並且產生一個降低該輸出電壓v〇的延遲訊 號。如果该輸出電壓Vo是相當低的話，該隨機延遲電路34 增加該輸出電晶體T1的ON工作比並且產生一個將會增加 ⑧ 23 1294207 該輸出電壓Vo的延遲訊號。 當該輸出電壓Vo是比該參考電壓V2a高時，該第一電壓 比較器33a產生一個H-位準訊號S5a，及當該輸出電壓Vo是 比該參考電壓V2a低時產生一個L-位準訊號S5a。當該輸出 5 電壓Vo是比該參考電壓V2b高時，該第二電壓比較器33b產 生一個H-位準訊號S5b，及當該輸出電壓Vo是比該參考電壓 V2b低時產生一個L-位準訊號S5b。該參考電壓V2a是被設 定比該參考電壓V2b高（V2a > V2b)。據此，如果該輸出 電壓Vo是比該參考電壓V2a高的話，該第一和第二電壓比較 10 器33a和33b分別產生H-位準訊號S5a和S5b。如果該輸出電 壓Vo是比該參考電壓vh低且比該參考電壓V2b高的話，該 第一電壓比較器33a產生一個L-位準訊號S5a，而該第二電 壓比較器33b產生一個位準訊號S5b。如果該輸出電壓是 比該參考電壓V2b低的話，該第一和第二電壓比較器33衫口 15 3处分別產生L-位準訊號S5a和S5b。 當該輸出電壓Vo是比該參考電壓V2a高時，該隨機延遲 電路34響應於該等私位準訊號S5a和现來把由該第一隨機 延遲電路34a所產生的第一延遲訊號（具有輕规的延遲 範圍）供應到該OR電路24作為延遲訊號〇(：：£。當該輸出電 2〇壓VO是比該參考電壓V2a低且比該參考電壓B高時，該隨 機延遲電路34響應於該L-位準訊號.和該Η·位準訊號现 來把由該第-隨機延遲電路34a所產生的第—延遲訊號或 者由該第二隨機延遲電路34崎產生的第二延遲訊號（具 有90至99%的延遲範圍）供應到馳電路24作為延遲訊號 ⑧ 24 1294207 DCK。當該輸出電壓Vo是比該參考電壓V2b低時，該隨機 延遲電路34響應於該等L-位準訊號S5a和S5b來把由該第二 隨機延遲電路34b所產生的第二延遲訊號供應到該OR電路 24作為延遲訊號DCK。 5 該第二實施例的DC-DC變換器30具有下面所述的優 點。 (1) 與該第一實施例相同，該DC-DC變換器30防止低 諧振盪的發生。 (2) 該隨機延遲電路34包括該第一隨機延遲電路34a， 10其產生一個具有一個對應於80至90%之工作比之範圍之延 遲範圍的第一延遲訊號，及該第二隨機延遲電路34b，其產 生一個具有一個對應於90至99%之工作比之範圍之延遲範 圍的第二延遲訊號。該隨機延遲電路34因此供應該第一延 遲訊號或者第二延遲訊號到該OR電路24作為延遲訊號 15 DCK。據此，當該輸出電壓Vo是相當高時，該輸出電晶體 T1的on工作比變得低，該輸出電流IL被降低，且該輸出電 壓V〇被降低。當該輸出電壓Vo是相當低時，該輸出電晶體 T1的ON工作比變得高，該輸出電流IL被增加，且該輸出電 壓V〇上升。結果，具合意值的輸出電壓Vo被得到。 2〇 請參閱第6圖所示，本發明之第三實施例的DCMDC變換 器40是為一個電流-模式dc_dc變換器並且包括一個變換 盗單元11和一個控制單元42。 該控制單元42包括一個電壓放大器21、一個電壓比較 器22、一個誤差放大器23、一個OR電路24、一個振盪器25、 ⑧ 25 1294207 一個隨機延遲電路43、一個正反器電路（於此後稱為，，FF電 路’’）27、一個參考電源ei、及電阻器R1*R2。 該振盪器25是為一個脈衝振盪器，其執行振盪來產生 一個具有固定頻率的脈衝訊號並且把該脈衝訊號CLK供應 5到該隨機延遲電路43與該OR電路24。該OR電路24接收由該 電壓比較器22所供應的比較訊號S3及由該振盪器25所供應 的脈衝訊號CLK俾可執行對該比較訊號S3與該脈衝訊號 CLK執行一個OR運算。該振盪器25然後供應一個具有一個 對應於該OR運算結果之電壓位準的〇R邏輯訊號S4到該FF 10 電路27。 該隨機延遲電路43把該振盪器25的脈衝訊號CLK延遲 俾可產生一個延遲訊號DCK，並且把該延遲訊號DCK供應 到該FF電路27。該隨機延遲電路43包括數個延遲電路44和 45 (在這情況中，兩個）、一個隨機電路46、及一個選擇電 15 路47 〇 該第一延遲電路4 4把該振盪器2 5的脈衝訊號C L K延遲 俾可產生一個第一延遲訊號S40。該第一延遲訊號S40相對 於該脈衝訊號CLK的延遲時間是被固定而且是被設定成該 脈衝訊號CLK之一個週期的20%。該第二延遲電路45把該振 20 盪器25的脈衝訊號CLK延遲俾可產生一個第二延遲訊號 S41。該第二延遲訊號S41相對於該脈衝訊號CLK的延遲時 間是被固定而且是被設定成該脈衝訊號CLK之一個週期的 1%。根據該脈衝訊號CLK，該隨機延遲電路43把該脈衝訊 號CLK延遲一個週期的20%俾可產生該第一延遲訊號 26 ⑧ 1294207 S40，另一方面把該脈衝訊號CLK延遲一個週期的1%俾可 產生5亥第一延遲訊號S41。 利用該脈衝訊號CLK，該隨機電路46產生—個選擇1 3虎S42，其卩現者時間逝去隨機地到達H-位準和位準。由 5隨機電路46所產生的選擇訊號S42具有一個偽·隨機雜訊 (PN)碼。 第7圖是為一個顯示該隨機電路46的示意電路圖。 該隨機電路46包括一個具有數個位元（在這情況中， 七個位元）的移位暫存器48,及一個互斥OR電路（E〇R電 10 路）49。該移位暫存器48包括七個串聯地一個一個連接的正 反器電路（FF電路）48a至48g。該等FF電路48a至48g中之每 一者具有一個接收該脈衝訊號CLK的時鐘端、一個輸入 端、及一個連接至下一級!^電路之輸入端的輸出端。該E〇R 電路49具有一個連接至該第三級FF電路48c之輸出端的第 15 一輸入端、一個連接至最後一級FF電路48g之輸出端的第二 輸入端、及一個連接至該第一級FF電路4%之輸入端的輸出 端。該隨機電路46在一個隨機時序產生一個選擇訊號S42。 該選擇訊號S42具有隨機脈衝寬度，如在第8圖中所示。 該選擇電路47接收該第一和第二延遲訊號S4〇和S41及 20該選擇訊號S42。然後，該選擇電路47根據該選擇訊號S42 來輸出該第一延遲訊號S40或者該第二延遲訊號S41作為一 個延遲訊號DCK。該選擇訊號S42是為一個脈衝訊號，其是 在隨機時序下產生並且具有一個隨機脈衝寬度。因此，該 邊擇電路47隨機地選擇該第一延遲訊號S4〇或者第二延遲 27 ⑧ 1294207 訊號S41並且輸出該被選擇之一者作為該延遲訊號DCK。 該FF電路27具有一個設定端S，其接收由該隨機延遲電 路43所供應的延遲訊號DCK，及一個重置端R，其接收該 OR電路24的OR邏輯訊號S4。響應於一個被供應到該設定端 5 S的H-位準訊號，該FF電路27在輸出端Q產生一個H-位準控 制訊號DH ’而在反相輸出端/Q產生一個L-位準控制訊號 DL。響應於一個被供應到該重置端r的H-位準訊號，該FF 電路27在輸出端Q產生一個L-位準控制訊號DL，而在反相 輸出端/Q產生一個H-位準控制訊號DH。 10 該FF電路27是響應於該延遲訊號DCK來被設定及響應

於該脈衝訊號CLK來被周期性地重置。該隨機延遲電路43 產生一個被延遲該脈衝訊號CLK之一個週期之20%的第一 延遲訊號S40及一個被延遲該脈衝訊號CLK之一個週期之 1%的第二延遲訊號S41。即，該第三實施例的控制單元42 15隨機地改變從該FF電路27被重置到該FF電路27被設定的間 隔。反之，第一和第二實施例的控制單元12和32隨機地改 變從該FF電路27被設定到該FF電路27被重置的間隔。從該 FF電路27被重置到該FF電路27被設定的間隔是為該在其期 間，該輸出電晶體T1被保持非有源的時間。即，該控制單 20 元42隨機地改變該輸出電晶體丁1的〇]^工作比。在該第三 實施例中，該隨機改變是藉由隨機地設定2〇%和1%的〇FF 工作比來被執行。換句話說，該隨機改變是藉由隨機地設 定80%和99%的ON工作比來被執行。 在被設定之後，該FF電路27是藉著一個由該〇R電路24 ⑧ 28 1294207 在ON工作比之8〇%或99%之時序所供應的沁位準脈衝訊號 CLK或者疋藉由一個由該電壓比較器22所供應的比較訊 唬S3來被重置。因此，即使該時序，該比較訊號幻是在該 時序上升到Η位準，是由該雜訊延遲成比該時序，一個H_ 5位準脈衝訊號CLK*在該時序被供應到該FF電路27的設定 端S，更晚，該FF電路27是由一個被周期性地供應的士位準 脈衝訊號CLK重置。結果，該控制單元32防止會藉由一個 比忒振盪态25之振盪頻率更低之頻率來重置該FF電路27之 低谐振盈的發生。 10 忒第二貫施例的DC-DC變換器40具有在下面所述的優 點。 该隨機延遲電路43把被供應到該FF電路27之設定端的 脈衝Λ唬延遲俾可實質上改變該輸出電晶體τl的oN工作 比。由於該隨機延遲電路43之作用的延遲時間是相當短。 15仏致使一個具有相當小之電路面積之電路的使用。該隨機 延遲電路43的電路面積是相當小，其抑制該DC_DC變換器 40之面積的增加。這抑制併入該DC-DC變換器40之電子元 件與印刷電路板的擴大。 5月參閱第9圖所示，本發明之第四實施例的DC_DC變換 20器50是為一個包括變換器單元11與控制單元32的電流-模 式DC-DC變換器。 该控制單元32包括一個電壓放大器21、一個電壓比較 态22 個誤差放大态23、一個〇R電路24、一個振蘯器25、 一個正反器電路（於此後稱為”FF電路，，）27、一個參考電源 29 1294207 el、兩個電阻器R1和R2、兩個電壓比較器33a和33b、一個 隨機延遲電路53、及兩個參考電源e2a和e2b。 該兩個電壓比較器33a和33b把該延遲時間範圍分割成 三個並且表示目前包括該輸出電壓Vo的該範圍。該電壓比 5 較器33a根據在一個參考電壓V2a與該輸出電壓v〇 (分割電 壓Vf)之間之比較的結果來產生一個H_位準或者]^位準輸 出訊號S5a。該電壓比較器33b根據在一個參考電壓V2b與該 輸出電壓Vo (分割電壓Vf)之間之比較的結果來產生一個 ® H-位準或者L-位準輸出訊號S5b。 10 該隨機延遲電路53，其接收來自該等電壓比較器33a和 33b的輸出訊號S5a和S5b及來自該振盪器25的脈衝訊號 CLK ’在改變該延遲訊號〇(：：£相對於該脈衝訊號⑶尺的延 遲時間時，根據該等輸出訊號S5a和S5b來把該脈衝訊號 CLK延遲俾可產生一個延遲訊號DCK。該等電壓比較器33a 15和33b的輸出訊號S5a*S5b對應於該輸出電壓Vo。據此，該

# ^機延遲電路53根據該輸出電壓Vo來改變該延遲訊號DCK 的延遲時間。 孩Ik機延遲電路53包括數個延遲電路（在這情況中， 兩個）54和55、一個隨機電路％、及一個選擇電路47。 2〇 分μ μ弟一延遲電路54接收來自該振盪器25的脈衝訊號 CLK及來自該電壓比較器仏的輪出訊號祝，並且把該脈 衝料延遲*同的延遲時間俾可產生數健遲訊號。該第 ^延遲電路54然後根據該輸出訊號仏來選擇該數個延遲 iU虎中之-者並且㈣摘擇的延遲訊號作為_個延遲訊 30 1294207 號 S40。 第10圖是為一個顯示該第一延遲電路54的示意方塊 圖。該第一延遲電路54包括數個延遲電路（在這情況中， 兩個）61和62，及一個選擇電路63。該等延遲電路61和62 5中之母一者把该脈衝訊號延遲一個預定的固定時間俾可產 生一個延遲訊號。該延遲電路61把該脈衝訊號延遲一個對 應於该脈衝"5虎CLK之個週期之10%的時間。該延遲電路 61產生一個藉由延遲該脈衝訊號CLK來被得到的延遲訊號 S61，而該延遲電路62產生一個藉由進一步延遲該延遲訊號 10 S61來被得到的延遲訊號S62時。該延遲訊號S62是相對於該 脈衝訊號CLK來被延遲一個對應於該脈衝訊號(：1^之一個 週期之20%的時間。因此，該第一延遲電路54接收該脈衝 訊號CLK，並且產生該被延遲了該脈衝訊號CLK之一個週 期之10%的延遲訊號S61及該被延遲了該脈衝CLK之一個 15 週期之20%的延遲訊號S62。 該選擇電路63接收該等延遲訊號S61和S62及一個來自 該電壓比較器33a的輸出訊號S5a、響應於該輸出訊號S5a來 選擇該等延遲訊號S61和S62中之一者、及輸出被選擇的延 遲訊號S40。如果該輸出電壓Vo是比該參考電壓V2a高的 20 話，該輸出訊號S5a上升到Η位準。如果該輸出電壓v〇是比 該參考電壓V2a低的話，該輸出訊號S5a下降到L位準。響應 於一個H-位準輸出訊號S5a，該選擇電路63選擇該相對於脈 衝訊號CLK具有長延遲時間的延遲訊號S62。響應於一個L-位準輸出訊號S5a，該選擇電路63選擇該相對於脈衝訊號 31 ⑧ 1294207 CLK具有短延遲時間的延遲訊號S61。 當該輸出電壓Vo是比該參考電壓V2a高時，該第一延遲 電路54選擇該已被延遲該振盪器25之脈衝訊號CLK之一個 週期之20%的延遲訊號S40。當該輸出電壓Vo是比該參考電 5 壓V2a低時，該第一延遲電路54選擇該已被延遲該脈衝訊號 CLK之一個週期之10%的延遲訊號S40。 該第二延遲電路55具有一個與該第一延遲電路54之結 構相似的結構但卻具有一個與該第一延遲電路54之延遲時 間不同的延遲時間。該第二延遲電路55接收一個脈衝訊號 10 CLK並且產生一個被延遲該脈衝訊號(：1^:之一個週期之1% 的延遲訊號及一個被延遲該脈衝訊號CLK之一個週期之 10%的延遲訊號。據此，當該輸出電壓％是比該參考電壓 V2b高時，該第二延遲電路55選擇一個被延遲了該振盪器25 之脈衝訊號CLK之一個週期之1〇%的延遲訊號S4i。當該輸 15出電壓ν〇是比該參考電壓V2b低時，該第二延遲電路55選 擇一個被延遲了該脈衝訊號CLK之一個週期之1 %的延遲訊 號 S41。 該隨機電路46，與該第三實施例的隨機電路相同，產 生一個具有一個隨機脈衝寬度且是在隨機時序被產生的選 20擇訊號。該選擇電路47隨機地選擇該第一延遲訊號S40 或者該第二延遲訊號S41並且輸出被選擇的延遲訊號作為 該延遲訊號DCK。 當該輸出電壓Vo是比該參考電壓V2a高時，該隨機延遲 電路53響應於H-位準輸出訊號S5a和S5b來選擇該被延遲 32 1294207 20%的弟一延遲訊號S4〇或者該被延遲iq%的第二延遲訊號 S41。然後，該隨機延遲電路53把被選擇的延遲訊號Dcκ供 應到該OR電路24。延遲被供應到該FF電路27之設定端的脈 衝訊號20%或者〗〇%相當於把該輸出電晶體耵的〇FF工作 5比設定成20%或者10%，即，把該輸出電晶體T1的ON工作 比δ又疋成80%或者90%。因此，該隨機延遲電路y產生一個 延遲δίΐ號DCK來控制具有8〇或者9〇%〇Ν工作比之該輸出電 晶體Τ1的作動與不作動。 當該輸出電壓Vo是比該參考電壓V2a低且比該參考電 10壓V2b高時，該隨機延遲電路53響應於一個乙_位準輸出訊號 S5a與位準輸出訊號S5b來隨機地選擇一個第一延遲訊號 S40和一個第二延遲訊號S41，它們中之每一者是被延遲 10% ’並且把被選擇的延遲訊號DCK供應到該〇R電路24。 據此，該隨機延遲電路53產生一個延遲訊號£)(：1(：來控制具 15有90%ONi作比之該輸出電晶體T1的作動與不作動。 當該輸出電壓Vo是比該參考電壓V2b低時，該隨機延 遲電路53響應於L-位準輪出訊號S5a和S5b來隨機地選擇被 延遲10%的第一延遲訊號S4〇或者被延遲1%的第二延遲訊 號S41 ’並且把被選擇的延遲訊號〇(：]^供應到該〇R電路 20 24。據此，該隨機延遲電路53產生一個延遲訊號DCK來控 制具有90或者99%ON工作比之該輸出電晶體71的作動與 不作動。 當该DC-DC變換器50的輪出電壓ν〇以該等輸出訊號 S5a和S5b為基礎是相當高時，該隨機延遲電路53降低該輸 ⑧ Ι2942Ό7 * 出電晶體T1的〇N工作比並且產生一個延遲訊號DCK來降 低該輸出電壓Vo。當該輸出電壓v〇是相當低時，該隨機延 遲電路53增加該輸出電晶體T1的ON工作比並且產生一個 延遲訊號DCK來增加該輸出電壓v〇。 5 該第四實施例的DC-DC變換器50具有在下面所述的優 點。 (1) 當該輸出電壓Vo是比該參考電壓V2a高時，該隨機 延遲電路53響應於H-位準訊號S5a和S5b來隨機地選擇被延 遲20%的第一延遲訊號S40或者被延遲10%的第二延遲訊號 10 S41。然後，該隨機延遲電路53把被選擇的延遲訊號DCK供 應到該OR電路24。延遲被供應到該FF電路27之設定端的脈 衝訊號20%或者1〇%相當於把該輸出電晶體TU々〇FF工作 比設定成20%或者1〇%，即，相當於把該輸出電晶體^的 ON工作比設定成80%或者9〇%。因此，該隨機延遲電路53 15 產生一個延遲訊號DCK來控制具有80或者90%ON工作比之 該輸出電晶體T1的作動與不作動。結果，該控制器52防止 低譜振盪的發生，其會在一個比該振盪器25之振盪頻率更 低的頻率來重置該FF電路27。 (2) 該隨機延遲電路53的第一和第二延遲電路54和55 20藉由延遲該脈衝訊號一個預定的固定時間來產生數個延遲 訊號。由於該延遲時間被固定，該電路結構可以被簡化而 且5亥電路面積的加大會被抑制。 (3) 當該輸出電壓Vo以偵測該輸出電壓Vo之關聯電壓 比較器33a或33b的輸出訊號S5a或S5b為基礎是相當高時， ⑧ 34 1294207 該第一和第二延遲電路54和55各產生一個延遲訊號來降低 該輸出電晶體T1的ON工作比。當該輸出電壓別是相當低 時，該第一和第二延遲電路54和55各產生一個延遲訊號來 增加该輸出電晶體T1的ON工作比。據此，合意的輸出電壓 5 Vo會被得到。 對於熟知此項技術的人仕而言會是顯而易知的是，本 發明在沒有離開本發明的精神或者範圍下能夠以很多其他 特定的形式來實現。特別地，應要了解的是，本發明能夠 以後面的形式實現。 10 該延遲訊號DCK的延遲範圍可以依需要來被改變。 在該第二和第四實施例中，被供應至該等電壓比較器 33a和33b的參考電壓V2a和V2b會是相同的。 在該第一實施例中，該第三實施句的隨機延遲電路43 可以被使用代替該隨機延遲電路26。 15 在$亥弟一貝施例中，该弟四實施例的隨機延遲電路53 可以被使用代替該隨機延遲電路34。 在该第二貫施例中，該第一實施例的隨機延遲電路26 可以被使用代替該隨機延遲電路43。 在δ亥弟四貝施例中，該第二實施例的隨機延遲電路34 20 可以被使用代替該隨機延遲電路53。 本發明不僅可應用於降壓DC-DC變換器10,30,40和5〇 且亦可應用到升壓DC-DC變換器、產生負電壓的dc-DC變 換器、及產生不同電壓的DC-DC變換器。 本發明亦可應用於包括數個變換器單元與數個控制單 ⑧ 35 Ι2942Ό7 元的多相DC-DC變換器。 目前的例子和實施例是被視為例證而不是限制，而且 本發明不受限於在此中所提供的細節，而是可以在後附申 請專利範圍的範圍與等效物之内被變化。 5 【圖式簡單説明】 第1圖是為一種習知DC-DC變換器的示意方塊電路圖； 第2圖是為另一種習知D C - D C變換器的示意方塊電路 圖； 第3圖是為在第1圖中之DC-DC變換器的運作波形圖； 1〇 第4圖是為本發明之第一實施例之DC-DC變換器的示 意方塊電路圖； 第5圖是為本發明之第二實施例之DC-DC變換器的示 意方塊電路圖； 第6圖是為本發明之第三實施例之D C - D C變換器的示 15 意方塊電路圖； 第7圖是為第6圖之DC-DC變換器之隨機電路的示意方 塊電路圖； 第8圖是為第7圖之隨機電路的輸出波形圖； 第9圖是為本發明之第四實施例之DC-DC變換器的示 20 意方塊電路圖；及 第10圖是為在第9圖中之DC-DC變換器之延遲電路的 示意電路圖。 【主要元件符號說明】 1 DC-DC變換器 2 控制單元 36 Ι2942Ό7

3 電壓放大器 43 隨機延遲電路 4 比較器 44 延遲電路 5 誤差放大器 45 延遲電路 7 正反器電路 46 隨機電路 6 振盪器 47 選擇電路 8 斜坡補償電路 48 移位暫存器 10 DC-DC變換器 48a FF電路 11 變換器單元 48b FF電路 12 控制單元 48c FF電路 21 電壓放大器 48d FF電路 22 電壓比較器 48e FF電路 23 誤差放大器 48f FF電路 24 OR電路 48g FF電路 25 振盪器 49 互斥OR電路 26 隨機延遲電路 50 DC-DC變換器 27 正反器電路 53 隨機延遲電路 32 控制單元 54 延遲電路 33a 電壓比較器 55 延遲電路 33b 電壓比較器 61 延遲電路 34 隨機延遲電路 62 延遲電路 34a 隨機延遲電路 63 選擇電路 34b 隨機延遲電路 T1 輸出電晶體 40 DC-DC變換器 T2 同步整流電晶體 42 控制單元 D1 齊納二極體 37 1294207

LI 抗流線圈 Vrl 參考電壓 Rs 電流偵測電阻器 S2 輸出訊號 Cl 平滑電容器 S3 比較訊號 DH 控制訊號 CLK 脈衝訊號 DL 控制訊號 DCK 延遲訊號 Vi 輸入電壓 S4 OR邏輯訊號 Vo 輸出電壓 ela 參考電源 Vcc 電源 e2a 參考電源 R1 電阻器 V2a 參考電壓 R2 電阻器 V2b 參考電壓 R 重置端 S5a 訊號 S 設定端 S5b 訊號 Q 輸出端 e2a 參考電源 /Q 反相輸出端 e2b 參考電源 IL 電流 S40 第一延遲訊號 GND 地線 S41 第二延遲訊號 CS 訊號 S42 選擇訊號 FB 訊號 S61 延遲訊號 SI 放大訊號 S62 延遲訊號 Vf 分割電壓 38

Claims (1)

1294207 十、申請專利範圍： 1·一種DC-DC變換器，包含·· 一個包括一個用於產生該DC-DC變換器之輪出電壓 之輸出電晶體的變換器單元，該變換器單元之松出電曰 5 體的作動與不作動是根據一個控制訊號來被控制；及 一個連接至該變換器單元之用於產生該控制該輪出 電晶體之作動與不作動之控制訊號的控制單元，該押制 • 訊號具有一個工作比，該控制單元根據對應於該輸出電 壓的輸出電流來改變該控制訊號的工作比，該控制單元 10 包括： 一個連接至該變換器單元之用於偵測該輸出電 流與產生一個偵測訊號的電流偵測電路； 一個用於產生一個脈衝訊號的振盈器； 一個連接至該振盪器之用於延遲該脈衝訊號盘 15 '、 產生一個延遲脈衝訊號的延遲電路，該延遲電路改變 % 該脈衝訊號的延遲時間；及 一個正反器電路，該正反器電路具有一個用於接 收該振盈器之脈衝訊號的設定端，及一個用於接收該 電流偵測電路之偵測訊號與該延遲脈衝訊號中之較 早之一者的重置端，其中，該正反器電路根據被供應 到该设定端的脈衝訊號和被供應到該重置端的訊號 來產生具有該工作比的控制訊號。 2·如申請專利範圍第1項所述之DC-DC變換器，其中，該延 遲電路隨機地改變該延遲時間。 39 1294207 如申明專利範圍第1項所述之DC-DC變換器，更包含： u 一個連接至該電流偵測電路、該延遲電路、與該正反 勺邏輯电路，該邏輯電路用於接收該该測訊號和 亥延遲脈衝訊號並且把該偵測訊號與該延遲脈衝訊號中 之車乂早之一者供應到該正反器電路。 •如申请專利範圍第1項所述之DC-DC變換器，其中： 该控制單元包括一個用於偵測該D C - D C變換器之輸 出電壓並產生一個電壓偵測訊號的電壓偵測電路；及 該延遲電路包括數個延遲電路，每個延遲電路在不同 之預疋延遲時間範圍之内改變該脈衝訊號的延遲時間， 並且根據該電壓偵測電路之電壓偵測訊號來選擇一個由 ”亥等延遲電路中之一者所產生的延遲脈衝訊號。 5 •如申請專利範圍第4項所述之DC-DC變換器，其中： 該電壓偵測電路把該DC-DC變換器的輸出電壓與一 個參考電壓做比較並且產生一個以該比較之結果為基礎 的電壓偵測訊號；及 當根據該電壓偵測訊號該輸出電壓是比該參考電壓 鬲時’該延遲電路選擇由該等延遲電路中之一者所產生 的延遲脈衝訊號俾可降低該輸出電晶體的ON工作比及降 低该輸出電壓，及當該輸出電壓是比該參考電壓低時， 該延遲電路選擇由該等延遲電路中之另一者所產生的延 遲脈衝訊號俾可增加該輸出電晶體的ON工作比及升高該 輸出電壓。 6·—種DC-DC變換器，包含： 40 1294207 一個包括一個用於產生該DC_DC變換器之輸出電壓 之輸出電晶體的變換器單元，該變換器單元之輸出 曰曰 體的作動與不作動是根據一個控制訊號來被控制；及 一個連接至該變換器單元之用於產生該控制該輪出 5 電晶體之作動與不作動之控制訊號的控制單元，該控制 訊號具有一個工作比，該控制單元根據對應於該輸出電 壓的輸出電流來改變該控制訊號的工作比，該控制單元 包括： 一個連接至該變換器單元之用於偵測該輸出電 10 流與產生一個偵測訊號的電流偵測電路； 一個用於產生一個脈衝訊號的振盪器； 一個連接至該振盪器之用於延遲該脈衝訊號與 產生一個延遲脈衝訊號的延遲電路，該延遲電路改變 該脈衝訊號的延遲時間；及 15 一個正反器電路，該正反器電路具有一個用於接 % 收該延遲脈衝訊號的設定端，及一個用於接收該電流 偵測電路之偵測訊號與該振盪器之脈衝訊號中之較 早之一者的重置端，其中，該正反器電路根據被供應 到該設定端的延遲脈衝訊號和被供應到該重置端的 2〇 訊號來產生具有該工作比的控制訊號。 7·如申請專利範圍第6項所述之DC-DC變換器，其令，該延 遲電路包括·· 數個用於接收該脈衝訊號並且產生數個具有不同之 延遲時間之延遲脈衝訊號的延遲電路； 41 Ι2942Ό7 一個用於產生一個隨機訊號的隨機電路；及 一個連接至該等延遲電路與該隨機電路的選擇電 路’該選擇電路用於利用該隨機訊號來選擇地輸出該等 延遲脈衝訊號。 5 8·如申請專利範圍第6項所述之DC-DC變換器，其中： 該控制單元包括一個用於偵測該DC-DC變換器之輸 出電壓並且產生一個電壓偵測訊號的電壓偵測電路；且 φ 該延遲電路包括： 數個用於接收該脈衝訊號並且產生數個具有不 10 同之延遲時間之延遲脈衝訊號的延遲電路，每個延遲 電路產生數個延遲内部脈衝訊號並且根據該電壓偵 測訊號來選擇該等延遲内部脈衝訊號中之一者作為 該延遲脈衝訊號； 一個用於產生一個隨機訊號的隨機電路；及 15 一個連接至該等延遲電路與該隨機電路的選擇 • 電路，該選擇電路用於利用該隨機訊號來選擇地輸出 該等延遲脈衝訊號。 9.如申请專利範圍第§項所述之Dc-DC變換器，其中： 该電壓偵測電路把該DC-DC變換器的輸出電壓與該 20 參考電壓做比較並且根據該比較的結果來產生一個電壓 偵測訊號；及 虽根據该電壓偵測訊號該輸出電壓是比該參考電壓 同¥，該等延遲電路中之每一者選擇該等延遲内部脈衝 訊號中之一者俾可降低該輸出電晶體的〇N工作比及降低 ⑧ 1294207 該輸出電壓，而當該輸出電壓是比該參考電壓低時，該 等延遲電路中之每一者選擇該等延遲内部脈衝訊號中之 另一者俾可增加該輸出電晶體的ON工作比及升高該輸出 電壓。 10·如申請專利範圍第8項所述之DC-DC變換器，其中，該 等延遲電路中之每一者包括： 數個用於產生該延遲内部脈衝訊號於對應之輸出端 的串聯連接延遲電路；及 一個連接至該等延遲電路的選擇電路，該選擇電路 用於接收來自該等延遲電路的延遲内部脈衝訊號並且根 據該電壓偵測訊號來選擇該等延遲内部脈衝訊號中之一 者。 11·一種用於產生一個控制訊號的控制電路，該控制訊號用 於控制一個產生一個DC-DC變換器之輸出電壓之變換器 單元之輸出電晶體的作動與不作動，該控制訊號具有一 個工作比，該控制電路根據對應於該輸出電壓之輪出電 流來改變該控制訊號的工作比，該控制電路包含： 一個連接至該變換器單元之用於偵測該輸出電流與 產生一個偵測訊號的電流偵測電路； 一個用於產生一個脈衝訊號的振盪器； 一個連接至該振盪器之用於延遲該脈衝訊號與產生 一個延遲脈衝訊號的延遲電路，該延遲電路改變該脈衝 訊號的延遲時間；及 一個正反器電路，該正反器電路具有一個用於接收 43 ⑧ 1294207 該振盪器之脈衝訊號的設定端，及一個用於接收該電流 偵測電路之偵測訊號與該延遲脈衝訊號中之較早之一者 的重置端，其中，該正反器電路根據被供應到該設定端 的脈衝訊號和被供應到該重置端的訊號來產生具有該工 5 作比的控制訊號。 12·如申請專利範圍第η項所述之控制電路，其中，該延遲 電路隨機地改變該延遲時間。 13.如申請專利範圍第11項所述之控制電路，更包含： 一個連接至該電流偵測電路、該延遲電路、與該正 10 反器電路的邏輯電路，該邏輯電路用於接收該偵測訊號 和該延遲脈衝訊號並且把該偵測訊號與該延遲脈衝訊號 中之較早之一者供應到該正反器電路。 14·如申請專利範圍第11項所述之控制電路，更包含一個用 於偵測該DC-DC變換器之輸出電壓並產生一個電壓偵測 IS 訊號的電壓偵測電路，其中，該延遲電路包括數個延遲 電路，每個延遲電路在不同之預定延遲時間範圍之内改 變該脈衝訊號的延遲時間，並且根據該電壓偵測電路之 電壓偵測訊號來選擇一個由該等延遲電路中之一者所產 生的延遲脈衝訊號。 2〇 15·如申請專利範圍第14項所述之控制電路，其中： 該電壓偵測電路把該DC-DC變換器的輸出電壓與一 個參考電壓做比較並且產生一個以該比較之結果為基礎 的電壓偵測訊號；及 當根據該電壓偵測訊號該輸出電壓是比該參考電壓 ⑧ 1294207 高時，該延遲電路選擇由該等延遲電路中之一者所產生 的延遲脈衝訊號俾可降低該輸出電晶體的〇N工作比及 降低該輸出電壓，及當該輸出電壓是比該參考電壓低 時，該延遲電路選擇由該等延遲電路中之另一者所產生 5 的延遲脈衝成號俾可增加該輸出電晶體的on工作比及 升高該輸出電壓。 16·—種用於產生一個控制訊號的控制電路，該控制訊號用 於控制一個產生一個DC-DC變換器之輸出電壓之變換器 單元之輸出電晶體的作動與不作動，該控制訊號具有一 10 個工作比，5亥控制電路根據對應於該輸出電壓之輸出電 流來改變该控制訊號的工作比，該控制電路包含·· 一個連接至該變換器單元之用於偵測該輸出電流與 產生一個偵測訊號的電流偵測電路； 一個用於產生一個脈衝訊號的振蘯器； 15 一個連接至該振盪器之用於延遲該脈衝訊號與產生 一個延遲脈衝訊號的延遲電路，該延遲電路改變該脈衝 訊號的延遲時間；及 一個正反器電路，該正反器電路具有一個用於接收 該延遲脈衝訊號的設定端，及一個用於接收該電流债測 20 電路之偵測訊號與該振盪器之脈衝訊號中之較早之一者 的重置端，其中，該正反器電路根據被供應到該設定端 的延遲脈衝訊號和被供應到該重置端的訊號來產生具有 該工作比的控制訊號。 17.如申請專利範圍第16項所述之控制電路，其中，該延遲 ⑧ 45 1294207 電路包括： 數個用於接收該脈衝訊號並且產生數個具有不同之 延遲時間之延遲脈衝訊號的延遲電路； 一個用於產生一個隨機訊號的隨機電路；及 5 一個連接至該等延遲電路與該隨機電路的選擇電 路，該選擇電路用於利用該隨機訊號來選擇地輸出該等 延遲脈衝訊號。 18.如申請專利範圍第16項所述之控制電路，更包含一個用 於偵測該D C - D C變換器之輸出電壓並且產生一個電壓偵 10 測訊號的電壓偵測電路，其中，該延遲電路包括： 數個用於接收該脈衝訊號並且產生數個具有不同之 延遲時間之延遲脈衝訊號的延遲電路，每個延遲電路產 生數個延遲内部脈衝訊號並且根據該電壓偵測訊號來選 擇該等延遲内部脈衝訊號中之一者作為該延遲脈衝訊 15 號； 一個用於產生一個隨機訊號的隨機電路；及 一個連接至該等延遲電路與該隨機電路的選擇電 路，該選擇電路用於利用該隨機訊號來選擇地輸出該等 延遲脈衝訊號。 20 19·如中請專利範圍第18項所述之控制電路，其中： °亥龟壓谓測電路把該DODC變換器的輸出電壓與該 麥考電壓做比較並且根據該比較的結果來產生一個電壓 "ί貞測號；及 當根據該電壓偵測訊號該輸出電壓是比該參考電壓 46 ⑧ Ι2942Ό7 高時，該等延遲電路中之每一者選擇該等延遲内部脈衝 訊號中之一者俾可降低該輸出電晶體的Ο N工作比及降 低該輸出電壓，而當該輸出電壓是比該參考電壓低時， 該等延遲電路中之每一者選擇該等延遲内部脈衝訊號中 5 之另一者俾可增加該輸出電晶體的ON工作比及升高該 輸出電壓。 20.如申請專利範圍第19項所述之控制電路，其中，該等延 遲電路中之每一者包括： ® 數個用於產生該延遲内部脈衝訊號於對應之輸出端 10 的串聯連接延遲電路；及 一個連接至該等延遲電路的選擇電路，該選擇電路 用於接收來自該等延遲電路的延遲内部脈衝訊號並且根 據該電壓偵測訊號來選擇該等延遲内部脈衝訊號中之一 者。 47