JP2010130856A - Ｄｃ−ｄｃコンバータ及びｄｃ−ｄｃコンバータの制御回路 - Google Patents
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Abstract
【課題】入出力条件に応じた最適な位相補償定数に設定できることが可能なＤＣ−ＤＣコンバータ及びＤＣ−ＤＣコンバータの制御回路を提供すること。
【解決手段】位相補償制御回路３１は、ＤＣ−ＤＣコンバータ１０の入力電圧ＶＣＣと出力電圧Ｖｏの差電圧に相対した制御電圧Ｖｃを生成し、その制御電圧Ｖｃを第２位相補償回路３４に出力する。そして、第２位相補償回路３４は、入力された制御電圧Ｖｃに応じて、そのときのＤＣ−ＤＣコンバータ１０の入力電圧ＶＣＣと出力電圧Ｖｏの条件に対して最適な位相補償定数に変更する。
【選択図】図１
【解決手段】位相補償制御回路３１は、ＤＣ−ＤＣコンバータ１０の入力電圧ＶＣＣと出力電圧Ｖｏの差電圧に相対した制御電圧Ｖｃを生成し、その制御電圧Ｖｃを第２位相補償回路３４に出力する。そして、第２位相補償回路３４は、入力された制御電圧Ｖｃに応じて、そのときのＤＣ−ＤＣコンバータ１０の入力電圧ＶＣＣと出力電圧Ｖｏの条件に対して最適な位相補償定数に変更する。
【選択図】図１
Description
ＤＣ−ＤＣコンバータ及びＤＣ−ＤＣコンバータの制御回路に関するものである。
従来、電子機器は、信号処理を行う内部回路と、内部回路にその電源電圧として出力電圧を供給するＤＣ−ＤＣコンバータが備えている。ＤＣ−ＤＣコンバータは、内部回路に供給する出力電圧を入力電圧から生成し、この出力電圧が一定となるように制御している。ＤＣ−ＤＣコンバータは、出力電圧を一定となるように制御するため、フィードバック制御を行っている。
しかし、ＤＣ−ＤＣコンバータは、フィードバック制御が行われる制御系（フィードバックループ）において、フィードバックループを形成する素子の周波数特性によって安定性に問題が生じる。例えば、ＤＣ−ＤＣコンバータは、出力電圧の急激な変化によって、出力電圧が発振してしまう。このため、通常、ＤＣ−ＤＣコンバータを構成している誤差増幅器について、その出力端子とマイナス入力端子との間に、出力電圧の安定性を保つための位相補償回路を備えている。
この位相補償回路の定数（位相補償定数）は、ＤＣ−ＤＣコンバータの入力電圧と出力電圧の条件（入出力条件）によって、最適な位相補償定数が異なる。そのため、ＤＣ−ＤＣコンバータは、入出力条件の限られた範囲において、安定的に出力電圧を生成するような位相補償定数を１つ選択していた。従って、ＤＣ−ＤＣコンバータは、各入出力条件の全範囲において、最適な位相補償定数を選択できないという問題があった。
この問題に対して、従来、ＤＣ−ＤＣコンバータは、異なる位相補償定数を複数備え、入出力条件に応じて位相補償定数を切替えていた（例えば、特許文献１参照）。これにより、ＤＣ−ＤＣコンバータは、備えた位相補償定数に対応する入出力条件において、最適な位相補償定数を選択することができる。
特開２００５−１１０４６８号公報
しかしながら、上記のＤＣ−ＤＣコンバータでは、備えた位相補償定数に対応した限られた範囲の入出力条件のみ、最適な位相補償定数となっている。つまり、ＤＣ−ＤＣコンバータは、その他の入出力条件において、最適な位相補償定数を備えていない。また、入出力条件の全範囲において、ＤＣ−ＤＣコンバータが最適な位相補償定数を備えようとすると、その数だけ位相補償回路が必要になるため、部品点数、または素子数が多くなる。
このＤＣ−ＤＣコンバータ及びＤＣ−ＤＣコンバータの制御回路は、簡単な構成でその時々の入出力条件に応じて最適な位相補償定数に設定することができることを目的とする。
このＤＣ−ＤＣコンバータは、入力電圧がスイッチング回路のスイッチング動作にて間欠的に供給する平滑回路と、前記入力電圧を電圧変換させた出力電圧を生成する出力端子と、一方の入力端子に前記出力電圧を帰還電圧として入力するとともに、他方の入力端子に前記出力電圧を目標電圧にするための予め定めた基準電圧を入力して、前記帰還電圧と前記基準電圧との差電圧であって、前記目標電圧の前記出力電圧を生成するよう前記スイッチング回路を制御する差電圧を生成する誤差増幅回路と前記誤差増幅回路に入力される前記帰還電圧の位相を制御する位相補償回路と、前記入力電圧と前記帰還電圧に基づいて前記位相補償回路の位相補償定数を変更する位相補償制御回路とを設けるようにした。
このＤＣ−ＤＣコンバータによれば、位相補償制御回路は、その時々の出力電圧（帰還電圧）と入力電圧の条件に応じて、位相補償回路の定数を変更する。これにより、その時々の出力電圧と入力電圧の条件に対して、位相補償手段の位相補償定数は、最適な位相補償定数になり、ＤＣ−ＤＣコンバータは、安定して出力電圧を出力することができる。
開示されたＤＣ−ＤＣコンバータ及びＤＣ−ＤＣコンバータの制御回路によれば、簡単な構成でその時々の入出力条件に応じて最適な位相補償定数に設定することができる。
（第一実施形態）
以下、一実施形態を図１〜６に従って説明する。
図１に示すように、ＤＣ−ＤＣコンバータ１０は、入力電源Ｂから入力電圧ＶＣＣを降圧変換して、出力端子Ｔｏに出力電圧Ｖｏを生成し、その生成した出力電圧Ｖｏを出力端子Ｔｏから内部回路１１に出力する。ＤＣ−ＤＣコンバータ１０は電流制御型ＤＣ−ＤＣコンバータであって、電流制御動作により、出力電圧Ｖｏが予め定めた目標電圧Ｖｋに制御されて内部回路１１に出力される。ＤＣ−ＤＣコンバータ１０は、制御回路１２、スイッチング回路１３、第１平滑回路１４を備えている。
以下、一実施形態を図１〜６に従って説明する。
図１に示すように、ＤＣ−ＤＣコンバータ１０は、入力電源Ｂから入力電圧ＶＣＣを降圧変換して、出力端子Ｔｏに出力電圧Ｖｏを生成し、その生成した出力電圧Ｖｏを出力端子Ｔｏから内部回路１１に出力する。ＤＣ−ＤＣコンバータ１０は電流制御型ＤＣ−ＤＣコンバータであって、電流制御動作により、出力電圧Ｖｏが予め定めた目標電圧Ｖｋに制御されて内部回路１１に出力される。ＤＣ−ＤＣコンバータ１０は、制御回路１２、スイッチング回路１３、第１平滑回路１４を備えている。
制御回路１２は、内部回路１１の負荷状態に応じてデューティー制御して出力電圧Ｖｏを生成する。そして、デューティー制御にて生成された出力電圧Ｖｏは、チョークコイルＬ１と平滑用コンデンサＣ１からなる第１平滑回路１４にて平滑されて出力端子Ｔｏから内部回路１１に出力する。
制御回路１２は、電流検出部２０、分圧回路２１、誤差増幅器ＥＲＲ１、位相補償部２３、電流比較器２４、パルス生成部２５、貫通防止回路２６を備えている。
電流検出部２０は、第１平滑回路１４のチョークコイルＬ１に流れる電流（コイル電流ＩＬ）を検出し、そのコイル電流ＩＬに相対した負荷検出電圧Ｖｒ２を出力する。電流検出部２０は、検出した負荷検出電圧Ｖｒ２を電流比較器２４に出力する。
電流検出部２０は、第１平滑回路１４のチョークコイルＬ１に流れる電流（コイル電流ＩＬ）を検出し、そのコイル電流ＩＬに相対した負荷検出電圧Ｖｒ２を出力する。電流検出部２０は、検出した負荷検出電圧Ｖｒ２を電流比較器２４に出力する。
分圧回路２１は、第１抵抗Ｒ１と第２抵抗Ｒ２の直列回路よりなり、その直列回路に内部回路１１に供給する出力電圧Ｖｏが帰還信号（帰還電圧）として印加される。そして、分圧回路２１は、第１抵抗Ｒ１と第２抵抗Ｒ２の接続点の電圧を分圧電圧Ｖｅとして誤差増幅回路としての誤差増幅器ＥＲＲ１の一方の入力端子としてのマイナス入力端子に出力する。
誤差増幅器ＥＲＲ１は、マイナス入力端子に分圧電圧Ｖｅが入力されるとともに、他方の入力端子としてのプラス入力端子には予め設定された基準電圧Ｖｒが入力される。誤差増幅器ＥＲＲ１は、分圧電圧Ｖｅ、即ち、そのときの出力電圧Ｖｏに比例した電圧と基準電圧Ｖｒとの差電圧を増幅し、その増幅した差電圧を誤差電圧Ｖｇとして、出力端子Ｔｏから電流比較器２４に出力する。
ここで、第１抵抗Ｒ１及び第２抵抗Ｒ２の抵抗値は、分圧回路２１に印加される出力電圧Ｖｏが内部回路１１に供給する予め定めた目標電圧Ｖｋと同じになっている時、その分圧回路２１の分圧電圧Ｖｅが基準電圧Ｖｒと同じになるように設定されている。
そして、誤差増幅器ＥＲＲ１は、分圧電圧Ｖｅが基準電圧Ｖｒと同じとき、予め設定された電圧値の誤差電圧Ｖｇｋを出力し、出力電圧Ｖｏが目標電圧Ｖｋより小さくなればなるほど、その小ささに相対した、予め設定された電圧値の誤差電圧Ｖｇｋに対して大きな値となる誤差電圧Ｖｇを電流比較器２４に出力する。反対に、出力電圧Ｖｏが目標電圧Ｖｋより大きくなればなるほど、その大きさに相対した、予め設定された電圧値の誤差電圧Ｖｇｋに対して小さな値となる誤差電圧Ｖｇを電流比較器２４に出力する。
電流比較器２４は、マイナス入力端子に誤差増幅器ＥＲＲ１からの誤差電圧Ｖｇが入力されるとともに、プラス入力端子に電流検出部２０からの負荷検出電圧Ｖｒ２が入力される。そして、電流比較器２４は、負荷検出電圧Ｖｒ２が誤差電圧Ｖｇ以上になったとき、Ｈレベルの第１判定信号Ｊ１を、反対に、負荷検出電圧Ｖｒ２が誤差電圧Ｖｇより小さくなったとき、Ｌレベルの第１判定信号Ｊ１を出力する。
すなわち、出力電圧Ｖｏが何らかの原因で目標電圧Ｖｋ以下になったとき、出力電圧Ｖｏを上げる必要があり、上げるためにはチョークコイルＬ１に流れるコイル電流ＩＬを上げる必要がある。このとき、電流比較器２４のマイナス入力端子に入力される誤差電圧Ｖｇは、出力電圧に伴い大きくなることから、負荷検出電圧Ｖｒ２の値を超えることになる。反対に、出力電圧Ｖｏが何らかの原因で目標電圧Ｖｋを超えたとき、出力電圧Ｖｏを下げる必要があり、下げるためにはチョークコイルＬ１に流れるコイル電流ＩＬを下げる必要がある。このとき、電流比較器２４のマイナス入力端子に入力される誤差電圧Ｖｇは、出力電圧Ｖｏに伴い小さくなることから、負荷検出電圧Ｖｒ２の値以下になる。
そこで、電流比較器２４は、誤差電圧Ｖｇと負荷検出電圧Ｖｒ２とを比較して、出力電圧Ｖｏが目標電圧Ｖｋ以下になったのか、反対に、目標値Ｖｋ未満になったのかを判定している。
つまり、電流比較器２４は、出力電圧Ｖｏが目標電圧Ｖｋを超えたとき、Ｈレベルの第１判定信号Ｊ１を、反対に、出力電圧Ｖｏが何らかの原因で目標電圧Ｖｋ以下になったとき、Ｌレベルの第１判定信号Ｊ１を出力する。
電流比較器２４の第１判定信号Ｊ１は、パルス生成部２５に出力される。パルス生成部２５は、ＲＳフリップフロップ回路と発振器回路を備え、ＲＳフリップフロップ回路のセット入力端子に電流比較器２４からの第１判定信号Ｊ１が入力され、ＲＳフリップフロップ回路のリセット端子に発振器回路からのクロック信号が入力される。
ＲＳフリップフロップ回路は、セット入力端子にＨレベルに立ち上がった第１判定信号Ｊ１が入力されると、ＲＳフリップフロップ回路のＱ出力端子（パルス生成部２５の出力端子）からＨレベルの第２判定信号Ｊ２を出力する。この状態から、ＲＳフリップフロップ回路は、リセット入力端子にクロック信号が入力されると、反転（リセット）してＱ出力端子（パルス生成部２５の出力端子）からＬレベルの第２判定信号Ｊ２を出力する。
つまり、パルス生成部２５は、クロック信号の１周期中において、第１判定信号Ｊ１のＬレベルからＨレベルの立ち上がりに応答してＨレベルの第２判定信号Ｊ２を出力し、クロック信号に応答してＬレベルの第２判定信号Ｊ２を出力する。
言い換えると、パルス生成部２５は、クロック信号の１周期中において、出力電圧Ｖｏが目標電圧Ｖｋを超えたとき、Ｈレベルの第２判定信号Ｊ２を出力し、続いて、クロック信号に応答してＬレベルの第２判定信号Ｊ２を出力する。
詳述すると、出力電圧Ｖｏが目標電圧Ｖｋに近い値のとき、クロック信号とクロック信号のほぼ中間のタイミングで、出力電圧Ｖｏが目標電圧Ｖｋを超えることになる。その結果、パルス生成部２５から出力される第２判定信号Ｊ２のデューティー比はほぼ５０％になる。
また、出力電圧Ｖｏが目標電圧Ｖｋより小さくなればなるほど、クロック信号とクロック信号の中間より早いタイミングで、出力電圧が目標電圧Ｖｋを超えることになる。その結果、パルス生成部２５から出力される第２判定信号Ｊ２のデューティー比は５０％以上になる。
さらに、出力電圧Ｖｏが目標電圧Ｖｋより大きくなればなるほど、クロック信号とクロック信号の中間より遅いタイミングで、出力電圧Ｖｏが目標電圧Ｖｋを超えることになる。その結果、パルス生成部２５から出力される第２判定信号Ｊ２のデューティー比は５０％未満になる。
出力電圧Ｖｏに基づいて、デューティー比が変更されるパルス生成部２５の第２判定信号Ｊ２は貫通防止回路２６に出力される。貫通防止回路２６は、第２判定信号Ｊ２に基づいて、スイッチング回路１３を構成するメイントランジスタとしての第１トランジスタＴ１と同期用トランジスタとしての第２トランジスタＴ２のゲートにそれぞれ第１及び第２駆動信号ＤＨ，ＤＬを出力する。
貫通防止回路２６は、第２判定信号Ｊ２がＬレベルのとき、第１及び第２トランジスタＴ１，Ｔ２のゲートに、Ｌレベルの第１及び第２駆動信号ＤＨ，ＤＬを出力する。反対に、貫通防止回路２６は、第２判定信号Ｊ２がＨレベルのとき、第１及び第２トランジスタＴ１，Ｔ２のゲートに、Ｈレベルの第１及び第２駆動信号ＤＨ，ＤＬを出力する。従って、貫通防止回路２６は、第２判定信号Ｊ２と同じデューティー比の第１及び第２駆動信号ＤＨ，ＤＬをそれぞれ第１及び第２トランジスタＴ１，Ｔ２に出力する。
第１トランジスタＴ１は、ＰチャネルＭＯＳトランジスタであり、ゲートに第１駆動信号ＤＨが入力され、ソースに入力電圧ＶＣＣが供給されている。第１トランジスタＴ１のドレインは、第２トランジスタＴ２のドレインに接続されている。
第２トランジスタＴ２は、ＮチャネルＭＯＳトランジスタであり、ゲートに第２駆動信号ＤＬが入力されている。第２トランジスタＴ２のソースは、グランドＧＮＤに接続されている。また、第２トランジスタＴ２のドレインと第１トランジスタＴ１のドレインの接続点（ノードＮｘ）は、第１平滑回路１４のチョークコイルＬ１を介して出力端子Ｔｏ（内部回路１１）に接続されている。
そして、スイッチング回路１３は、貫通防止回路２６からＬレベルの第１及び第２駆動信号ＤＨ，ＤＬを入力すると、第１トランジスタＴ１がオン、第２トランジスタＴ２がオフし、貫通防止回路２６からＨレベルの第１及び第２駆動信号ＤＨ，ＤＬを入力すると、第１トランジスタＴ１がオフ、第２トランジスタＴ２がオンする。すなわち、第２判定信号Ｊ２（第１及び第２駆動信号ＤＨ，ＤＬ）に基づいて第１トランジスタＴ１と第２トランジスタＴ２は、相補的にオン・オフ動作される。
この第１トランジスタＴ１と第２トランジスタＴ２のオン・オフ動作（デューティー制御）に基づいて、スイッチング回路１３は、入力電圧ＶＣＣを第１平滑回路１４に出力して平滑化された目標電圧Ｖｋの出力電圧Ｖｏを生成して出力端子Ｔｏを介して内部回路１１に供給するようになっている。
即ち、実際に内部回路１１に供給している出力電圧Ｖｏの実電圧が、予め設定された内部回路１１に供給する目標電圧Ｖｋ以下のとき、貫通防止回路２６は、Ｌレベルの時間が長い第１及び第２駆動信号ＤＨ，ＤＬを出力し、第１トランジスタＴ１をオン、第２トランジスタＴ２をオフさせて、目標電圧Ｖｋになるように出力電圧Ｖｏを上げて内部回路１１に供給するようになっている。
反対に、実際に内部回路１１に供給している出力電圧Ｖｏが、予め設定された内部回路１１に供給する目標電圧Ｖｋより大きいとき、貫通防止回路２６は、Ｈレベルの時間が長い第１及び第２駆動信号ＤＨ，ＤＬを出力し、第１トランジスタＴ１をオフ、第２トランジスタＴ２をオンさせて、目標電圧Ｖｋになるように出力電圧Ｖｏを下げて内部回路１１に供給するようになっている。
上記のように、構成したＤＣ−ＤＣコンバータ１０の制御回路１２は、位相補償部２３が設けられている。位相補償部２３は、出力電圧Ｖｏの急激な変化によって、出力電圧Ｖｏが発振してしまうのを防止するためのものである。
図２は、位相補償部２３を備えない従来のＤＣ−ＤＣコンバータの周波数特性についてシミュレーションした結果であって、ＤＣ−ＤＣコンバータのフィードバックループの利得特性線Ｇ１［ｄＢ］と位相特性線Ｐ１［ｄＢ］を示す。ここで、周波数特性とは、ＤＣ−ＤＣコンバータの利得が０ｄＢ以上になっている周波数の帯域をいう。すなわち、周波数特性は、出力電圧Ｖｏが急激に変化した場合、ＤＣ−ＤＣコンバータがどれだけ急激な変化に正常な動作可能かを表している。
なお、シミュレーションの入力条件として、入力電圧ＶＣＣ＝３．３Ｖ、出力電圧Ｖｏ＝２．４７Ｖ、内部回路１１に供給する出力電流Ｉｏ＝４５０ｍＡとする。出力電流Ｉｏは、コイル電流ＩＬをコンデンサＣ１にて平滑化され、内部回路１１に供給される電流でいう。このため、出力電流Ｉｏの値は、コイル電流ＩＬに平均値となる。
図２に示すように、従来のＤＣ−ＤＣコンバータの周波数帯域は、５０ｋＨｚである。
従って、位相補償部２３を備えていない従来のＤＣ−ＤＣコンバータは、周波数帯域が狭く発振し易く安定的な動作させるには問題が生じる。
従って、位相補償部２３を備えていない従来のＤＣ−ＤＣコンバータは、周波数帯域が狭く発振し易く安定的な動作させるには問題が生じる。
そこで、本実施形態では、制御回路１２に位相補償部２３を設けている。
位相補償部２３は、位相補償制御回路３１及び位相補償回路３２を備え、誤差増幅器ＥＲＲ１が安定的な誤差電圧Ｖｇを出力するようにしている。
位相補償部２３は、位相補償制御回路３１及び位相補償回路３２を備え、誤差増幅器ＥＲＲ１が安定的な誤差電圧Ｖｇを出力するようにしている。
位相補償制御回路３１は誤差増幅回路にて構成されている。位相補償制御回路３１は、マイナス入力端子に入力電圧ＶＣＣが入力されるとともに、プラス入力端子には帰還信号（帰還電圧）としての出力電圧Ｖｏが入力される。位相補償制御回路３１は、入力電圧ＶＣＣと出力電圧Ｖｏとの差電圧を増幅し、その増幅した差電圧を制御信号としての制御電圧Ｖｃとして、位相補償回路３２に出力する。
位相補償回路３２は、第１位相補償回路３３と第２位相補償回路３４を備えている。第１位相補償回路３３はコンデンサにて構成され、第１抵抗Ｒ１に並列して接続されている。図３に示すように、第２位相補償回路３４は、バックゲートがグランドＧＮＤから浮いている構成の可変容量としてのＮチャネルフローティングＭＯＳトランジスタＴｆと、第３抵抗Ｒ３を備えている。
ＮチャネルフローティングＭＯＳトランジスタＴｆは、そのバックゲートが誤差増幅器ＥＲＲ１のマイナス入力端子に接続され、そのソースとドレインがともに第３抵抗Ｒ３を介して誤差増幅器ＥＲＲ１の出力端子に接続される。ＮチャネルフローティングＭＯＳトランジスタＴｆは、そのゲートが位相補償制御回路３１から制御電圧Ｖｃを入力される。
すなわち、ＮチャネルフローティングＭＯＳトランジスタＴｆは、そのソース及びドレインと、そのバックゲートとの間の容量成分（ＭＯＳ容量）にてコンデンサを形成している。そして、ＭＯＳ容量の容量値は、ＮチャネルフローティングＭＯＳトランジスタＴｆのゲートに入力される制御電圧Ｖｃに応じて制御されるようになっている。
つまり、制御電圧Ｖｃの電圧値が大きくなると（即ち、入力電圧ＶＣＣと出力電圧Ｖｏとの差電圧が大きくなると）、ＮチャネルフローティングＭＯＳトランジスタＴｆのソース及びドレインとの間に形成される空乏層が大きくなるため、ＭＯＳ容量の容量値は小さくなる。
反対に、制御電圧Ｖｃの電圧値が小さくなると（即ち、入力電圧ＶＣＣと出力電圧Ｖｏとの差電圧が小さくなると）、ＮチャネルフローティングＭＯＳトランジスタＴｆのソース及びドレインとの間に形成される空乏層が小さくなるため、ＭＯＳ容量の容量値は大きくなる。
なお、制御電圧Ｖｃに基づくＭＯＳ容量の容量値は、各入出力条件（入力電圧ＶＣＣと出力電圧Ｖｏの差電圧）に対して最適な位相補償定数になるような容量値を予め設定されている。
従って、位相補償部２３は、ＭＯＳ容量の容量値を、入出力条件、即ち入力電圧ＶＣＣに対するその時々の出力電圧Ｖｏとの差電圧に応じて最適な位相補償定数に変更して、誤差増幅器ＥＲＲ１に位相補償を行っている。これにより、誤差増幅器ＥＲＲ１は、出力電圧Ｖｏが急激に変化しても発振を抑えて安定的に誤差電圧Ｖｇを出力している。
図４は、位相補償部２３を備えたＤＣ−ＤＣコンバータ１０の周波数特性についてシミュレーションした結果であって、ＤＣ−ＤＣコンバータ１０のフィードバックループの利得特性線Ｇ２［ｄＢ］と位相特性線Ｐ２［ｄＢ］を示す。ここで、周波数特性とは、ＤＣ−ＤＣコンバータの利得が０ｄＢ以上になっている周波数の帯域をいう。すなわち、周波数特性は、出力電圧Ｖｏが急激に変化した場合、ＤＣ−ＤＣコンバータ１０がどれだけ急激な変化に正常な動作可能かを表している。
なお、シミュレーションの入力条件として、入力電圧ＶＣＣ＝３．３Ｖ、出力電圧Ｖｏ＝２．４７Ｖ、内部回路１１に供給する出力電流Ｉｏ＝４５０ｍＡとする。
図４に示すように、位相補償部２３を備えたＤＣ−ＤＣコンバータ１０の周波数帯域は、９７ｋＨｚになる。また、利得Ｇ２が０ｄＢのとき、位相Ｐ２は５０度以上になっている。すなわち、図２に示す従来のＤＣ−ＤＣコンバータに比べて、位相余裕が十分にあり、ＤＣ−ＤＣコンバータ１０は発振せずに、安定的に動作することがわかる。
図４に示すように、位相補償部２３を備えたＤＣ−ＤＣコンバータ１０の周波数帯域は、９７ｋＨｚになる。また、利得Ｇ２が０ｄＢのとき、位相Ｐ２は５０度以上になっている。すなわち、図２に示す従来のＤＣ−ＤＣコンバータに比べて、位相余裕が十分にあり、ＤＣ−ＤＣコンバータ１０は発振せずに、安定的に動作することがわかる。
上記の位相補償部２３を備えたＤＣ−ＤＣコンバータ１０及び従来のＤＣ−ＤＣコンバータの負荷急変特性についてシミュレーションした結果を図５及び図６に示す。負荷急変特性は、急激な出力電流Ｉｏ（コイル電流ＩＬの平均電流）の変化に対する出力電圧Ｖｏの変化を表している。
なお、シミュレーションの入力条件として、入力電圧ＶＣＣ＝３．３Ｖ、出力電圧Ｖｏ＝２．４７Ｖ、図５及び図６に示すように、まず、時刻ｔ１において、出力電流Ｉｏを１ｕｓで０ｍＡから４５０ｍＡに上げる。次に、時刻ｔ２において、出力電流Ｉｏを１ｕｓで４５０ｍＡから０ｍＡに下げる。
図５に示すように、位相補償部２３を備えたＤＣ−ＤＣコンバータ１０の負荷急変特性は、時刻ｔ１において、出力電流Ｉｏを１ｕｓで０ｍＡから４５０ｍＡに上げると１４０ｍＶになり、時刻ｔ２において、出力電流Ｉｏを１ｕｓで４５０ｍＡから０ｍＡに下げると１６０ｍＶになる。
これに対して、図６に示すように、従来のＤＣ−ＤＣコンバータの負荷急変特性は、時刻ｔ１において、出力電流Ｉｏを１ｕｓで０ｍＡから４５０ｍＡに上げると１８８ｍＶになり、時刻ｔ２において、出力電流Ｉｏを１ｕｓで４５０ｍＡから０ｍＡに下げると１９０ｍＶになる。
すなわち、位相補償部２３を備えたＤＣ−ＤＣコンバータ１０は、従来のＤＣ−ＤＣコンバータより負荷急変特性が改善されていることがわかる。
従って、上記のシミュレーション結果により、位相補償部２３を備えたＤＣ−ＤＣコンバータ１０は、入出力条件に応じて第２位相補償回路３４の位相補償定数が最適な位相補償定数に変更されることから、従来のＤＣ−ＤＣコンバータより周波数特性と負荷急変特性が改善されている。
従って、上記のシミュレーション結果により、位相補償部２３を備えたＤＣ−ＤＣコンバータ１０は、入出力条件に応じて第２位相補償回路３４の位相補償定数が最適な位相補償定数に変更されることから、従来のＤＣ−ＤＣコンバータより周波数特性と負荷急変特性が改善されている。
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）位相補償制御回路３１は、入出力条件に応じた制御電圧Ｖｃを生成する。第２位相補償回路３４の位相補償定数は、制御電圧Ｖｃに応じて、最適な位相補償定数に変更する。これにより、ＤＣ−ＤＣコンバータ１０は、入出力条件の全範囲において最適な位相補償定数を設定でき、安定的に出力電圧Ｖｏを生成することができる。
（１）位相補償制御回路３１は、入出力条件に応じた制御電圧Ｖｃを生成する。第２位相補償回路３４の位相補償定数は、制御電圧Ｖｃに応じて、最適な位相補償定数に変更する。これにより、ＤＣ−ＤＣコンバータ１０は、入出力条件の全範囲において最適な位相補償定数を設定でき、安定的に出力電圧Ｖｏを生成することができる。
（２）位相補償制御回路３１は、入力電圧ＶＣＣと出力電圧Ｖｏの差電圧を求め、その差電圧に基づいて、第２位相補償回路３４の位相補償定数を変更するための制御電圧Ｖｃを生成する。これにより、ＤＣ−ＤＣコンバータ１０は、入力電圧ＶＣＣと出力電圧Ｖｏの差電圧を求めるだけの簡単な構成で、容易に入出力条件に最適な位相補償定数を算出することができる。
（３）第２位相補償回路３４は、可変容量としてのＮチャネルフローティングＭＯＳトランジスタＴｆを備えている。ＮチャネルフローティングＭＯＳトランジスタＴｆのゲートは、制御電圧Ｖｃが入力されている。これにより、ＤＣ−ＤＣコンバータ１０は、ＮチャネルフローティングＭＯＳトランジスタＴｆだけの簡単かつ小さな回路規模で、制御電圧Ｖｃに応じた容量値にして入出力条件に最適な位相補償定数にすることができる。
（第二実施形態）
以下、本発明を具体化した第二実施形態を図７及び図８に従って説明する。上記第一実施形態では、入力電圧ＶＣＣを降圧変換して、出力電圧Ｖｏを生成して内部回路１１に出力するＤＣ−ＤＣコンバータ、所謂降圧ＤＣ−ＤＣコンバータ１０に、位相補償部２３を備えていた。そして、位相補償部２３は、ＤＣ−ＤＣコンバータ１０の入出力条件に応じて最適な位相補償定数に変更していた。
以下、本発明を具体化した第二実施形態を図７及び図８に従って説明する。上記第一実施形態では、入力電圧ＶＣＣを降圧変換して、出力電圧Ｖｏを生成して内部回路１１に出力するＤＣ−ＤＣコンバータ、所謂降圧ＤＣ−ＤＣコンバータ１０に、位相補償部２３を備えていた。そして、位相補償部２３は、ＤＣ−ＤＣコンバータ１０の入出力条件に応じて最適な位相補償定数に変更していた。
第二実施形態では、入力電圧ＶＣＣを昇圧変換又は降圧変換して、出力電圧Ｖｏを生成して内部回路１１に出力するＤＣ−ＤＣコンバータ、所謂昇降圧ＤＣ−ＤＣコンバータ１０ａに、位相補償部２３ａを備えたものである。
位相補償部２３ａは、ＤＣ−ＤＣコンバータ１０ａの入出力条件とともに、ＤＣ−ＤＣコンバータ１０ａが備える入力電圧ＶＣＣから出力電圧Ｖｏを生成するモード（生成モード）に応じて最適な位相補償定数に変更している。上記の点が第一実施形態と異なっている。
ＤＣ−ＤＣコンバータ１０ａが備える生成モードには、降圧モード、昇圧モード、昇降圧モードがある。
降圧モードとは、入力電圧ＶＣＣを降圧変換して出力電圧Ｖｏを目標電圧にするモードであって、入力電圧ＶＣＣが目標電圧Ｖｋより少し（例えば１０％）高い予め設定された第１設定電圧Ｖｔ１よりも高い場合（ＶＣＣ＞Ｖｔ１）を、降圧モードという。
降圧モードとは、入力電圧ＶＣＣを降圧変換して出力電圧Ｖｏを目標電圧にするモードであって、入力電圧ＶＣＣが目標電圧Ｖｋより少し（例えば１０％）高い予め設定された第１設定電圧Ｖｔ１よりも高い場合（ＶＣＣ＞Ｖｔ１）を、降圧モードという。
昇圧モードとは、入力電圧ＶＣＣを昇圧変換して出力電圧Ｖｏを生成するモードであって、出力電圧Ｖｏが前記目標電圧Ｖｋより少し（例えば１０％）低い予め設定された第２設定電圧Ｖｔ２より高い場合（Ｖｔ２＞ＶＣＣ）を、昇圧モードという。
昇降圧モードとは、入力電圧ＶＣＣを降圧変換及び昇圧変換して出力電圧Ｖｏを生成するモードであって、入力電圧ＶＣＣが第１設定電圧Ｖｔ１以下であって、第２設定電圧Ｖｔ２以上の場合（Ｖｔ１≧ＶＣＣ≧Ｖｔ２）を、昇降圧モードという。
そして、この３つのモードに対応するために、スイッチング回路５１は、降圧用スイッチング回路５１ａと昇圧用スイッチング回路５１ｂを備えている。
降圧用スイッチング回路５１ａは、ＰチャネルＭＯＳトランジスタよりなる第１トランジスタＴ１及びＮチャネルＭＯＳトランジスタＴ２よりなる第２トランジスタＴ２を備えている。第１トランジスタＴ１は、ゲートに第１駆動信号ＤＨ１が入力され、ソースに入力電圧ＶＣＣが供給されている。第１トランジスタＴ１のドレインは、第２トランジスタＴ２のドレインに接続されている。第２トランジスタＴ２は、ゲートに第２駆動信号ＤＬ１が入力されている。第２トランジスタＴ２のソースは、グランドＧＮＤに接続されている。
降圧用スイッチング回路５１ａは、ＰチャネルＭＯＳトランジスタよりなる第１トランジスタＴ１及びＮチャネルＭＯＳトランジスタＴ２よりなる第２トランジスタＴ２を備えている。第１トランジスタＴ１は、ゲートに第１駆動信号ＤＨ１が入力され、ソースに入力電圧ＶＣＣが供給されている。第１トランジスタＴ１のドレインは、第２トランジスタＴ２のドレインに接続されている。第２トランジスタＴ２は、ゲートに第２駆動信号ＤＬ１が入力されている。第２トランジスタＴ２のソースは、グランドＧＮＤに接続されている。
昇圧用スイッチング回路５１ｂは、ＰチャネルＭＯＳトランジスタよりなる第３トランジスタＴ３及びＮチャネルＭＯＳトランジスタよりなる第４トランジスタＴ４を備えている。第３トランジスタＴ３は、ゲートに第１駆動信号ＤＨ２が入力され、ソースに出力電圧Ｖｏが供給されている。第３トランジスタＴ３のドレインは、第４トランジスタＴ４のドレインに接続されている。第４トランジスタＴ４は、ゲートに第２駆動信号ＤＬ２が入力されている。第４トランジスタＴ４のソースは、グランドＧＮＤに接続されている。
本実施形態では、第１トランジスタＴ１及び第２トランジスタＴ２の接続点（ノードＮｘ１）と、第３トランジスタＴ３及び第４トランジスタＴ４の接続点（ノードＮｘ２）との間に、コイルＬ１が接続されている。
そして、スイッチング回路５１は、降圧モード、昇圧モード、昇降圧モードにおいて出力電圧Ｖｏが目標電圧Ｖｋになるように、降圧用及び昇圧用スイッチング回路５１ａ，５１ｂの第１〜第４トランジスタＴ１〜Ｔ４がオン・オフ制御される。
因みに、降圧モード（ＶＣＣ＞Ｖｔ１）の場合には、降圧用スイッチング回路５１ａの第１トランジスタＴ１及び第２トランジスタＴ２が相補的にオン・オフ制御され、昇圧用スイッチング回路５１ｂの第３トランジスタＴ３が常にオンに、第４トランジスタＴ４が常にオフに制御されるようになっている。
また、昇圧モード（Ｖｔ２＞ＶＣＣ）の場合には、昇圧用スイッチング回路５１ｂの第３トランジスタＴ３及び第４トランジスタＴ４が相補的にオン・オフ制御され、降圧用スイッチング回路５１ａの第１トランジスタＴ１が常にオンに、第２トランジスタＴ２が常にオフに制御されるようになっている。
さらに、昇降圧モード（Ｖｔ１≧ＶＣＣ≧Ｖｔ２）の場合には、第１トランジスタＴ１〜第４トランジスタＴ４のオン・オフの組合せにより、ステート１〜ステート３の状態を備えている。
ステート１は、降圧用スイッチング回路５１ａの第１トランジスタＴ１がオン、第２トランジスタＴ２がオフに制御され、昇圧用スイッチング回路５１ｂの第３トランジスタＴ３がオフ、第４トランジスタＴ４がオンに制御されるようになっている。
ステート２は、降圧用スイッチング回路５１ａの第１トランジスタＴ１がオフ、第２トランジスタＴ２がオンに制御され、昇圧用スイッチング回路５１ｂの第３トランジスタＴ３がオン、第４トランジスタＴ４がオフに制御されるようになっている。
ステート３は、降圧用スイッチング回路５１ａの第１トランジスタＴ１がオン、第２トランジスタＴ２がオフに制御され、昇圧用スイッチング回路５１ｂの第３トランジスタＴ３がオン、第４トランジスタＴ４がオフに制御されるようになっている。
ステート１とステート２は第１周期動作を構成し、ステート１とステート３は第２周期を構成する。そして、上記のステート１〜ステート３は、ステート１、ステート２、ステート１、ステート３、ステート１・・・の順序でステート１〜ステート３が遷移される。すなわち、第１周期と第２周期は、パルス生成部２５ａ中の発振器のクロック信号が出力される毎に交互に繰り返される。
パルス生成部２５ａは、入力電圧ＶＣＣに応じて、降圧モード、昇圧モード、昇降圧モードを判別する。つまり、パルス生成部２５ａは、入力電圧ＶＣＣが、目標電圧Ｖｋより少し（例えば１０％）高い電圧である第１設定電圧Ｖｔ１より高い場合（ＶＣＣ＞Ｖｔ１）、降圧モードと判別する。パルス生成部２５ａは、入力電圧ＶＣＣが、目標電圧Ｖｋより少し（例えば１０％）低い電圧である第２設定電圧Ｖｔ２より低い場合（Ｖｔ２＞ＶＣＣ）、昇圧モードと判別する。パルス生成部２５ａは、入力電圧ＶＣＣが、第１設定電圧Ｖｔ１以下であって、第２設定電圧Ｖｔ２以上の場合（Ｖｔ１≧ＶＣＣ≧Ｖｔ２）、昇降圧モードと判別する。
そして、パルス生成部２５ａは、降圧モード、昇圧モード、昇降圧モードのうち、判別したモードを知らせるための判別信号Ｓｋを第１貫通防止回路２６ａと第２貫通防止回路２６ｂに出力する。
つまり、パルス生成部２５ａは、降圧モードと判別すると、降圧モードを知らせるための判別信号Ｓｋ（降圧信号Ｓｋ１）を出力する。また、パルス生成部２５ａは、昇圧モードと判別すると、昇圧モードを知らせるための判別信号Ｓｋ（昇圧信号Ｓｋ２）を出力する。
さらに、パルス生成部２５ａは、昇降圧モードと判別する場合、ＲＳフリップフロップ回路のリセット端子に発振器回路から１つ目のクロック信号が入力されると、昇降圧モードであって、かつ第１周期であることを知らせるための判別信号Ｓｋ（第１昇降圧信号Ｓｋ３ａ）を出力する。次に、パルス生成部２５ａは、ＲＳフリップフロップ回路のリセット端子に発振器回路から２つ目のクロック信号が入力されると、昇降圧モードであって、かつ第２周期であることを知らせるための判別信号Ｓｋ（第２昇降圧信号Ｓｋ３ｂ）を出力する。続いて、パルス生成部２５ａは、ＲＳフリップフロップ回路のリセット端子に発振器回路から３つ目のクロック信号が入力されると、第１周期であることを知らせるための判別信号Ｓｋ（第１昇降圧信号Ｓｋ３ａ）を出力する。
すなわち、パルス生成部２５ａは、昇降圧モードと判別する場合、パルス生成部２５ａが備えるＲＳフリップフロップ回路のリセット端子に発振器回路からのクロック信号を入力する度に、第１昇降圧信号Ｓｋ３ａと第２昇降圧信号Ｓｋ３ｂとを交互に繰り返して出力する。
第１貫通防止回路２６ａは、パルス生成部２５ａから、第２判定信号Ｊ２と判別信号Ｓｋとが入力される。第２貫通防止回路２６ｂは、パルス生成部２５ａから、第１貫通防止回路２６ａを介して第２判定信号Ｊ２と判別信号Ｓｋが入力される。
第１貫通防止回路２６ａは、入力された第２判定信号Ｊ２と判別信号Ｓｋに応じて、第１及び第２駆動信号ＤＨ１，ＤＬ１を降圧用スイッチング回路５１ａに出力する。一方、第２貫通防止回路２６ｂは、入力された第２判定信号Ｊ２と判別信号Ｓｋに応じて、第１及び第２駆動信号ＤＨ２，ＤＬ２を昇圧用スイッチング回路５１ｂに出力する。
つまり、降圧信号Ｓｋ１を入力すると（降圧モード）において、第１貫通防止回路２６ａは、第２判定信号Ｊ２に基づいて、降圧用スイッチング回路５１ａを構成する第１トランジスタＴ１と第２トランジスタＴ２のゲートにそれぞれ第１及び第２駆動信号ＤＨ１，ＤＬ１を出力する。
第１貫通防止回路２６ａは、第２判定信号Ｊ２がＬレベルのとき、第１及び第２トランジスタＴ１，Ｔ２のゲートに、Ｌレベルの第１及び第２駆動信号ＤＨ１，ＤＬ１を出力する。反対に、第１貫通防止回路２６ａは、第２判定信号Ｊ２がＨレベルのとき、第１及び第２トランジスタＴ１，Ｔ２のゲートに、Ｈレベルの第１及び第２駆動信号ＤＨ１，ＤＬ１を出力する。従って、第１貫通防止回路２６ａは、第２判定信号Ｊ２と同じデューティー比の第１及び第２駆動信号ＤＨ１，ＤＬ１をそれぞれ第１及び第２トランジスタＴ１，Ｔ２に出力する。
また、第２貫通防止回路２６ｂは、降圧信号Ｓｋ１を入力すると、昇圧用スイッチング回路５１ｂを構成する第３トランジスタＴ３のゲートに常にＬレベルの第２駆動信号ＤＬ２を出力し、第４トランジスタＴ４のゲートに常にＬレベルの第２駆動信号ＤＬ２を出力する。
次に、第１貫通防止回路２６ａは、昇圧信号Ｓｋ２を入力すると、降圧用スイッチング回路５１ａを構成する第１トランジスタＴ１のゲートに常にＬレベルの第１駆動信号ＤＨ１を出力し、第２トランジスタＴ２のゲートに常にＬレベルの第２駆動信号ＤＬ１を出力する。
また、第２貫通防止回路２６ｂは、昇圧信号Ｓｋ２を入力すると、第２判定信号Ｊ２に基づいて、昇圧用スイッチング回路５１ｂを構成する第３トランジスタＴ３と第４トランジスタＴ４のゲートにそれぞれ第１及び第２駆動信号ＤＨ２，ＤＬ２を出力する。
そして、第２貫通防止回路２６ｂは、第２判定信号Ｊ２がＬレベルのとき、第３及び第４トランジスタＴ３，Ｔ４のゲートに、Ｈレベルの第１及び第２駆動信号ＤＨ２，ＤＬ２を出力する。反対に、第２貫通防止回路２６ｂは、第２判定信号Ｊ２がＨレベルのとき、第３及び第４トランジスタＴ３，Ｔ４のゲートに、Ｌレベルの第１及び第２駆動信号ＤＨ２，ＤＬ２を出力する。従って、第２貫通防止回路２６ｂは、第２判定信号Ｊ２と同じデューティー比の第１及び第２駆動信号ＤＨ２，ＤＬ２をそれぞれ第３及び第４トランジスタＴ３，Ｔ４に出力する。
次に、第１昇降圧信号Ｓｋ３ａを入力すると（昇降圧モード、第１周期）、第１貫通防止回路２６ａは、第２判定信号Ｊ２に基づいて、降圧用スイッチング回路５１ａを構成する第１トランジスタＴ１と第２トランジスタＴ２のゲートにそれぞれ第１及び第２駆動信号ＤＨ１，ＤＬ１を出力する。
そして、第１貫通防止回路２６ａは、第２判定信号Ｊ２がＬレベルのとき、第１及び第２トランジスタＴ１，Ｔ２のゲートに、Ｌレベルの第１及び第２駆動信号ＤＨ１，ＤＬ１を出力する。反対に、第１貫通防止回路２６ａは、第２判定信号Ｊ２がＨレベルのとき、第１及び第２トランジスタＴ１，Ｔ２のゲートに、Ｈレベルの第１及び第２駆動信号ＤＨ１，ＤＬ１を出力する。
また、第２昇降圧信号Ｓｋ３ｂを入力すると（昇降圧モード、第２周期）、第１貫通防止回路２６ａは、第２判定信号Ｊ２がＬレベル及びＨレベルのとき、第１及び第２トランジスタＴ１，Ｔ２のゲートに、Ｌレベルの第１及び第２駆動信号ＤＨ１，ＤＬ１を出力する。
つまり、第１貫通防止回路２６ａは、第２判定信号Ｊ２に依存せず、Ｌレベルの第１及び第２駆動信号ＤＨ１，ＤＬ１を出力する。
従って、第１貫通防止回路２６ａは、第１周期において、第２判定信号Ｊ２と同じデューティー比の第１及び第２駆動信号ＤＨ１，ＤＬ１をそれぞれ第１及び第２トランジスタＴ１，Ｔ２に出力する。
従って、第１貫通防止回路２６ａは、第１周期において、第２判定信号Ｊ２と同じデューティー比の第１及び第２駆動信号ＤＨ１，ＤＬ１をそれぞれ第１及び第２トランジスタＴ１，Ｔ２に出力する。
第１貫通防止回路２６ａは、第２周期において、Ｌレベルの第１及び第２駆動信号ＤＨ１，ＤＬ１をそれぞれ第１及び第２トランジスタＴ１，Ｔ２に出力する。
第２貫通防止回路２６ｂは、第２判定信号Ｊ２に基づいて、第１及び第２昇降圧信号Ｓｋ３ａ，Ｓｋ３ｂを入力すると、昇圧用スイッチング回路５１ｂを構成する第３トランジスタＴ３と第４トランジスタＴ４のゲートにそれぞれ第１及び第２駆動信号ＤＨ２，ＤＬ２を出力する。
第２貫通防止回路２６ｂは、第２判定信号Ｊ２に基づいて、第１及び第２昇降圧信号Ｓｋ３ａ，Ｓｋ３ｂを入力すると、昇圧用スイッチング回路５１ｂを構成する第３トランジスタＴ３と第４トランジスタＴ４のゲートにそれぞれ第１及び第２駆動信号ＤＨ２，ＤＬ２を出力する。
そして、第２貫通防止回路２６ｂは、第２判定信号Ｊ２がＬレベルのとき、第３及び第４トランジスタＴ３，Ｔ４のゲートに、Ｈレベルの第１及び第２駆動信号ＤＨ２，ＤＬ２を出力する。反対に、第２貫通防止回路２６ｂは、第２判定信号Ｊ２がＨレベルのとき、第３及び第４トランジスタＴ３，Ｔ４のゲートに、Ｌレベルの第１及び第２駆動信号ＤＨ２，ＤＬ２を出力する。従って、第２貫通防止回路２６ｂは、第２判定信号Ｊ２と同じデューティー比の第１及び第２駆動信号ＤＨ２，ＤＬ２をそれぞれ第３及び第４トランジスタＴ３，Ｔ４に出力する。
詳述すると、降圧モード（ＶＣＣ＞Ｖｔ１）において、まず、負荷検出電圧Ｖｒ２が、誤差電圧Ｖｇ以下のとき、第１貫通防止回路２６ａは、Ｌレベルの第１及び第２駆動信号ＤＨ１，ＤＬ１を出力する。また、第２貫通防止回路２６ｂは、Ｌレベルの第１及び第２駆動信号ＤＨ２，ＤＬ２を出力する。これにより、第１貫通防止回路２６ａは、第１トランジスタＴ１をオン、第２トランジスタＴ２をオフさせる。第２貫通防止回路２６ｂは、第３トランジスタＴ３をオン、第４トランジスタＴ４をオフさせる。
すると、入力電圧ＶＣＣからチョークコイルＬ１を介して出力端子Ｔｏに至る電流経路が形成され、時間の経過とともにコイル電流ＩＬが増大し、チョークコイルＬ１に磁気エネルギーが蓄積される。このため、出力電圧Ｖｏが徐々に上昇する。
次に、負荷検出電圧Ｖｒ２が、誤差電圧Ｖｇより大きいとき、第１貫通防止回路２６ａは、Ｈレベルの第１及び第２駆動信号ＤＨ１，ＤＬ１を出力する。また、第２貫通防止回路２６ｂは、Ｌレベルの第１及び第２駆動信号ＤＨ２，ＤＬ２を出力する。これにより、第１貫通防止回路２６ａは、第１トランジスタＴ１をオフ、第２トランジスタＴ２をオンさせる。第２貫通防止回路２６ｂは、第３トランジスタＴ３をオン、第４トランジスタＴ４をオフさせる。
すると、グランドＧＮＤからチョークコイルＬ１を介して出力端子Ｔｏに至る電流経路が形成され、時間の経過とともにコイル電流ＩＬが減少し、チョークコイルＬ１に蓄積された電磁エネルギーが出力端子Ｔｏに向けて放出される。これにより、負荷検出電圧Ｖｒ２が誤差電圧Ｖｇ以下のときに比べて、出力電圧Ｖｏが徐々に下降する。
つまり、第１トランジスタＴ１と第２トランジスタＴ２のオン・オフ動作（デューティー制御）に基づいて、スイッチング回路５１は、入力電圧ＶＣＣをコンデンサＣ１に出力して平滑化された出力電圧Ｖｏを生成して出力端子Ｔｏを介して内部回路１１に供給するようになっている。
即ち、降圧モード（ＶＣＣ＞Ｖｔ１）において、出力電圧Ｖｏが、目標電圧Ｖｋ以下のとき、第１貫通防止回路２６ａは、Ｌレベルの時間が長い第１及び第２駆動信号ＤＨ１，ＤＬ１を出力し、第１トランジスタＴ１をオン、第２トランジスタＴ２をオフさせて、目標電圧Ｖｋになるように出力電圧Ｖｏを上げて内部回路１１に供給するようになっている。
反対に、出力電圧Ｖｏが、目標電圧Ｖｋより大きいとき、第１貫通防止回路２６ａは、Ｈレベルの時間が長い第１及び第２駆動信号ＤＨ１，ＤＬ１を出力し、第１トランジスタＴ１をオフ、第２トランジスタＴ２をオンさせて、目標電圧Ｖｋになるように出力電圧Ｖｏを下げて内部回路１１に供給するようになっている。
また、昇圧モード（Ｖｔ２＞ＶＣＣ）において、まず、負荷検出電圧Ｖｒ２が、誤差電圧Ｖｇ以下のとき、第１貫通防止回路２６ａは、Ｌレベルの第１及び第２駆動信号ＤＨ１，ＤＬ１を出力する。また、第２貫通防止回路２６ｂは、Ｈレベルの第１及び第２駆動信号ＤＨ２，ＤＬ２を出力する。これにより、第１貫通防止回路２６ａは、第１トランジスタＴ１をオン、第２トランジスタＴ２をオフさせる。第２貫通防止回路２６ｂは、第３トランジスタＴ３をオフ、第４トランジスタＴ４をオンさせる。
すると、入力電圧ＶＣＣからチョークコイルＬ１を介してグランドＧＮＤに至る電流経路が形成され、時間の経過とともにコイル電流ＩＬが増大し、チョークコイルＬ１に磁気エネルギーが蓄積される。このとき、出力端子Ｔｏは、チョークコイルＬ１と電気的に切断されているため、出力電圧Ｖｏが徐々に減少する。
次に、負荷検出電圧Ｖｒ２が、誤差電圧Ｖｇより大きくなると、第１貫通防止回路２６ａは、Ｌレベルの第１及び第２駆動信号ＤＨ１，ＤＬ１を出力する。また、第２貫通防止回路２６ｂは、Ｌレベルの第１及び第２駆動信号ＤＨ２，ＤＬ２を出力する。これにより、第１貫通防止回路２６ａは、第１トランジスタＴ１をオン、第２トランジスタＴ２をオフさせる。第２貫通防止回路２６ｂは、第３トランジスタＴ３をオン、第４トランジスタＴ４をオフさせる。
すると、入力電圧ＶＣＣからチョークコイルＬ１を介して出力端子Ｔｏに至る電流経路が形成され、チョークコイルＬ１のノードＮｘ１側の電位が入力電圧ＶＣＣを維持し、上記チョークコイルＬ１に蓄積された電磁エネルギーが出力端子Ｔｏに向けて放出される。これにより、出力電圧Ｖｏが入力電圧ＶＣＣに加えて、チョークコイルＬ１に蓄積された電磁エネルギー分上昇する。
つまり、第３トランジスタＴ３と第４トランジスタＴ４のオン・オフ動作（デューティー制御）に基づいて、スイッチング回路５１は、入力電圧ＶＣＣをコンデンサＣ１に出力して平滑化された出力電圧Ｖｏを生成して出力端子Ｔｏを介して内部回路１１に供給するようになっている。
即ち、昇圧モード（Ｖｔ２＞ＶＣＣ）において、出力電圧Ｖｏが、目標電圧Ｖｋ以下のとき、第２貫通防止回路２６ｂは、Ｈレベルの時間が長い第１及び第２駆動信号ＤＨ２，ＤＬ２を出力し、第３トランジスタＴ３をオフ、第４トランジスタＴ４をオンさせて、目標電圧Ｖｋになるように出力電圧Ｖｏを上げて内部回路１１に供給するようになっている。
反対に、出力電圧Ｖｏが、目標電圧Ｖｋより大きいとき、第２貫通防止回路２６ｂは、Ｌレベルの時間が長い第１及び第２駆動信号ＤＨ２，ＤＬ２を出力し、第３トランジスタＴ３をオン、第２トランジスタＴ２をオフさせて、目標電圧Ｖｋになるように出力電圧Ｖｏを下げて内部回路１１に供給するようになっている。
さらに、昇降圧（Ｖｔ１≧ＶＣＣ≧Ｖｔ２）モードにおいて、第１昇降圧信号Ｓｋ３ａを入力する場合（第１周期）、まず、負荷検出電圧Ｖｒ２が、誤差電圧Ｖｇ以下のとき、第１貫通防止回路２６ａは、Ｌレベルの第１及び第２駆動信号ＤＨ１，ＤＬ１を出力する。また、第２貫通防止回路２６ｂは、Ｈレベルの第１及び第２駆動信号ＤＨ２，ＤＬ２を出力する。これにより、第１貫通防止回路２６ａは、第１トランジスタＴ１をオン、第２トランジスタＴ２をオフさせる。第２貫通防止回路２６ｂは、第３トランジスタＴ３をオフ、第４トランジスタＴ４をオンさせる。つまり、スイッチング回路５１は、ステート１の状態となる。
すると、入力電圧ＶＣＣからチョークコイルＬ１を介してグランドＧＮＤに至る電流経路が形成され、時間の経過とともにコイル電流ＩＬが増大し、チョークコイルＬ１に磁気エネルギーが蓄積される。このとき、出力端子Ｔｏは、チョークコイルＬ１と電気的に切断されているため、出力電圧Ｖｏが徐々に下降する。
次に、負荷検出電圧Ｖｒ２が、誤差電圧Ｖｇより大きくなると、第１貫通防止回路２６ａは、Ｈレベルの第１及び第２駆動信号ＤＨ１，ＤＬ１を出力する。また、第２貫通防止回路２６ｂは、Ｌレベルの第１及び第２駆動信号ＤＨ２，ＤＬ２を出力する。これにより、第１貫通防止回路２６ａは、第１トランジスタＴ１をオフ、第２トランジスタＴ２をオンさせる。第２貫通防止回路２６ｂは、第３トランジスタＴ３をオン、第４トランジスタＴ４をオフさせる。つまり、スイッチング回路５１は、ステート２の状態となる。
すると、グランドＧＮＤからチョークコイルＬ１を介して出力端子Ｔｏに至る電流経路が形成され、時間の経過とともにコイル電流ＩＬが減少し、チョークコイルＬ１に蓄積された電磁エネルギーが出力端子Ｔｏに向けて放出される。これにより、出力電圧Ｖｏが徐々に上昇する。
続いて、第２昇降圧信号Ｓｋ３ｂを入力する場合（第２周期）、まず、負荷検出電圧Ｖｒ２が、誤差電圧Ｖｇ以下のとき、第１貫通防止回路２６ａは、Ｌレベルの第１及び第２駆動信号ＤＨ１，ＤＬ１を出力する。また、第２貫通防止回路２６ｂは、Ｈレベルの第１及び第２駆動信号ＤＨ２，ＤＬ２を出力する。これにより、第１貫通防止回路２６ａは、第１トランジスタＴ１をオン、第２トランジスタＴ２をオフさせる。第２貫通防止回路２６ｂは、第３トランジスタＴ３をオフ、第４トランジスタＴ４をオンさせる。つまり、スイッチング回路５１は、ステート１の状態となる。
すると、入力電圧ＶＣＣからチョークコイルＬ１を介してグランドＧＮＤに至る電流経路が形成され、時間の経過とともにコイル電流ＩＬが増大し、チョークコイルＬ１に磁気エネルギーが蓄積される。このとき、出力端子Ｔｏは、チョークコイルＬ１と電気的に切断されているため、出力電圧Ｖｏが徐々に下降する。
次に、負荷検出電圧Ｖｒ２が、誤差電圧Ｖｇより大きくなると、第１貫通防止回路２６ａは、Ｌレベルの第１及び第２駆動信号ＤＨ１，ＤＬ１を出力する。また、第２貫通防止回路２６ｂは、Ｌレベルの第１及び第２駆動信号ＤＨ２，ＤＬ２を出力する。これにより、第１貫通防止回路２６ａは、第１トランジスタＴ１をオン、第２トランジスタＴ２をオフさせる。第２貫通防止回路２６ｂは、第３トランジスタＴ３をオン、第４トランジスタＴ４をオフさせる。つまり、スイッチング回路５１は、ステート３の状態となる。
すると、入力電圧ＶＣＣからチョークコイルＬ１を介して出力端子Ｔｏに至る電流経路が形成され、チョークコイルＬ１のノードＮｘ１側の電位が入力電圧ＶＣＣを維持し、上記チョークコイルＬ１に蓄積された電磁エネルギーが出力端子Ｔｏに向けて放出される。これにより、出力電圧Ｖｏが入力電圧ＶＣＣに加えて、チョークコイルＬ１に蓄積された電磁エネルギー分上昇する。
また、スイッチング回路５１がステート３の状態では、入力電圧ＶＣＣが出力電圧Ｖｏと接近しているとき、コイル電流ＩＬはほとんど流れず、チョークコイルＬ１に電磁エネルギーが蓄積されない。これにより、出力電圧Ｖｏがそのときの電圧値を維持する。
つまり、第１〜第４スイッチングＴ１〜Ｔ４のオン・オフ動作に基づいて、第１周期を構成するステート１とステート２、第２周期を構成するステート１とステート３をデューティー制御し、スイッチング回路５１は、入力電圧ＶＣＣをコンデンサＣ１に出力して平滑化された出力電圧Ｖｏを生成して出力端子Ｔｏを介して内部回路１１に供給するようになっている。
即ち、昇降圧モード（Ｖｔ１≧ＶＣＣ≧Ｖｔ２）において、出力電圧Ｖｏが目標電圧Ｖｋ以下のとき、第１及び第２周期では、第１貫通防止回路２６ａは、Ｌレベルの時間が長い第１及び第２駆動信号ＤＨ１，ＤＬ１を出力し、第２貫通防止回路２６ｂは、Ｈレベルの時間が長い第１及び第２駆動信号ＤＨ２，ＤＬ２を出力する。そして、スイッチング回路５１をステート１の状態にし、目標電圧Ｖｋになるように出力電圧Ｖｏを上げて内部回路１１に供給するようになっている。
反対に、出力電圧Ｖｏが目標電圧Ｖｋより大きいとき、第１周期では、第１貫通防止回路２６ａは、Ｈレベルの時間が長い第１及び第２駆動信号ＤＨ１，ＤＬ１を出力し、第２貫通防止回路２６ｂは、Ｌレベルの時間が長い第１及び第２駆動信号ＤＨ２，ＤＬ２を出力する。そして、スイッチング回路５１をステート２の状態にし、目標電圧Ｖｋになるように出力電圧Ｖｏを下げて内部回路１１に供給するようになっている。
出力電圧Ｖｏが目標電圧Ｖｋより大きいとき、第２周期では、第１貫通防止回路２６ａは、Ｌレベルの時間が長い第１及び第２駆動信号ＤＨ１，ＤＬ１を出力し、第２貫通防止回路２６ｂは、Ｌレベルの時間が長い第１及び第２駆動信号ＤＨ２，ＤＬ２を出力する。そして、スイッチング回路５１をステート３の状態にし、目標電圧Ｖｋになるように出力電圧Ｖｏを下げて内部回路１１に供給するようになっている。
上記のように構成したＤＣ−ＤＣコンバータ１０ａの制御回路１２には、位相補償部２３ａが設けられている。位相補償部２３ａは、第一実施形態と同様に、出力電圧Ｖｏの急激な変化によって、出力電圧Ｖｏが発振してしまうのを防止するためのものである。
図８は、モード検出回路４０及び位相補償制御回路３１ａを説明する電気ブロック回路を示す。
モード検出回路４０は比較回路であって、マイナス入力端子に入力電圧ＶＣＣが入力され、プラス入力端子に出力電圧Ｖｏが入力される。モード検出回路４０は、入力された入力電圧ＶＣＣと出力電圧Ｖｏとを比較し、その比較結果に応じてモード検出信号Ｓｍを位相補償制御回路３１ａに出力する。つまり、モード検出回路４０は、出力電圧Ｖｏが入力電圧ＶＣＣ未満のとき、前記した降圧モードを選択するためのＬレベルのモード検出信号Ｓｍを出力する。
モード検出回路４０は比較回路であって、マイナス入力端子に入力電圧ＶＣＣが入力され、プラス入力端子に出力電圧Ｖｏが入力される。モード検出回路４０は、入力された入力電圧ＶＣＣと出力電圧Ｖｏとを比較し、その比較結果に応じてモード検出信号Ｓｍを位相補償制御回路３１ａに出力する。つまり、モード検出回路４０は、出力電圧Ｖｏが入力電圧ＶＣＣ未満のとき、前記した降圧モードを選択するためのＬレベルのモード検出信号Ｓｍを出力する。
反対に、モード検出回路４０は、出力電圧Ｖｏが入力電圧ＶＣＣ以上のとき、前記した昇圧モード及び昇降圧モードを選択するためのＨレベルのモード検出信号Ｓｍを出力する。なお、モード検出回路４０は、モード検出信号ＳｍのＨレベルとＬレベルとの切替わり付近において誤動作を防ぐため、ヒステリシスを備えている。
位相補償制御回路３１ａは、第１制御回路４１、第２制御回路４２及び制御信号選択回路４３を備えている。
第１制御回路４１は、前記した降圧モードにおいて、入出力条件に応じて最適な位相補償定数に変更する第１制御電圧Ｖｃ１を生成する。
第１制御回路４１は、前記した降圧モードにおいて、入出力条件に応じて最適な位相補償定数に変更する第１制御電圧Ｖｃ１を生成する。
第１制御回路４１は誤差増幅器であって、マイナス入力端子に入力電圧ＶＣＣが入力されるとともに、プラス入力端子に出力電圧Ｖｏが入力される。第１制御回路４１は、入力された入力電圧ＶＣＣと出力電圧Ｖｏとの差電圧を増幅して、第１制御電圧Ｖｃ１として出力する。
第２制御回路４２は、昇圧モード及び昇降圧モードにおいて、入出力条件に応じて最適な位相補償定数に変更する第２制御電圧Ｖｃ２を生成する。
第２制御回路４２は、バッファ回路４４、第２平滑回路４５及び誤差増幅器ＥＲＲ２を備えている。バッファ回路４４は、第１貫通防止回路２６ａから第１駆動信号ＤＨ１が入力される。なお、前記したように、第１駆動信号ＤＨ１は、昇圧モードにおいてＨレベルの状態を維持し、降圧モード及び昇降圧モードにおいてＨレベルとＬレベルとの間をスイッチングする。バッファ回路４４は、入力された第１駆動信号ＤＨ１の駆動能力を上げて、第２平滑回路４５に出力する。
第２制御回路４２は、バッファ回路４４、第２平滑回路４５及び誤差増幅器ＥＲＲ２を備えている。バッファ回路４４は、第１貫通防止回路２６ａから第１駆動信号ＤＨ１が入力される。なお、前記したように、第１駆動信号ＤＨ１は、昇圧モードにおいてＨレベルの状態を維持し、降圧モード及び昇降圧モードにおいてＨレベルとＬレベルとの間をスイッチングする。バッファ回路４４は、入力された第１駆動信号ＤＨ１の駆動能力を上げて、第２平滑回路４５に出力する。
第２平滑回路４５は、第４抵抗Ｒ４及びコンデンサＣ２からなり、バッファ回路４４から第１駆動信号ＤＨ１が入力される。第２平滑回路４５は、入力された第１駆動信号ＤＨ１を平滑にし、その平滑された第１駆動信号ＤＨ１を比較信号Ｓｈとして誤差増幅器ＥＲＲ２に出力する。つまり、第２平滑回路４５は、降圧モード及び昇降圧モードにおいて、入力されるＨレベルとＬレベルとの間をスイッチングしている第１駆動信号ＤＨ１を平滑にしている。
従って、前記したように、降圧モード及び昇降圧モードにおける第１駆動信号ＤＨ１は、平滑にされてＨレベル（入力電圧ＶＣＣ）より低い電圧になる。一方、昇圧モードにおける第１駆動信号ＤＨ１は、Ｈレベル（入力電圧ＶＣＣ）を維持する。
誤差増幅器ＥＲＲ２は、マイナス入力端子に入力電圧ＶＣＣが入力されるとともに、プラス入力端子に比較信号Ｓｈが入力される。誤差増幅器ＥＲＲ２は、入力された入力電圧ＶＣＣ及び比較信号Ｓｈとの差電圧を増幅して、第２制御電圧Ｖｃ２として出力する。
つまり、第２制御回路４２は、昇圧モードにおける第１駆動信号ＤＨ１と、降圧モード及び昇降圧モードにおける第１駆動信号ＤＨ１との違いであるＨレベルとＬレベルとの間をスイッチングしているか否かに基づいて、昇圧モードにおける比較信号Ｓｈより降圧モード及び昇降圧モードにおける比較信号Ｓｈの電位を下げている。このため、第２制御回路４２は、昇圧モードにおいて、第２制御電圧Ｖｃ２のうち、高い電圧領域を使用している。また、第２制御回路４２は、降圧モード及び昇降圧モードにおいて、第２制御電圧Ｖｃ２のうち、低い電圧領域を使用している。
制御信号選択回路４３はアナログスイッチにて構成でされ、第１制御回路４１から第１制御電圧Ｖｃ１、第２制御回路４２から第２制御電圧Ｖｃ２と、モード検出回路４０からモード検出信号Ｓｍが入力される。制御信号選択回路４３は、入力されたモード検出信号Ｓｍに応じて、同じく入力された第１制御電圧Ｖｃ１及び第２制御電圧Ｖｃ２を選択して第２位相補償回路３４に出力する。
つまり、制御信号選択回路４３は、Ｌレベルのモード検出信号Ｓｍを入力するとき（降圧モード）、第１制御電圧Ｖｃ１を選択し、その第１制御電圧Ｖｃ１を制御電圧Ｖｃとして第２位相補償回路３４（ＮチャネルフローティングＭＯＳトランジスタＴｆのゲート）に出力する。反対に、制御信号選択回路４３は、Ｈレベルのモード検出信号Ｓｍを入力するとき（昇圧モード又は昇降圧モード）、第２制御電圧Ｖｃ２を選択し、その第２制御電圧Ｖｃ２を制御電圧Ｖｃとして第２位相補償回路３４（ＮチャネルフローティングＭＯＳトランジスタＴｆのゲート）に出力する。このとき、制御信号選択回路４３は、昇圧モードにおいて、高い電圧領域を使用した第２制御電圧Ｖｃ２（制御電圧Ｖｃ）を出力し、昇降圧モードにおいて、低い電圧領域を使用した第２制御電圧Ｖｃ２（制御電圧Ｖｃ）を出力する。
従って、位相補償部２３ａは、生成モード及び入出力条件に応じて、最適な位相補償定数に変更される。
以上記述したように、本実施の形態によれば、以下の効果を奏する。
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）モード検出回路４０は、生成モードを検出してモード検出信号Ｓｍを位相補償制御回路３１ａに出力する。位相補償制御回路３１ａは、モード検出信号Ｓｍに応じて、第１及び第２制御電圧Ｖｃ１，Ｖｃ２を切り替えて第２位相補償回路３４に出力する。これにより、各生成モードにおいて、ＤＣ−ＤＣコンバータ１０ａは、簡単な構成で入出力条件の全範囲において最適な位相補償定数を設定でき、安定的に出力電圧Ｖｏを生成することができる。
尚、上記実施の形態は、以下の態様で実施してもよい。
・上記実施形態において、図９（ａ）に示すように、第２位相補償回路３４はＮチャネルフローティングＭＯＳトランジスタＴｆと第３抵抗Ｒ３を備えていた。これに限らず、ＮチャネルフローティングＭＯＳトランジスタＴｆをコンデンサＣ４に変更し、第３抵抗Ｒ３を可変抵抗としてのＮチャネルＭＯＳトランジスタＴ５に変更してもよい。
・上記実施形態において、図９（ａ）に示すように、第２位相補償回路３４はＮチャネルフローティングＭＯＳトランジスタＴｆと第３抵抗Ｒ３を備えていた。これに限らず、ＮチャネルフローティングＭＯＳトランジスタＴｆをコンデンサＣ４に変更し、第３抵抗Ｒ３を可変抵抗としてのＮチャネルＭＯＳトランジスタＴ５に変更してもよい。
ＮチャネルＭＯＳトランジスタＴ５は、そのドレインがコンデンサＣ４に接続され、そのソースが誤差増幅器ＥＲＲ１の出力端子に接続される。また、ＮチャネルＭＯＳトランジスタＴ５は、そのゲートに制御電圧Ｖｃが入力される。これにより、ＮチャネルＭＯＳトランジスタＴ５は、入力される制御電圧Ｖｃに応じて、そのオン抵抗を変更することができる。従って、上記実施形態と同様に、制御電圧Ｖｃに応じて位相補償定数を変更することができる。
・上記実施形態において、図９（ｂ）に示すように、第２位相補償回路３４はＮチャネルフローティングＭＯＳトランジスタＴｆと第３抵抗Ｒ３を備えていた。これに限らず、第３抵抗Ｒ３をＮチャネルＭＯＳトランジスタＴ５に変更してもよい。
ＮチャネルＭＯＳトランジスタＴ５は、そのドレインがコンデンサＣ４に接続され、そのソースが誤差増幅器ＥＲＲ１の出力端子に接続される。また、ＮチャネルＭＯＳトランジスタＴ５は、そのゲートに制御電圧Ｖｃが入力される。これにより、ＮチャネルＭＯＳトランジスタＴ５は、入力される制御電圧Ｖｃに応じて、そのオン抵抗を変更することができる。従って、上記実施形態と同様に、制御電圧Ｖｃに応じて位相補償定数を変更することができ、制御電圧Ｖｃに対する位相補償定数の変化が上記実施形態に対して大きくなる。
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）
ＤＣ−ＤＣコンバータであって、
入力電圧がスイッチング回路のスイッチング動作にて間欠的に供給する平滑回路と、
前記入力電圧を電圧変換させた出力電圧を生成する出力端子と、
一方の入力端子に前記出力電圧を帰還電圧として入力するとともに、他方の入力端子に前記出力電圧を目標電圧にするための予め定めた基準電圧を入力して、前記帰還電圧と前記基準電圧との差電圧であって、前記目標電圧の前記出力電圧を生成するように前記スイッチング回路を制御する差電圧を生成する誤差増幅回路と、
前記誤差増幅回路に入力される前記帰還電圧の位相を制御する位相補償回路と、
前記入力電圧と前記帰還電圧に基づいて前記位相補償回路の位相補償定数を変更する位相補償制御回路と
を設けたことを特徴とするＤＣ−ＤＣコンバータ。
（付記２）
付記２に記載のＤＣ−ＤＣコンバータにおいて、
前記位相補償制御回路は、前記帰還電圧と前記入力電圧を入力して、前記帰還電圧と前記入力電圧との差電圧を求め、その差電圧に基づいて制御信号を生成することを特徴とするＤＣ−ＤＣコンバータ。
（付記３）
付記１又は２に記載のＤＣ−ＤＣコンバータにおいて、
前記位相補償回路は、前記誤差増幅回路の出力端子と前記一方の入力端子間に接続された可変コンデンサと抵抗からなる直列回路であって、前記位相補償制御回路からの制御信号にて前記可変コンデンサの容量値が変更されることを特徴とするＤＣ−ＤＣコンバータ。
（付記４）
付記３に記載のＤＣ−ＤＣコンバータにおいて、
前記可変コンデンサは、ＮチャネルＭＯＳトランジスタであって、
ソースとドレインが前記出力端子に接続され、バックゲートに前記一方の入力端子に接続され、ゲートに前記位相補償制御回路からの前記制御信号が入力されることを特徴とするＤＣ−ＤＣコンバータ。
（付記５）
付記１又は２に記載のＤＣ−ＤＣコンバータにおいて、
前記位相補償回路は、前記誤差増幅回路の出力端子と前記一方の入力端子間に接続されたコンデンサと可変抵抗からなる直列回路であって、前記位相補償制御回路からの制御信号にて前記可変抵抗の抵抗値が変更されることを特徴とするＤＣ−ＤＣコンバータ。
（付記６）
付記５に記載のＤＣ−ＤＣコンバータにおいて、
前記可変抵抗は、ＮチャネルＭＯＳトランジスタであって、ゲートに前記位相補償制御回路からの制御信号が入力されることを特徴とするＤＣ−ＤＣコンバータ。
（付記７）
付記１又は２に記載のＤＣ−ＤＣコンバータにおいて、
前記位相補償回路は、前記誤差増幅回路の出力端子と前記一方の入力端子間に接続された可変コンデンサと可変抵抗からなる直列回路であって、前記位相補償制御回路からの制御信号にて前記可変コンデンサの容量値及び前記可変抵抗の抵抗値が変更されることを特徴とするＤＣ−ＤＣコンバータ。
（付記８）
付記７に記載のＤＣ−ＤＣコンバータにおいて、
前記可変コンデンサ及び前記可変抵抗は、ＮチャネルＭＯＳトランジスタであって、それぞれゲートに前記位相補償制御回路からの制御信号が入力されることを特徴とするＤＣ−ＤＣコンバータ。
（付記９）
付記４、６又は８に記載のＤＣ−ＤＣコンバータにおいて、
前記位相補償制御回路は、前記帰還電圧と前記入力電圧を入力して、前記帰還電圧と前記入力電圧との差電圧を求め、その差電圧に相対した電圧を制御信号として、前記ＮチャネルＭＯＳトランジスタのゲートにそれぞれ入力することを特徴とするＤＣ−ＤＣコンバータ。
（付記１）
ＤＣ−ＤＣコンバータであって、
入力電圧がスイッチング回路のスイッチング動作にて間欠的に供給する平滑回路と、
前記入力電圧を電圧変換させた出力電圧を生成する出力端子と、
一方の入力端子に前記出力電圧を帰還電圧として入力するとともに、他方の入力端子に前記出力電圧を目標電圧にするための予め定めた基準電圧を入力して、前記帰還電圧と前記基準電圧との差電圧であって、前記目標電圧の前記出力電圧を生成するように前記スイッチング回路を制御する差電圧を生成する誤差増幅回路と、
前記誤差増幅回路に入力される前記帰還電圧の位相を制御する位相補償回路と、
前記入力電圧と前記帰還電圧に基づいて前記位相補償回路の位相補償定数を変更する位相補償制御回路と
を設けたことを特徴とするＤＣ−ＤＣコンバータ。
（付記２）
付記２に記載のＤＣ−ＤＣコンバータにおいて、
前記位相補償制御回路は、前記帰還電圧と前記入力電圧を入力して、前記帰還電圧と前記入力電圧との差電圧を求め、その差電圧に基づいて制御信号を生成することを特徴とするＤＣ−ＤＣコンバータ。
（付記３）
付記１又は２に記載のＤＣ−ＤＣコンバータにおいて、
前記位相補償回路は、前記誤差増幅回路の出力端子と前記一方の入力端子間に接続された可変コンデンサと抵抗からなる直列回路であって、前記位相補償制御回路からの制御信号にて前記可変コンデンサの容量値が変更されることを特徴とするＤＣ−ＤＣコンバータ。
（付記４）
付記３に記載のＤＣ−ＤＣコンバータにおいて、
前記可変コンデンサは、ＮチャネルＭＯＳトランジスタであって、
ソースとドレインが前記出力端子に接続され、バックゲートに前記一方の入力端子に接続され、ゲートに前記位相補償制御回路からの前記制御信号が入力されることを特徴とするＤＣ−ＤＣコンバータ。
（付記５）
付記１又は２に記載のＤＣ−ＤＣコンバータにおいて、
前記位相補償回路は、前記誤差増幅回路の出力端子と前記一方の入力端子間に接続されたコンデンサと可変抵抗からなる直列回路であって、前記位相補償制御回路からの制御信号にて前記可変抵抗の抵抗値が変更されることを特徴とするＤＣ−ＤＣコンバータ。
（付記６）
付記５に記載のＤＣ−ＤＣコンバータにおいて、
前記可変抵抗は、ＮチャネルＭＯＳトランジスタであって、ゲートに前記位相補償制御回路からの制御信号が入力されることを特徴とするＤＣ−ＤＣコンバータ。
（付記７）
付記１又は２に記載のＤＣ−ＤＣコンバータにおいて、
前記位相補償回路は、前記誤差増幅回路の出力端子と前記一方の入力端子間に接続された可変コンデンサと可変抵抗からなる直列回路であって、前記位相補償制御回路からの制御信号にて前記可変コンデンサの容量値及び前記可変抵抗の抵抗値が変更されることを特徴とするＤＣ−ＤＣコンバータ。
（付記８）
付記７に記載のＤＣ−ＤＣコンバータにおいて、
前記可変コンデンサ及び前記可変抵抗は、ＮチャネルＭＯＳトランジスタであって、それぞれゲートに前記位相補償制御回路からの制御信号が入力されることを特徴とするＤＣ−ＤＣコンバータ。
（付記９）
付記４、６又は８に記載のＤＣ−ＤＣコンバータにおいて、
前記位相補償制御回路は、前記帰還電圧と前記入力電圧を入力して、前記帰還電圧と前記入力電圧との差電圧を求め、その差電圧に相対した電圧を制御信号として、前記ＮチャネルＭＯＳトランジスタのゲートにそれぞれ入力することを特徴とするＤＣ−ＤＣコンバータ。
１０ ＤＣ−ＤＣコンバータ
１３ スイッチング回路
１４ 平滑回路
２３ 位相補償部
３１ 位相補償制御回路
ＥＲＲ１ 誤差増幅回路
Ｒ３ 抵抗
Ｔｆ，Ｔ５ ＮチャネルＭＯＳトランジスタ
Ｔｏ 出力端子
ＶＣＣ 入力電圧
Ｖｋ 目標電圧
Ｖｏ 出力電圧
１３ スイッチング回路
１４ 平滑回路
２３ 位相補償部
３１ 位相補償制御回路
ＥＲＲ１ 誤差増幅回路
Ｒ３ 抵抗
Ｔｆ，Ｔ５ ＮチャネルＭＯＳトランジスタ
Ｔｏ 出力端子
ＶＣＣ 入力電圧
Ｖｋ 目標電圧
Ｖｏ 出力電圧
Claims (6)
- ＤＣ−ＤＣコンバータであって、
入力電圧がスイッチング回路のスイッチング動作にて間欠的に供給する平滑回路と、
前記入力電圧を電圧変換させた出力電圧を生成する出力端子と、
一方の入力端子に前記出力電圧を帰還電圧として入力するとともに、他方の入力端子に前記出力電圧を目標電圧にするための予め定めた基準電圧を入力して、前記帰還電圧と前記基準電圧との差電圧であって、前記目標電圧の前記出力電圧を生成するよう前記スイッチング回路を制御する差電圧を生成する誤差増幅回路と、
前記誤差増幅回路に入力される前記帰還電圧の位相を制御する位相補償回路と、
前記入力電圧と前記帰還電圧に基づいて前記位相補償回路の位相補償定数を変更する位相補償制御回路と
を設けたことを特徴とするＤＣ−ＤＣコンバータ。 - 請求項１に記載のＤＣ−ＤＣコンバータにおいて、
前記位相補償制御回路は、前記帰還電圧と前記入力電圧を入力して、前記帰還電圧と前記入力電圧との差電圧を求め、その差電圧に基づいて制御信号を生成することを特徴とするＤＣ−ＤＣコンバータ。 - 請求項１又は２に記載のＤＣ−ＤＣコンバータにおいて、
前記位相補償回路は、前記誤差増幅回路の出力端子と前記一方の入力端子間に接続された可変コンデンサと抵抗からなる直列回路であって、前記位相補償制御回路からの制御信号にて前記可変コンデンサの容量値が変更されることを特徴とするＤＣ−ＤＣコンバータ。 - 請求項３に記載のＤＣ−ＤＣコンバータにおいて、
前記可変コンデンサは、ＮチャネルＭＯＳトランジスタであって、
ソースとドレインが前記出力端子に接続され、バックゲートに前記一方の入力端子に接続され、ゲートに前記位相補償制御回路からの前記制御信号が入力されることを特徴とするＤＣ−ＤＣコンバータ。 - 請求項４に記載のＤＣ−ＤＣコンバータにおいて、
前記位相補償制御回路は、前記帰還電圧と前記入力電圧を入力して、前記帰還電圧と前記入力電圧との差電圧を求め、その差電圧に相対した電圧を制御信号として、前記ＮチャネルＭＯＳトランジスタのゲートにそれぞれ入力することを特徴とするＤＣ−ＤＣコンバータ。 - 入力電圧がスイッチング回路のスイッチング動作にて間欠的に平滑回路に供給させて、前記入力電圧を電圧変換させた出力電圧を出力端子に生成し、一方の入力端子に前記出力電圧を帰還電圧として入力するとともに、他方の入力端子に前記出力電圧を目標電圧にするための予め定めた基準電圧を入力して、前記帰還電圧と前記基準電圧との差電圧を誤差増幅回路にて求めて、その差電圧に基づいて、前記スイッチング回路を制御して前記目標電圧の前記出力電圧を生成するＤＣ−ＤＣコンバータの制御回路であって、
前記誤差増幅回路に入力される前記帰還電圧の位相を制御する位相補償回路と、
前記入力電圧と前記帰還電圧に基づいて前記位相補償回路の位相補償定数を変更する位相補償制御回路と
を設けたことを特徴とするＤＣ−ＤＣコンバータの制御回路。
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|---|---|---|---|---|
| JP2012125069A (ja) * | 2010-12-09 | 2012-06-28 | Fujitsu Semiconductor Ltd | 電源の制御回路、電子機器、および電源の制御方法 |
| JP2012165529A (ja) * | 2011-02-04 | 2012-08-30 | Fuji Electric Co Ltd | 誤差増幅器及び誤差増幅器を用いたｄｃ−ｄｃコンバータ |
| JP2021045021A (ja) * | 2019-09-13 | 2021-03-18 | 株式会社東芝 | スイッチング電源回路 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5277913B2 (ja) * | 2008-11-28 | 2013-08-28 | 富士通セミコンダクター株式会社 | Ｄｃ−ｄｃコンバータ及びｄｃ−ｄｃコンバータの制御回路 |
| CN103138571A (zh) * | 2011-11-30 | 2013-06-05 | Ge医疗系统环球技术有限公司 | 电源电路及包括该电源电路的便携式超声检测装置 |
| US9280164B2 (en) * | 2013-01-18 | 2016-03-08 | Sanken Electric Co., Ltd. | Switching power-supply device and method for manufacturing switching power-supply device |
| JP5834039B2 (ja) * | 2013-03-13 | 2015-12-16 | 株式会社東芝 | 降圧スイッチング回路 |
| JP6321967B2 (ja) | 2014-01-17 | 2018-05-09 | ルネサスエレクトロニクス株式会社 | 半導体集積回路およびその動作方法 |
| US9729075B2 (en) | 2015-05-15 | 2017-08-08 | Dialog Semiconductor (Uk) Limited | High efficiency DC-to-DC converter with adaptive output stage |
| US10128747B2 (en) * | 2017-03-01 | 2018-11-13 | Eta Compute, Inc. | Frequency-controlled voltage source |
| US11309435B2 (en) * | 2020-03-09 | 2022-04-19 | Globalfoundries U.S. Inc. | Bandgap reference circuit including vertically stacked active SOI devices |
| US11973424B2 (en) | 2020-09-08 | 2024-04-30 | Analog Devices International Unlimited Company | Spur free switching regulator with self-adaptive cancellation of coil current ripple |
| US11742741B2 (en) | 2020-09-08 | 2023-08-29 | Analog Devices International Unlimited Company | Spurious noise reduction by monotonic frequency stepping with compensation of error amplifier's output in peak current mode switching regulator |
| CN113014099B (zh) * | 2021-04-12 | 2022-11-18 | 成都芯源系统有限公司 | 开关电源及其控制电路和方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11187647A (ja) * | 1997-12-24 | 1999-07-09 | Omron Corp | Ｄｃ／ｄｃコンバータおよびパワーコンディショナ |
| JP2007124748A (ja) * | 2005-10-25 | 2007-05-17 | Fujitsu Ltd | Ｄｃ−ｄｃコンバータ、ｄｃ−ｄｃコンバータの制御回路及びｄｃ−ｄｃコンバータの制御方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5850139A (en) * | 1997-02-28 | 1998-12-15 | Stmicroelectronics, Inc. | Load pole stabilized voltage regulator circuit |
| JP2004120564A (ja) * | 2002-09-27 | 2004-04-15 | Ricoh Co Ltd | 演算増幅器 |
| AU2003293329A1 (en) * | 2002-12-02 | 2004-06-23 | The Trustees Of Columbia University In The City Ofnew York | Mosfet parametric amplifier |
| JP4426807B2 (ja) | 2003-10-02 | 2010-03-03 | セイコーインスツル株式会社 | 昇降圧スイッチングレギュレータ制御回路及び昇降圧スイッチングレギュレータ |
| JP4252485B2 (ja) * | 2004-03-29 | 2009-04-08 | 富士通マイクロエレクトロニクス株式会社 | スイッチングレギュレータ制御回路、スイッチングレギュレータ、およびスイッチングレギュレータ制御方法 |
| TWI348262B (en) * | 2005-02-10 | 2011-09-01 | Bruno Ferrario | A circuit and method for adaptive frequency compensation for dc-to-dc converter |
| JP4619822B2 (ja) * | 2005-03-03 | 2011-01-26 | 株式会社リコー | スイッチングレギュレータ及びその電圧制御方法 |
| JP5168974B2 (ja) * | 2007-03-27 | 2013-03-27 | 富士通セミコンダクター株式会社 | 半導体可変容量素子及びその製造方法 |
| JP2009100552A (ja) * | 2007-10-17 | 2009-05-07 | Fuji Electric Device Technology Co Ltd | Ｄｃ−ｄｃコンバータ |
| US7759912B2 (en) * | 2008-05-13 | 2010-07-20 | Micrel, Inc. | Adaptive compensation scheme for LC circuits in feedback loops |
| JP5277913B2 (ja) * | 2008-11-28 | 2013-08-28 | 富士通セミコンダクター株式会社 | Ｄｃ−ｄｃコンバータ及びｄｃ−ｄｃコンバータの制御回路 |
-
2008
- 2008-11-28 JP JP2008305307A patent/JP5277913B2/ja not_active Expired - Fee Related
-
2009
- 2009-11-12 US US12/617,427 patent/US8618783B2/en active Active
-
2013
- 2013-12-20 US US14/137,203 patent/US9252659B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11187647A (ja) * | 1997-12-24 | 1999-07-09 | Omron Corp | Ｄｃ／ｄｃコンバータおよびパワーコンディショナ |
| JP2007124748A (ja) * | 2005-10-25 | 2007-05-17 | Fujitsu Ltd | Ｄｃ−ｄｃコンバータ、ｄｃ−ｄｃコンバータの制御回路及びｄｃ−ｄｃコンバータの制御方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012125069A (ja) * | 2010-12-09 | 2012-06-28 | Fujitsu Semiconductor Ltd | 電源の制御回路、電子機器、および電源の制御方法 |
| JP2012165529A (ja) * | 2011-02-04 | 2012-08-30 | Fuji Electric Co Ltd | 誤差増幅器及び誤差増幅器を用いたｄｃ−ｄｃコンバータ |
| JP2021045021A (ja) * | 2019-09-13 | 2021-03-18 | 株式会社東芝 | スイッチング電源回路 |
| JP7118937B2 (ja) | 2019-09-13 | 2022-08-16 | 株式会社東芝 | スイッチング電源回路 |
Also Published As
| Publication number | Publication date |
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