JP2005268850A - パルス信号処理回路 - Google Patents

Abstract

【課題】ＰＷＭ信号を、一対の能動素子を含んだＰＷＭ信号出力部を通じて、出力ＰＷＭ信号として導出するにあたり、一対の能動素子の動作特性の不揃いに起因して出力ＰＷＭ信号に生じる不都合を効果的に抑制することができるものとする。
【解決手段】遅延部２６を通じたＰＷＭ信号がゲートに供給されるＭＯＳ−ＦＥＴ３１と遅延部２７を通じたＰＷＭ信号がゲートに供給されるＭＯＳ−ＦＥＴ３２とを含み、ＭＯＳ−ＦＥＴ３１及び３２の各々のドレインが相互接続されて形成される共通出力端３３を有したＰＷＭ信号出力部２８と、共通出力端３３における平均電圧を検出する付加回路部２２と、検出された平均電圧に応じた制御信号を形成し、その制御信号によって遅延部２６における信号遅延時間及び遅延部２７における信号遅延時間のうちのいずれか一方もしくは両方を調整する制御信号形成部２９とを備える。
【選択図】図１

Description

本願の特許請求の範囲に記載された発明は、音声信号等の入力信号に応じたパルス幅変調信号（以下、ＰＷＭ信号という。）を、一対の入力端と一つの出力端とを備えたパルス幅変調信号出力部を通じて、出力ＰＷＭ信号として導出し、それを出力増幅段もしくは負荷に供給するパルス信号処理回路に関する。

音声信号を増幅してスピーカに供給し、スピーカから音声信号に応じた音声を得る音響装置にあっては、各々の狙いとするところに応じて、音声信号の増幅についての様々な手法がとられる。特に、入力音声信号に基づいてスピーカを駆動するための出力信号を得る、音声信号についての電力増幅に関しては、それを行うトランジスタ等の増幅能動素子に、所謂、Ｄ級動作を行わせるＤ級増幅が、比較的良好な歪み特性が得られることから、採用されることが多い。

Ｄ級増幅は、それに用いられるトランジスタ等の増幅能動素子が、例えば、音声信号とされる入力信号に応じたスイッチング動作を行うことによってなされる。そして、例えば、音声信号についてのＤ級増幅を行う電力増幅回路にあっては、入力音声信号に基づくＰＷＭ信号を得、そのＰＷＭ信号についての電力増幅を行い、電力増幅がなされたＰＷＭ信号を、低域通過フィルタ（以下、ＬＰＦという。）を通じて、スピーカ部に供給するようにしたものが提案されている（例えば、特許文献１参照。）。

特許文献１において提案されている電力増幅回路は、一対の電力スイッチング回路部がそれらに共通のものとされたスピーカ部の駆動に用いられる、所謂、バランスド・トランスフォーマレス（Balanced Transformerless: ＢＴＬ) 形式をとるものとされている。このようなＢＴＬ形式をとる電力増幅回路にあっては、可聴周波数帯域のディジタル信号（入力音声信号）に応じてパルス幅の増減が互いに逆の関係となる第１及び第２のＰＷＭ信号を形成するパルス幅変調増幅器を備え、それから得られる第１及び第２のＰＷＭ信号についての電力増幅を、第１の電力スイッチング回路部の第１のＰＷＭ信号に応じたスイッチング動作及び第２の電力スイッチング回路部の第２のＰＷＭ信号に応じたスイッチング動作によって夫々行い、それにより第１の電力スイッチング回路部の出力信号として得られる第１のＰＷＭ電力信号、及び、第２の電力スイッチング回路部の出力信号として得られる第２のＰＷＭ電力信号を、第１及び第２の電力ＬＰＦに夫々供給する。

そして、第１及び第２の電力ＬＰＦから夫々導出される、互いに逆極性とされる一対の信号が、第１及び第２の電力ＬＰＦの両者に接続されたスピーカ部に供給される。それにより、スピーカ部が、互いに逆極性とされる一対の信号によって差動的に駆動され、入力音声信号に応じた音声を発する。

このような電力増幅回路が備えるパルス幅変調増幅器における第１のＰＷＭ信号を形成する部分及び第２のＰＷＭ信号を形成する部分の夫々は、例えば、図７に示されるようなパルス信号処理回路として構成される。

図７に示されるパルス信号処理回路は、音声信号等のアナログ入力信号ＳＡが供給され、そのアナログ入力信号ＳＡに基づくＰＷＭ信号ＰＰを発生するＰＷＭ信号発生部１１，ＰＷＭ信号発生部１１からのＰＷＭ信号ＰＰが供給され、そのＰＷＭ信号ＰＰに基づく波形整形されたＰＷＭ信号ＰＩを送出するフリップ・フロップ（Ｆ．Ｆ．）回路部１２、及び、Ｆ．Ｆ．回路部１２からのＰＷＭ信号ＰＩに基づく出力ＰＷＭ信号ＰＯを導出するＰＷＭ信号出力部１３を備えて構成される。ＰＷＭ信号出力部１３は、例えば、電源電圧ＶＤＤを供給する電源ライン１４と接地電位点との間に接続された一対の相補性の絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳ−ＦＥＴという。）１５及び１６が用いられて形成される。これらのＭＯＳ−ＦＥＴ１５及び１６は、両者のゲートが相互接続されるとともに両者のドレインも相互接続され、また、ＭＯＳ−ＦＥＴ１５のソースが電源ライン１４に接続されるとともに、ＭＯＳ−ＦＥＴ１６のソースが接地電位点に接続されたものとされる。

そして、相互接続されたＭＯＳ−ＦＥＴ１５及び１６の夫々のゲートにＦ．Ｆ．回路部１２からのＰＷＭ信号ＰＩが供給され、相互接続されたＭＯＳ−ＦＥＴ１５及び１６の夫々のドレインから、出力ＰＷＭ信号ＰＯが導出される。

このようなもとで、例えば、ＰＷＭ信号発生部１１に供給されるアナログ入力信号ＳＡが無いとき、即ち、無入力信号状態とされるとき、ＰＷＭ信号出力部１３を形成するＭＯＳ−ＦＥＴ１５及び１６の各々のゲートに夫々供給される信号Ｖａ及びＶｂの各々、即ち、Ｆ．Ｆ．回路部１２からのＰＷＭ信号ＰＩは、例えば、図８のＡ及びＢに示されるような高レベル部及び低レベル部の両者の幅が一定で一定周期の矩形波信号とされる。その際、ＭＯＳ−ＦＥＴ１５及び１６の各々が、信号Ｖａ及びＶｂの各々に対しての動作特性が揃った理想的なものである場合には、相互接続されたＭＯＳ−ＦＥＴ１５及び１６の夫々のドレインにおける電圧の低レベルから高レベルへの立上りＬｕ及び高レベルから低レベルへの立下りＬｄが、時間軸をずらせて重ねると、図９のＡに示されるように、電圧レベルＶＤＤ／２（電源電圧ＶＤＤの１／２）において両者が交差するクロスポイントＰを示すことになる。そして、このとき相互接続されたＭＯＳ−ＦＥＴ１５及び１６の夫々のドレインに得られる信号Ｖｃ、即ち、ＭＯＳ−ＦＥＴ１５及び１６の夫々のドレインに導出される出力ＰＷＭ信号ＰＯは、図８のＣに示されるような、信号Ｖａ及びＶｂの各々に適正に対応した、高レベル部及び低レベル部の両者の幅が一定で一定周期の矩形波信号とされ、従って、このとき、相互接続されたＭＯＳ−ＦＥＴ１５及び１６の夫々のドレインにおける平均電圧は、電源電圧ＶＤＤの１／２、即ち、値ＶＤＤ／２をとるものとなる。

そして、斯かるもとにおいては、例えば、ＰＷＭ信号発生部１１に供給されるアナログ入力信号ＳＡが、通常の音声信号等の情報信号とされるとき、相互接続されたＭＯＳ−ＦＥＴ１５及び１６の夫々のドレインに導出される出力ＰＷＭ信号ＰＯが、歪みのない情報信号を再生することができるものとされる。
特開２００２−１５８５４４号公報（図１及びその説明部分）

上述のような既に提案されているパルス信号処理回路にあっては、それに含まれるＰＷＭ信号出力部１３を、例えば、一対の相補性のＭＯＳ−ＦＥＴ１５及び１６が用いられて形成されたものとするが、実際にあたっては、ＭＯＳ−ＦＥＴ１５及び１６の各々を、それに供給される、例えば、図８のＡに示される信号Ｖａまたは図８のＢに示される信号Ｖｂのような信号に対しての動作特性が揃った理想的なものとすることは著しく困難であり、通常にあっては、ＭＯＳ−ＦＥＴ１５及び１６として、動作特性に不揃いがあるＭＯＳ−ＦＥＴを用いざるを得ない。従って、通常、図７に示されるパルス信号処理回路におけるＰＷＭ信号出力部１３を形成するＭＯＳ−ＦＥＴ１５及び１６は、それらのゲートに夫々供給される信号Ｖａ及びＶｂに対する動作特性に不揃いがあるものとされることになる。

ＭＯＳ−ＦＥＴ１５及び１６がそれらのゲートに夫々供給される信号Ｖａ及びＶｂに対する動作特性に不揃いがあるものとされると、それに起因して、例えば、無入力信号状態のもとで、図９のＢに示されるように、相互接続されたＭＯＳ−ＦＥＴ１５及び１６の夫々のドレインにおける電圧の低レベルから高レベルへの立上りＬｕが、理想的な場合における立上りＬｕ’に対しての時間遅れを生じ、高レベルから低レベルへの立下りＬｄと交差するクロスポイントＰ’を、電圧レベルＶＤＤ／２より所定レベルΔだけ低い電圧レベルＶＤＤ／２−Δにおいて示すことになる事態、あるいは、図９のＣに示されるように、相互接続されたＭＯＳ−ＦＥＴ１５及び１６の夫々のドレインにおける電圧の高レベルから低レベルへの立下りＬｄが、理想的な場合における立下りＬｄ’に対しての時間遅れを生じ、低レベルから高レベルへの立上りＬｕと交差するクロスポイントＰ’を、電圧レベルＶＤＤ／２より所定レベルΔだけ高い電圧レベルＶＤＤ／２＋Δにおいて示すことになる事態がまねかれる。

そして、図９のＢに示されるように、クロスポイントＰ’が電圧レベルＶＤＤ／２−Δにおいて示されることになる事態がまねかれたもとにあっては、相互接続されたＭＯＳ−ＦＥＴ１５及び１６の夫々のドレインに得られる信号Ｖｃ、即ち、ＭＯＳ−ＦＥＴ１５及び１６の夫々のドレインに導出される出力ＰＷＭ信号ＰＯは、図８のＤに示されるような、信号Ｖａ及びＶｂの各々に対して所定レベルΔに対応する遅れ時間Ｔｄを伴った立上りエッジを有した、高レベル部の幅が低レベル部の幅より狭い矩形波信号となってしまい、それにより、このとき、相互接続されたＭＯＳ−ＦＥＴ１５及び１６の夫々のドレインにおける平均電圧は、電源電圧ＶＤＤの１／２より低い値をとるものとなる。

また、図９のＣに示されるように、クロスポイントＰ’が電圧レベルＶＤＤ／２＋Δにおいて示されることになる事態がまねかれたもとにあっては、相互接続されたＭＯＳ−ＦＥＴ１５及び１６の夫々のドレインに得られる信号Ｖｃ、即ち、ＭＯＳ−ＦＥＴ１５及び１６の夫々のドレインに導出される出力ＰＷＭ信号ＰＯは、図８のＥに示されるような、信号Ｖａ及びＶｂの各々に対して所定レベルΔに対応する遅れ時間Ｔｄを伴った立下りエッジを有した、高レベル部の幅が低レベル部の幅より広い矩形波信号となってしまい、それにより、このとき、相互接続されたＭＯＳ−ＦＥＴ１５及び１６の夫々のドレインにおける平均電圧は、電源電圧ＶＤＤの１／２より高い値をとるものとなる。

このように、無入力信号状態とされるとき、ＭＯＳ−ＦＥＴ１５及び１６の夫々のドレインに、遅れ時間Ｔｄを伴った立上りエッジあるいは立下りエッジを有した矩形波信号とされる出力ＰＷＭ信号ＰＯが導出されることになるもとにあっては、例えば、ＰＷＭ信号発生部１１に供給されるアナログ入力信号ＳＡが、通常の音声信号等の情報信号とされるとき、ＭＯＳ−ＦＥＴ１５及び１６の夫々のドレインに導出される出力ＰＷＭ信号ＰＯが、歪みを生じた情報信号が再生されることになるものとなってしまうという不都合が生じる。

斯かる点に鑑み、本願の特許請求の範囲に記載された発明は、音声信号等の入力信号に応じたＰＷＭ信号を、一対の能動素子を含んで形成されて一対の入力端と一つの出力端を備えるものとされたＰＷＭ信号出力部を通じて、出力ＰＷＭ信号として導出し、それを出力増幅段もしくは負荷に供給するにあたり、ＰＷＭ信号出力部を形成する一対の能動素子の動作特性の不揃いに起因して出力ＰＷＭ信号に生じる不都合を、効果的に抑制することができるパルス信号処理回路を提供する。

本願の特許請求の範囲における請求項１から請求項４までのいずれかに記載された発明に係るパルス信号処理回路は、入力信号に応じたＰＷＭ信号を送出するＰＷＭ信号送出部と、ＰＷＭ信号送出部から得られるＰＷＭ信号を第１の信号遅延時間だけ遅延させる状態をとる第１の遅延部と、ＰＷＭ信号送出部から得られるＰＷＭ信号もしくはそれが極性反転されて得られるＰＷＭ信号を第２の信号遅延時間だけ遅延させる状態をとる第２の遅延部と、第１の遅延部を通じて得られるＰＷＭ信号送出部からのＰＷＭ信号が入力端に供給される第１の能動素子と、第２の遅延部を通じて得られるＰＷＭ信号送出部からのＰＷＭ信号が入力端に供給される第２の能動素子とを含み、第１及び第２の能動素子の夫々の一端が相互接続されて形成される共通出力端が設けられ、その共通出力端にＰＷＭ信号送出部から得られるＰＷＭ信号に基づく出力ＰＷＭ信号を導出するＰＷＭ信号出力部と、ＰＷＭ信号出力部の共通出力端における平均電圧を検出する出力端電圧検出部と、出力端電圧検出部により検出された平均電圧に応じた制御信号を形成し、その制御信号によって第１の遅延部における第１の信号遅延時間及び第２の遅延部における第２の信号遅延時間のうちのいずれか一方もしくは両方を調整する制御信号形成部と、を備えて構成される。

本願の特許請求の範囲における請求項１から請求項４までのいずれかに記載された発明に係るパルス信号処理回路においては、ＰＷＭ信号送出部からのＰＷＭ信号が、第１の遅延部を通じてＰＷＭ信号出力部を形成する第１及び第２の能動素子のうちの第１の能動素子の入力端に供給されるとともに、ＰＷＭ信号送出部からのＰＷＭ信号もしくはそれが極性反転されて得られるＰＷＭ信号が、第２の遅延部を通じてＰＷＭ信号出力部を形成する第１及び第２の能動素子のうちの第２の能動素子の入力端に供給されて、ＰＷＭ信号出力部における第１及び第２の能動素子の夫々の一端が相互接続されて形成される共通出力端から、ＰＷＭ信号送出部からのＰＷＭ信号に基づく出力ＰＷＭ信号が導出される。その際、制御信号形成部が、出力端電圧検出部により検出されるＰＷＭ信号出力部の共通出力端における平均電圧に応じた制御信号を得、その制御信号によって、第１の遅延部における第１の信号遅延時間及び第２の遅延部における第２の信号遅延時間のうちのいずれか一方もしくは両方を調整する。

斯かる第１の遅延部における第１の信号遅延時間及び第２の遅延部における第２の信号遅延時間のうちのいずれか一方もしくは両方の信号遅延時間の調整が行われることにより、第１の遅延部を通じて第１の能動素子の入力端に供給されるＰＷＭ信号と第２の遅延部を通じて第２の能動素子の入力端に供給されるＰＷＭ信号との相互時間差が、ＰＷＭ信号送出部からのＰＷＭ信号に対しての第１及び第２の能動素子の各々の動作特性の不揃いに応じて調整されることになる。その結果、ＰＷＭ信号出力部における第１及び第２の能動素子の夫々の一端が相互接続されて形成される共通出力端における、前述された電圧の立下がり及び立上りについてのクロスポイントが、例えば、実質的にＰＷＭ信号出力部における電源電圧の１／２とされる適正な電圧値において示される状態とされ、ＰＷＭ信号出力部の共通出力端に得られる出力ＰＷＭ信号が、第１及び第２の能動素子の各々の動作特性の不揃いによる悪影響が効果的に低減されたものとされる。

従って、本願の特許請求の範囲における請求項１から請求項４までのいずれかに記載された発明に係るパルス信号処理回路によれば、ＰＷＭ信号送出部からのＰＷＭ信号に対しての第１及び第２の能動素子の各々の動作特性の不揃いに起因して、ＰＷＭ信号出力部における第１及び第２の能動素子の夫々の一端が相互接続されて形成される共通出力端に導出される出力ＰＷＭ信号に生じる不都合が、効果的に抑制されることになる。そして、このような、第１及び第２の能動素子の各々の動作特性の不揃いに起因する不都合が効果的に抑制された出力ＰＷＭ信号から、ＰＷＭ信号送出部に供給された入力信号が、歪みを生じていない適正なものとして再生される。

本願の特許請求の範囲における請求項１から請求項４までのいずれかに記載された発明を実施するための最良の形態は、以下に述べられる実施例１及び実施例２をもって説明される。

図１は、本願の特許請求の範囲における請求項１から請求項４までのいずれかに記載された発明に係るパルス信号処理回路の第１の例を示す。

図１に示される第１の例は、回路本体部２１と付加回路部２２とに区分されている。回路本体部２１は、アナログ入力信号ＳＡが、入力端２３を通じて供給され、そのアナログ入力信号ＳＡに応じたＰＷＭ信号ＰＰを発生するＰＷＭ信号発生部２４，ＰＷＭ信号発生部２４からのＰＷＭ信号ＰＰが供給され、そのＰＷＭ信号ＰＰに基づく波形整形されたＰＷＭ信号ＰＩを送出するＦ．Ｆ．回路部２５，Ｆ．Ｆ．回路部２５からのＰＷＭ信号ＰＩが供給され，それを所定の遅延時間だけ遅延させて、もしくは、遅延させることなく、時間制御ＰＷＭ信号ＰＩａとして導出する遅延部２６，Ｆ．Ｆ．回路部２５からのＰＷＭ信号ＰＩが供給され，それを所定の遅延時間だけ遅延させて、もしくは、遅延させることなく、時間制御ＰＷＭ信号ＰＩｂとして導出する遅延部２７，遅延部２６からの時間制御ＰＷＭ信号ＰＩａ及び遅延部２７からの時間制御ＰＷＭ信号ＰＩｂが供給され、それらに基づく出力ＰＷＭ信号ＰＯを導出するＰＷＭ信号出力部２８、及び、遅延部２６及び２７に連結された制御信号形成部２９を備えて構成される。斯かるもとで、ＰＷＭ信号発生部２４及びＦ．Ｆ．回路部２５は、アナログ入力信号ＳＡに応じたＰＷＭ信号ＰＩを送出するＰＷＭ信号送出部を形成している。

ＰＷＭ信号出力部２８は、電源電圧ＶＤＤを供給する電源ライン３０と接地電位点との間に接続された一対の相補性のＭＯＳ−ＦＥＴ３１及び３２が用いられて形成されている。これらのＭＯＳ−ＦＥＴ３１及び３２は、両者のゲートが遅延部２６及び２７に夫々接続され、また、両者のドレインが相互接続されて共通出力端３３が設けられ、さらに、ＭＯＳ−ＦＥＴ３１のソースが電源ライン３０に接続されるとともに、ＭＯＳ−ＦＥＴ３２のソースが接地電位点に接続されたものとされる。

そして、ＭＯＳ−ＦＥＴ３１のゲートに遅延部２６からの時間制御ＰＷＭ信号ＰＩａが供給されるとともに、ＭＯＳ−ＦＥＴ３２のゲートに遅延部２７からの時間制御ＰＷＭ信号ＰＩｂが供給され、相互接続されたＭＯＳ−ＦＥＴ３１及び３２の夫々のドレインに設けられた共通出力端３３に出力ＰＷＭ信号ＰＯが導出される。

また、制御信号形成部２９は、遅延部２６における信号遅延時間を調整するための制御信号Ｃａ及び遅延部２７における信号遅延時間を調整するための制御信号Ｃｂを送出して、それらを遅延部２６及び２７に夫々供給する。

一方、付加回路部２２は、回路本体部２１におけるＰＷＭ信号出力部２８の共通出力端３３と接地電位点との間に接続されたコンデンサ３４を備えている。コンデンサ３４は、共通出力端３３に導出される出力ＰＷＭ信号ＰＯについての平滑を行い、その両端間に共通出力端３３における平均電圧が得られる。そして、コンデンサ３４に得られる平均電圧が、中継端３５を通じて、回路本体部２１における制御信号形成部２９に供給される。

従って、付加回路部２２は、回路本体部２１におけるＰＷＭ信号出力部２８の共通出力端３３における平均電圧を検出して、検出された平均電圧を回路本体部２１における制御信号形成部２９に供給する、出力端電圧検出部を形成していることになる。この出力端電圧検出部により検出された平均電圧が供給される制御信号形成部２９は、遅延部２６に供給される制御信号Ｃａ及び遅延部２７に供給される制御信号Ｃｂのうちのいずれか一方もしくは両方を、出力端電圧検出部により検出された平均電圧に応じたものとして形成する。

このようなもとで、回路本体部２１における入力端２３を通じてＰＷＭ信号発生部２４に供給されるアナログ入力信号ＳＡが無い状態、即ち、無入力状態がとられる。斯かる際においては、ＰＷＭ信号発生部２４と共にＰＷＭ信号送出部を形成するＦ．Ｆ．回路部２５から得られる波形整形されたＰＷＭ信号ＰＩは、高レベル部及び低レベル部の両者の幅が一定で一定周期の矩形波信号とされる。そして、このＰＷＭ信号ＰＩが、遅延部２６を通じて時間制御ＰＷＭ信号ＰＩａとされ、ＰＷＭ信号出力部２８のＭＯＳ−ＦＥＴ３１のゲートに供給されるとともに、遅延部２７を通じて時間制御ＰＷＭ信号ＰＩｂとされ、ＰＷＭ信号出力部２８のＭＯＳ−ＦＥＴ３２のゲートに供給される。

それにより、ＰＷＭ信号出力部２８における相互接続されたＭＯＳ−ＦＥＴ３１及び３２の両者のドレインに設けられた共通出力端３３に、時間制御ＰＷＭ信号ＰＩａ及びＰＩｂに基づく出力ＰＷＭ信号ＰＯが得られ、その出力ＰＷＭ信号ＰＯに応じて共通出力端３３に得られる平均電圧が、付加回路部２２が形成する出力端電圧検出部により検出されて、回路本体部２１における制御信号形成部２９に供給される。

このとき制御信号形成部２９に供給される平均電圧が、電源電圧ＶＤＤの１／２、即ち、値ＶＤＤ／２に一致しているときには、相互接続されたＭＯＳ−ＦＥＴ３１及び３２の夫々のドレインにおける電圧の低レベルから高レベルへの立上り及び高レベルから低レベルへの立下りについてのクロスポイントが電圧レベルＶＤＤ／２において示され、相互接続されたＭＯＳ−ＦＥＴ３１及び３２の両者のドレインに設けられた共通出力端３３に導出される出力ＰＷＭ信号ＰＯが、時間制御ＰＷＭ信号ＰＩａ及びＰＩｂの夫々に適正に対応した、高レベル部及び低レベル部の両者の幅が一定で一定周期の矩形波信号とされることになる。斯かる場合には、制御信号形成部２９は、制御信号Ｃａ及びＣｂを、付加回路部２２が形成する出力端電圧検出部により検出された、相互接続されたＭＯＳ−ＦＥＴ３１及び３２の両者のドレインに設けられた共通出力端３３における平均電圧に応じて、遅延部２６における信号遅延時間も遅延部２７における信号遅延時間も変化させないものとして形成する。

これに対して、制御信号形成部２９に供給される平均電圧が、値ＶＤＤ／２より低い値であるときには、相互接続されたＭＯＳ−ＦＥＴ３１及び３２の夫々のドレインにおける電圧の低レベルから高レベルへの立上り及び高レベルから低レベルへの立下りについてのクロスポイントが電圧レベルＶＤＤ／２より低い電圧レベルにおいて示され、相互接続されたＭＯＳ−ＦＥＴ３１及び３２の両者のドレインに設けられた共通出力端３３に導出される出力ＰＷＭ信号ＰＯが、時間制御ＰＷＭ信号ＰＩａの立下りエッジに対して所定の遅れ時間を伴った立上りエッジを有した、高レベル部の幅が低レベル部の幅より狭い矩形波信号となってしまう。斯かる場合には、制御信号形成部２９は、制御信号Ｃａ及びＣｂを、付加回路部２２が形成する出力端電圧検出部により検出される共通出力端３３における平均電圧に応じて、遅延部２６における信号遅延時間及び遅延部２７における信号遅延時間を、時間制御ＰＷＭ信号ＰＩｂが時間制御ＰＷＭ信号ＰＩａに比して遅れたものとなるように調整するものとして形成する動作を、付加回路部２２が形成する出力端電圧検出部により検出される共通出力端３３における平均電圧が、値ＶＤＤ／２に一致するまで継続する。

その結果、時間制御ＰＷＭ信号ＰＩａ及びＰＩｂが、例えば、図２のＡ及びＢに示されるように、時間制御ＰＷＭ信号ＰＩｂが時間制御ＰＷＭ信号ＰＩａに比して時間Ｔｘだけ遅れたものとされ、それにより、相互接続されたＭＯＳ−ＦＥＴ３１及び３２の両者のドレインに設けられた共通出力端３３に導出される出力ＰＷＭ信号ＰＯが、図２のＣに示されるように、時間制御ＰＷＭ信号ＰＩａの立上りエッジに比して時間Ｔｘだけ遅れた立下りエッジを有して、高レベル部及び低レベル部の両者の幅が一定で一定周期の矩形波信号とされることになり、共通出力端３３における平均電圧が値ＶＤＤ／２に維持される。

また、制御信号形成部２９に供給される平均電圧が、値ＶＤＤ／２より高い値であるときには、相互接続されたＭＯＳ−ＦＥＴ３１及び３２の夫々のドレインにおける電圧の低レベルから高レベルへの立上り及び高レベルから低レベルへの立下りについてのクロスポイントが電圧レベルＶＤＤ／２より高い電圧レベルにおいて示され、相互接続されたＭＯＳ−ＦＥＴ３１及び３２の両者のドレインに設けられた共通出力端３３に導出される出力ＰＷＭ信号ＰＯが、時間制御ＰＷＭ信号ＰＩｂの立上りエッジに対して所定の遅れ時間を伴った立下りエッジを有した、高レベル部の幅が低レベル部の幅より広い矩形波信号となってしまう。斯かる場合には、制御信号形成部２９は、制御信号Ｃａ及びＣｂを、付加回路部２２が形成する出力端電圧検出部により検出される共通出力端３３における平均電圧に応じて、遅延部２６における信号遅延時間及び遅延部２７における信号遅延時間を、時間制御ＰＷＭ信号ＰＩａが時間制御ＰＷＭ信号ＰＩｂに比して遅れたものとなるように調整するものとして形成する動作を、付加回路部２２が形成する出力端電圧検出部により検出される共通出力端３３における平均電圧が、値ＶＤＤ／２に一致するまで継続する。

その結果、時間制御ＰＷＭ信号ＰＩａ及びＰＩｂが、例えば、図３のＡ及びＢに示されるように、時間制御ＰＷＭ信号ＰＩａが時間制御ＰＷＭ信号ＰＩｂに比して時間Ｔｘだけ遅れたものとされ、それにより、相互接続されたＭＯＳ−ＦＥＴ３１及び３２の両者のドレインに設けられた共通出力端３３に導出される出力ＰＷＭ信号ＰＯが、図３のＣに示されるように、時間制御ＰＷＭ信号ＰＩｂの立下りエッジに比して時間Ｔｘだけ遅れた立上りエッジを有して、高レベル部及び低レベル部の両者の幅が一定で一定周期の矩形波信号とされることになり、共通出力端３３における平均電圧が値ＶＤＤ／２に維持される。

このようにして、図１に示される第１の例にあっては、回路本体部２１における入力端２３を通じてＰＷＭ信号発生部２４に供給されるアナログ入力信号ＳＡが無いものとされる無入力信号状態がとられるもとで、遅延部２６における信号遅延時間と遅延部２７における信号遅延時間との調整が行われ、遅延部２６における信号遅延時間と遅延部２７における信号遅延時間とが、回路本体部２１のＰＷＭ信号出力部２８における相互接続されたＭＯＳ−ＦＥＴ３１及び３２の両者のドレインに設けられた共通出力端３３に導出される出力ＰＷＭ信号ＰＯが、高レベル部及び低レベル部の両者の幅が一定で一定周期の矩形波信号となるように設定される。

そして、このように遅延部２６における信号遅延時間と遅延部２７における信号遅延時間とが調整された回路部本体部２１は、付加回路部２２から切り離されて、入力端２３を通じてＰＷＭ信号発生部２４に供給されるアナログ入力信号ＳＡが、例えば、音声信号等の情報信号とされる実際の使用に供されるものとされる。そして、上述のように遅延部２６における信号遅延時間と遅延部２７における信号遅延時間とが調整されていることにより、ＰＷＭ信号出力部２８における相互接続されたＭＯＳ−ＦＥＴ３１及び３２の両者のドレインに設けられた共通出力端３３に導出される出力ＰＷＭ信号ＰＯが、入力端２３を通じてＰＷＭ信号発生部２４に供給される情報信号を歪みを生じていない適正な状態をもって再生できるものとされることになる。

図４は、図１に示される第１の例における遅延部２６及び２７の夫々についての具体構成例を示す。

図４に示される具体構成例は、直列接続された複数個（ｎ個）の遅延要素Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，・・・・・，Ｄｎと信号選択部４０とを含んで構成されている。ｎ個の遅延要素Ｄ１〜Ｄｎの夫々における信号遅延時間は、極めて短いものとされる。そして、ｎ個の遅延要素Ｄ１〜Ｄｎのうちの遅延要素Ｄ１に、ＰＷＭ信号発生部２４と共にＰＷＭ信号送出部を形成するＦ．Ｆ．回路部２５から得られる波形整形されたＰＷＭ信号ＰＩが供給される。遅延要素Ｄ１に供給されたＰＷＭ信号ＰＩは、ｎ個の遅延要素Ｄ１〜Ｄｎの夫々により、極めて短い時間ずつ順次遅らされていき、ｎ個の遅延要素Ｄ１〜Ｄｎの夫々からは、遅延ＰＷＭ信号ＰＩ１，ＰＩ２，ＰＩ３，ＰＩ４，ＰＩ５，・・・・・，ＰＩｎが夫々得られる。

遅延要素Ｄ１に供給されるＰＷＭ信号ＰＩとｎ個の遅延要素Ｄ１〜Ｄｎから夫々得られる遅延ＰＷＭ信号ＰＩ１〜ＰＩｎとは、信号選択部４０に供給される。信号選択部４０には、制御信号形成部２９からの制御信号ＣａもしくはＣｂも供給され、信号選択部４０は、制御信号形成部２９からの制御信号ＣａもしくはＣｂに従って、ＰＷＭ信号ＰＩ及び遅延ＰＷＭ信号ＰＩ１〜ＰＩｎのうちのいずれかを選択して、時間制御ＰＷＭ信号ＰＩａもしくはＰＩｂとして取り出す。

それにより、図４に示される具体構成例にあっては、制御信号形成部２９からの制御信号ＣａもしくはＣｂに応じて、信号選択部４０から、ＰＷＭ信号発生部２４と共にＰＷＭ信号送出部を形成するＦ．Ｆ．回路部２５から得られる波形整形されたＰＷＭ信号ＰＩが、遅延されることなく、時間制御ＰＷＭ信号ＰＩａもしくはＰＩｂとして送出される状態、もしくは、信号選択部４０から、ＰＷＭ信号ＰＩが極めて短い時間ずつ順次遅らされて得られる遅延ＰＷＭ信号ＰＩ１〜ＰＩｎのうちのいずれかが、時間制御ＰＷＭ信号ＰＩａもしくはＰＩｂとして送出される状態がとられることになる。

図５は、本願の特許請求の範囲における請求項１から請求項４までのいずれかに記載された発明に係るパルス信号処理回路の第２の例を示す。

図５に示される第２の例は、回路本体部５１と付加回路部５２とに区分されている。回路本体部５１は、アナログ入力信号ＳＡが、入力端５３を通じて供給され、そのアナログ入力信号ＳＡに応じたＰＷＭ信号ＱＰを送出するＰＷＭ信号送出部５４，ＰＷＭ信号送出部５４からのＰＷＭ信号ＱＰが供給され、そのＰＷＭ信号ＱＰを極性反転を生じさせることなく増幅して導出する増幅部５５，ＰＷＭ信号送出部５４からのＰＷＭ信号ＱＰが供給され、そのＰＷＭ信号ＱＰを極性反転を生じさせて増幅し、反転ＰＷＭ信号ＱＰＮとして導出する反転増幅部５６，増幅部５５からのＰＷＭ信号ＱＰが供給され、それを所定の遅延時間だけ遅延させて、もしくは、遅延させることなく、時間制御ＰＷＭ信号ＱＰＣとして導出する遅延部５７，反転増幅部５６からの反転ＰＷＭ信号ＱＰＮが供給され、それを所定の遅延時間だけ遅延させて、もしくは、遅延させることなく、時間制御反転ＰＷＭ信号ＱＰＣＮとして導出する遅延部５８，遅延部５７からの時間制御ＰＷＭ信号ＱＰＣ及び遅延部５８からの時間制御反転ＰＷＭ信号ＱＰＣＮが供給され、それらに基づく出力ＰＷＭ信号ＱＯを導出するＰＷＭ信号出力部５９、及び、遅延部５７及び５８に連結された制御信号形成部６０を備えて構成される。

ＰＷＭ信号出力部５８は、電源電圧ＶＤＤを供給する電源ライン６１と接地電位点との間に接続された一対の同形式、例えば、Ｎチャンネル型のＭＯＳ−ＦＥＴ６２及び６３が用いられて形成されている。これらのＭＯＳ−ＦＥＴ６２及び６３は、両者のゲートが遅延部５７及び５８に夫々接続され、また、ＭＯＳ−ＦＥＴ６２のソースとＭＯＳ−ＦＥＴ６３のドレインとが相互接続されて共通出力端６４が設けられ、さらに、ＭＯＳ−ＦＥＴ６２のドレインが電源ライン６１に接続されるとともに、ＭＯＳ−ＦＥＴ６３のソースが接地電位点に接続されたものとされる。

そして、ＭＯＳ−ＦＥＴ６２のゲートに遅延部５７からの時間制御ＰＷＭ信号ＱＰＣが供給されるとともに、ＭＯＳ−ＦＥＴ６３のゲートに遅延部５８からの時間制御反転ＰＷＭ信号ＱＰＣＮが供給され、ＭＯＳ−ＦＥＴ６２及び６３の夫々がスイッチング動作を行って、それにより、相互接続されたＭＯＳ−ＦＥＴ６３のソース及びＭＯＳ−ＦＥＴ６３のドレインに設けられた共通出力端６４に出力ＰＷＭ信号ＱＯが導出される。

また、制御信号形成部６０は、遅延部５７における信号遅延時間を調整するための制御信号ＣＡ及び遅延部５８における信号遅延時間を調整するための制御信号ＣＢを送出して、それらを遅延部５７及び５８に夫々供給する。

一方、付加回路部５２は、回路本体部５１におけるＰＷＭ信号出力部５９の共通出力端６４と接地電位点との間に接続されたコンデンサ６５を備えている。コンデンサ６５は、共通出力端６４に導出される出力ＰＷＭ信号ＱＯについての平滑を行い、その両端間に共通出力端６４における平均電圧が得られる。そして、コンデンサ６５に得られる平均電圧が、中継端６６を通じて、回路本体部５１における制御信号形成部６０に供給される。

従って、付加回路部５２は、回路本体部５１におけるＰＷＭ信号出力部５９の共通出力端６４における平均電圧を検出して、検出された平均電圧を回路本体部５１における制御信号形成部６０に供給する、出力端電圧検出部を形成していることになる。この出力端電圧検出部により検出された平均電圧が供給される制御信号形成部６０は、遅延部５７に供給される制御信号ＣＡ及び遅延部５８に供給される制御信号ＣＢのうちのいずれか一方もしくは両方を、出力端電圧検出部により検出された平均電圧に応じたものとして形成する。

このようなもとで、回路本体部５１における入力端５３を通じてＰＷＭ信号送出部５４に供給されるアナログ入力信号ＳＡが無いものとされる状態、即ち、無入力信号状態がとられる。斯かる際においては、ＰＷＭ信号送出部５４から得られるＰＷＭ信号ＱＰは、高レベル部及び低レベル部の両者の幅が一定で一定周期の矩形波信号とされる。そして、このＰＷＭ信号ＱＰが、増幅部５５及び遅延部５７を通じて時間制御ＰＷＭ信号ＱＰＣとされ、ＰＷＭ信号出力部５９のＭＯＳ−ＦＥＴ６２のゲートに供給されるとともに、反転増幅部５６及び遅延部５８を通じて時間制御反転ＰＷＭ信号ＱＰＣＮとされ、ＰＷＭ信号出力部５９のＭＯＳ−ＦＥＴ６３のゲートに供給される。

それにより、ＰＷＭ信号出力部５９における相互接続されたＭＯＳ−ＦＥＴ６２のソース及びＭＯＳ−ＦＥＴ６３のドレインに設けられた共通出力端６４に、時間制御ＰＷＭ信号ＱＰＣ及び時間制御反転ＰＷＭ信号ＱＰＣＮに基づく出力ＰＷＭ信号ＱＯが得られ、その出力ＰＷＭ信号ＱＯに応じて共通出力端６４に得られる平均電圧が、付加回路部５２が形成する出力端電圧検出部により検出されて、回路本体部５１における制御信号形成部６０に供給される。

このとき制御信号形成部６０に供給される平均電圧が、電源電圧ＶＤＤの１／２、即ち、値ＶＤＤ／２に一致しているときには、相互接続されたＭＯＳ−ＦＥＴ６２のソース及びＭＯＳ−ＦＥＴ６３のドレインに設けられた共通出力端６４に導出される出力ＰＷＭ信号ＱＯが、時間制御ＰＷＭ信号ＱＰＣ及び時間制御反転ＰＷＭ信号ＱＰＣＮの夫々に適正に対応した、高レベル部及び低レベル部の両者の幅が一定で一定周期の矩形波信号とされることになる。斯かる場合には、制御信号形成部６０は、制御信号ＣＡ及びＣＢを、付加回路部５２が形成する出力端電圧検出部により検出された、相互接続されたＭＯＳ−ＦＥＴ６２のソース及びＭＯＳ−ＦＥＴ６３のドレインに設けられた共通出力端６４における平均電圧に応じて、遅延部５７における信号遅延時間も遅延部５８における信号遅延時間も変化させないものとして形成する。

これに対して、制御信号形成部６０に供給される平均電圧が、値ＶＤＤ／２より低い値であるときには、相互接続されたＭＯＳ−ＦＥＴ６２のソース及びＭＯＳ−ＦＥＴ６３のドレインに設けられた共通出力端６４に導出される出力ＰＷＭ信号ＱＯが、時間制御ＰＷＭ信号ＱＰＣの立上りエッジに対して所定の遅れ時間を伴った立上りエッジを有した、高レベル部の幅が低レベル部の幅より狭い矩形波信号となってしまう。斯かる場合には、制御信号形成部６０は、制御信号ＣＡ及びＣＢを、付加回路部５２が形成する出力端電圧検出部により検出される共通出力端６４における平均電圧に応じて、遅延部５７における信号遅延時間及び遅延部５８における信号遅延時間を、時間制御反転ＰＷＭ信号ＱＰＣＮが時間制御ＰＷＭ信号ＱＰＣに比して遅れたものとなるように調整するものとして形成する動作を、付加回路部５２が形成する出力端電圧検出部により検出される共通出力端６４における平均電圧が、値ＶＤＤ／２に一致するまで継続する。

その結果、時間制御反転ＰＷＭ信号ＱＰＣＮが時間制御ＰＷＭ信号ＱＰＣに比して所定時間だけ遅れたものとされ、それにより、相互接続されたＭＯＳ−ＦＥＴ６２のソース及びＭＯＳ−ＦＥＴ６３のドレインに設けられた共通出力端６４に導出される出力ＰＷＭ信号ＱＯが、時間制御ＰＷＭ信号ＱＰＣの立下りエッジに比して所定時間だけ遅れた立下りエッジを有して、高レベル部及び低レベル部の両者の幅が一定で一定周期の矩形波信号とされることになり、共通出力端６４における平均電圧が値ＶＤＤ／２に維持される。

また、制御信号形成部６０に供給される平均電圧が、値ＶＤＤ／２より高い値であるときには、相互接続されたＭＯＳ−ＦＥＴ６２のソース及びＭＯＳ−ＦＥＴ６３のドレインに設けられた共通出力端６４に導出される出力ＰＷＭ信号ＱＯが、時間制御反転ＰＷＭ信号ＱＰＣＮの立上りエッジに対して所定の遅れ時間を伴った立下りエッジを有した、高レベル部の幅が低レベル部の幅より広い矩形波信号となってしまう。斯かる場合には、制御信号形成部６０は、制御信号ＣＡ及びＣＢを、付加回路部５２が形成する出力端電圧検出部により検出される共通出力端６４における平均電圧に応じて、遅延部５７における信号遅延時間及び遅延部５８における信号遅延時間を、時間制御ＰＷＭ信号ＱＰＣが時間制御反転ＰＷＭ信号ＱＰＣＮに比して遅れたものとなるように調整するものとして形成する動作を、付加回路部５２が形成する出力端電圧検出部により検出される共通出力端６４における平均電圧が、値ＶＤＤ／２に一致するまで継続する。

その結果、時間制御ＰＷＭ信号ＱＰＣが時間制御反転ＰＷＭ信号ＱＰＣＮに比して所定時間だけ遅れたものとされ、それにより、相互接続されたＭＯＳ−ＦＥＴ６２のソース及びＭＯＳ−ＦＥＴ６３のドレインに設けられた共通出力端６４に導出される出力ＰＷＭ信号ＱＯが、時間制御反転ＰＷＭ信号ＱＰＣＮの立下りエッジに比して所定時間だけ遅れた立上りエッジを有して、高レベル部及び低レベル部の両者の幅が一定で一定周期の矩形波信号とされることになり、共通出力端６４における平均電圧が値ＶＤＤ／２に維持される。

このようにして、図５に示される第２の例にあっては、回路本体部５１における入力端５３を通じてＰＷＭ信号送出部５４に供給されるアナログ入力信号ＳＡが無いものとされる無入力信号状態がとられるもとで、遅延部５７における信号遅延時間と遅延部５８における信号遅延時間との調整が行われ、遅延部５７における信号遅延時間と遅延部５８における信号遅延時間とが、回路本体部５１のＰＷＭ信号出力部５９における相互接続されたＭＯＳ−ＦＥＴ６２のソース及びＭＯＳ−ＦＥＴ６３のドレインに設けられた共通出力端６４に導出される出力ＰＷＭ信号ＱＯが、高レベル部及び低レベル部の両者の幅が一定で一定周期の矩形波信号となるように設定される。

そして、このように遅延部５７における信号遅延時間と遅延部５８における信号遅延時間とが調整された回路本体部５１は、付加回路部５２から切り離されて、入力端５３を通じてＰＷＭ信号送出部５４に供給されるアナログ入力信号ＳＡが、例えば、音声信号等の情報信号とされる実際の使用に供されるものとされる。そして、上述のように遅延部５７における信号遅延時間と遅延部５８における信号遅延時間とが調整されていることにより、ＰＷＭ信号出力部５９における相互接続されたＭＯＳ−ＦＥＴ６２のソース及びＭＯＳ−ＦＥＴ６３のドレインに設けられた共通出力端６４に導出される出力ＰＷＭ信号ＱＯが、入力端５３を通じてＰＷＭ信号送出部５４に供給される情報信号を歪みを生じていない適正な状態をもって再生できるものとされることになる。

図６は、図５に示される第２の例における遅延部５７及び５８の夫々についての具体構成例を示す。

図６に示される具体構成例は、直列接続された複数個（ｎ個）の遅延要素Ｅ１，Ｅ２，Ｅ３，Ｅ４，Ｅ５，・・・・・，Ｅｎと信号選択部７０とアンドゲート部７１とを含んで構成されている。ｎ個の遅延要素Ｅ１〜Ｅｎの夫々における信号遅延時間は、極めて短いものとされる。そして、ｎ個の遅延要素Ｅ１〜Ｅｎのうちの遅延要素Ｅ１に、増幅部５５からのＰＷＭ信号ＱＰもしくは反転増幅部５６からの反転ＰＷＭ信号ＱＰＮが供給される。遅延要素Ｅ１に供給されたＰＷＭ信号ＱＰもしくは反転ＰＷＭ信号ＱＰＮは、ｎ個の遅延要素Ｅ１〜Ｅｎの夫々により、極めて短い時間ずつ順次遅らされていき、ｎ個の遅延要素Ｅ１〜Ｅｎの夫々からは、遅延ＰＷＭ信号ＱＰ１，ＱＰ２，ＱＰ３，ＱＰ４，ＱＰ５，・・・・・，ＱＰｎもしくは遅延反転ＰＷＭ信号ＱＰＮ１，ＱＰＮ２，ＱＰＮ３，ＱＰＮ４，ＱＰＮ５，・・・・・，ＱＰＮｎが夫々得られる。

遅延要素Ｅ１に供給されるＰＷＭ信号ＰＱもしくは反転ＰＷＭ信号ＱＰＮとｎ個の遅延要素Ｅ１〜Ｅｎから夫々得られる遅延ＰＷＭ信号ＱＰ１〜ＱＰｎもしくは遅延反転ＰＷＭ信号ＱＰＮ１〜ＱＰＮｎとは、信号選択部７０に供給される。信号選択部７０には、制御信号形成部６０からの制御信号ＣＡもしくはＣＢも供給され、信号選択部７０は、制御信号形成部６０からの制御信号ＣＡもしくはＣＢに従って、ＰＷＭ信号ＱＰもしくは反転ＰＷＭ信号ＱＰＮ及び遅延ＰＷＭ信号ＱＰ１〜ＱＰｎもしくは遅延反転ＰＷＭ信号ＱＰＮ１〜ＱＰＮｎのうちのいずれかを選択して取り出し、それをアンドゲート部７１に供給する。

アンドゲート部７１には、増幅部５５からのＰＷＭ信号ＱＰもしくは反転増幅部５６からの反転ＰＷＭ信号ＱＰＮも供給される。そして、アンドゲート部７１からは、ＰＷＭ信号ＱＰもしくは反転ＰＷＭ信号ＱＰＮと、信号選択部７０により取り出されたＰＷＭ信号ＱＰもしくは反転ＰＷＭ信号ＱＰＮ及び遅延ＰＷＭ信号ＱＰ１〜ＱＰｎもしくは遅延反転ＰＷＭ信号ＱＰＮ１〜ＱＰＮｎのうちのいずれかと、の両者が高レベルをとる期間において高レベルをとり、それ以外の期間において低レベルをとる矩形波信号が、時間制御ＰＷＭ信号ＱＰＣもしくは時間制御反転ＰＷＭ信号ＱＰＣＮとして送出される。このようにしてアンドゲート部７１から送出される、時間制御ＰＷＭ信号ＱＰＣもしくは時間制御反転ＰＷＭ信号ＱＰＣＮは、増幅部５５からのＰＷＭ信号ＱＰもしくは反転増幅部５６からの反転ＰＷＭ信号ＱＰＮと、信号選択部７０により取り出されたＰＷＭ信号ＱＰもしくは反転ＰＷＭ信号ＱＰＮとが、アンドゲート部７１に供給される場合には、ＰＷＭ信号ＱＰもしく反転ＰＷＭ信号ＱＰＮが遅延されることなく導出されて得られる矩形波信号とされ、また、増幅部５５からのＰＷＭ信号ＱＰもしくは反転増幅部５６からの反転ＰＷＭ信号ＱＰＮと、信号選択部７０により取り出された遅延ＰＷＭ信号ＱＰ１〜ＱＰｎもしくは遅延反転ＰＷＭ信号ＱＰＮ１〜ＱＰＮｎのうちのいずれかとが、アンドゲート部７１に供給される場合には、ＰＷＭ信号ＱＰもしく反転ＰＷＭ信号ＱＰＮに比して、高レベルから低レベルへの立下りエッジは遅らされることなく、低レベルから高レベルへの立上りエッジが遅らされて得られる矩形波信号とされる。

斯かる図６に示される具体構成例にあっては、信号選択部７０に供給される制御信号形成部６０からの制御信号ＣＡもしくはＣＢに応じて、アンドゲート部７１から、増幅部５５からのＰＷＭ信号ＱＰもしくは反転増幅部５６からの反転ＰＷＭ信号ＱＰＮが、遅延されることなく、時間制御ＰＷＭ信号ＱＰＣもしくは時間制御反転ＰＷＭ信号ＱＰＣＮとして送出される状態、もしくは、アンドゲート部７１から、ＰＷＭ信号ＱＰもしくは反転ＰＷＭ信号ＱＰＮが極めて短い時間ずつ順次遅らされて得られる遅延ＰＷＭ信号ＱＰ１〜ＱＰｎもしくは遅延反転ＰＷＭ信号ＱＰＮ１〜ＱＰＮｎのうちのいずれかが、その立上りエッジのみが遅らされ、立下りエッジは遅らされないものとされて、時間制御ＰＷＭ信号ＱＰＣもしくは時間制御反転ＰＷＭ信号ＱＰＣＮとして送出される状態がとられることになる。

このようにして、アンドゲート部７１から送出される、遅延ＰＷＭ信号ＱＰ１〜ＱＰｎもしくは遅延反転ＰＷＭ信号ＱＰＮ１〜ＱＰＮｎのうちのいずれかに基づく時間制御ＰＷＭ信号ＱＰＣもしくは時間制御反転ＰＷＭ信号ＱＰＣＮが、遅延ＰＷＭ信号ＱＰ１〜ＱＰｎもしくは遅延反転ＰＷＭ信号ＱＰＮ１〜ＱＰＮｎのうちのいずれかについて、その立上りエッジのみが遅らされ、立下りエッジは遅らされないものとされる処理が施されて得られるものとされることにより、図６に示される具体構成例が採用された図５に示される回路本体部５１において、時間制御ＰＷＭ信号ＱＰＣ及び時間制御反転ＰＷＭ信号ＱＰＣＮが夫々供給され、それに応じたスイッチング動作を行う、ＰＷＭ信号出力部５９におけるＭＯＳ−ＦＥＴ６２及び６３が、両者が同時にオン状態におかれることによる貫通電流による破損を受ける虞が回避されることになる。

上述の図１に示される第１の例においては、ＭＯＳ−ＦＥＴ３１及び３２が用いられ、また、上述の図５に示される第２の例においては、ＭＯＳ−ＦＥＴ６２及び６３が用いられているが、これらのＭＯＳ−ＦＥＴ３１及び３２あるいはＭＯＳ−ＦＥＴ６２及び６３に代えて、一対のＭＯＳ−ＦＥＴ以外の能動素子が用いられてもよいこと勿論である。

上述のような本願の特許請求の範囲における請求項１から請求項４までのいずれかに記載された発明に係るパルス信号処理回路は、各種の音響装置における信号処理回路には勿論のこと、音響装置以外の電子機器における信号処理回路にも、広く適用され得るものである。

本願の特許請求の範囲における請求項１から請求項４までのいずれかに記載された発明に係るパルス信号処理回路の第１の例を示す回路接続図である。 図１に示される第１の例の動作説明に供される信号波形図である。 図１に示される第１の例の動作説明に供される信号波形図である。 図１に示される第１の例における遅延部の具体構成例を示す回路接続図である。 本願の特許請求の範囲における請求項１から請求項４までのいずれかに記載された発明に係るパルス信号処理回路の第２の例を示す回路接続図である。 図５に示される第２の例のおける遅延部の具体構成例を示す回路接続図である。 従来のパルス信号処理回路の例を示す回路接続図である。 図７に示されるパルス信号処理回路の動作説明に供される信号波形図である。 図７に示されるパルス信号処理回路の動作説明に供される概念図である。

符号の説明

２１，５１・・・回路本体部， ２２，５２・・・付加回路部， ２３，５３・・・入力端， ２４・・・ＰＷＭ信号発生部， ２５・・・Ｆ．Ｆ．回路部， ２６，２７，５７，５８・・・遅延部， ２８，５９・・・ＰＷＭ信号出力部， ２９，６０・・・制御信号形成部， ３０，６１・・・電源ライン， ３１，３２，６２，６３・・・ＭＯＳ−ＦＥＴ， ３３，６４・・・共通出力端， ３４，６５・・・コンデンサ， ３５，６６・・・中継端， ４０．７０・・・信号選択部， ５４・・・ＰＷＭ信号送出部， ５５・・・増幅部， ５６・・・反転増幅部， ７１・・・アンドゲート部， Ｄ１〜Ｄｎ，Ｅ１〜Ｅｎ・・・遅延要素

Claims (4)

1. 入力信号に応じたパルス幅変調信号を送出するパルス幅変調信号送出部と、
   該パルス幅変調信号送出部から得られるパルス幅変調信号を第１の信号遅延時間だけ遅延させる状態をとる第１の遅延部と、
   上記パルス幅変調信号送出部から得られるパルス幅変調信号もしくは該パルス幅変調信号が極性反転されて得られるパルス幅変調信号を第２の信号遅延時間だけ遅延させる状態をとる第２の遅延部と、
   上記第１の遅延部を通じて得られる上記パルス幅変調信号送出部からのパルス幅変調信号が入力端に供給される第１の能動素子と、上記第２の遅延部を通じて得られる上記パルス幅変調信号送出部からのパルス幅変調信号が入力端に供給される第２の能動素子とを含み、上記第１及び第２の能動素子の夫々の一端が相互接続されて形成される共通出力端が設けられ、該共通出力端に上記パルス幅変調信号送出部から得られるパルス幅変調信号に基づく出力パルス幅変調信号を導出するパルス幅変調信号出力部と、
   該パルス幅変調信号出力部の共通出力端における平均電圧を検出する出力端電圧検出部と、
   該出力端電圧検出部により検出された平均電圧に応じた制御信号を形成し、該制御信号によって上記第１の遅延部における上記第１の信号遅延時間及び上記第２の遅延部における上記第２の信号遅延時間のうちのいずれか一方もしくは両方を調整する制御信号形成部と、
   を備えて構成されるパルス信号処理回路。
2. 上記出力端電圧検出部が、上記パルス幅変調信号出力部の共通出力端に導出される出力パルス幅変調信号を平滑するコンデンサを含んで構成されることを特徴とする請求項１記載のパルス信号処理回路。
3. 上記第１及び第２の遅延部の夫々が、直列接続された複数の遅延要素と、上記パルス幅変調信号送出部からのパルス幅変調信号もしくは該パルス幅変調信号が極性反転されて得られるパルス幅変調信号と上記複数の遅延要素の夫々から得られるパルス幅変調信号とのうちのいずれかを選択的に取り出す信号選択部とを備えて構成され、上記信号選択部が上記制御信号形成部からの制御信号によって制御されることを特徴とする請求項１記載のパルス信号処理回路。
4. 上記第１及び第２の能動素子が、一対の相補性半導体素子とされることを特徴とする請求項１記載のパルス信号処理回路。

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