KR20080084721A

KR20080084721A - 디지털 입력 ｄ급 증폭기

Info

Publication number: KR20080084721A
Application number: KR1020080023784A
Authority: KR
Inventors: 노부아끼 쯔지; 히로따까 가와이; 모리또 모리시마
Original assignee: 야마하 가부시키가이샤
Priority date: 2007-03-16
Filing date: 2008-03-14
Publication date: 2008-09-19
Also published as: CN101267188B; JP2008236010A; US20080224773A1; EP1971025A1; CN101267188A; KR100983976B1; JP4793294B2; US7679435B2; EP1971025B1

Abstract

디지털 입력 D급 증폭기는 입력 디지털 신호에 따라 1 또는 0을 갖는 복수 라인의 시계열 디지털 신호를 출력하는 디코더, 부하에 인가될 구동 파형과 디코더로부터 출력된 복수 라인의 시계열 디지털 신호 합 간의 차를 적분하는 오차 적분기, 및 오차 적분기에 의해 수행된 적분 결과에 기초하여 펄스폭 또는 펄스 밀도로 변조된 펄스를 발생시키는 변조 회로를 포함한다. 부하는 변조 회로에 의해 발생된 펄스에 따라 구동된다.

디지털 입력 D급 증폭기, 오차 적분기, 시계열 디지털 신호, 디코더, 변조 회로

Description

디지털 입력 Ｄ급 증폭기{DIGITAL INPUT CLASS-D AMPLIFIER}

본 발명은 오디오 설비의 전력 증폭기로서 사용하기에 적합한 디지털 입력 D급 증폭기에 관한 것이다.

D급 증폭기는 입력 신호에 따라 펄스-폭 변조 또는 펄스-밀도(pulse-density) 변조된 펄스열을 발생하고 펄스열에 의해 부하를 구동시키는 증폭기이다. D급 증폭기는 흔히 오디오 설비 등에서 스피커를 구동시키는 전력 증폭기로서 사용된다. D급 증폭기는 d.c. 바이어스 전류를 부하에 직접 연결된 출력 트랜지스터로 유입시킴없이 스위칭 동작에 의해 전류를 부하에 흐르도록 하기 위한 것이다. 이로써, D급 증폭기는 출력 트랜지스터에 의해 소비되는 쓸데없는 전력이 거의 없으며 부하를 고효율로 구동시키는 능력의 이점을 갖는다.

[특허 문헌 1] JP-A-1-204527

[특허 문헌 2] JP-A-2006-304084

[특허 문헌 3] JP-A-2001-85998

부수적으로, D급 증폭기에서는, 펄스폭 변조 등에 사용되는 변조 신호는 아날로그 신호일 것이다. 그러므로, 사운드 소스 등으로부터 얻은 재생 대상인 신호 가 디지털 신호인 경우, 그 디지털 신호는 아날로그 신호 또는 아날로그 신호와 동일한 것으로 간주될 수 있는 비트 스트림(예컨대,

를 통해 얻어진 비트 스트림)으로 변환되어야 하며, 그 아날로그 신호 또는 비트 스트림이 D급 증폭기에 공급되어야 한다. 디지털 신호에 대해 디지털-아날로그 변환처리를 행하고 D급 증폭기에 아날로그 신호를 공급하는 구성을 채용할 경우, 재생 품질 등이 디지털-아날로그 변환 시에 발생하는 에러에 의해 영향을 받는다는 문제가 있다.

본 발명은 상기한 사정을 감안하여 이루어진 것으로, 디지털-아날로그 변환 시 발생하는 에러가 작고 입력 디지털 신호에 의해 표시되는 파형에 충실한 구동 파형에 의해 부하를 구동시킬 수 있는 디지털 입력 D급 증폭기를 제공하는 것을 목적으로 한다.

디지털-아날로그 변환의 정확성을 향상시키기 위한 기술로서 DEM(Dynamic Element Matching) 기술이 이용가능하다. 본 발명은 DEM 기술의 적용을 통해 상기한 단점들을 해결하는 것을 목적으로 한다.

구체적으로 설명하자면, 본 발명은 입력 디지털 신호에 일치하는 1 또는 0의 밀도를 갖는 복수 라인의 시계열 디지털 신호를 출력하는 디코더, 부하에 인가되는 구동 파형과 디코더로부터 출력된 복수 라인의 시계열 디지털 신호의 합 간의 차를 적분하는 오차 적분기 및 오차 적분기에 의해 수행된 적분 결과에 기초하여 펄스폭 또는 펄스 밀도로 변조된 펄스를 발생하는 변조 회로를 포함하는 디지털 입력 D급 증폭기를 제공한다. 부하는 변조 회로에 의해 발생된 펄스에 따라 구동된다.

상기한 구성에 따르면, 라인들의 합, 즉 복수 라인의 시계열 디지털 신호의 적분 결과는 입력 디지털 신호를 정확하게 반영시킨 아날로그 신호가 된다. 따라서, 부하는 입력 디지털 신호를 정확하게 반영시킨 구동 파형에 의해 구동될 수 있다.

예를 들어, 특허문헌 1 내지 3은 DEM 기술에 관련된 공보 문헌으로서 이용가능하다. 그러나, 본 발명과 대비되게, 공보 문헌에서는, 디지털 입력 D급 증폭기에서 입력 디지털 신호가 DEM 디코더에 공급되고 DEM 디코더로부터 출력된 복수 라인의 시계열 디지털 신호의 합이 오차 적분기에 공급되는 것에 대해 개시되어 있지 않다.

상기한 바와 같은 본 발명에 따르면, 디지털-아날로그 변환 시 발생하는 에러가 작고 입력 디지털 신호에 의해 표시되는 파형에 충실한 구동 파형에 의해 부하를 구동시킬 수 있는 효과가 있다.

본 발명의 상기 목적들 및 이점들은 첨부된 도면을 참조하면서 바람직한 실시예의 상세한 설명을 통해 명백해 질 것이다.

본 발명의 실시예를 첨부된 도면을 참조하여 이하에서 상세히 기술하기로 한 다.

도 1은 본 실시예의 디지털 입력 D급 증폭기의 구성을 도시한 회로도이다. 도 2는 본 실시예의 디지털 입력 D급 증폭기의 처리 상세를 나타내는 도면을 도시한다. 도 1에서, DEM(Dynamic Element Matching) 디코더(10)에는 소정 시간 길이의 샘플링 주기로 사운드 소스로부터 n-비트 입력 디지털 신호 Din이 공급된다. DEM 알고리즘에 따라, DEM 디코더(10)는 사운드 소스 등에 의해 공급된 n-비트 입력 디지털 신호 Din을 각각 L-배 비트 주파수를 갖는 M-라인의 시계열 디지털 신호 DP(k)(k = 0 내지 M-1) 및 각각 L-배 비트 주파수를 갖는 M-계열의 시계열 디지털 신호 DN(k)(k = 0 내지 M-1)으로 변환한다. DEM 디코더(10)는 시계열 디지털 신호 DP(k)(k = 0 내지 M-1)의 비트 및 시계열 디지털 신호 DN(k)(k = 0 내지 M-1)의 비트 각각을 1 샘플링 주기를 L로 나누어 정해진 부(sub)-주기를 활용하여 순차로 출력한다. 시계열 디지털 신호 DP(k)(k = 0 내지 M-1) 및 DNP(k)(k = 0 내지 M-1)의 M 계열의 수는 2ⁿ의 정수배인 것으로 가정한다. 또한, 시계열 디지털 신호 DP(k)(k = 0 내지 M-1)의 비트 주파수 및 시계열 디지털 신호 DN(k)(k = 0 내지 M-1)의 비트 주파수의 입력 디지털 신호 Din의 비트 주파수에 대한 곱셈 계수 L도 2ⁿ의 정수배로 설정된다.

본 실시예에 적합한 DEM 알고리즘으로서 각종 알고리즘이 고려된다. 그러나, 알고리즘이 입력 디지털 신호 Din으로부터 시계열 디지털 신호 DP(k)(k = 0 내지 M-1) 및 DN(k)(k = 0 내지 M-1)을 발생하여 적어도 이하의 조건들을 충족시키는 한, 어떤 알고리즘도 허용가능하다.

a. 도 2에 도시된 바와 같이, 그 각각의 샘플링 주기가 입력 디지털 신호 Din의 샘플이 주어지는 샘플링 주기 및 이러한 샘플링 주기의 선행 및 후속 샘플링 주기를 포함하는 J 샘플링 주기에서 발생하는 시계열 디지털 신호 DP(k)(k = 0 내지 M-1)의 모든 비트(M×L×J 비트)의 "1"의 밀도 및, J 샘플링 주기에서 발생하는 시계열 디지털 신호 DN(k)(k = 0 내지 M-1)의 모든 비트(M×L×J 비트)의 "0"의 밀도는 입력 디지털 신호 Din의 샘플값에 비례하게 된다.

b. 임의 샘플링 주기에서, 시계열 디지털 신호 DP(k)(k = 0 내지 M-1)의 비트마다 "1" 또는 "0"의 출현 밀도(출현 확률)는 비트들 간에서 일정하게 되고, 시계열 디지털 신호 DN(k)(k = 0 내지 M-1)의 비트마다 "1" 또는 "0"의 출현 밀도는 비트들 간에서 일정하게 된다.

도 1에 도시된 바와 같이, DEM 디코더(10)로부터 출력된 시계열 디지털 신호 DP(k)(k = 0 내지 M-1)는 비반전 버퍼(21a) 및 저항(21b)으로 이루어진 전압-전류 변환부((21(k)(k = 0 내지 M-1)) 각각에 공급된다. DEM 디코더(10)로부터 출력된 시계열 디지털 신호 DN(k)(k = 0 내지 M-1)은 각각이 비반전 버퍼(22a) 및 저항(22b)을 포함하는 전압-전류 변환부((22(k)(k = 0 내지 M-1))에 공급된다. 이상적인 상황 하에서, 전압-전류 변환부((21(k)(k = 0 내지 M-1))의 저항(21b) 및 전압-전류 변환부((22(k)(k = 0 내지 M-1))의 저항(22b)은 저항 R의 동일한 값을 취한다.

오차 적분기(30)는 집적을 목적으로 차동 증폭기(31) 및 캐패시터(32 및 33) 를 포함한다. 캐패시터(32)는 차동 증폭기(31)의 부위상 출력 단자(네거티브 출력 단자)와 정위상(포지티브 출력 단자) 사이에 개재된다. 캐패시터(33)는 차동 증폭기(31)의 정위상 출력 단자(포지티브 출력 단자)와 부위상(네거티브 출력 단자) 사이에 개재된다.

전류-전압 변환부(21(k)(k = 0 내지 M-1))의 각각의 전류 출력 단자들(비반전 버퍼(21a)에 접속되지 않은 저항(21b)의 양 단부들 중의 단부들)은 오차 적분기(30)의 차동 증폭기(31)의 정위상 입력 단자(포지티브 입력 단자)에 공통으로 접속된다. 또한, 전류-전압 변환부(22(k)(k = 0 내지 M-1))의 각각의 전류 출력 단자들(비반전 버퍼(22a)에 접속되지 않은 저항(22b)의 양 단부들 중의 단부들)은 오차 적분기(30)의 차동 증폭기(31)의 부위상 입력 단자(네거티브 입력 단자)에 공통으로 접속된다. 또한, 후술할 출력 버퍼(60)로부터 출력된 전압 VOn에 따른 전류가 저항(71)을 통해 차동 증폭기(31)의 정위상 입력 단자로 부궤환되며, 후술할 출력 버퍼(60)로부터 출력된 전압 VOp에 따른 전류가 저항(72)을 통해 차동 증폭기(31)의 부위상 입력 단자로 부궤환된다.

전류-전압 변환부(21(k)(k = 0 내지 M-1))를 통한 차동 증폭기(31)의 정위상 입력 단자에 공급되는 전류의 총량과 전류-전압 변환부(22(k)(k = 0 내지 M-1))를 통한 차동 증폭기(31)의 부위상 입력 단자에 공급되는 전류의 총량은 오차 적분분기(30)에 대해 두 위상, 즉 정위상 및 부위상의 입력 아날로그 신호로서 작용한다. 본 실시예의 디지털 입력 D급 증폭기의 소스 전압이 VDD인 경우, 차동 중폭기(31)는 부궤환을 수신하는 동안 두 위상, 즉 정위상 및 부위상의 입력 아날로그 신호에 대한 차동 증폭을 수행하며, 정위상 입력 단자의 전위 및 부위상 입력 단자의 전위는, 예를 들어, VDD/2의 레벨로 가상 접지된다. 각 위상의 입력 아날로그 신호에 대한 적분으로부터 생성된 캐리어 신호가 캐패시터(32 및 33)에 저장되고, 오차 적분기(30)는 두 위상, 즉 정위상 및 부위상의 적분 결과를 나타내는 적분 결과 신호 VEp 및 VEn을 출력한다.

PWM 변조 회로(40)는 오차 적분기(30)로부터 출력된 적분 결과 신호 VEp 및 VEn을 소정 주파수의 삼각파와 비교하여, 적분 결과 신호 VEp 및 VEn 간의 전압차 VEp-VEn에 따라 펄수폭 변조된 펄스 VDp 및 VDn을 생성하고, 이들 펄스를 전치 구동기(pre-driver)(51 및 52)에 공급한다. 보다 상세히 기술하자면, 전압차 VEp-VEn가 포지티브인 경우, PWM 변조 회로(40)는 전치 구동기(51)에 삼각파 주기 절반보다 전압차 VEp-VEn에 따른 시간 길이만큼 긴 펄스폭을 갖는 펄스 VDp를 공급하고, 전치 구동기(52)에는 펄스 VDp의 위상 반전으로부터 생성된 펄스 VDn을 공급한다. 전압차 VEp-VEn가 네거티브인 경우, PWM 변조 회로(40)는 전치 구동기(51)에 삼각파 주기 절반보다 전압차 VEp-VEn에 따른 시간 길이만큼 짧은 펄스폭을 갖는 펄스 VDp를 공급하고, 전치 구동기(52)에는 펄스 VDp의 위상 반전 결과로부터 얻어진 펄스 VDn을 공급한다.

출력 버퍼(60)는 직렬 접속된 P-채널 MOS 출력 트랜지스터(61P) 및 N-채널 MOS 출력 트랜지스터(61N)와, 직렬 접속된 P-채널 MOS 출력 트랜지스터(62P) 및 N-채널 MOS 출력 트랜지스터(62N)를 포함한다. P-채널 MOS 출력 트랜지스터(61P) 및 N-채널 MOS 출력 트랜지스터(61N)는 전력원 VDD와 접지 사이에 개재된다. P-채널 MOS 출력 트랜지스터(62P) 및 N-채널 MOS 출력 트랜지스터(62N)는 전력원 VDD와 접지 사이에 개재된다. 출력 트랜지스터(61P 및 61N)의 드레인과 출력 트랜지스터(62P 및 62N)의 드레인의 접합 사이에 스피커, 저역 통과 필터 등을 갖는 부하(100)가 개재된다.

전치 구동기(51 및 52)는 펄스 VDp의 펄스폭에 따른 주기 동안 출력 트랜지스터(61P 및 62N)를 통해 전력이 부하(100)에 공급되고, 펄스 VDn의 펄스폭에 따른 주기 동안 출력 트랜지스터(62P 및 61N)를 통해 전력이 부하(100)에 공급되도록, 각 트랜지스터(61P, 61N, 62P 및 62N)의 게이트에 펄스를 공급한다. 소위 관통(through) 전류의 발생을 방지하기 위해, 전치 구동기(51 및 52) 각각은 각 트랜지스터의 게이트에 공급되는 펄스의 타이밍을 제어하는 회로를 포함하여, 부하(100)의 개입없이 직렬 접속된 두 개의 P-채널 트랜지스터 및 N-채널 트랜지스터(즉, 출력 트랜지스터(61P 및 61N)로 이루어진 세트와 출력 트랜지스터(62P 및 62N)로 이루어진 세트)를 동시에 비활성으로 한다.

출력 트랜지스터(61P)의 드레인과 출력 트랜지스터(61N)의 드레인 간의 노드에서 발생하는 출력 전압 VOp는 오차 적분기(30)의 차동 증폭기(31)의 부위상 입력 단자로 저항(72)을 통해 부궤환된다. 또한, 출력 트랜지스터(62P)의 드레인과 출력 트랜지스터(62N)의 드레인 간의 노드에서 발생하는 출력 전압 VOn은 오차 적분기(30)의 차동 증폭기(31)의 정위상 입력 단자로 저항(71)을 통해 부궤환된다.

이상이 본 실시예의 디지털 입력 D급 증폭기에 대한 상세한 설명이다.

도 2에 도시된 바와 같이, 본 실시예에 따르면, DEM 디코더(10)는 각각이 입 력 디지털 신호 Din의 주파수의 L배인 비트 주파수를 가지며 입력 디지털 신호 Din의 샘플값에 따른 "1"의 밀도를 갖는 시계열 디지털 신호 DP(k)(k = 0 내지 M-1)와, 각각이 동일한 비트 주파수를 가지며 샘플값에 따른 "0"의 밀도를 갖는 시계열 디지털 신호 DN(k)(k = 0 내지 M-1)을 발생한다. 시계열 디지털 신호 DP(k)(k = 0 내지 M-1)에 따른 전류는 전압-전류 변환부(21(k)(k = 0 내지 M-1))를 통해 오차 적분기(30)에 배분되고, 시계열 디지털 신호 DN(k)(k = 0 내지 M-1)에 따른 전류는 전압-전류 변환부(22(k)(k = 0 내지 M-1))를 통해 오차 적분기(30)에 배분된다.

오차 적분기(30)는 부하(100)에 배분된 구동 파형에 따른 신호의 부궤환을 수신하는 동안, 각 시계열 디지털 신호 DP(k)(k = 0 내지 M-1)에 따른 전류의 합과 각 시계열 디지털 신호 DN(k)(k = 0 내지 M-1)에 따른 전류의 합인 정위상 및 부위상인 두 위상의 입력 아날로그 신호를 적분한다. P-채널 MOS 트랜지스터(61P)는 적분 결과에 따른 펄스폭을 갖는 펄스 VDp 및 VDn을 발생하고, 전치 구동기(51 및 52) 및 출력 버퍼(60)는 펄스 VDp 및 VDn에 따라 부하(100)를 구동시킨다.

시계열 디지털 신호 DP(k)(k = 0 내지 M-1)에 따른 전류의 합과 시계열 디지털 신호 DN(k)(k = 0 내지 M-1)에 따른 전류의 합 간의 차에 대한 적분, 적분 결과에 따른 펄스폭을 갖는 펄스 VDp 및 VDn의 발생 및 이들 펄스에 따른 부하(100)의 구동은 부하(100)로부터의 부궤환이 제어되는 동안 수행된다. 결과적으로, 부하(100)는 시계열 디지털 신호 DP(k)(k = 0 내지 M-1)의 합과 시계열 디지털 신호 DN(k)(k = 0 내지 M-1)의 합 간의 차를 시간축을 따라 평균화하여 형성된 구동 파형을 취한다.

전압-전류 변환부(21(k)(k = 0 내지 M-1))의 각 저항(21b)의 저항값에 변동이 존재하지 않는 이상적인 상황에서는, 각각의 전압-전류 변환부(21(k)(k = 0 내지 M-1))는 각 전압-전류 변환부에 배분된 시계열 디지털 신호 DP(k)가 "1"의 값을 취하는 기간 동안은 전류 ΔI[= VDD/(2R)]를 출력하고, 각 전압-전류 변환부에 배분된 시계열 디지털 신호 DP(k)가 "0"의 값을 취하는 기간 동안은 전류 -ΔI[= -VDD/(2R)]를 출력한다. 마찬가지로, 전압-전류 변환부(22(k)(k = 0 내지 M-1))의 각 저항(22b)의 저항값에 변동이 존재하지 않는 이상적인 상황에서는, 각각의 전압-전류 변환부(22(k)(k = 0 내지 M-1))는 각 전압-전류 변환부에 배분된 시계열 디지털 신호 DN(k)이 "1"의 값을 취하는 기간 동안은 전류 ΔI를 출력하고, 각 전압-전류 변환부에 배분된 시계열 디지털 신호 DN(k)이 "0"의 값을 취하는 기간 동안은 전류 -ΔI를 출력한다.

실제로는, 각 저항(21b)의 저항값과 각 저항(22b)의 저항값에서 변동이 발생한다. 전압-전류 변환부(21(k)(k = 0 내지 M-1))로부터 출력된 각 전류 및 전압-전류 변환부(22(k)(k = 0 내지 M-1))로부터 출력된 각 전류는 전류 ΔI 및 -ΔI에 관련하여 변한다.

그러나, 아날로그 신호의 적분 처리 과장에서, 이상적인 전류값으로부터의, 전압-전류 변환부(21(k)(k = 0 내지 M-1))로부터 출력된 전류의 편차와 전압-전류 변환부(22(k)(k = 0 내지 M-1))로부터 출력된 전류의 편차는 서로 상쇄된다. 이로써, 각각의 샘플링 기간 동안 오차 적분기(30)에 실제로 입력되는 아날로그 신호는 해당 샘플링 기간 동안 획득한 입력 디지털 신호 Din에 의해 지시된 샘플값에 정확 하게 대응한다.

오차 적분기(30)는 출력 버퍼(60)로부터 부하(100)에 배분된 출력 전압 VOp 및 VOn에 따른 신호의 부궤환을 수신하는 동안, 전압-전류 변환부(21(k)(k = 0 내지 M-1))로부터 출력된 전류의 합과 전압-전류 변환부(22(k)(k = 0 내지 M-1))로부터 출력된 전류의 합 간의 차에 따른 아날로그 신호를 적분한다. PWM 변조 회로(40)는 적분 결과에 따른 펄스폭을 갖는 펄스 VDp 및 VDn을 발생한다. 따라서, 본 실시예에 따르면, 부하(100)는 입력 디지털 신호 Din을 정확히 반영한 파형에 의해 구동된다.

본 실시예에 따르면, 전압-전류 변환부(21(k)(k = 0 내지 M-1))로부터 출력된 전류의 합과 전압-전류 변환부(22(k)(k = 0 내지 M-1))로부터 출력된 전류의 합을 시간축을 따라 평균화하는 특정 평균화 회로는 제공되지 않는다. 오차 적분기(30)가 평균화 회로에 의해 수행될 처리를 수행하게 된다. 그러므로, 회로 스케일이 축소되어, 반도체 집적 회로로서 디지털 입력 D급 증폭기를 구현할 경우 칩 면적을 줄일 수 있다. 평균화 회로가 제공되지 않으므로, 대응하여 디지털 입력 D급 증폭기의 출력에서 발생하는 잡음도 줄어들게 되어, 오프셋 전압의 감소 및 또한 전력 소모의 감소도 달성할 수 있다.

지금까지, 본 발명의 실시예들에 대해 기술하였지만, 본 발명의 기타 여러 실시예들도 고려될 수 있다. 이들 실시예의 예는 다음과 같다.

(1) 본 실시예에서, 본 발명은 오차 적분기로부터 출력된 전압 VEp 및 VEn에 따라 펄스폭 변조를 수행하는 D급 증폭기에 적용하였다. 그러나, 본 발명은 오차 적분기로부터 출력된 전압 VEp 및 VEn에 따라 펄스 밀도 변조를 수행하는 D급 증폭기에도 적용할 수 있다.

(2) 본 실시예는 본 발명을 차동 구성의 D급 증폭기에 적용시킨 예를 제공한다. 그러나, 물론, 본 발명을 차동 구성을 갖지 않는 디지털 입력 D급 증폭기에 적용시킬 수도 있다.

(3) 본 발명의 디지털 입력 D급 증폭기를 적용시킨 소자는 오디오 장비용 전력 증폭기에만 제한되는 것은 아니다. 예를 들어, 증폭기는 예컨대, 써멀(themal) 프린터, 디스플레이 장치용 구동 신호를 발생하는 증폭기 등에 제공된 발열 소자를 구동시키는 증폭기용으로도 사용될 수 있다.

(4) DEM 디코더(10)에 입력되는 디지털 신호 Din으 비트 길이가 길면, 비트 길이 또한 잡음 쉐이퍼(shaper)에 의해 샘플링 주파수를 증가시킴으로써 줄일 수 있다. 이 경우, DEM 디코더(10)의 샘플링 주파수는 증가하지만, 처리될 비트수는 줄어들게 되므로, 회로 스케일을 감축시킬 수 있다.

(5) 이 실시예에서는, DEM 디코더(10)로부터 출력된 복수 라인의 시계열 디지털 신호에 따른 전류를 오차 적분기(30)의 입력 단자에 출력하는 전압-전류 변환부(22(k)(k = 0 내지 M-1))를 복수 개 제공하고, DEM 디코더(10)와 오차 적분기(30) 간에 전류 가산형 D/A 변환기를 제공한다. 그러나, DEM 디코더(10)와 오차 적분기(30) 간에 이런 전류 가산형 D/A 변환기 대신에, 전압 가산형 D/A 변환기 또는 용량 가산형 D/A 변환기를 제공할 수도 있다. 이런 D/A 변환기의 예가 이하에서 제공된다.

도 3 내지 도 6은 DEM 디코더(10)와 오차 적분기(30) 간에 전압 가산형 D/A 변환기를 제공한 예들을 도시한 것이다.

도 3에 도시된 예에서는, 전압 가산 회로(110) 및 전압 가산 회로(120)가 DEM 디코더(10)와 오차 적분기(30) 간에 제공된다. 전압 가산 회로(110)는 DEM 디코더(10)로부터 출력된 시계열 디지털 신호 DP(k)(k = 0 내지 M-1)의 비트에 따른 전압을 가산하고, 가산 결과를 오차 적분기(30)의 정위상 입력 단자에 공급한다. 전압 가산 회로(120)는 시계열 디지털 신호 DN(k)(k = 0 내지 M-1)의 비트에 따른 전압을 가산하고, 가산 결과를 오차 적분기(30)의 부위상 입력 단자에 공급한다.

전압 가산 회로(110)는 M 개의 스위치(111(k)(k = 0 내지 M-1))-이들 스위치의 한 단은 전력원 VDD에 접속되고, 각각의 시계열 디지털 신호 DP(k)가 "1"의 값을 취할 때 턴온됨-, M 개 저항(112(k)(k = 0 내지 M-1))-이들 저항의 한 단은 스위치(111(k)(k = 0 내지 M-1))의 각각의 다른 단에 접속되고, 다른 단은 공통 접속됨-, M 개 저항(112(k)(k = 0 내지 M-1))의 공통 노드와 접지선 간에 제공된 저항(113), 저항(112(k)(k = 0 내지 M-1))과 저항(113) 간의 공통 노드에서 발생하는 전압을 수신하고 이와 같이 수신된 전압과 동일한 값을 갖는 전압을 출력하는 전압 폴로워 회로(114), 및 전압 폴로워 회로(114)의 출력 단자와 차동 증폭기(31)의 정위상 입력 단자 간에 제공된 저항(115)을 포함한다.

전압 가산 회로(120)는 또한 전압 가산 회로(110)와 동일하게 구성된다. 즉, 전압 가산 회로(120)는 M 개의 스위치(121(k)(k = 0 내지 M-1))-이들 스위치의 한 단은 전력원 VDD에 접속되고, 각각의 시계열 디지털 신호 DN(k)가 "1"의 값을 취할 때 턴온됨-, M 개 저항(122(k)(k = 0 내지 M-1))-이들 저항의 한 단은 스위치(121(k)(k = 0 내지 M-1))의 각각의 다른 단에 접속되고, 다른 단은 공통 접속됨-, M 개 저항(122(k)(k = 0 내지 M-1))의 공통 노드와 접지선 간에 제공된 저항(123), 저항(122(k)(k = 0 내지 M-1))과 저항(123) 간의 공통 노드에서 발생하는 전압을 수신하고 이와 같이 수신된 전압과 동일한 값을 갖는 전압을 출력하는 전압 폴로워 회로(124), 및 전압 폴로워 회로(124)의 출력 단자와 차동 증폭기(31)의 부위상 입력 단자 간에 제공된 저항(125)을 포함한다.

저항(112(k)(k = 0 내지 M-1)) 및 저항(122(k)(k = 0 내지 M-1))은 동일한 저항값을 취하며, 저항(113 및 123)은 동일한 저항값을 취한다. 본 예에서, 저항(112(k)(k = 0 내지 M-1)) 및 저항(122(k)(k = 0 내지 M-1))은 저항값에 관해서는 저항(113 및 123)보다 충분히 높고, 정전류원으로서 작용한다. 따라서, 1 샘플링 기간을 L로 나누어 정해진 부분(sub)-기간 각각에서, M-비트 시계열 디지털 신호 DP(k)(k = 0 내지 M-1)에 속하는 비트들 중 값 "1"의 수에 비례하는 전류가 저항(113)으로 유입되고, 그 전류에 비례하는 전압이 전압 폴로워 회로(114)로부터 출력된다. 부분-기간 각각에서, M-비트 시계열 디지털 신호 DN(k)(k = 0 내지 M-1)에 속하는 비트들 중 값 "1"의 수에 비례하는 전류가 저항(123)으로 유입되고, 그 전류에 비례하는 전압이 전압 폴로워 회로(124)로부터 출력된다.

시계열 디지털 신호 DP(k)(k = 0 내지 M-1) 중 M/2 비트가 "1"의 값을 취하고 시계열 디지털 신호 DN(k)(k = 0 내지 M-1) 중 M/2 비트가 "0"의 값을 취하면(즉, 나머지 M/2 비트가 "1"의 값을 취함), 전압 폴로워 회로(114 및 124)는 동일 한 값을 갖는 전압(이하에서는, 예를 들어, Vref를 취함)을 출력한다. 본 예에서, 전압 Vref는 차동 증폭기(31)의 정위상 입력 단자의 가상 접지 레벨과 부위상 입력 단자의 가상 접지 레벨과 동일한 레벨을 취한다.

따라서, 본 예에서는, 시계열 디지털 신호 DP(k)에 속하는 비트들 중 값 "1"의 수가 M/2 + ΔM 비트이면, 저항(115) 양단 간에 ΔM에 비례하는 전압이 발생하고, 그 전압에 비례하는 전류가 차동 증폭기(31)의 정위상 입력 단자로 유입된다. 이 경우, 시계열 디지털 신호 DN(k)에 속하는 비트들 중 값 "0"의 수는 M/2 + ΔM이고 값 "1"의 수는 M/2 - ΔM이므로, 저항(125) 양단 간에 -ΔM에 비례하는 전압이 발생하고, 그 전압에 비례하는 전류가 차동 증폭기(31)의 부위상 입력 단자로 유입된다(전류의 배향은 정위상 입력 단자로 유입되는 전류와는 반대로 된다). 따라서, 본 예에서도, 본 실시예에서 달성된 것과 동일한 이점이 얻어진다.

도 4에 도시된 예에서는, 도 3에 도시된 전압 가산 회로(110 및 120)를 전압 가산 회로(110A 및 120A)로 대체하였다. 전압 가산 회로(110A)는 저항(112(k)(k = 0 내지 M-1))을 정전류원(116(k)(k = 0 내지 M-1))으로 대체시킨 전압 가산 회로(110)에 대응한다. 전압 가산 회로(120A)는 저항(122(k)(k = 0 내지 M-1))을 정전류원(126(k)(k = 0 내지 M-1))으로 대체시킨 전압 가산 회로(120)에 대응한다. 이 예에서도, 도 3에 도시된 것과 유사한 이점이 얻어진다.

도 5에 도시된 예에서는, DEM 디코더(10)와 오차 적분기(30) 간에 구성된 전압 가산 D/A 변환기를 예들에 관련하여 기술된 것보다 간략화하였다. 본 예에서는, 실시예(도 1)에서의 전압-전류 변환부(21(k)(k = 0 내지 M-1))의 출력 단자는 저항(131)의 한 단자에 공통으로 접속되고, 저항(131)의 다른 단은 차동 증폭기(31)의 정전류원(116(k)(k = 0 내지 M-1))에 접속된다. 실시예(도 1)에서의 전압-전류 변환부(22(k)(k = 0 내지 M-1))의 출력 단자는 저항(141)의 한 단에 접속된다. 저항(141)의 다른 단은 차동 증폭기(31)의 부위상 입력 단자에 접속된다. 이 예에서, 공급 전압을 VDD로 취할 경우, 차동 증폭기(31)의 정전류원(116(k)(k = 0 내지 M-1))의 가상 접지 레벨 및 차동 증폭기(31)의 부위상 입력 단자의 가상 접지 레벨은 VDD/2를 취한다.

이 예에서도, 시계열 디지털 신호 DP(k)(k = 0 내지 M-1)에 속하는 비트들 중 값 "1"의 수가 M/2 + ΔM 비트이면, 저항(131) 양단 간에 ΔM에 비례하는 전압이 발생하고, 그 전압에 비례하는 전류가 차동 증폭기(31)의 정위상 입력 단자로 유입된다. 시계열 디지털 신호 DN(k)에 속하는 비트들 중 값 "0"의 수가 M/2 + ΔM이면, 저항(141) 양단 간에 -ΔM에 비례하는 전압이 발생하고, 그 전압에 비례하는 전류가 차동 증폭기(31)의 부위상 입력 단자로 유입된다. 그러므로, 본 실시예에서 달성된 것과 동일한 이점이 얻어진다.

도 6에 도시된 예에서는, 도 5에 도시된 저항(131 및 141)을 스위치드(switched) 캐패시터 회로(150 및 160)로 대체시켰다. 스위치드 캐패시터 회로(150)는 스위치(151 내지 154) 및 캐패시터(155)를 갖는다. 스위치드 캐패시터 회로(150)의 입력 단자(전압-전류 변환부(21(k)(k = 0 내지 M-1))에 접속된 스위치드 캐패시터의 단자)와 스위치드 캐패시터 회로(150)의 출력 단자(차동 증폭기(31)에 접속된 스위치드 캐패시터의 단자) 사이에 스위치(151), 캐패시터(155) 및 스위 치(154)가 순차로 제공된다. 스위치(152)는 기준 레벨 Vref를 발생하는 전력원과, 스위치(151)와 캐패시터(155)의 한 전극 간에 위치된 노드 간에 제공된다. 스위치(153)는 기준 레벨 Vref를 발생하는 전력원과, 스위치(154)와 캐패시터(155)의 다른 전극 간에 위치된 노드 간에 제공된다. 스위치드 캐패시터 회로(160)는 또한 스위치드 캐패시터 회로(150)와 동일하게 구성되고, 스위치(151 내지 164) 및 캐패시터(165)로 형성된다.

도 5에 도시된 예의 경우에서와 같이, 공급 전압이 VDD를 취할 경우, 차동 증폭기(31)의 정위상 입력 단자의 가상 접지 레벨과 차동 증폭기(31)의 부위상 입력 단자의 가상 접지 레벨은 VDD/2를 취한다. 기준 레벨 Vref는 가상 접지 레벨과 동일한 레벨로 설정된다.

스위치드 캐패시터 회로(150 및 160)에 두 위상의 클럭 신호 φa 및 φb가 공급된다. 도 7에 도시된 바와 같이, 클럭 신호 φa 및 φb는 샘플링 기간을 L로 나누어 정해진 부분-기간 Tb 각각에서 1을 발생하는 클럭 신호이다.

부분-기간 Tb 각각에서 처음에 발생하는 클럭 신호 φa에 의해, 스위치드 캐패시터 회로(150)의 스위치(151 및 153) 및 스위치드 캐패시터 회로(160)의 스위치(161 및 163)가 턴온된다. 결과적으로, 스위치드 캐패시터 회로(150 및 160)에 입력되는 각각의 전압에 따른 전하가 캐패시터(155 및 165) 각각에 저장된다. 나중에 발생하는 클럭 신호 φb에 의해, 스위치드 캐패시터 회로(150)의 스위치(152 및 154) 및 스위치드 캐패시터 회로(160)의 스위치(162 및 164)가 턴온된다. 결과적으로, 스위치드 캐패시터 회로(150)의 캐패시터(155)에 저장된 전하가 차동 증폭 기(31)의 정위상 입력 단자로 유입되고, 스위치드 캐패시터 회로(160)의 캐패시터(165)에 저장된 전하가 차동 증폭기(31)의 부위상 입력 단자로 유입된다.

이들 동작의 반복에 의해, 스위치드 캐패시터 회로(150 및 160)는 차동 증폭기(31)의 정위상 입력 단자 및 부위상 입력 단자에 각각의 스위치드 캐패시터 회로의 입력 단자와 출력 단자 사이에서 발생하는 전압에 비례하는 전류를 공급하는 저항으로서 작용한다. 그러므로, 본 예에서도, 도 5에 도시된 예에서 달성된 것과 유사한 이점이 얻어진다.

도 8은 DEM 디코더(10)와 오차 적분기(30) 간에 용량 가산형 D/A 변환기를 제공한 일례의 구성을 도시한 것이다. 본 예에서는, 스위치드 캐패시터 회로(170(k)(k = 0 내지 M-1)) 및 스위치드 캐패시터 회로(180(k)(k = 0 내지 M-1))가 DEM 디코더(10)와 오차 적분기(30) 간에 제공된다. DEM 디코더(10)로부터 시계열 디지털 신호 DP(k)(k = 0 내지 M-1)가 스위치드 캐패시터 회로(170(k)(k = 0 내지 M-1))에 배분된다. DEM 디코더(10)로부터 시계열 디지털 신호 DN(k)(k = 0 내지 M-1)이 스위치드 캐패시터 회로(180(k)(k = 0 내지 M-1))에 배분된다. 스위치드 캐패시터 회로(170(k)(k = 0 내지 M-1))의 각 출력 단자는 차동 증폭기(31)의 정위상 입력 단자에 공통으로 접속된다. 또한, 스위치드 캐패시터 회로(180(k)(k = 0 내지 M-1))의 각 출력 단자는 차동 증폭기(31)의 부위상 입력 단자에 공통으로 접속된다.

스위치드 캐패시터 회로(170(k)(k = 0 내지 M-1)) 각각은 비반전 버퍼(171), 스위치(172 내지 175), 및 캐패시터(176)를 갖는다. 또한, 스위치드 캐패시터 회 로(180(k)(k = 0 내지 M-1)) 각각은 비반전 버퍼(181), 스위치(182 내지 185), 및 캐패시터(186)를 갖는다. 스위치드 캐패시터 회로(170(k)(k = 0 내지 M-1)) 및 (170(k)(k = 0 내지 M-1))는 각 입력부에 비반전 버퍼(171 및 181)를 제공한 것을 제외하면, 도 6에 도시된 스위치드 캐패시터 회로(150 및 160)의 구성과 동일하다.

도 5에 도시된 예에서와 같이, 공급 전압이 VDD인 경우, 차동 증폭기(31)의 정위상 입력 단자의 가상 접지 레벨과 차동 증폭기(31)의 부위상 입력 단자의 가상 접지 레벨은 본 예에서 VDD/2로 설정된다. 부분-기간 각각에서 시계열 디지털 신호 DP(k)(k = 0 내지 M-1)에 속하는 비트들 중 값 "1"의 수가 M/2 + ΔM인 것으로 가정 하에, 스위치드 캐패시터 회로(170(k)(k = 0 내지 M-1))는 차동 증폭기(31)의 정위상 입력 단자에 ΔM에 비례하는 전하를 공급한다. 본 경우에는, 시계열 디지털 신호 DN(k)(k = 0 내지 M-1)에 속하는 비트들 중 값 "1"의 수가 M/2 - ΔM이므로, 스위치드 캐패시터 회로(180(k)(k = 0 내지 M-1))는 차동 증폭기(31)의 부위상 입력 단자에 -ΔM에 비례하는 전하를 공급한다. 따라서, 본 실시예에서 달성된 것과 동일한 이점이 본 예에서도 얻어진다.

지금까지 본 발명을 특정 바람직한 실시예에 대해서만 기술 및 도시하였지만, 당업자라면, 본 발명의 교시에 근거하여 여러 수정 및 변형 실시예가 가능하다는 것을 인식할 것이다. 이런 변형 및 수정 실시예는 첨부된 청구범위에 기재된 본 발명의 사상, 범주 및 의도 내에서 이루어진다는 것은 명백한 사실이다.

본 발명은 2007년 3월 16일자로 출원된 일본 특허원 제 2007-068796호에 기초하며, 이 특허원의 내용은 인용에 의해 본원에 포함된다.

도 1은 본 발명의 일 실시예에 따른 디지털 입력 D급 증폭기의 구성을 도시한 회로도.

도 2는 디지털 입력 D급 증폭기의 처리 상세를 나타내는 도면.

도 3은 본 실시예의 DEM 디코더(10)와 오차 적분기(30) 사이에 전압 가산형 D/A 변환기를 구성한 제1 예를 도시하는 회로도.

도 4는 본 실시예의 DEM 디코더(10)와 오차 적분기(30) 사이에 전압 가산형 D/A 변환기를 구성한 제2 예를 도시하는 회로도.

도 5는 본 실시예의 DEM 디코더(10)와 오차 적분기(30) 사이에 전압 가산형 D/A 변환기를 구성한 제3 예를 도시하는 회로도.

도 6은 본 실시예의 DEM 디코더(10)와 오차 적분기(30) 사이에 전압 가산형 D/A 변환기를 구성한 제4 예를 도시하는 회로도.

도 7은 제4 실시예에서 사용된 클럭 신호 Φa의 파형과 클럭 신호 Φb의 파형을 도시한 도면.

도 8은 본 실시예의 DEM 디코더(10)와 오차 적분기(30) 사이에 용량 가산형 D/A 변환기를 구성한 일례를 도시하는 회로도.

<도면의 주요 부분에 대한 부호의 설명>

10 : DEM 디코더

21, 22 : 전류-전압 변환부

30 : 오차 적분기

31 : 차동 증폭기

32, 33 : 캐패시터

40 : PWM 변조 회로

51, 52 : 전치 구동기

60 : 출력 버퍼

71, 72 : 저항

100 : 부하

Claims

디지털 입력 D급 증폭기에 있어서,

입력 디지털 신호에 따라 1 또는 0을 갖는 복수 라인의 시계열 디지털 신호를 출력하는 디코더,

부하에 인가될 구동 파형과 상기 디코더로부터 출력된 상기 복수 라인의 시계열 디지털 신호의 합 간의 차를 적분하는 오차 적분기, 및

상기 오차 적분기에 의해 수행된 적분 결과에 기초하여 펄스폭 또는 펄스 밀도로 변조된 펄스를 발생시키는 변조 회로

를 포함하고,

상기 부하는 상기 변조 회로에 의해 발생된 상기 펄스에 따라 구동되는 디지털 입력 D급 증폭기.
제1항에 있어서,

상기 디코더로부터 상기 오차 적분기의 입력 단자로 출력된 상기 복수 라인의 시계열 디지털 신호에 대응하는 전류를 출력하는 복수의 전압-전류 변환부, 및

상기 부하에 인가될 상기 구동 파형에 대응하는 상기 전류를 상기 오차 적분기의 상기 입력 단자로 부궤환시키는 저항을 더 포함하며,

상기 오차 적분기는 상기 복수의 전압-전류 변환부로부터 출력된 상기 전류의 합과 상기 저항을 통해 부궤환된 상기 전류 간의 차를 적분하는 디지털 입력 D 급 증폭기.
제1항에 있어서,

상기 디코더로부터 출력된 상기 복수 라인의 시계열 디지털 신호에 따른 전압들을 가산하고 가산된 전압에 대응하는 전류를 상기 오차 적분기의 입력 단자에 공급하는 전압 가산 회로, 및

상기 부하에 인가될 상기 구동 파형에 대응하는 상기 전류를 상기 오차 적분기의 상기 입력 단자로 부궤환시키는 저항을 더 포함하며,

상기 오차 적분기는 상기 전압 가산 회로로부터 공급된 상기 전류와 상기 저항을 통해 부궤환된 상기 전류 간의 차를 적분하는 디지털 입력 D급 증폭기.
제1항에 있어서,

상기 디코더로부터 출력된 상기 복수 라인의 시계열 디지털 신호에 따른 전하를 발생하고 상기 전하를 상기 오차 적분기의 입력 단자에 공급하는 복수의 스위치드 캐패시터 회로, 및

상기 부하에 인가될 상기 구동 파형에 대응하는 상기 전류를 상기 오차 적분기의 상기 입력 단자로 부궤환시키는 저항을 더 포함하며,

상기 오차 적분기는 상기 복수의 스위치드 캐패시터 회로로부터 공급된 상기 전류의 합과 상기 저항을 통해 부궤환된 전류 간의 차를 적분하는 디지털 입력 D급 증폭기.
제1항에 있어서,

상기 디코더는 상기 복수 라인의 시계열 디지털 신호를 상기 오차 적분기에 전달하는 회로에서의 변동을 분배하는 동적 소자 매칭 알고리즘을 이용함으로써, 상기 입력 디지털 신호로부터 상기 복수 라인의 시계열 디지털 신호를 발생하는 디지털 입력 D급 증폭기.