JP4049140B2 - インピーダンス変換回路、駆動回路及び制御方法 - Google Patents

Description

本発明は、インピーダンス変換回路、駆動回路及びインピーダンス変換回路の制御方法に関する。

従来より、携帯電話機等の電子機器に用いられる液晶パネル（広義には電気光学装置）として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す）等のスイッチング素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。

単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易であるという利点がある反面、多色化や動画表示が難しいという不利点がある。一方、アクティブマトリクス方式は、多色化や動画表示に適しているという利点がある反面、低消費電力化が難しいという不利点がある。

そして、近年、携帯電話機等の携帯型電子機器では、高品質な画像の提供のために、多色化、動画表示への要望が強まっている。このため、これまで用いられてきた単純マトリクス方式の液晶パネルに代えて、アクティブマトリクス方式の液晶パネルが用いられるようになってきた。

さて、アクティブマトリクス方式の液晶パネルでは、該液晶パネルのデータ線を駆動するデータドライバ（広義には駆動回路）の中に、出力バッファとしてインピーダンス変換回路を設けることが望ましい。インピーダンス変換回路は、演算増幅器を含み、高い駆動能力により、データ線に安定して電圧供給することができる。

このインピーダンス変換回路は、階調データ（広義にはデータ）に対応した階調電圧をデータ線に供給する。この際、予め生成された複数の階調電圧の中から階調データに対応した階調電圧を選択し、該階調電圧が入力されたインピーダンス変換回路がデータ線を駆動する。

このようにデータ線を駆動するインピーダンス変換回路は、データ線毎に設けられる。そのため、複数のインピーダンス変換回路は、データ線の並び方向に対し、図２８に示すように配置される。

図２８の場合では、基準電圧発生回路８００が、６ビットの階調データに対応した複数の階調電圧Ｖ０〜Ｖ６３を発生する。基準電圧発生回路８００は、システム電源電圧ＶＤＤとシステム接地電源電圧ＶＳＳとの間の電圧を抵抗素子により分圧し、複数の階調電圧Ｖ０〜Ｖ６３を生成する。

こうして生成された複数の階調電圧Ｖ０〜Ｖ６３を各インピーダンス変換回路に供給するために、複数の階調電圧が供給される階調電圧信号線群が、データ線の並び方向に延びるように配置される。各インピーダンス変換回路の入力は、階調データに対応して階調電圧信号線群のいずれかに電気的に接続される。
特開２００３−２３３３５４号公報

ところで、液晶パネルの表示画像の高品質化のため、多階調化が要求される。この多階調化は、階調電圧の種類を増加させることを意味する。従って、図２８に示す階調電圧信号線群の信号線数が増加することを意味する。そのため、多階調化が進むと、図２８に示す階調電圧信号線群の配線領域幅ＷＤがますます大きくなる。

例えば１ドット当たりの階調データが６ビットの場合（６４階調の場合）に、配線領域幅ＷＤを考える。例えば図２９（Ｂ）に示す場合には、隣接する階調電圧信号線の配線間容量が最小となるように、各階調電圧信号線が交互に１層配線層、２層配線層が用いられる。この場合、図２９（Ａ）に示すように、各信号線の幅が１．２５μｍ、デザインルール上の配線間が０．３μｍであるものとする。このとき、配線領域幅ＷＤは、ほぼ１００μｍ（≒１．２５μｍ×６４＋０．３μｍ×６３）となる。そのため、１ドット当たりの階調データのビット数を増やして例えば２５６階調とした場合、配線領域幅ＷＤは、ほぼ４００μｍにまで達してしまう。

このように階調電圧信号線群の配線領域は、データ線の並び方向に延びる一方、その幅は多階調化に伴って大きくなる。更にデータドライバの全体の面積に対し、階調電圧信号線群の配線領域が占める割合が高い。そのため、多階調化に伴い、階調電圧信号線群の配線領域が占める割合がますます高くなり、レイアウト面積の増大等によって高コスト化を招く。

そして、上述のように多階調化に伴い階調電圧間の電圧差がますます小さくなってきており、各階調電圧を高精度に設定できることが当然に要求されている。

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、階調数を維持しながら階調電圧信号線数を削減し、高精度に階調電圧を出力できるインピーダンス変換回路、駆動回路及びインピーダンス変換回路の制御方法を提供することにある。

上記課題を解決するために本発明は、
（ｊ＋ｋ）（ｊは正の整数、ｋは２以上の整数）ビットの階調データに対応した電圧を出力するためのインピーダンス変換回路であって、
２^ｊ種類の電圧の中から前記階調データの上位ｊビットのデータに基づいて選択された電圧が入力電圧として供給されるボルテージフォロワ接続された演算増幅器と、
前記演算増幅器の出力を前記階調データの下位ｋビットの最上位ビットのデータに基づいてプリチャージ又はディスチャージする出力電圧設定回路とを含み、
前記出力電圧設定回路が前記演算増幅器の出力をプリチャージ又はディスチャージした後に、前記演算増幅器が前記入力電圧に対して不感帯幅だけ異なる電圧を出力電圧として出力し、
前記不感帯幅が、
前記階調データの下位ｋビットのデータに基づいて変化させた前記演算増幅器の動作電流により定められるインピーダンス変換回路に関係する。

本発明においては、（ｊ＋ｋ）ビットの階調データの上位ｊビットのデータに対応した２^ｊ種類の電圧のいずれかを入力電圧として受け、インピーダンス変換回路が、該入力電圧を基準に、２^ｋ種類の電圧の中から階調データの下位ｋビットに対応した電圧を出力電圧とする。このため、入力電圧を、２^ｊ種類の階調電圧の中から選択できればよい。これにより、階調数を維持しながら階調電圧信号線数を削減できるので、発生させるべき階調電圧の種類を減らすことができる。そして、発生した階調電圧が供給される階調電圧信号線の数を削減でき、配線領域幅を狭くすることができるようになる。この結果、階調電圧信号線群の配線領域の占める割合を低く抑えることができる。即ち、階調数が多くなっても、インピーダンス変換回路が適用されたデータドライバのチップ面積を小さくでき、低コスト化を図ることができる。

更に本発明おいては、演算増幅器の動作電流を変化させることで不感帯幅を変化させて、各階調電圧を発生できるようにしている。こうすることで、多階調化に伴い階調電圧間の電圧差がますます小さくなってきた場合でも、各階調電圧を高精度に設定できるようになる。

また本発明に係るインピーダンス変換回路では、
前記演算増幅器が、
各トランジスタのソースに第１の電流源からの電流が供給されると共に、前記入力電圧及び前記出力電圧が各トランジスタのゲートに供給される第１導電型の第１の差動トランジスタ対と、前記第１の差動トランジスタ対の各トランジスタのドレイン電流を生成する第１のカレントミラー回路とを有する第１導電型差動増幅回路と、
各トランジスタのソースに第２の電流源からの電流が供給されると共に、前記入力電圧及び前記出力電圧が各トランジスタのゲートに供給される第２導電型の第２の差動トランジスタ対と、前記第２の差動トランジスタ対の各トランジスタのドレイン電流を生成する第２のカレントミラー回路とを有する第２導電型差動増幅回路と、
前記第１の差動トランジスタ対を構成するトランジスタのうち前記入力電圧がゲートに供給される入力側トランジスタのドレイン電圧に基づいてそのゲート電圧が制御される第２導電型の第１の駆動トランジスタと、前記第２の差動トランジスタ対を構成するトランジスタのうち前記入力電圧がゲートに供給される入力側トランジスタのドレイン電圧に基づいてそのゲート電圧が制御される第１導電型の第２の駆動トランジスタとを有し、前記第１及び第２の駆動トランジスタのドレイン同士が接続され、該接続ノードの電圧を前記出力電圧として出力する出力回路とを含み、
前記第１の差動トランジスタ対の前記入力側トランジスタの第１の入力側電流駆動能力が、前記第１の差動トランジスタ対を構成するトランジスタの他方の出力側トランジスタの第１の出力側電流駆動能力より小さくなるように設定され、
前記第２の差動トランジスタ対の前記入力側トランジスタの第２の入力側電流駆動能力が、前記第２の差動トランジスタ対を構成するトランジスタの他方の出力側トランジスタの第２の出力側電流駆動能力より小さくなるように設定され、
前記階調データの下位ｋビットのデータに基づいて前記第１及び第２の電流源の少なくとも一方の電流を制御することで、前記不感帯幅を変化させることができる。

本発明に係る演算増幅器は、本来であれば出力の不感帯がないように設計される。しかしながら本発明においては、意図的に不感帯が存在する構成を採用してこの不感帯を積極的に利用するようにしたので、簡素な構成で、１つの入力電圧に対して２^ｋ種類の出力電圧を出力できるようになる。そのため、このインピーダンス変換回路をデータドライバのインピーダンス変換手段に適用することで、発生させるべき階調電圧の種類を２^ｋ分の１に削減できるようになる。

また本発明に係るインピーダンス変換回路では、
前記第１の電流源を含み、
前記第１の電流源は、
前記第１導電型の第１の差動トランジスタ対の各トランジスタのソースに接続され、そのゲートに第１の定電圧が供給される第１の電流源トランジスタと、
そのゲートに前記第１の定電圧が供給される１又は複数の第１の電流調整用トランジスタとを含み、
前記第１の電流調整用トランジスタのソース又はドレインを、前記階調データの下位ｋビットのデータに基づいて前記第１の電流源トランジスタのソース・ドレイン間に電気的に接続又は電気的に遮断することで、前記第１の電流源の電流を変化させることができる。

また本発明に係るインピーダンス変換回路では、
前記第２の電流源を含み、
前記第２の電流源は、
前記第２導電型の第２の差動トランジスタ対の各トランジスタのソースに接続され、そのゲートに第２の定電圧が供給される第２の電流源トランジスタと、
そのゲートに前記第２の定電圧が供給される１又は複数の第２の電流調整用トランジスタとを含み、
前記第２の電流調整用トランジスタのソース又はドレインを、前記階調データの下位ｋビットのデータに基づいて前記第２の電流源トランジスタのソース・ドレイン間に電気的に接続又は電気的に遮断することで、前記第２の電流源の電流を変化させることができる。

本発明によれば、差動トランジスタ対を構成するトランジスタに供給される電流を階調データに基づいて変更することで、不感帯幅を変更できるようにしたので、簡素な構成で１つの入力電圧に対して４（＝２^２）種類以上の電圧を出力できるインピーダンス変換回路を提供できる。これにより、このインピーダンス変換回路が適用されたデータドライバのチップ面積を更に小さくでき、より一層の低コスト化を図ることができるようになる。

また本発明に係るインピーダンス変換回路では、
前記階調データの下位ｋビットのデータに基づいて前記第１及び第２の電流源の電流を変化させる場合に、
前記第１の電流源の電流を大きくするときは、前記第２の電流源の電流を小さくし、前記第２の電流源の電流を大きくするときは、前記第１の電流源の電流を小さくすることができる。

本発明においては、ディスチャージを行うときには第１の差動増幅回路の動作が出力回路に影響を及ぼさず、プリチャージを行うときには第２の差動増幅回路の動作が出力回路に影響を及ぼさないことに着目している。そして、第１及び第２の電流源のいずれか一方の電流を大きくする場合は、他方の電流の電流を小さくしている。これにより、出力回路に影響を及ぼさない該他方の電流が供給される差動増幅回路の動作を停止又は制限し、上記の効果に加えてインピーダンス変換回路の低消費電力化の効果を得ることができる。

また本発明に係るインピーダンス変換回路では、
前記第１導電型の第１の差動トランジスタ対の各トランジスタのソースに接続される第１の電流源トランジスタを有する前記第１の電流源を含み、
前記第１の電流源トランジスタのゲートに、前記階調データの下位ｋビットのデータに基づいて変化する電圧を供給することで、前記第１の電流源の電流を変化させることができる。

また本発明に係るインピーダンス変換回路では、
前記第２導電型の第２の差動トランジスタ対の各トランジスタのソースに接続される第２の電流源トランジスタを有する前記第２の電流源を含み、
前記第２の電流源トランジスタのゲートに、前記階調データの下位ｋビットのデータに基づいて変化する電圧を供給することで、前記第２の電流源の電流を変化させることができる。

本発明によれば、第１又は第２の電流源トランジスタのゲート電圧を制御するようにしたので、各トランジスタ等の素子のばらつきがあっても、第１又は第２の電流源の電流を高精度に制御できるようになる。従って、より高精度に各階調電圧を生成するインピーダンス変換回路を提供できる。

また本発明に係るインピーダンス変換回路では、
前記第１及び第２の電流源の少なくとも一方の電流を大きくすることで前記不感帯幅を大きくし、
前記第１及び第２の電流源の少なくとも一方の電流を小さくすることで前記不感帯幅を小さくすることができる。

また本発明に係るインピーダンス変換回路では、
前記出力電圧設定回路が、
プリチャージされたときには、前記演算増幅器の出力を、前記入力電圧よりも高電位のプリチャージ電圧に設定し、
ディスチャージされたときには、前記演算増幅器の出力を、前記入力電圧よりも低電位のディスチャージ電圧に設定することができる。

また本発明は、
複数の走査線と複数のデータ線と走査線及びデータ線により特定される複数の画素電極とを有する電気光学装置を駆動するための駆動回路であって、
２^ｊ種類の電圧の中から階調データの上位ｊビットのデータに基づいて選択した電圧を前記入力電圧として出力する電圧選択回路と、
上記のいずれか記載のインピーダンス変換回路とを含み、
前記出力電圧を、前記複数のデータ線のいずれかに供給する駆動回路に関係する。

また本発明は、
複数の走査線と複数のデータ線と走査線及びデータ線により特定される複数の画素電極とを有する電気光学装置を駆動するための駆動回路であって、
２^ｊ種類の電圧の中から階調データの上位ｊビットのデータに基づいて選択した電圧を前記入力電圧として出力する電圧選択回路と、
上記記載のインピーダンス変換回路と、
前記階調データの下位ｋビットのデータに基づいて変化する電圧を発生する電流源制御電圧発生回路とを含み、
前記電流源制御電圧発生回路が、
前記第１及び第２の電流源トランジスタの少なくとも１つのゲート電圧を供給する駆動回路に関係する。

また本発明に係る駆動回路では、更に、
第１及び第２の電源電圧の間の電圧を分圧した２^ｊ種類の電圧を生成する基準電圧発生回路を含むことができる。

本発明によれば、階調数を維持しながら階調電圧信号線数を削減し、高精度に階調電圧を出力できるインピーダンス変換回路を含む駆動回路を提供できる。そのため、駆動回路のチップ面積を小さくでき、該駆動回路の低コスト化及び多階調化を実現させることができる。

また本発明は、
（ｊ＋ｋ）（ｊは正の整数、ｋは２以上の整数）ビットの階調データに対応した電圧を出力するためのインピーダンス変換回路の制御方法であって、
２^ｊ種類の電圧の中から前記階調データの上位ｊビットのデータに基づいて選択された電圧が入力電圧としてその入力に供給されるボルテージフォロワ接続された演算増幅器の出力を、前記階調データの下位ｋビットのうち最上位ビットのデータに基づいてプリチャージ又はディスチャージした後に、
前記演算増幅器が、前記入力電圧に対して不感帯幅だけ異なる電圧を出力電圧として出力し、
前記不感帯幅を、前記階調データの下位ｋビットのデータに基づいて変化させた前記演算増幅器の動作電流により定めるインピーダンス変換回路の制御方法に関係する。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１． 液晶装置
図１に、本実施形態のインピーダンス変換回路が適用された液晶装置のブロック図の例を示す。

この液晶装置（広義には表示装置）５１０は、液晶パネル（広義には表示パネル）５１２、データドライバ（データ線駆動回路）５２０、走査ドライバ（走査線駆動回路）５３０、コントローラ５４０、電源回路５４２を含む。なお、液晶装置５１０にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。

ここで液晶パネル（広義には表示パネル、電気光学装置）５１２は、複数の走査線（狭義にはゲート線）と、複数のデータ線（狭義にはソース線）と、複数の走査線及び複数のデータ線により特定される複数の画素電極を含む。この場合、データ線に薄膜トランジスタＴＦＴ（Thin Film Transistor、広義にはスイッチング素子）を接続し、このＴＦＴに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。

より具体的には、液晶パネル５１２はアクティブマトリクス基板（例えばガラス基板）に形成される。このアクティブマトリクス基板には、図１のＹ方向に複数配列されそれぞれＸ方向に伸びる走査線Ｇ_１〜Ｇ_Ｍ（Ｍは２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるデータ線Ｓ_１〜Ｓ_Ｎ（Ｎは２以上の自然数）とが配置されている。また、走査線Ｇ_Ｋ（１≦Ｋ≦Ｍ、Ｋは自然数）とデータ線Ｓ_Ｌ（１≦Ｌ≦Ｎ、Ｌは自然数）との交差点に対応する位置に、薄膜トランジスタＴＦＴ_ＫＬ（広義にはスイッチング素子）が設けられている。

ＴＦＴ_ＫＬのゲート電極は走査線Ｇ_Ｋに接続され、ＴＦＴ_ＫＬのソース電極はデータ線Ｓ_Ｌに接続され、ＴＦＴ_ＫＬのドレイン電極は画素電極ＰＥ_ＫＬに接続されている。この画素電極ＰＥ_ＫＬと、画素電極ＰＥ_ＫＬと液晶素子（広義には電気光学物質）を挟んで対向する対向電極（コモン電極）ＶＣＯＭとの間には、液晶容量ＣＬ_ＫＬ（液晶素子）及び補助容量ＣＳ_ＫＬが形成されている。そして、ＴＦＴ_ＫＬ、画素電極ＰＥ_ＫＬ等が形成されるアクティブマトリクス基板と、対向電極ＶＣＯＭが形成される対向基板との間に液晶が封入され、画素電極ＰＥ_ＫＬと対向電極ＶＣＯＭの間の印加電圧に応じて画素の透過率が変化するようになっている。

なお、対向電極ＶＣＯＭに与えられるコモン電圧は、電源回路５４２により生成される。また、対向電極ＶＣＯＭを対向基板上に一面に形成せずに、各走査線に対応するように帯状に形成してもよい。

データドライバ５２０は、階調データに基づいて液晶パネル５１２のデータ線Ｓ_１〜Ｓ_Ｎを駆動する。一方、走査ドライバ５３０は、液晶パネル５１２の走査線Ｇ_１〜Ｇ_Ｍを順次走査する。

コントローラ５４０は、図示しない中央演算処理装置（Central Processing Unit）等のホストにより設定された内容に従って、データドライバ５２０、走査ドライバ５３０及び電源回路５４２を制御する。

より具体的には、コントローラ５４０は、データドライバ５２０及び走査ドライバ５３０に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路５４２に対しては、対向電極ＶＣＯＭのコモン電圧の極性反転タイミングの制御を行う。

電源回路５４２は、外部から供給される基準電圧に基づいて、液晶パネル５１２の駆動に必要な各種の電圧や、対向電極ＶＣＯＭのコモン電圧を生成する。

なお、図１では、液晶装置５１０がコントローラ５４０を含む構成になっているが、コントローラ５４０を液晶装置５１０の外部に設けてもよい。或いは、コントローラ５４０と共にホストを液晶装置５１０に含めるようにしてもよい。また、データドライバ５２０、走査ドライバ５３０、コントローラ５４０、電源回路５４２の一部又は全部を液晶パネル５１２上に形成してもよい。

１．１ データ線駆動回路
図２に、図１のデータドライバ５２０の構成例を示す。

データドライバ５２０は、シフトレジスタ５２２、データラッチ５２４、ラインラッチ５２６、基準電圧発生回路５２７、ＤＡＣ５２８（ディジタル・アナログ変換回路。広義には電圧選択回路）、出力バッファ５２９を含む。

シフトレジスタ５２２は、各データ線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ５２２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯを保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。

データラッチ５２４には、コントローラ５４０から例えば１８ビット（６ビット（階調データ）×３（ＲＧＢ各色））単位で階調データ（ＤＩＯ）（広義には、ディジタルデータ）が入力される。データラッチ５２４は、この階調データ（ＤＩＯ）を、シフトレジスタ５２２の各フリップフロップで順次シフトされたイネーブル入出力信号ＥＩＯに同期してラッチする。

ラインラッチ５２６は、コントローラ５４０から供給される水平同期信号ＬＰに同期して、データラッチ５２４でラッチされた１水平走査単位の階調データをラッチする。

基準電圧発生回路５２７は、各基準電圧（階調電圧）が各階調データに対応した複数の基準電圧（階調電圧）を生成する。基準電圧発生回路５２７は、ガンマ補正抵抗を含み、ガンマ補正抵抗の両端の電圧を抵抗素子により分圧した電圧を階調電圧として出力する。従って、抵抗素子の抵抗比を変更することで、階調データに対応した階調電圧を調整でき、いわゆるガンマ補正を実現できる。

ＤＡＣ５２８は、各データ線に供給すべきアナログの階調電圧を生成する。具体的にはＤＡＣ５２８は、基準電圧発生回路５２７で生成された複数の階調電圧の中から、ラインラッチ５２６からのデジタルの階調データ（ディジタルデータ）に基づいて、いずれか１つの階調電圧を選択し、デジタルの階調データ（ディジタルデータ）に対応するアナログの階調電圧として出力する。

出力バッファ５２９は、ＤＡＣ５２８からの階調電圧をバッファリングしてデータ線に出力し、データ線を駆動する。具体的には、出力バッファ５２９は、データ線毎に設けられたインピーダンス変換回路ＩＰＣ_１〜ＩＰＣ_Ｎを含み、各インピーダンス変換回路が、ＤＡＣ５２８からの階調電圧をインピーダンス変換して、各データ線に出力する。各インピーダンス変換回路は、ボルテージフォロワ接続の演算増幅器（オペアンプ）を用いて構成される。

１．２ 走査ドライバ
図３に、図１の走査ドライバ５３０の構成例を示す。

走査ドライバ５３０は、シフトレジスタ５３２、レベルシフタ５３４、出力バッファ５３６を含む。

シフトレジスタ５３２は、各走査線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ５３２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯをフリップフロップに保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。ここで入力されるイネーブル入出力信号ＥＩＯは、コントローラ５４０から供給される垂直同期信号である。

レベルシフタ５３４は、シフトレジスタ５３２からの電圧のレベルを、液晶パネル５１２の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。

出力バッファ５３６は、レベルシフタ５３４によってシフトされた走査電圧をバッファリングして走査線に出力し、走査線を駆動する。

２． インピーダンス変換回路
本実施形態におけるインピーダンス変換回路を用いることで、階調数を維持しながら階調電圧信号線数を削減できる。

図４に、本実施形態におけるデータドライバの要部の構成例を示す。但し、図２に示すデータドライバ５２０と同一部分には同一符号を付し、適宜説明を省略する。

基準電圧発生回路５２７は、ガンマ補正抵抗を含む。ガンマ補正抵抗は、システム電源電圧ＶＤＤ（第１の電源電圧）とシステム接地電源電圧ＶＳＳ（第２の電源電圧）の間の電圧を抵抗分割した電圧を階調電圧Ｖ０Ｓ、ＶｗＳ、・・・、ＶｘＳ、・・・、ＶｙＳ、ＶｚＳとして出力する。

階調電圧信号線ＧＶＬ０、ＧＶＬｗ、・・・、ＧＶＬｘ、・・・、ＧＶＬｙ、ＧＶＬｚには、それぞれ階調電圧Ｖ０Ｓ、ＶｗＳ、・・・、ＶｘＳ、・・・、ＶｙＳ、ＶｚＳが供給される。

ＤＡＣ５２８は、データ線毎に設けられた第１〜第ＮのデコーダＤＥＣ_１〜ＤＥＣ_Ｎを含む。各デコーダは、データ線に対応した（ｊ＋ｋ）（ｊは正の整数、ｋは２以上の整数）ビットの階調データのうち上位ｊビットのデータに対応した階調電圧を、階調電圧Ｖ０Ｓ、ＶｗＳ、・・・、ＶｘＳ、・・・、ＶｙＳ、ＶｚＳの中から選択する。例えば、各デコーダは、いわゆるＲＯＭにより構成され、階調データの上位ｊビットのデータ及びその反転データに基づいて、基準電圧発生回路５２７からの階調電圧Ｖ０Ｓ、ＶｗＳ、・・・、ＶｘＳ、・・・、ＶｙＳ、ＶｚＳのいずれか１つを選択する。

出力バッファ５２９は、データ線毎に設けられたインピーダンス変換回路ＩＰＣ_１〜ＩＰＣ_Ｎを含む。インピーダンス変換回路ＩＰＣ_ｈ（１≦ｈ≦Ｎ、ｈは整数）には、入力電圧として、第ｈのデコーダＤＥＣ_ｈが選択した階調電圧が供給される。即ちインピーダンス変換回路ＩＰＣ_ｈには、２^ｊ種類の電圧の中から階調データの上位ｊビットのデータに基づいて選択された電圧が入力電圧として供給される。そして、インピーダンス変換回路ＩＰＣ_ｈは、この入力電圧の電位を変化させた２^ｋ種類の電圧のうち階調データの下位ｋビットのデータに対応した電圧を出力電圧としてデータ線Ｓ_ｈに出力する。

こうすることで、ＤＡＣ５２８の各デコーダに接続される階調電圧信号線群の信号線数は、図２８では例えば２^{（ｊ＋ｋ）}であるのに対し、本実施形態では２^ｊにできる。

図５に、１ドット当たりの階調データの構成例を示す。

データ線毎に、図５に示す階調データが生成される。そして、この階調データが、６ビットで構成され、最上位ビットをＤ５、最下位ビットをＤ０とする。このような構成を有する階調データにより、１ドット当たり６４階調を表現できる。

図６に、本実施形態におけるインピーダンス変換回路の動作の一例を示す。

図６では、図４に示すインピーダンス変換回路が、例えば６ビットの階調データのうち最下位１ビットのデータに対応した電圧を出力電圧として出力する場合の動作例を示している。即ち、ｋが１の場合を示している。この場合、図４のインピーダンス変換回路は、２^１種類の電圧の中からいずれか１つを出力電圧として出力する。

６４階調を表現する場合、インピーダンス変換回路は、階調電圧Ｖ０〜Ｖ６３を出力する必要がある。このときインピーダンス変換回路の入力電圧は、階調電圧Ｖ０Ｓ、Ｖ２Ｓ、Ｖ４Ｓ、・・・、Ｖ６０Ｓ、Ｖ６２Ｓのいずれか１つであればよい。従って、インピーダンス変換回路の入力電圧を選択するデコーダに、階調電圧Ｖ０Ｓ〜Ｖ６２Ｓが供給される階調電圧信号線群が接続されればよい。即ち、基準電圧発生回路５２７が発生する階調電圧数が３２であればよい。

図７に、本実施形態におけるインピーダンス変換回路の動作の他の例を示す。

図７では、図４に示すインピーダンス変換回路が、例えば６ビットの階調データのうち下位２ビットのデータに対応した電圧を出力電圧として出力する場合の動作例を示している。即ち、ｋが２の場合を示している。この場合、図４のインピーダンス変換回路は、２^２種類の電圧の中からいずれか１つを出力電圧として出力すればよい。

６４階調を表現する場合、インピーダンス変換回路の入力電圧は、階調電圧Ｖ０Ｓ、Ｖ４Ｓ、Ｖ８Ｓ、・・・、Ｖ５６Ｓ、Ｖ６０Ｓのいずれか１つであればよい。従って、インピーダンス変換回路の入力電圧を選択するデコーダに、階調電圧Ｖ０Ｓ〜Ｖ６０Ｓが供給される階調電圧信号線群が接続されればよい。即ち、基準電圧発生回路５２７が発生する階調電圧数が１６であればよい。

図８に、本実施形態におけるデータドライバの階調特性の一例を示す。

図８では、本実施形態におけるデータドライバ５２０に、図７に示す動作を行うインピーダンス変換回路を適用する場合を示している。この場合、横軸である階調数（＝６４）を維持しながら、縦軸である階調電圧信号線群に供給される階調電圧数を削減できる。

このようにインピーダンス変換回路は、（ｊ＋ｋ）ビットの階調データに対応して、２^{（ｊ＋ｋ）}種類の階調電圧の中のいずれかをデータ線に供給できる。そして、インピーダンス変換回路が該階調データの下位ｋビットに対応した階調電圧を出力するようにしたので、デコーダは、２^ｊ種類の階調電圧の中から階調電圧を選択できればよい。そのため、基準電圧発生回路５２７が発生する階調電圧数を減らすことができるので、階調電圧信号線の数を削減でき、図４に示す配線領域幅ＷＤ１を狭くすることができるようになる。従って、階調電圧信号線群の配線領域の占める割合を低く抑えることができるので、階調数が多くなってもチップ面積の小さいデータドライバを提供できるようになる。

２．１ 第１の構成例
図９に、本実施形態の第１の構成例におけるインピーダンス変換回路の構成の概要のブロック図を示す。図９では、インピーダンス変換回路ＩＰＣ_１の構成例を示すが、他のインピーダンス変換回路ＩＰＣ_２〜ＩＰＣ_Ｎの構成も同様である。

図１０に、本実施形態の１ドット当たりの階調データの構成例を示す。

インピーダンス変換回路ＩＰＣ_１は、（ｊ＋ｋ）ビットの階調データに対応した出力電圧Ｖｏｕｔ_１を出力する。本実施形態では、１ドット当たり（ｊ＋ｋ）ビットの階調データが用いられる。そして、階調データをＤ（ｊ＋ｋ−１）〜Ｄ０と表すと、該階調データの上位ｊビットのデータはＤ（ｊ＋ｋ−１）〜Ｄｋ、該階調データの下位ｋビットのデータはＤ（ｋ−１）〜Ｄ０と表すことができる。このとき、階調データの下位ｋビットの最上位ビットのデータはＤ（ｋ−１）である。

インピーダンス変換回路ＩＰＣ_１が階調データの下位ｋビットに対応した階調電圧を出力する。そのため、インピーダンス変換回路ＩＰＣ_１の内部又は外部に、電流制御デコーダＩＤＣ_１が設けられる。電流制御デコーダＩＤＣ_１は、階調データの下位ｋビットのデータＤ（ｋ−１）〜Ｄ０をデコードし、該データＤ（ｋ−１）〜Ｄ０に対応した制御信号を出力する。この制御信号に基づいて、演算増幅器ＯＰ_１の動作電流の電流値が増加又は減少するように制御されるようになっている。このような電流制御デコーダは、インピーダンス変換回路毎に設けられる。

図９において、インピーダンス変換回路ＩＰＣ_１への入力電圧は、第１のデコーダＤＥＣ_１によって選択される。第１のデコーダＤＥＣ_１は、上述のように基準電圧発生回路５２７が発生した２^ｊ種類の階調電圧の中から、階調データの上位ｊビットのデータ及びその反転データに基づいていずれか１つを選択し、インピーダンス変換回路ＩＰＣ_１の入力電圧Ｖｉｎとして出力する。

インピーダンス変換回路ＩＰＣ_１は、ボルテージフォロワ接続された演算増幅器ＯＰ_１と、出力電圧設定回路ＯＶＳ_１とを含む。ボルテージフォロワ接続された演算増幅器ＯＰ_１の入力に、入力電圧Ｖｉｎが供給される。この演算増幅器ＯＰ_１は、データ線Ｓ_１を駆動する。このボルテージフォロワ接続された演算増幅器ＯＰ_１は、入力電圧Ｖｉｎを基準に、不感帯と呼ばれる所定の電圧だけ異なる電圧を出力電圧とする。この不感帯の幅は、階調データの下位ｋビットのデータＤ（ｋ−１）〜Ｄ０に基づいて変化させた演算増幅器ＯＰ_１の動作電流により定められる。演算増幅器ＯＰ_１は、パワーセーブ信号ＰＳに基づき、その出力の駆動を停止したり、開始したりする。

出力電圧設定回路ＯＶＳ_１は、演算増幅器ＯＰ_１の出力を、階調データの下位ｋビットの最上位ビットのデータＤ（ｋ−１）に基づいてプリチャージ又はディスチャージする。図９では、プリチャージされたときには、演算増幅器ＯＰ_１の出力をプリチャージ電圧としてシステム電源電圧ＶＤＤに設定し、ディスチャージされたときには演算増幅器ＯＰ_１の出力をディスチャージ電圧としてシステム接地電源電圧ＶＳＳに設定している。ここで、プリチャージ電圧は入力電圧Ｖｉｎより高い電圧であればよい。またディスチャージ電圧は入力電圧Ｖｉｎより低い電圧であればよい。

出力電圧設定回路ＯＶＳ_１は、プリチャージトランジスタｐｒｅＴｒとディスチャージトランジスタｄｉｓＴｒとを含む。プリチャージトランジスタｐｒｅＴｒは、ｐ型金属酸化膜半導体（Metal Oxide Semiconductor：ＭＯＳ）トランジスタにより構成される。ディスチャージトランジスタｄｉｓＴｒは、ｎ型ＭＯＳトランジスタにより構成される。プリチャージトランジスタｐｒｅＴｒのソースにはプリチャージ電圧が供給され、そのドレインは演算増幅器ＯＰ_１の出力に接続される。ディスチャージトランジスタｄｉｓＴｒのソースにはディスチャージ電圧が供給され、そのドレインは演算増幅器ＯＰ_１の出力に接続される。

図９においてパワーセーブ信号ＰＳ（又はその反転信号ＸＰＳ）によって演算増幅器ＯＰ_１の出力の駆動の停止制御を行う場合には、パワーセーブ信号ＰＳと階調データの下位ｋビットの最上位ビットのデータＤ（ｋ−１）との論理演算結果であるプリチャージ制御信号ＰＣがプリチャージトランジスタｐｒｅＴｒのゲートに供給される。またパワーセーブ信号ＰＳと該データＤ（ｋ−１）との論理演算結果であるディスチャージ制御信号ＤＣがディスチャージトランジスタｄｉｓＴｒのゲートに供給される。プリチャージトランジスタｐｒｅＴｒ及びディスチャージトランジスタｄｉｓＴｒは、同時にソース・ドレイン間が導通状態とならないように制御される。

図１１に、図９のインピーダンス変換回路ＩＰＣ_１の動作例のタイミング図を示す。

図１１では、図１の液晶パネル５１２の１水平走査期間（広義には駆動期間）を１Ｈとしている。そして、駆動期間の初めの出力設定期間（第１の期間）において、演算増幅器ＯＰ_１がその出力の駆動を停止し、出力電圧設定回路ＯＶＳ_１が演算増幅器ＯＰ_１の出力をプリチャージ又はディスチャージする。より具体的には、パワーセーブ信号ＰＳがＨレベルとなって、階調データの下位ｋビットの最上位ビットのデータＤ（ｋ−１）が「０」のとき、出力電圧設定回路ＯＶＳ_１が演算増幅器ＯＰ_１の出力をディスチャージする。或いは、パワーセーブ信号ＰＳがＨレベルとなって、階調データの下位ｋビットの最上位ビットのデータＤ（ｋ−１）が「１」のとき、出力電圧設定回路ＯＶＳ_１が演算増幅器ＯＰ_１の出力をプリチャージする。

そして、当該駆動期間中の出力設定期間後のオペアンプ駆動期間（第２の期間）において、演算増幅器ＯＰ_１がその出力の駆動を開始して、入力電圧Ｖｉｎに対して演算増幅器ＯＰ_１の不感帯幅ΔＶａ（ΔＶｂ）だけ異なる電圧を出力電圧として出力する。より具体的には、パワーセーブ信号ＰＳがＬレベルとなって、ディスチャージ電圧から変化して入力電圧Ｖｉｎを基準に不感帯幅ΔＶａだけ低い電圧を出力電圧として出力する。或いはパワーセーブ信号ＰＳがＬレベルとなって、プリチャージ電圧から変化して、入力電圧Ｖｉｎを基準に不感帯幅ΔＶｂだけ高い電圧を出力電圧として出力する。

例えば入力電圧Ｖｉｎを階調電圧Ｖ４Ｓとした場合、ディスチャージされたときには階調電圧Ｖ４Ｓに対して不感帯幅ΔＶａだけ低い電圧が階調電圧Ｖ５として出力される。また、プリチャージされたときには階調電圧Ｖ４Ｓに対して不感帯幅ΔＶｂだけ高い電圧が階調電圧Ｖ４として出力される。

本実施形態では、この不感帯幅ΔＶａ、ΔＶｂが、演算増幅器ＯＰ_１の動作電流を変化させることで定められる。そのため、素子のばらつきがあっても高精度に不感帯幅を定めることができ、その結果として精度良く階調電圧を出力できる。

図１２に、本実施形態の第１の構成例における演算増幅器ＯＰ_１の構成例の回路図を示す。図１２では、演算増幅器ＯＰ_１の他に、出力電圧設定回路ＯＶＳ_１の構成も示している。

演算増幅器ＯＰ_１は、ｐ型（広義には第１導電型）差動増幅回路１００と、ｎ型（広義には第２導電型）差動増幅回路１１０と、出力回路１２０とを含む。

ｐ型差動増幅回路１００は、ｐ型の第１の差動トランジスタ対ＤＴ１と、第１のカレントミラー回路ＣＭ１とを含む。第１の差動トランジスタ対ＤＴ１は、ｐ型ＭＯＳトランジスタＰＴ１、ＰＴ２を有する。トランジスタＰＴ１、ＰＴ２のソースには、第１の電流源ＣＳ１からの電流が供給される。トランジスタＰＴ１のゲートには、入力電圧Ｖｉｎが供給される。トランジスタＰＴ２のゲートには、出力電圧Ｖｏｕｔ_１が供給される。

第１の電流源ＣＳ１は、第１の電流源トランジスタＣＳＴ１と、１又は複数の第１の電流調整用トランジスタＣＧ１とを含む。第１の電流源トランジスタＣＳＴ１及び１又は複数の第１の電流調整用トランジスタＣＧ１の各トランジスタのゲートには、定電流発生用の定電圧である参照電圧Ｖｒｅｆｐ（第１の定電圧）が供給される。第１の電流源トランジスタＣＳＴ１は、ｐ型ＭＯＳトランジスタにより構成され、そのソース又はドレインがトランジスタＰＴ１、ＰＴ２のソースに接続される。第１の電流源トランジスタＣＳＴ１のドレイン又はソースは、第１の電流源制御用のｐ型ＭＯＳトランジスタＣＣ１のドレインに接続される。１又は複数の第１の電流調整用トランジスタＣＧ１のそれぞれは、ｐ型ＭＯＳトランジスタにより構成され、そのソース又はドレインはスイッチ素子を介してトランジスタＰＴ１、ＰＴ２のソースに接続される。図１２では、第１の電流調整用トランジスタＣＧ１が（ｋ−１）個あり、各トランジスタがスイッチ素子を介してトランジスタＰＴ１、ＰＴ２のソースに接続される。スイッチ素子ＳＷｐ１〜ＳＷｐ（ｋ−１）は、制御信号Ｃｐ１〜Ｃｐ（ｋ−１）に基づいてオンオフ制御される。制御信号Ｃｐ１〜Ｃｐ（ｋ−１）は、図９に示す電流制御デコーダＩＤＣ_１により生成される。

このような構成の第１の電流源ＣＳ１は、制御信号Ｃｐ１〜Ｃｐ（ｋ−１）に基づいて第１の差動トランジスタ対ＤＴ１を構成するトランジスタＰＴ１、ＰＴ２に供給する電流を制御できる（電流を増加又は減少させることができる）。

そしてトランジスタＣＣ１のソースにはシステム電源電圧ＶＤＤが供給され、ゲートにはパワーセーブ信号ＰＳが供給される。このトランジスタＣＣ１をオンとすることで、第１の電流源ＣＳ１の電流を発生させることができ、トランジスタＣＣ１をオフとすることで第１の電流源ＣＳ１の電流発生を停止させることができる。

第１のカレントミラー回路ＣＭ１は、トランジスタＰＴ１、ＰＴ２のドレイン電流を生成する。より具体的には第１のカレントミラー回路ＣＭ１は、ゲートが共通に接続されたｎ型ＭＯＳトランジスタＮＴ１、ＮＴ２を有し、トランジスタＮＴ１、ＮＴ２のソースにはシステム接地電源電圧ＶＳＳが供給される。トランジスタＮＴ１のドレインは、トランジスタＰＴ１のドレインに接続される。トランジスタＮＴ２のドレインは、トランジスタＰＴ２のドレイン及びトランジスタＮＴ２のゲートに接続される。

ｎ型差動増幅回路１１０は、ｎ型の第２の差動トランジスタ対ＤＴ２と、第２のカレントミラー回路ＣＭ２とを含む。第２の差動トランジスタ対ＤＴ２は、ｎ型ＭＯＳトランジスタＮＴ３、ＮＴ４を有する。トランジスタＮＴ３、ＮＴ４のソースには、第２の電流源ＣＳ２からの電流が供給される。トランジスタＮＴ３のゲートには、入力電圧Ｖｉｎが供給される。トランジスタＮＴ４のゲートには、出力電圧Ｖｏｕｔ_１が供給される。

第２の電流源ＣＳ２は、第２の電流源トランジスタＣＳＴ２と、１又は複数の第１の電流調整用トランジスタＣＧ２とを含む。第２の電流源トランジスタＣＳＴ２及び１又は複数の第２の電流調整用トランジスタＣＧ２の各トランジスタのゲートには、定電流発生用の定電圧である参照電圧Ｖｒｅｆｎ（第２の定電圧）が供給される。第２の電流源トランジスタＣＳＴ２は、ｎ型ＭＯＳトランジスタにより構成され、そのソース又はドレインがトランジスタＮＴ３、ＮＴ４のソースに接続される。第２の電流源トランジスタＣＳＴ２のドレイン又はソースは、第２の電流源制御用のｎ型ＭＯＳトランジスタＣＣ２のドレインに接続される。１又は複数の第２の電流調整用トランジスタＣＧ２のそれぞれは、ｎ型ＭＯＳトランジスタにより構成され、そのソース又はドレインはスイッチ素子を介してトランジスタＮＴ３、ＮＴ４のソースに接続される。図１２では、第２の電流調整用トランジスタＣＧ２が（ｋ−１）個あり、各トランジスタがスイッチ素子を介してトランジスタＮＴ３、ＮＴ４のソースに接続される。スイッチ素子ＳＷｎ１〜ＳＷｎ（ｋ−１）は、制御信号Ｃｎ１〜Ｃｎ（ｋ−１）に基づいてオンオフ制御される。制御信号Ｃｎ１〜Ｃｎ（ｋ−１）は、図９に示す電流制御デコーダＩＤＣ_１により生成される。

このような構成の第２の電流源ＣＳ２は、制御信号Ｃｎ１〜Ｃｎ（ｋ−１）に基づいて第２の差動トランジスタ対ＤＴ２を構成するトランジスタＮＴ３、ＮＴ４に供給する電流を制御できる。

そしてトランジスタＣＣ２のソースにはシステム接地電源電圧ＶＳＳが供給され、ゲートにはパワーセーブ信号ＰＳの反転信号ＸＰＳが供給される。このトランジスタＣＣ２をオンとすることで、第２の電流源ＣＳ２の電流を発生させることができ、トランジスタＣＣ２をオフとすることで第２の電流源ＣＳ２の電流発生を停止させることができる。

第２のカレントミラー回路ＣＭ２は、トランジスタＮＴ３、ＮＴ４のドレイン電流を生成する。より具体的には第２のカレントミラー回路ＣＭ２は、ゲートが共通に接続されたｐ型ＭＯＳトランジスタＰＴ３、ＰＴ４を有し、トランジスタＰＴ３、ＰＴ４のソースにはシステム電源電圧ＶＤＤが供給される。トランジスタＰＴ３のドレインは、トランジスタＮＴ３のドレインに接続される。トランジスタＰＴ４のドレインは、トランジスタＮＴ４のドレイン及びトランジスタＰＴ４のゲートに接続される。

出力回路１２０は、第１の駆動トランジスタＤｔｒ１、第２の駆動トランジスタＤｔｒ２を含む。そして出力回路１２０は、第１及び第２の駆動トランジスタＤｔｒ１、Ｄｔｒ２のドレイン同士が接続され、この接続ノードの電圧を出力電圧Ｖｏｕｔ_１として出力する。

第１の駆動トランジスタＤｔｒ１は、ｎ型ＭＯＳトランジスタにより構成される。このｎ型ＭＯＳトランジスタのソースには、システム接地電源電圧ＶＳＳが供給される。また、このｎ型ＭＯＳトランジスタのゲート電圧は、第１の差動トランジスタ対ＤＴ１を構成するトランジスタＰＴ１（第１の差動トランジスタ対を構成するトランジスタのうち入力電圧Ｖｉｎがゲートに供給される入力側トランジスタ）のドレイン電圧に基づいて制御される。第１の駆動トランジスタＤｔｒ１のゲートには、プルダウン用ｎ型ＭＯＳトランジスタＰＤ１のドレインが接続される。このトランジスタＰＤ１のソースにはシステム接地電源電圧ＶＳＳが供給され、ゲートにはパワーセーブ信号ＰＳが供給される。従って、パワーセーブ信号ＰＳがＨレベルとなったとき、第１の駆動トランジスタＤｔｒ１のゲート電圧を固定し、第１の駆動トランジスタＤｔｒ１の動作を安定させることができる。

第２の駆動トランジスタＤｔｒ２は、ｐ型ＭＯＳトランジスタにより構成される。このｐ型ＭＯＳトランジスタのソースには、システム電源電圧ＶＤＤが供給される。また、このｐ型ＭＯＳトランジスタのゲート電圧は、第２の差動トランジスタ対ＤＴ２を構成するトランジスタＮＴ３（第２の差動トランジスタ対を構成するトランジスタのうち入力電圧Ｖｉｎがゲートに供給される入力側トランジスタ）のドレイン電圧に基づいて制御される。第２の駆動トランジスタＤｔｒ２のゲートには、プルアップ用ｐ型ＭＯＳトランジスタＰＵ１のドレインが接続される。このトランジスタＰＵ１のソースにはシステム電源電圧ＶＤＤが供給され、ゲートにはパワーセーブ信号ＰＳの反転信号ＸＰＳが供給される。従って、パワーセーブ信号ＰＳの反転信号ＸＰＳがＬレベルとなったとき、第２の駆動トランジスタＤｔｒ２のゲート電圧を固定し、第２の駆動トランジスタＤｔｒ２の動作を安定させることができる。

そして、第１の差動トランジスタ対ＤＴ１では、入力側トランジスタであるトランジスタＰＴ１の電流駆動能力が、トランジスタＰＴ２（第１の差動トランジスタ対ＤＴ１を構成するトランジスタの他方の出力側トランジスタ）の電流駆動能力より小さくなるように設定されている。従って、トランジスタＰＴ１、ＰＴ２のゲート電圧が同じ場合、トランジスタＰＴ２の方がトランジスタＰＴ１より駆動能力が大きい。このような第１の差動トランジスタ対ＤＴ１は、トランジスタのチャネル幅をＷ、トランジスタのチャネル長をＬとしたとき、例えばトランジスタＰＴ１のＷ／Ｌを、トランジスタＰＴ２のＷ／Ｌより小さくすればよい。

同様に、第２の差動トランジスタ対ＤＴ２の入力側トランジスタであるトランジスタＮＴ３の電流駆動能力が、トランジスタＮＴ４（第２の差動トランジスタ対ＤＴ２を構成するトランジスタの他方の出力側トランジスタ）の電流駆動能力より小さくなるように設定されている。従って、トランジスタＮＴ３、ＮＴ４のゲート電圧が同じ場合、トランジスタＮＴ４の方がトランジスタＮＴ３より駆動能力が大きい。このような第２の差動トランジスタ対ＤＴ２は、例えばトランジスタＮＴ３のＷ／Ｌを、トランジスタＮＴ４のＷ／Ｌより小さくすればよい。

こうすることで、演算増幅器ＯＰ_１の出力電圧Ｖｏｕｔ_１を、入力電圧Ｖｉｎに対して不感帯幅だけ異なる電圧とすることができる。この不感帯幅は、各差動トランジスタ対を構成するトランジスタ間の電流駆動能力の差に対応する。更に、第１及び第２の電流源の少なくとも一方の電流値を変更することで、不感帯幅を変化させることができる。該電流値は、制御信号Ｃｐ１〜Ｃｐ（ｋ−１）、Ｃｎ１〜Ｃｎ（ｋ−１）により制御される。

図１３に、図９の電流制御デコーダＩＤＣ_１の動作を説明するための真理値表の一例を示す。

電流制御デコーダＩＤＣ_１には、階調データの下位ｋビットのデータＤ（ｋ−１）〜Ｄ０が入力される。そして、データＤ（ｋ−１）が「０」のとき、出力電圧設定回路ＯＶＳ_１が演算増幅器ＯＰ_１の出力をディスチャージする。そのため、電流制御デコーダＩＤＣ_１は、データＤ（ｋ−２）〜Ｄ０により表される値が「００・・・００」から「１１・・・１１」に向けて大きくなるのに伴い、第１及び第２の電流源ＣＳ１、ＣＳ２の電流値がだんだん小さくなるように制御信号Ｃｐ１〜Ｃｐ（ｋ−１）、Ｃｎ１〜Ｃｎ（ｋ−１）を生成する。

またデータＤ（ｋ−１）が「１」のとき、出力電圧設定回路ＯＶＳ_１が演算増幅器ＯＰ_１の出力をプリチャージする。そのため、電流制御デコーダＩＤＣ_１は、データＤ（ｋ−２）〜Ｄ０により表される値が「００・・・００」から「１１・・・１１」に向けて大きくなるのに伴い、第１及び第２の電流源ＣＳ１、ＣＳ２の電流値がだんだん大きくなるように制御信号Ｃｐ１〜Ｃｐ（ｋ−１）、Ｃｎ１〜Ｃｎ（ｋ−１）を生成する。

図１４に、データＤ（ｋ−２）〜Ｄ０により表される値と不感帯幅との関係を示す。

図１１で説明したように、プリチャージされたときには入力電圧Ｖｉｎを基準に不感帯幅だけ高い電圧が出力電圧Ｖｏｕｔ_１となり、ディスチャージされたときには入力電圧Ｖｉｎを基準に不感帯幅だけ低い電圧が出力電圧Ｖｏｕｔ_１となる。そして、この不感帯幅がＤ（ｋ−２）〜Ｄ０で表される値に対応付けられる。

例えばデータＤ（ｋ−１）が「１」でデータＤ（ｋ−２）〜Ｄ０が「０・・・０」のとき、プリチャージされた後に入力電圧Ｖｉｎより不感帯幅ΔＶｂ１だけ高い電圧が出力電圧Ｖｏｕｔ_１となる。またデータＤ（ｋ−１）が「１」でデータＤ（ｋ−２）〜Ｄ０が「０・・・０１」のとき、プリチャージされた後に入力電圧Ｖｉｎより不感帯幅ΔＶｂ２だけ高い電圧が出力電圧Ｖｏｕｔ_１となる。更にデータＤ（ｋ−１）が「１」でデータＤ（ｋ−２）〜Ｄ０が「１・・・１」のとき、プリチャージされた後に入力電圧Ｖｉｎより不感帯幅ΔＶｂ３だけ高い電圧が出力電圧Ｖｏｕｔ_１となる。

逆に、例えばデータＤ（ｋ−１）が「０」でデータＤ（ｋ−２）〜Ｄ０が「１・・・１」のとき、ディスチャージされされた後に入力電圧Ｖｉｎより不感帯幅ΔＶａ１だけ低い電圧が出力電圧Ｖｏｕｔ_１となる。またデータＤ（ｋ−１）が「０」でデータＤ（ｋ−２）〜Ｄ０が「１・・・１０」のとき、ディスチャージされた後に入力電圧Ｖｉｎより不感帯幅ΔＶａ２だけ低い電圧が出力電圧Ｖｏｕｔ_１となる。更にデータＤ（ｋ−１）が「０」でデータＤ（ｋ−２）〜Ｄ０が「０・・・０」のとき、ディスチャージされた後に入力電圧Ｖｉｎより不感帯幅ΔＶａ３だけ低い電圧が出力電圧Ｖｏｕｔ_１となる。

従って、例えばｋが２、入力電圧Ｖｉｎを階調電圧Ｖ８Ｓとすると、データＤ１〜Ｄ０が「１１」、「１０」により定まる不感帯幅によって、階調電圧Ｖ８、Ｖ９に相当する出力電圧Ｖｏｕｔ_１が得られる。またデータＤ１〜Ｄ０が「０１」、「００」により定まる不感帯幅によって、階調電圧Ｖ１０、Ｖ１１に相当する出力電圧Ｖｏｕｔ_１が得られる。

なお図１２及び図１３では、第１及び第２の電流調整用トランジスタの数がそれぞれ（ｋ−１）であるものとして説明したが、第１の構成例においてこの数に限定されるものではない。

図１５（Ａ）、図１５（Ｂ）、図１５（Ｃ）に、第１及び第２の電流調整用トランジスタの数についての説明図を示す。

図１５（Ａ）は、ｋが３のときの階調データの下位２ビットのデータＤ１〜Ｄ０に対応した不感帯幅を定める第１及び第２の電流源ＣＳ１、ＣＳ２の電流値の例を示す。ここでは、説明を簡略化するため第１及び第２の電流源ＣＳ１、ＣＳ２の電流値を、データＤ１〜Ｄ０に対応してＩ〜４Ｉまで変化させるものとする。

図１５（Ｂ）に、第２の電流源ＣＳ２における第２の電流源トランジスタＣＳＴ２、第２の電流調整用トランジスタＣＧ２の構成の一例を示す。第１の電流源ＣＳ１についても同様である。図１５（Ｂ）では、第２の電流調整用トランジスタＣＧ２が３つのトランジスタにより構成され、各トランジスタの電流駆動能力が第２の電流源トランジスタＣＳＴ２の電流駆動能力と同じである。従って、制御信号によりスイッチ素子ＳＷｎ１〜ＳＷｎ３を制御することで、オン状態のトランジスタＣＣ２には、電流値Ｉ、２Ｉ、３Ｉ、４Ｉのいずれかのドレイン電流を流すことができる。

図１５（Ｃ）に、第２の電流源ＣＳ２における第２の電流源トランジスタＣＳＴ２、第２の電流調整用トランジスタＣＧ２の構成の他の例を示す。第１の電流源ＣＳ１についても同様である。図１５（Ｃ）では、第２の電流調整用トランジスタＣＧ２が２つのトランジスタにより構成される。図１５（Ｂ）と異なり、第２の電流調整用トランジスタＣＧ２は、第２の電流源トランジスタＣＳＴ２の電流駆動能力と同じものと第２の電流源トランジスタＣＳＴ２の電流駆動能力の２倍のものとから構成される。この場合でも、制御信号によりスイッチ素子ＳＷｎ１〜ＳＷｎ２を制御することで、オン状態のトランジスタＣＣ２には、電流値Ｉ、２Ｉ、３Ｉ、４Ｉのいずれかのドレイン電流を流すことができる。

従って、図１５（Ｂ）、図１５（Ｃ）のいずれの構成であっても、図１５（Ａ）に示すようにデータＤ１〜Ｄ０に対応した不感帯幅を変化させることができる。そのため、第１の構成例が、第１及び第２の電流調整用トランジスタの数に限定されるものではない。

以下では、第１の構成例におけるインピーダンス変換回路ＩＰＣ_１について、ｊが４、ｋが２の場合について具体的に説明する。

図１６に、ｊが４、ｋが２の場合の第１の構成例におけるインピーダンス変換回路の構成の概要のブロック図を示す。但し、図１６が図９と同一部分には同一符号を付し、適宜説明を省略する。

図１６では、第１のデコーダＤＥＣ_１が、１６（＝２^４）種類の階調電圧Ｖ０Ｓ、Ｖ４Ｓ、・・・、Ｖ５６Ｓ、Ｖ６０Ｓの中から、階調データの上位４ビットのデータに基づいていずれか１つを選択し、インピーダンス変換回路ＩＰＣ_１の入力電圧Ｖｉｎとして出力する。そして、インピーダンス変換回路ＩＰＣ_１は、該入力電圧Ｖｉｎの電位を変化させた２^２種類の電圧の中から前階調データの下位２ビットのデータＤ１〜Ｄ０に対応した電圧を出力電圧Ｖｏｕｔ_１として出力する。

図１７に、図１６の演算増幅器ＯＰ_１の構成例の回路図を示す。図１７では、演算増幅器ＯＰ_１の他に、出力電圧設定回路ＯＶＳ_１の構成も示している。図１７において、図１２、図１６と同一部分には同一符号を付し、適宜説明を省略する。

ｋが２であるため、図１７では、第１の電流調整用トランジスタＣＧ１は１個、第２の電流調整用トランジスタＣＧ２は１個である。そして、スイッチ素子ＳＷｐ１、ＳＷｎ１は、それぞれ制御信号Ｃｐ１、Ｃｎ１に基づいてスイッチ制御される。より具体的には、図１３に示す真理値表に従って、ディスチャージされる場合（データＤ１が「０」の場合）、データＤ０が「１」のときと比較して、データＤ０が「０」のときに第１及び第２の電流源ＣＳ１、ＣＳ２の電流値が大きくなるように、スイッチ素子ＳＷｐ１、ＳＷｎ１がオンとなるように制御される。またプリチャージされる場合（データＤ１が「１」の場合）、データＤ０が「０」のときと比較して、データＤ０が「１」のときに第１及び第２の電流源ＣＳ１、ＣＳ２の電流値が大きくなるように、スイッチ素子ＳＷｐ１、ＳＷｎ１がオンとなるように制御される。

このように電流源の電流値を変化させることで、不感帯幅を変化させることができる。以下では、この不感帯幅について説明する。

ボルテージフォロワ接続された演算増幅器は、上述のように差動トランジスタ対を含む。このような演算増幅器を設計する場合、一般的に差動トランジスタ対を構成する両トランジスタの電流駆動能力を同程度に設定する。これは、演算増幅器の出力の不感帯をなくし、インピーダンス変換手段として入力電圧と出力電圧とを等しくする必要があるからである。

図１７の構成を例に、一般的な設計例における動作を説明する。図１７のｐ型差動増幅回路１００の一般的な設計例では、トランジスタＰＴ１、ＰＴ２の電流駆動能力が等しい。図１７のｎ型差動増幅回路１１０の一般的な設計例では、トランジスタＮＴ３、ＮＴ４の電流駆動能力が等しい。

そして、入力電圧Ｖｉｎが下降すると出力電圧Ｖｏｕｔ_１も下降し、入力電圧Ｖｉｎが上昇すると出力電圧Ｖｏｕｔ_１も上昇する。そして、トランジスタＰＴ１、ＰＴ２の電流駆動能力を等しくすることで、両トランジスタのゲート電圧が等しくなるように制御され、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔ_１とが等しくなる。またトランジスタＮＴ３、ＮＴ４の電流駆動能力を等しくすることで、両トランジスタのゲート電圧が等しくなるように制御され、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔ_１とが等しくなる。

これに対して第１の構成例では、第１の差動トランジスタ対ＤＴ１を構成する両トランジスタの電流駆動能力を異ならせると共に、第２の差動トランジスタ対ＤＴ２を構成する両トランジスタの電流駆動能力を異ならせている。

まず図１８及び図１９を参照しながら、ディスチャージされたときの演算増幅器ＯＰ_１の動作について説明する。

図１８に、ディスチャージされたときの図１７の演算増幅器ＯＰ_１及び出力電圧設定回路ＯＶＳ_１の構成を模式的に示す。但し、図１７と同一部分には同一符号を付し、適宜説明を省略する。

図１９に、ディスチャージされたときの図１７の演算増幅器ＯＰ_１の出力電圧Ｖｏｕｔ_１の動作波形の一例を示す。

まず、スイッチ素子ＳＷｐ１、ＳＷｎ１がオフ状態であるものとして説明する。図１８のｐ型差動増幅回路１００では、トランジスタＰＴ１の電流駆動能力がトランジスタＰＴ２の電流駆動能力より小さい。これらの電流を定めるのは、第１の電流源ＣＳ１である。第１の電流源ＣＳ１の電流値を仮に２０Ｉとすると、平衡状態において、トランジスタＰＴ１のドレイン電流が８Ｉ、トランジスタＰＴ２のドレイン電流が１２Ｉであるものとする。

一方、図１８のｎ型差動増幅回路１１０では、トランジスタＮＴ３の電流駆動能力がトランジスタＮＴ４の電流駆動能力より小さい。これらの電流を定めるのは、第２の電流源ＣＳ２である。第２の電流源ＣＳ２の電流値を仮に２０Ｉとすると、平衡状態において、トランジスタＮＴ３のドレイン電流が８Ｉ、トランジスタＮＴ４のドレイン電流が１２Ｉであるものとする。

ここで、ディスチャージ制御信号ＤＣによって出力電圧Ｖｏｕｔ_１が、システム接地電源電圧ＶＳＳに設定されたものとする。このとき、ｐ型差動増幅回路１００では、トランジスタＰＴ２のドレイン電流が増加して例えば１５Ｉ、トランジスタＰＴ１のドレイン電流が５Ｉとなる。ところが第１のカレントミラー回路ＣＭ１では、トランジスタＮＴ１、ＮＴ２のドレイン電流が同じ（１５Ｉ）になるために、第１の駆動トランジスタＤｔｒ１のゲートから電流１０Ｉを引き込むことでバランスを保とうとする。従って、第１の駆動トランジスタＤｔｒ１のゲート電圧が下がり、第１の駆動トランジスタＤｔｒ１がオフ方向に制御（ドレイン電流がより流れなくなるように制御）される。

一方、ｎ型差動増幅回路１１０では、トランジスタＮＴ４のドレイン電流が減少して例えば５Ｉ、トランジスタＮＴ３のドレイン電流が１５Ｉとなる。ところが第２のカレントミラー回路ＣＭ２では、トランジスタＰＴ３、ＰＴ４のドレイン電流が同じ（５Ｉ）になるために、第２の駆動トランジスタＤｔｒ２のゲートから電流１０Ｉを引き込むことでバランスを保とうとする。従って、第２の駆動トランジスタＤｔｒ２のゲート電圧が下がり、第２の駆動トランジスタＤｔｒ２がオン方向に制御（ドレイン電流がより流れるように制御）される。

このとき、第２のカレントミラー回路ＣＭ２によりトランジスタＮＴ３、ＮＴ４のドレイン電流が同じになる状態で安定する。ここで、トランジスタＮＴ３、ＮＴ４がｎ型ＭＯＳトランジスタであり、トランジスタＮＴ４の電流駆動能力に比べてトランジスタＮＴ３の電流駆動能力が低い。そのため、トランジスタＮＴ３のゲート電圧である入力電圧ＶｉｎがトランジスタＮＴ４のゲート電圧である出力電圧Ｖｏｕｔ_１より高い状態で安定することになる。この入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの差が、不感帯ΔＶａとなる。そこで図６に示すように入力電圧Ｖｉｎを例えば階調電圧Ｖ０Ｓとしたとき、出力電圧Ｖｏｕｔ_１を階調電圧Ｖ１として出力できる。

ここで、スイッチ素子ＳＷｎ１がオン状態となり、第２の電流源ＣＳ２の電流が４０Ｉになるものとすると、トランジスタＮＴ３のドレイン電流が３０Ｉ、トランジスタＮＴ４のドレイン電流が１０Ｉとなる。第２のカレントミラー回路ＣＭ２によりトランジスタＮＴ３、ＮＴ４のドレイン電流が同じになる状態（１０Ｉ）で安定するため、結局、トランジスタＮＴ３のゲート電圧である入力電圧ＶｉｎがトランジスタＮＴ４のゲート電圧である出力電圧Ｖｏｕｔ_１より高い状態で安定することになる。このとき、トランジスタＮＴ３のドレイン電流である１０Ｉを得るためのゲート電圧とトランジスタＮＴ４のドレイン電流である１０Ｉを得るためのゲート電圧との差が、第２の電流源ＣＳ２の電流が２０Ｉのときと比較して大きくなる。そのため、不感帯幅ΔＶａがより大きくなる。即ち、第２の電流源ＣＳ２の電流値を大きくするほど、不感帯幅ΔＶａを大きくでき、逆に第２の電流源ＣＳ２の電流値を小さくするほど、不感帯幅ΔＶａを小さくできる。

次に、図２０及び図２１を参照しながら、プリチャージされたときの演算増幅器ＯＰ_１の動作について説明する。

図２０に、プリチャージされたときの図１７の演算増幅器ＯＰ_１及び出力電圧設定回路ＯＶＳ_１の構成を模式的に示す。但し、図１７と同一部分には同一符号を付し、適宜説明を省略する。

図２１に、プリチャージされたときの図１７の演算増幅器ＯＰ_１の出力電圧Ｖｏｕｔ_１の動作波形の一例を示す。

まず、スイッチ素子ＳＷｐ１、ＳＷｎ１がオフ状態であるものとして説明する。図２０において、プリチャージ制御信号ＰＣによって出力電圧Ｖｏｕｔ_１が、システム電源電圧ＶＤＤに設定されたものとする。このとき、ｎ型差動増幅回路１１０では、トランジスタＮＴ４のドレイン電流が増加して例えば１５Ｉ、トランジスタＮＴ３のドレイン電流が５Ｉとなる。ところが第２のカレントミラー回路ＣＭ２では、トランジスタＰＴ３、ＰＴ４のドレイン電流が同じ（１５Ｉ）になるために、第２の駆動トランジスタＤｔｒ２のゲートに電流１０Ｉを流し込むことでバランスを保とうとする。従って、第２の駆動トランジスタＤｔｒ２のゲート電圧が上がり、第２の駆動トランジスタＤｔｒ２がオフ方向に制御される。

一方、ｐ型差動増幅回路１００では、トランジスタＰＴ２のドレイン電流が減少して例えば５Ｉ、トランジスタＰＴ１のドレイン電流が１５Ｉとなる。ところが第１のカレントミラー回路ＣＭ１では、トランジスタＮＴ１、ＮＴ２のドレイン電流が同じ（５Ｉ）になるために、第１の駆動トランジスタＤｔｒ１のゲートに電流１０Ｉを流し込むことでバランスを保とうとする。従って、第１の駆動トランジスタＤｔｒ１のゲート電圧が上がり、第１の駆動トランジスタＤｔｒ１がオン方向に制御される。

このとき、第１のカレントミラー回路ＣＭ１によりトランジスタＰＴ１、ＰＴ２のドレイン電流が同じになる状態で安定する。ここで、トランジスタＰＴ１、ＰＴ２がｐ型ＭＯＳトランジスタであり、トランジスタＰＴ２の電流駆動能力に比べてトランジスタＰＴ１の電流駆動能力が低い。そのため、トランジスタＰＴ１のゲート電圧である入力電圧Ｖｉｎが、トランジスタＰＴ２のゲート電圧である出力電圧Ｖｏｕｔより低い状態で安定することになる。この入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの差が、不感帯ΔＶｂとなる。そこで図６に示すように入力電圧Ｖｉｎを例えば階調電圧Ｖ０Ｓとしたとき、出力電圧Ｖｏｕｔ_１を階調電圧Ｖ０として出力できる。

ここで、スイッチ素子ＳＷｐ１がオン状態となり、第１の電流源ＣＳ１の電流が４０Ｉになるものとすると、トランジスタＰＴ１のドレイン電流が３０Ｉ、トランジスタＰＴ２のドレイン電流が１０Ｉとなる。第１のカレントミラー回路ＣＭ１によりトランジスタＰＴ１、ＰＴ２のドレイン電流が同じになる状態（１０Ｉ）で安定するため、結局、トランジスタＰＴ１のゲート電圧である入力電圧ＶｉｎがトランジスタＰＴ２のゲート電圧である出力電圧Ｖｏｕｔ_１より低い状態で安定することになる。このとき、トランジスタＰＴ１のドレイン電流である１０Ｉを得るためのゲート電圧とトランジスタＰＴ２のドレイン電流である１０Ｉを得るためのゲート電圧との差が、第１の電流源ＣＳ１の電流が１０Ｉのときと比較して大きくなる。そのため、不感帯幅ΔＶｂがより大きくなる。即ち、第１の電流源ＣＳ１の電流値を大きくするほど、不感帯幅ΔＶｂを大きくでき、逆に第１の電流源ＣＳ１の電流値を小さくするほど、不感帯幅ΔＶｂを小さくできる。

以上説明したように、本来であれば演算増幅器は、出力の不感帯がないように設計される。しかしながら、第１の構成例のインピーダンス変換回路では、２^ｊ種類の電圧の中から階調データの上位ｊビットのデータに基づいて選択された電圧が入力電圧としてその入力に供給されるボルテージフォロワ接続された演算増幅器の出力を、階調データの下位ｋビットの最上位ビットのデータに基づいてプリチャージ又はディスチャージしている。その後、演算増幅器が、入力電圧に対して演算増幅器の不感帯幅だけ異なる電圧を出力する。このように第１の構成例におけるインピーダンス変換回路では、この不感帯を積極的に利用することで、１つの入力電圧に対して２^ｋ種類の出力電圧を出力できる。このようなインピーダンス変換回路をデータドライバのインピーダンス変換手段に適用することで、基準電圧発生回路５２７が発生する階調電圧数を２^ｋ分の１に削減できるようになる。

なお上述の「不感帯」は、以下の点で演算増幅器の一般的な「入出力オフセット」と異なる。「入出力オフセット」は、トランジスタの閾値のばらつきや、出力回路を構成する駆動トランジスタとカレントミラー回路を構成するトランジスタとの不適切なサイジングに起因して発生するものである。そのため、「入出力オフセット」があっても、プリチャージ電圧を基準に到達する電圧と、ディスチャージ電圧を基準に到達する電圧が等しくなる。これに対して上述の「不感帯」は、差動トランジスタ対を構成するトランジスタの電流駆動能力の差に起因するものであるため、プリチャージ電圧を基準に到達する電圧と、ディスチャージ電圧を基準に到達する電圧が異なる。

なお第１の構成例では、プリチャージを行うときもディスチャージを行うときも、データＤ（ｋ−２）〜Ｄ０により表される値に基づいて第１及び第２の電流源ＣＳ１、ＣＳ２の電流値を変化させていたが、第１の構成例はこれに限定されるものではない。例えば、上述のようにディスチャージを行うときにはｐ型差動増幅回路１００の動作が出力回路１２０に影響を及ぼさず、プリチャージを行うときにはｎ型差動増幅回路１１０の動作が出力回路１２０に影響を及ぼさないことに着目して、第１及び第２の電流源ＣＳ１、ＣＳ２の電流値を以下のように制御することができる。

図２２に、第１及び第２の電流源ＣＳ１、ＣＳ２の電流値の別の制御を行うための電流制御デコーダＩＤＣ_１の真理値表の例を示す。

即ち、ディスチャージを行うとき、ｐ型差動増幅回路１００の第１の電流源ＣＳ１の動作電流を停止又は制限して第１の電流源ＣＳ１の電流値が最小（若しくは０）となるように、制御信号Ｃｐ１〜Ｃｐ（ｋ−１）を生成する。このとき、制御信号Ｃｎ１〜Ｃｎ（ｋ−１）は、図１３と同様に生成する。

またプリチャージを行うとき、ｎ型差動増幅回路１１０の第２の電流源ＣＳ２の動作電流を停止又は制限して第２の電流源ＣＳ２の電流値が最小（若しくは０）となるように、制御信号Ｃｎ１〜Ｃｎ（ｋ−１）を生成する。このとき、制御信号Ｃｐ１〜Ｃｐ（ｋ−１）は、図１３と同様に生成する。

より具体的には、第１の電流源ＣＳ１の電流値を大きくするときは、第２の電流源ＣＳ２の電流値を小さくし、第２の電流源ＣＳ２の電流値を大きくするときは、第１の電流源ＣＳ１の電流値を小さくする。こうすることで、第１の構成例における効果が得られる一方で、出力に影響を及ぼさない方の差動増幅回路の消費電流を削減できるので、低消費電力化を図ることができる。

２．２ 第２の構成例
図２３に、本実施形態の第２の構成例におけるインピーダンス変換回路の構成の概要のブロック図を示す。但し、図９と同一部分には同一符号を付し、適宜説明を省略する。図２３では、インピーダンス変換回路ＩＰＣ_１の構成例を示すが、他のインピーダンス変換回路ＩＰＣ_２〜ＩＰＣ_Ｎの構成も同様である。

第２の構成例におけるインピーダンス変換回路ＩＰＣ_１は、ボルテージフォロワ接続された演算増幅器ＯＰ１_１と、出力電圧設定回路ＯＶＳ_１と、電流源制御電圧発生回路ＲＥＦＶ_１を含む。この演算増幅器ＯＰ１_１の入力には、入力電圧Ｖｉｎが供給される。そして演算増幅器ＯＰ１_１の出力は、階調データの下位ｋビットのうち下位（ｋ−１）ビットのデータに基づいて不感帯幅が定められる。

出力電圧設定回路ＯＶＳ_１は、演算増幅器ＯＰ１_１の出力を、階調データの下位ｋビットのうち最上位ビットのデータに基づいてプリチャージ又はディスチャージする。例えばｋが２とすると、階調データの下位２ビットの最上位ビットであるデータＤ１に基づいてプリチャージ又はディスチャージを行う。

そして、演算増幅器ＯＰ１_１がその出力の駆動を停止して、出力電圧設定回路ＯＶＳ_１が演算増幅器ＯＰ１_１の出力をプリチャージ又はディスチャージする。その後、演算増幅器ＯＰ１_１がその出力の駆動を開始して、入力電圧Ｖｉｎに対して演算増幅器ＯＰ_１の不感帯幅だけ異なる電圧を出力電圧として出力する。以上のように第２の構成例の動作は、第１の構成例と同様である。

第２の構成例が、第１の構成例と異なる点は、インピーダンス変換回路ＩＰＣ_１が電流源制御電圧発生回路ＲＥＦＶ_１を含む点である。電流源制御電圧発生回路ＲＥＦＶ_１は、演算増幅器ＯＰ１_１の動作電流を発生する電流源の電流値を制御するための制御電圧を生成する。即ち、第１の電流源ＣＳ１を構成する第１の電流源トランジスタとしてのｐ型ＭＯＳトランジスタのゲートに、階調データの下位ｋビットのデータＤ（ｋ−１）〜Ｄ０に基づいて変化する電圧を供給することで、第１の電流源ＣＳ１の電流を変化させることができる。或いは、第２の電流源ＣＳ２を構成する第２の電流源トランジスタとしてのｎ型ＭＯＳトランジスタのゲートに、階調データの下位ｋビットのデータＤ（ｋ−１）〜Ｄ０に基づいて変化する電圧を供給することで、第２の電流源ＣＳ２の電流を変化させることができる。第１及び第２の電流源を同時に制御してもよいし、第１及び第２の電流源のいずれか１つを制御してもよい。

この電流源制御電圧発生回路ＲＥＦＶ_１は、電流制御デコーダＩＤＣ１_１によって生成された制御信号に基づいて制御電圧を生成する。電流制御デコーダＩＤＣ１_１は、階調データの下位ｋビットのデータＤ（ｋ−１）〜Ｄ０に基づいて制御信号を生成する。この電流制御デコーダＩＤＣ１_１は、インピーダンス変換回路ＩＰＣ_１の内部又は外部に設けられる。

このように第２の構成例では、電流源制御電圧発生回路ＲＥＦＶ_１により電流源の制御電圧を生成するようにしたので、各トランジスタ等の素子のばらつきがあっても第１の構成例より高精度に各階調電圧を生成することができる。

図２４に、本実施形態の第２の構成例における演算増幅器ＯＰ１_１の構成例の回路図を示す。図２４では、演算増幅器ＯＰ１_１の他に、出力電圧設定回路ＯＶＳ_１、電流源制御電圧発生回路ＲＥＦＶ_１の構成も図示している。図２４において、図１２と同一部分には同一符号を付し、適宜説明を省略する。

演算増幅器ＯＰ１_１は、ｐ型（第１導電型）差動増幅回路２００と、ｎ型（第２導電型）差動増幅回路２１０と、出力回路１２０とを含む。出力回路１２０は、第１の構成例と同様であるため説明を省略する。

ｐ型差動増幅回路２００が第１の構成例におけるｐ型差動増幅回路１００と異なる点は、第１の電流源ＣＳ１の構成であり、その他の点は第１の構成例と同様であるため説明を省略する。ｐ型差動増幅回路２００の第１の電流源ＣＳ１は、ｐ型ＭＯＳトランジスタからなり、該トランジスタのゲート電圧Ｖｇｐは、電流源制御電圧発生回路ＲＥＦＶ_１によって供給される。

ｎ型差動増幅回路２１０が第１の構成例におけるｎ型差動増幅回路１１０と異なる点は、第２の電流源ＣＳ２の構成であり、その他の点は第１の構成例と同様であるため説明を省略する。ｎ型差動増幅回路２１０の第２の電流源ＣＳ２は、ｎ型ＭＯＳトランジスタからなり、該トランジスタのゲート電圧Ｖｇｎは、電流源制御電圧発生回路ＲＥＦＶ_１によって供給される。

電流源制御電圧発生回路ＲＥＦＶ_１は、基準電流源トランジスタＲＴｒ０を含む。基準電流源トランジスタＲＴｒ０はｎ型ＭＯＳトランジスタにより構成され、該トランジスタのゲートにはシステム電源電圧ＶＤＤが供給される。そして、電流源制御電圧発生回路ＲＥＦＶ_１は、カレントミラー構造により、例えば基準電流源トランジスタＲＴｒ０のドレイン電流と同じ電流となるように第１及び第２の電流源ＣＳ１、ＣＳ２を構成するトランジスタのゲート電圧Ｖｇｐ、Ｖｇｎを生成する。

より具体的には、電流源制御電圧発生回路ＲＥＦＶ_１は、第３のカレントミラー回路ＣＭ３を含む。第３のカレントミラー回路ＣＭ３は、ｐ型ＭＯＳトランジスタＲＰＴ１、ＲＰＴ２により構成される。トランジスタＲＰＴ１、ＲＰＴ２のソースには、システム電源電圧ＶＤＤが供給され、両トランジスタのゲート同士が接続される。トランジスタＲＰＴ１のゲート及びドレインもまた接続される。

トランジスタＲＰＴ１のドレインは、トランジスタＲＴｒ０のドレインに接続される。トランジスタＲＴｒ０のソースには、システム接地電源電圧ＶＳＳが供給される。

電流源制御電圧発生回路ＲＥＦＶ_１は、更にｎ型ＭＯＳトランジスタＲＮＴ１を含む。トランジスタＲＮＴ１のドレインは、トランジスタＲＰＴ２のドレインに接続される。トランジスタＲＮＴ１のゲート及びドレインは接続される。トランジスタＲＮＴ１のソースには、システム接地電源電圧ＶＳＳが供給される。

また電流源制御電圧発生回路ＲＥＦＶ_１は、１又は複数の基準電流調整用トランジスタＲＴｒ１〜ＲＴｒ（ｋ−１）を含む。１又は複数の基準電流調整用トランジスタＲＴｒ１〜ＲＴｒ（ｋ−１）は、それぞれｎ型ＭＯＳトランジスタにより構成される。そしてトランジスタＲＴｒ１〜ＲＴｒ（ｋ−１）のソースにはシステム接地電源電圧ＶＳＳが供給され、各トランジスタはスイッチ素子を介してトランジスタＲＰＴ１のドレインに接続される。各スイッチ素子は、制御信号Ｃｒ１〜Ｃｒ（ｋ−１）によりオンオフ制御される。即ち、制御信号Ｃｒ１〜Ｃｒ（ｋ−１）に基づいてトランジスタＲＴｒ０のドレイン電流が変更され、その結果、トランジスタＲＰＴ１のドレイン電流が変更される。

このような構成の電流源制御電圧発生回路ＲＥＦＶ_１では、トランジスタＲＰＴ１のゲートが、ｐ型差動増幅回路２００の第１の電流源ＣＳ１を構成するトランジスタのゲートに接続される。またトランジスタＲＮＴ１のゲートが、ｎ型差動増幅回路２１０の第２の電流源ＣＳ２を構成するトランジスタのゲートに接続される。

トランジスタＲＴｒ０及びオン状態のスイッチ素子に接続されたトランジスタＲＴｒ１〜ＲＴｒ（ｋ−１）のいずれかにより電流Ｉ１が発生すると、第３のカレントミラー回路ＣＭ３により、トランジスタＲＰＴ２のドレイン電流もまたＩ１となる。

ここでトランジスタＲＰＴ１と第１の電流源ＣＳ１を構成するトランジスタとに着目すると、いわゆるカレントミラー回路を構成する。またトランジスタＲＮＴ１と第２の電流源ＣＳ２を構成するトランジスタとに着目すると、同様にカレントミラー回路を構成する。従って、電流源制御電圧発生回路ＲＥＦＶ_１は、第１の電流源ＣＳ１の電流がトランジスタＲＰＴ１のドレイン電流と同じになるように、ゲート電圧Ｖｇｐを発生することができる。また電流源制御電圧発生回路ＲＥＦＶ_１は、第２の電流源ＣＳ２の電流がトランジスタＲＮＴ１のドレイン電流と同じになるように、ゲート電圧Ｖｇｎを発生することができる。

そして、制御信号Ｃｒ１〜Ｃｒ（ｋ−１）により、トランジスタＲＰＴ１のドレイン電流を変更できるため、制御信号Ｃｒ１〜Ｃｒ（ｋ−１）に基づいて第１及び第２の電流源ＣＳ１、ＣＳ２の電流値を制御できる。

なお図２４では、トランジスタＲＴｒ０、ＲＴｒ１〜ＲＴｒ（ｋ−１）のゲートにシステム電源電圧ＶＤＤを供給しているが、システム電源電圧ＶＤＤと異なる所定の電圧を供給するようにしてもよい。但し、システム電源電圧ＶＤＤをゲートに供給した方が、各トランジスタの電流のばらつきを抑えることができる。

図２５に、図２３の電流制御デコーダＩＤＣ１_１の動作を説明するための真理値表の一例を示す。

電流制御デコーダＩＤＣ１_１は、図１３と同様に、データＤ（ｋ−２）〜Ｄ０により表される値が「００・・・００」から「１１・・・１１」に向けて大きくなるのに伴い、第１及び第２の電流源ＣＳ１、ＣＳ２の電流値がだんだん小さくなるように制御信号Ｃｒ１〜Ｃｒ（ｋ−１）を生成すればよい。

図２６に、ｋが２の場合の第２の構成例におけるインピーダンス変換回路ＩＰＣ１_１の構成の概要のブロック図を示す。但し、図２６が図２４と同一部分には同一符号を付し、適宜説明を省略する。

ｋが２の場合、トランジスタＲＴｒ０と並列接続可能なトランジスタが、トランジスタＲＴｒ１のみとなり、該トランジスタが制御信号Ｃｒ１によってオンオフ制御される。

図２７に、ｋが２の場合の電流制御デコーダＩＤＣ１_１の動作を説明するための真理値表の一例を示す。

ｋが２の場合、電流制御デコーダＩＤＣ１_１には、階調データの下位２ビットＤ１〜Ｄ０のデータが入力される。

そしてデータＤ１が「０」のとき、出力電圧設定回路ＯＶＳ_１が演算増幅器ＯＰ１_１の出力をディスチャージするため、データＤ０が「０」のときにスイッチ素子ＳＷｒ１がオン、データＤ０が「１」のときスイッチ素子ＳＷｒ１がオフとなるように制御信号Ｃｒ１を生成する。

またデータＤ１が「１」のとき、出力電圧設定回路ＯＶＳ_１が演算増幅器ＯＰ１_１の出力をプリチャージするため、データＤ０が「０」のときにスイッチ素子ＳＷｒ１がオフ、データＤ０が「１」のときスイッチ素子ＳＷｒ１がオンとなるように制御信号Ｃｒ１を生成する。

スイッチ素子ＳＷｒ１がオンとなることで、トランジスタＲＰＴ１のドレイン電流を大きくできるので、結果的に不感帯幅を大きくできる。一方、スイッチ素子ＳＷｒ１をオフとすることで、スイッチ素子ＳＷｒ１がオンのときと比較して不感帯幅を小さくできる。

なお第２の構成例においても、第１の構成例で説明した図１５（Ａ）〜図１５（Ｃ）と同様に、トランジスタＲＴｒ１〜ＲＴｒ（ｋ−１）の個数に制限されるものではなく、各トランジスタの電流駆動能力を工夫することで個数を変えることが可能である。

また第２の構成例においても、第１の構成例で説明した図２２と同様に、ディスチャージするときは第１の電流源ＣＳ１の電流値を小さくし、プリチャージするときは第２の電流源ＣＳ２の電流値を小さくすることで低消費電力化を図ることが可能である。これは、例えば階調データの下位ｋビットの最上位ビットＤ（ｋ−１）のデータを用いて、トランジスタＲＮＴ１、ＲＰＴ１のゲート電圧を制御したり、トランジスタＣＣ１、ＣＣ２を直接制御して第１又は第２の電流源ＣＳ１、ＣＳ２の電流を停止又は制限することで実現できる。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

本実施形態のインピーダンス変換回路が適用された液晶装置のブロック構成を示す図。 図１のデータドライバの構成例のブロック図。 図１の走査ドライバの構成例のブロック図。 本実施形態におけるデータドライバの要部の構成例の構成図。 １ドット当たりの階調データの構成の一例の説明図。 本実施形態におけるインピーダンス変換回路の動作の一例を示す図。 本実施形態におけるインピーダンス変換回路の動作の他の例を示す図。 本実施形態におけるデータドライバの階調特性の一例を示す図。 本実施形態の第１の構成例におけるインピーダンス変換回路の構成の概要を示すブロック図。 １ドット当たりの階調データの具体的な説明図。 図９のインピーダンス変換回路の動作例のタイミング図。 本実施形態の第１の構成例における演算増幅器の構成例の回路図。 図９の電流制御デコーダの動作を説明するための真理値表の一例を示す図。 階調データの下位（ｋ−１）ビットのデータにより表される値と不感帯幅との関係を示す図。 図１５（Ａ）〜図１５（Ｃ）は第１及び第２の電流調整用トランジスタの数についての説明図。 ｊが４、ｋが２の場合の第１の構成例におけるインピーダンス変換回路の構成の概要のブロック図。 図１６の演算増幅器の構成例の回路図。 ディスチャージされたときの図１７の演算増幅器及び出力電圧設定回路の構成の模式図。 図１８の演算増幅器の出力電圧の動作波形の一例を示す図。 プリチャージされたときの図１７の演算増幅器及び出力電圧設定回路の構成の模式図。 図２０の演算増幅器の出力電圧の動作波形の一例を示す図。 第１及び第２の電流源の電流値の別の制御を行うための電流制御デコーダの真理値表の例を示す図。 本実施形態の第２の構成例におけるインピーダンス変換回路の構成の概要を示すブロック図。 第２の構成例における演算増幅器の構成例の回路図。 図２３の電流制御デコーダの動作を説明するための真理値表の一例を示す図。 ｋが２の場合の第２の構成例におけるインピーダンス変換回路の構成の概要のブロック図。 ｋが２の場合の電流制御デコーダの動作を説明するための真理値表の一例を示す図。 各インピーダンス変換回路の配置方向とデータ線の並び方向との関係の説明図。 図２９（Ａ）、図２９（Ｂ）は階調電圧信号線群の配線領域の説明図。

符号の説明

１００、２００ ｐ型差動増幅回路、 １１０、２１０ ｎ型差動増幅回路、
１２０ 出力回路、５１０ 液晶装置、 ５１２ 液晶パネル、
５２０ データドライバ、 ５２２ シフトレジスタ、 ５２４ データラッチ、
５２６ ラインラッチ、 ５２７ 基準電圧発生回路、 ５２８ ＤＡＣ、
５２９ 出力バッファ、 ５３０ 走査ドライバ、 ５４０ コントローラ、
５４２ 電源回路、 ＣＭ１ 第１のカレントミラー回路、
ＣＭ２ 第２のカレントミラー回路、 ＣＭ３ 第３のカレントミラー回路、
Ｃｎ１〜Ｃｎ（ｋ−１）、Ｃｐ１〜Ｃｐ（ｋ−１）、Ｃｒ１〜Ｃｒ（ｋ−１） 制御信号、 ＣＳ１ 第１の電流源、 ＣＳ２ 第２の電流源、
ＣＳＴ１ 第１の電流源トランジスタ、 ＣＳＴ２ 第２の電流源トランジスタ、
ＣＧ１ 第１の電流調整用トランジスタ、 ＣＧ２ 第２の電流調整用トランジスタ、
ＤＣ ディスチャージ制御信号、 ＤＥＣ_１〜ＤＥＣ_Ｎ 第１〜第Ｎのデコーダ、
ＤＴ１ 第１の差動トランジスタ対、 ＤＴ２ 第２の差動トランジスタ対、
Ｄｔｒ１ 第１の駆動トランジスタ、 Ｄｔｒ２ 第２の駆動トランジスタ、
ＩＤＣ_１、ＩＤＣ１_１ 電流制御デコーダ、
ＩＰＣ_１、ＩＰＣ１_１ インピーダンス変換回路、 ＯＰ_１、ＯＰ１_１ 演算増幅器、
ＯＶＳ_１ 出力電圧設定回路、 ＰＣ プリチャージ制御信号、
ＰＳ パワーセーブ信号、 ＳＷｎ１〜ＳＷｎ（ｋ−１）、ＳＷｐ１〜ＳＷｐ（ｋ−１）、ＳＷｒ１〜ＳＷｒ（ｋ−１） スイッチ素子、 Ｖｉｎ 入力電圧、
Ｖｏｕｔ_１ 出力電圧、 Ｖｒｅｆｎ、Ｖｒｅｆｐ 参照電圧、
ＶＳＳ システム接地電源電圧、 ＶＤＤ システム電源電圧、
ＸＰＳ パワーセーブ信号の反転信号、 ｐｒｅＴｒ プリチャージトランジスタ、
ｄｉｓＴｒ ディスチャージトランジスタ

Claims (13)

1. （ｊ＋ｋ）（ｊは正の整数、ｋは２以上の整数）ビットの階調データに対応した電圧を出力するためのインピーダンス変換回路であって、
   差動トランジスタ対を有し、該差動トランジスタ対に対し２^ｊ種類の電圧の中から前記階調データの上位ｊビットのデータに基づいて選択された電圧が入力電圧として供給されるボルテージフォロワ接続された演算増幅器と、
   前記演算増幅器の出力を前記階調データの下位ｋビットの最上位ビットのデータに基づいてプリチャージ又はディスチャージする出力電圧設定回路とを含み、
   前記インピーダンス変換回路の出力電圧が前記入力電圧より高電位のとき、前記出力電圧設定回路が前記演算増幅器の出力をプリチャージした後に、前記演算増幅器が、前記入力電圧に対し、前記差動トランジスタ対を構成するトランジスタの電流駆動能力の差に起因した不感帯幅だけ低電位の電圧を出力電圧として出力し、
   前記インピーダンス変換回路の出力電圧が前記入力電圧より低電位のとき、前記出力電圧設定回路が前記演算増幅器の出力をディスチャージした後に、前記演算増幅器が、前記入力電圧に対し前記不感帯幅だけ高電位の電圧を出力電圧として出力し、
   前記不感帯幅が、
   前記階調データの下位ｋビットのデータに基づいて変化させた前記演算増幅器の動作電流により定められることを特徴とするインピーダンス変換回路。
2. 請求項１において、
   前記演算増幅器が、
   各トランジスタのソースに第１の電流源からの電流が供給されると共に、前記入力電圧及び前記出力電圧が各トランジスタのゲートに供給される第１導電型の第１の差動トランジスタ対と、前記第１の差動トランジスタ対の各トランジスタのドレイン電流を生成する第１のカレントミラー回路とを有する第１導電型差動増幅回路と、
   各トランジスタのソースに第２の電流源からの電流が供給されると共に、前記入力電圧及び前記出力電圧が各トランジスタのゲートに供給される第２導電型の第２の差動トランジスタ対と、前記第２の差動トランジスタ対の各トランジスタのドレイン電流を生成する第２のカレントミラー回路とを有する第２導電型差動増幅回路と、
   前記第１の差動トランジスタ対を構成するトランジスタのうち前記入力電圧がゲートに供給される入力側トランジスタのドレイン電圧に基づいてそのゲート電圧が制御される第２導電型の第１の駆動トランジスタと、前記第２の差動トランジスタ対を構成するトランジスタのうち前記入力電圧がゲートに供給される入力側トランジスタのドレイン電圧に基づいてそのゲート電圧が制御される第１導電型の第２の駆動トランジスタとを有し、前記第１及び第２の駆動トランジスタのドレイン同士が接続され、該接続ノードの電圧を前記出力電圧として出力する出力回路とを含み、
   前記第１の差動トランジスタ対の前記入力側トランジスタの第１の入力側電流駆動能力が、前記第１の差動トランジスタ対を構成するトランジスタの他方の出力側トランジスタの第１の出力側電流駆動能力より小さくなるように設定され、
   前記第２の差動トランジスタ対の前記入力側トランジスタの第２の入力側電流駆動能力が、前記第２の差動トランジスタ対を構成するトランジスタの他方の出力側トランジスタの第２の出力側電流駆動能力より小さくなるように設定され、
   前記階調データの下位ｋビットのデータに基づいて前記第１及び第２の電流源の少なくとも一方の電流を制御することで、前記不感帯幅を変化させることを特徴とするインピーダンス変換回路。
3. 請求項２において、
   前記第１の電流源を含み、
   前記第１の電流源は、
   前記第１導電型の第１の差動トランジスタ対の各トランジスタのソースに接続され、そのゲートに第１の定電圧が供給される第１の電流源トランジスタと、
   そのゲートに前記第１の定電圧が供給される１又は複数の第１の電流調整用トランジスタとを含み、
   前記第１の電流調整用トランジスタのソース又はドレインを、前記階調データの下位ｋビットのデータに基づいて前記第１の電流源トランジスタのソース・ドレイン間に電気的に接続又は電気的に遮断することで、前記第１の電流源の電流を変化させることを特徴とするインピーダンス変換回路。
4. 請求項２又は３において、
   前記第２の電流源を含み、
   前記第２の電流源は、
   前記第２導電型の第２の差動トランジスタ対の各トランジスタのソースに接続され、そのゲートに第２の定電圧が供給される第２の電流源トランジスタと、
   そのゲートに前記第２の定電圧が供給される１又は複数の第２の電流調整用トランジスタとを含み、
   前記第２の電流調整用トランジスタのソース又はドレインを、前記階調データの下位ｋビットのデータに基づいて前記第２の電流源トランジスタのソース・ドレイン間に電気的に接続又は電気的に遮断することで、前記第２の電流源の電流を変化させることを特徴とするインピーダンス変換回路。
5. 請求項２乃至４のいずれかにおいて、
   前記階調データの下位ｋビットのデータに基づいて前記第１及び第２の電流源の電流を変化させる場合に、
   前記第１の電流源の電流を大きくするときは、前記第２の電流源の電流を小さくし、前記第２の電流源の電流を大きくするときは、前記第１の電流源の電流を小さくすることを特徴とするインピーダンス変換回路。
6. 請求項２において、
   前記第１導電型の第１の差動トランジスタ対の各トランジスタのソースに接続される第１の電流源トランジスタを有する前記第１の電流源を含み、
   前記第１の電流源トランジスタのゲートに、前記階調データの下位ｋビットのデータに基づいて変化する電圧を供給することで、前記第１の電流源の電流を変化させることを特徴とするインピーダンス変換回路。
7. 請求項２又は６において、
   前記第２導電型の第２の差動トランジスタ対の各トランジスタのソースに接続される第２の電流源トランジスタを有する前記第２の電流源を含み、
   前記第２の電流源トランジスタのゲートに、前記階調データの下位ｋビットのデータに基づいて変化する電圧を供給することで、前記第２の電流源の電流を変化させることを特徴とするインピーダンス変換回路。
8. 請求項２乃至７のいずれかにおいて、
   前記第１及び第２の電流源の少なくとも一方の電流を大きくすることで前記不感帯幅を大きくし、
   前記第１及び第２の電流源の少なくとも一方の電流を小さくすることで前記不感帯幅を小さくすることを特徴とするインピーダンス変換回路。
9. 請求項１乃至８のいずれかにおいて、
   前記出力電圧設定回路が、
   プリチャージされたときには、前記演算増幅器の出力を、前記入力電圧よりも高電位のプリチャージ電圧に設定し、
   ディスチャージされたときには、前記演算増幅器の出力を、前記入力電圧よりも低電位のディスチャージ電圧に設定することを特徴とするインピーダンス変換回路。
10. 複数の走査線と複数のデータ線と走査線及びデータ線により特定される複数の画素電極とを有する電気光学装置を駆動するための駆動回路であって、
    ２^ｊ種類の電圧の中から階調データの上位ｊビットのデータに基づいて選択した電圧を前記入力電圧として出力する電圧選択回路と、
    請求項１乃至９のいずれか記載のインピーダンス変換回路とを含み、
    前記出力電圧を、前記複数のデータ線のいずれかに供給することを特徴とする駆動回路。
11. 複数の走査線と複数のデータ線と走査線及びデータ線により特定される複数の画素電極とを有する電気光学装置を駆動するための駆動回路であって、
    ２^ｊ種類の電圧の中から階調データの上位ｊビットのデータに基づいて選択した電圧を前記入力電圧として出力する電圧選択回路と、
    請求項６又は７記載のインピーダンス変換回路と、
    前記階調データの下位ｋビットのデータに基づいて変化する電圧を発生する電流源制御電圧発生回路とを含み、
    前記電流源制御電圧発生回路が、
    前記第１及び第２の電流源トランジスタの少なくとも１つのゲート電圧を供給することを特徴とする駆動回路。
12. 請求項１０又は１１において、更に、
    第１及び第２の電源電圧の間の電圧を分圧した２^ｊ種類の電圧を生成する基準電圧発生回路を含むことを特徴とする駆動回路。
13. （ｊ＋ｋ）（ｊは正の整数、ｋは２以上の整数）ビットの階調データに対応した電圧を出力するためのインピーダンス変換回路の制御方法であって、
    前記インピーダンス変換回路の出力電圧が前記インピーダンス変換回路の入力電圧より高電位のとき、２^ｊ種類の電圧の中から前記階調データの上位ｊビットのデータに基づいて選択された電圧が前記入力電圧としてその入力に供給されるボルテージフォロワ接続された演算増幅器の出力を、前記階調データの下位ｋビットのうち最上位ビットのデータに基づいてプリチャージした後に、前記演算増幅器が、前記入力電圧に対して不感帯幅だけ低電位の電圧を出力電圧として出力し、
    前記出力電圧が前記入力電圧より低電位のとき、前記演算増幅器の出力を、前記階調データの下位ｋビットのうち最上位ビットのデータに基づいてディスチャージした後に、前記演算増幅器が、前記入力電圧に対して不感帯幅だけ高電位の電圧を出力電圧として出力し、
    前記不感帯幅が、前記演算増幅器が含む差動トランジスタ対を構成するトランジスタの電流駆動能力の差に起因したものであり、
    前記不感帯幅を、前記階調データの下位ｋビットのデータに基づいて変化させた前記演算増幅器の動作電流により定めることを特徴とするインピーダンス変換回路の制御方法。

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