JP2008076625A - 駆動回路、電気光学装置及び電子機器 - Google Patents

Abstract

【課題】 できるだけ無駄な電力を消費することなく電荷を再利用してより一層の低消費電力化を実現できる駆動回路、電気光学装置及び電子機器を提供する。
【解決手段】 電気光学装置のソース線を駆動するための駆動回路は、階調データに対応した階調電圧をソース線に供給するためのソース線駆動部と、ソース線駆動部により前記ソース線が駆動されるのに先立って、前記ソース線を、キャパシタに接続される共用ラインと短絡するためのソース出力切替部と、ソース出力切替部を制御する電荷再利用制御部とを含む。電荷再利用制御部は、ソース出力毎に、直前の水平走査期間にソース線に供給された第１の階調電圧と当該水平走査期間に前記ソース線に供給された第２の階調電圧とに応じて、該ソース線を前記共用ラインと短絡するか否かを判定し、ソース出力切替部が、電荷再利用制御部の判定結果に基づいてソース線を共用ラインと短絡する。
【選択図】 図１１

Description

本発明は、駆動回路、電気光学装置及び電子機器に関する。

従来より、携帯電話機等の電子機器に用いられる液晶表示（Liquid Crystal Display：ＬＣＤ）パネル（広義には、表示パネル。更に広義には電気光学装置）として、単純マトリクス方式のＬＣＤパネルと、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す）等のスイッチ素子を用いたアクティブマトリクス方式のＬＣＤパネルとが知られている。

単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易である反面、多色化や動画表示が困難である。一方、アクティブマトリクス方式は、多色化や動画表示に適している反面、低消費電力化が困難である。

単純マトリクス方式のＬＣＤパネルやアクティブマトリクス方式のＬＣＤパネルでは、画素を構成する液晶（広義には電気光学物質）への印加電圧が交流となるように駆動される。このような交流駆動の手法として、ライン反転駆動やフィールド反転駆動（フレーム反転駆動）が知られている。ライン反転駆動では、１又は複数走査ライン毎に、液晶の印加電圧の極性が反転するように駆動される。フィールド反転駆動では、フィールド毎（フレーム毎）に液晶の印加電圧の極性が反転するように駆動される。

その際、画素を構成する画素電極と対向する対向電極（コモン電極）に供給する対向電極電圧（コモン電圧）を、反転駆動タイミングに合わせて変化させることで、画素電極に印加する電圧レベルを低下させることができる。

このような交流駆動を行う場合であっても、液晶の充放電に伴う消費電力の増大を招く。そこで例えば特許文献１には、反転駆動時に、液晶を挟持する２つの電極を短絡することにより液晶に蓄積される電荷を初期化し、電極の短絡前の電圧の中間電圧まで遷移させることで低消費電力化を図る技術が開示されている。
特開２００２−２４４６２２号公報

しかしながら、特許文献１に開示されている技術では、消費電力の削減効果がソース線に与える電圧に依存してしまうという問題がある。そのため、極性が反転する対向電極を充放電する電荷量の削減効果が、それほど期待できない。また、特許文献１に開示された技術では、ソース線に与える電圧と対向電極電圧の極性との関係によっては、液晶を挟持する２つの電極を短絡することで、充放電すべき電荷量が却って増加してしまい、低消費電力化の効果が薄れてしまう場合があるという問題がある。

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、できるだけ無駄な電力を消費することなく電荷を再利用してより一層の低消費電力化を実現できる駆動回路、電気光学装置及び電子機器を提供することにある。

上記課題を解決するために本発明は、
階調データに基づいて電気光学装置のソース線を駆動するための駆動回路であって、
階調データに対応した階調電圧を前記ソース線に供給するためのソース線駆動部と、
前記ソース線駆動部により前記ソース線が駆動されるのに先立って、前記ソース線を、キャパシタに接続される共用ラインと短絡するためのソース出力切替部と、
前記ソース出力切替部を制御する電荷再利用制御部とを含み、
前記電荷再利用制御部が、
ソース出力毎に、直前の水平走査期間にソース線に供給された第１の階調電圧と当該水平走査期間に前記ソース線に供給された第２の階調電圧とに応じて、該ソース線を前記共用ラインと短絡するか否かを判定し、
前記ソース出力切替部が、
前記電荷再利用制御部の判定結果に基づいて前記ソース線を前記共用ラインと短絡する駆動回路に関係する。

本発明においては、駆動回路がソース線を駆動するのに先立って、ソース線の電荷を再利用することができる。電荷の再利用は、一端にキャパシタが接続された共用ラインにソース線を短絡することで実現される。ソース線の電荷を再利用することで、駆動対象のソース線の電位を、外部から電荷を充放電することなく所与のレベルに設定できる。このような電荷の再利用を行う場合、電力が消費されない。そのため、駆動回路は、電荷の再利用により、所与のレベルから、階調データに対応した階調電圧のレベルになるようにソース線を駆動すればよいので、ソース線の駆動に伴う電力消費を削減できることが多い。しかしながら、当該水平走査期間の直前の水平走査期間においてソース線に設定された階調電圧のレベルによっては、上記のような電荷の再利用を行わない方が、余分な電荷の充放電を伴う場合がある。

そこで、本発明によれば、ソース出力毎に、直前の水平走査期間にソース線に供給された第１の階調電圧と当該水平走査期間に前記ソース線に供給された第２の階調電圧とに応じて、該ソース線を共用ラインと短絡するか否かを判定し、その判定結果に応じてソース線と共用ラインとを短絡するようにしたので、上記のような余分な電荷の充放電を伴う場合に電荷の再利用を行わないように制御できる。そのため、できるだけ無駄な電力を消費することなく電荷を再利用してより一層の低消費電力化を実現できる駆動回路を提供できる。

また本発明に係る駆動回路では、
前記電荷再利用制御部が、
ソース出力毎に、前記第１及び第２の階調電圧が、所与の基準電圧より共に高電位側又は共に低電位側であるかを判定し、
前記ソース出力切替部が、
前記電荷再利用制御部により、前記第１及び第２の階調電圧が前記基準電圧より共に高電位側又は共に低電位側であると判定されたときに、前記ソース線を前記共用ラインと短絡することができる。

本発明においては、第１及び第２の階調電圧が、所与の基準電圧より共に高電位側又は共に低電位側であるかが判定される。第１及び第２の階調電圧のうち一方が該基準電圧より高電位側で、他方が該基準電圧より低電位側であるソース線を駆動する場合、駆動回路によるソース線の駆動に先立って行われる電荷の再利用の際に、一旦、当該ソース線の電位が所与のレベルとなってしまい、却って余分な電荷を充放電する必要が生ずる。本発明によれば、ソース出力毎に、上述のように判定されたことを条件に、当該ソース線と共用ラインとを短絡するようにしたので、無駄な電力を消費することなく電荷を再利用してより一層の低消費電力化を実現できる駆動回路を提供できる。

また本発明に係る駆動回路では、
前記電荷再利用制御部が、
前記第１の階調電圧を生成するための第１の階調データの最上位ビットのデータと、前記第２の階調電圧を生成するための第２の階調データの最上位ビットのデータとを比較し、その比較結果に基づいて前記ソース線を前記共用ラインと短絡するか否かを判定することができる。

また本発明に係る駆動回路では、
前記基準電圧が、
中間階調値に対応した階調電圧であってもよい。

上記のいずれかの発明によれば、中間階調値に対応した階調電圧を基準電圧としたので、簡素な構成で、無駄な電力を消費することなく電荷を再利用してより一層の低消費電力化を実現できる駆動回路を提供できる。また、この場合、階調データの最上位のビットのデータのみを用いて上記のように判定できるので、駆動回路の構成をより一層簡素化できる。

また本発明に係る駆動回路では、
前記電荷再利用制御部が、
前記第１の階調電圧を生成するための第１の階調データと所与の基準データとを比較した第１の比較結果と、前記第２の階調電圧を生成するための第２の階調データと前記基準データとを比較した第２の比較結果とに基づいて、前記ソース線を前記共用ラインと短絡するか否かを判定することができる。

また本発明に係る駆動回路では、
前記電荷再利用制御部が、
ソース出力毎に、前記第１及び第２の階調データが前記基準データより共に大きい又は共に小さいかを判定し、
前記ソース出力切替部が、
前記電荷再利用制御部により、前記第１及び第２の階調データが前記基準データより共に大きい又は共に小さいと判定されたときに、前記ソース線を前記共用ラインと短絡することができる。

上記のいずれかの発明によれば、２つの連続する水平走査期間における階調電圧が、最高電圧Ｖ_Ｈと最低電圧Ｖ_Ｌとの間の設定可能な電圧より高電位側か低電位側かを判断でき、電荷の再利用を行ったり、電荷の再利用を省略したりできるようになる。そのため、例えば横軸を階調データとし、縦軸を階調電圧として階調データと階調電圧との関係を示す電気光学装置の階調特性が線形関係を有しない場合であっても、電荷の再利用を行うか否かを判定する基準を変更できるため、種々の電気光学装置を駆動する駆動回路に適用できる。即ち、種々の電気光学装置を駆動する場合でも、無駄な電力を消費することなく電荷を再利用してより一層の低消費電力化を実現できる駆動回路を提供できるようになる。

また本発明に係る駆動回路では、
前記電気光学装置の第１のソース線への出力電圧が供給される第１のソース出力ノードと前記共用ラインとの間に設けられる第１のソース短絡スイッチと、
第２の容量素子の一端が接続される第２の容量素子接続ノードと前記共用ラインとの間に設けられるソース電荷蓄積用スイッチとを含み、
前記第１のソース短絡スイッチ及びソース電荷蓄積用スイッチにより前記第１のソース出力ノードと前記第２の容量素子接続ノードとを一旦電気的に接続した後に、前記第１のソース短絡スイッチ又はソース電荷蓄積用スイッチにより前記第１のソース出力ノードと前記第２の容量素子接続ノードとを電気的に遮断した状態で、前記第１のソース出力ノードに階調データに対応した電圧を供給し、前記第１のソース線を駆動することができる。

本発明においては、第１のソース短絡スイッチ及びソース電荷蓄積用スイッチを介して、第１のソース出力ノードと第２の容量素子接続ノードとが一旦電気的に接続された後に、第１のソース出力ノードに階調データに対応した電圧が供給される。このとき、第２の容量素子の一端と第１のソース出力ノードとが同電位となり、第１のソース出力ノード若しくは該第１のソース出力ノードに接続されるソース線の寄生容量に蓄積された電荷が第２の容量素子の一端に電荷を補充したり、或いは第２の容量素子に蓄積された電荷が第１のソース出力ノード等の寄生容量に補充されたりする。そのため、外部電源からの電荷の補充を一切行うことなく、第１のソース出力ノード等の電位を変化させることができる。従って、その後は、上述のように変化した電位を基準に第１のソース出力ノードに電荷の補充等を行えばよいため、消費電力を削減することができる。

また本発明に係る駆動回路では、
第１の容量素子の一端が接続される第１の容量素子接続ノードと電気光学物質を介して前記電気光学装置の画素電極に対向する対向電極の電圧が供給される対向電極電圧出力ノードとの間に設けられる対向電極電荷蓄積用スイッチと、
前記対向電極電荷蓄積用スイッチにより前記対向電極電圧出力ノードと前記第１の容量素子接続ノードとを一旦電気的に接続した後に、前記対向電極電圧出力ノードに前記対向電極電圧を供給して前記対向電極を駆動することができる。

本発明においては、対向電極電荷蓄積用スイッチを介して、対向電極電圧出力ノードと第１の容量素子接続ノードとが一旦電気的に接続された後に、対向電極電圧出力ノードに対向電極が供給される。このとき、第１の容量素子の一端と対向電極とが同電位となり、対向電極の寄生容量に蓄積された電荷が第１の容量素子の一端に電荷を補充したり、或いは第１の容量素子に蓄積された電荷が対向電極の寄生容量に補充されたりする。そのため、外部電源からの電荷の補充を一切行うことなく、対向電極の電位を変化させることができる。従って、その後は、上述のように変化した電位を基準に対向電極に電荷の補充等を行えばよいため、消費電力を削減することができる。また、対向電極は高電位側電圧又は低電位側電圧のいずれかに設定されるため、階調データに依存することなく、簡素な構成で確実に低消費電力化を図ることができ、電荷の再利用による低消費電力化の効果が著しい。

また本発明は、
複数のソース線と、
複数のゲート線と、
各画素電極が各ゲート線及び各ソース線により特定される複数の画素電極と、
前記複数の画素電極と対向する対向電極と、
前記複数のソース線を駆動するための上記のいずれか記載の駆動回路とを含む電気光学装置に関係する。

また本発明は、
上記のいずれか記載の駆動回路を含む電気光学装置に関係する。

上記のいずれかの発明によれば、できるだけ無駄な電力を消費することなく電荷を再利用してより一層の低消費電力化を実現できる電気光学装置を提供できる。

また本発明は、
上記のいずれか記載の駆動回路を含む電子機器に関係する。

また本発明は、
上記記載の電気光学装置を含む電子機器に関係する。

上記のいずれかの発明によれば、できるだけ無駄な電力を消費することなく電荷を再利用してより一層の低消費電力化を実現できる電子機器を提供できる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１． 液晶装置
図１に、本実施形態の液晶装置のブロック図の例を示す。

液晶装置１０（液晶表示装置。広義には表示装置）は、表示パネル１２（狭義にはＬＣＤ（Liquid Crystal Display）パネル）、ソース線駆動回路２０（狭義にはソースドライバ）、ゲート線駆動回路３０（狭義にはゲートドライバ）、表示コントローラ４０、電源回路５０を含む。なお、液晶装置１０にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。

ここで表示パネル１２（広義には電気光学装置）は、複数のゲート線（走査線）と、複数のソース線（データ線）と、各画素電極が各ゲート線及び各ソース線により特定される複数の画素電極を含む。この場合、ソース線に薄膜トランジスタＴＦＴ（Thin Film Transistor、広義にはスイッチング素子）を接続し、このＴＦＴに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。

より具体的には、表示パネル１２はアクティブマトリクス基板（例えばガラス基板）に形成される。このアクティブマトリクス基板には、図１のＹ方向に複数配列されそれぞれＸ方向に伸びるゲート線Ｇ_１〜Ｇ_Ｍ（Ｍは２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるソース線Ｓ_１〜Ｓ_Ｎ（Ｎは２以上の自然数）とが配置されている。また、ゲート線Ｇ_Ｋ（１≦Ｋ≦Ｍ、Ｋは自然数）とソース線Ｓ_Ｌ（１≦Ｌ≦Ｎ、Ｌは自然数）との交差点に対応する位置に、薄膜トランジスタＴＦＴ_ＫＬ（広義にはスイッチング素子）が設けられている。

ＴＦＴ_ＫＬのゲート電極はゲート線Ｇ_Ｋに接続され、ＴＦＴ_ＫＬのソース電極はソース線Ｓ_Ｌに接続され、ＴＦＴ_ＫＬのドレイン電極は画素電極ＰＥ_ＫＬに接続されている。この画素電極ＰＥ_ＫＬと、画素電極ＰＥ_ＫＬと液晶（広義には電気光学物質）を挟んで対向する対向電極ＣＥ（共通電極、コモン電極）との間には、液晶容量ＣＬ_ＫＬ（液晶素子）及び補助容量ＣＳ_ＫＬが形成されている。そして、ＴＦＴ_ＫＬ、画素電極ＰＥ_ＫＬ等が形成されるアクティブマトリクス基板と対向電極ＣＥが形成される対向基板との間に液晶が封入されるように形成され、画素電極ＰＥ_ＫＬと対向電極ＣＥとの間の印加電圧に応じて画素の透過率が変化するようになっている。

なお、対向電極ＣＥに与えられる対向電極電圧ＶＣＯＭの電圧レベル（高電位側電圧ＶＣＯＭＨ、低電位側電圧ＶＣＯＭＬ）は、電源回路５０に含まれる対向電極電圧生成回路より生成される。また、対向電極ＣＥを対向基板上に一面に形成せずに、各ゲート線に対応するように帯状に形成してもよい。

ソース線駆動回路２０は、階調データに基づいて表示パネル１２のソース線Ｓ_１〜Ｓ_Ｎを駆動する。一方、ゲート線駆動回路３０は、表示パネル１２のゲート線Ｇ_１〜Ｇ_Ｍを走査（順次駆動）する。

表示コントローラ４０は、図示しない中央演算処理装置（Central Processing Unit：ＣＰＵ）等のホストにより設定された内容に従って、ソース線駆動回路２０、ゲート線駆動回路３０及び電源回路５０を制御する。より具体的には、表示コントローラ４０は、ソース線駆動回路２０及びゲート線駆動回路３０に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路５０に対しては、対向電極ＣＥに印加する対向電極電圧ＶＣＯＭの電圧レベルの極性反転タイミングの制御を行う。

電源回路５０は、外部から供給される電圧に基づいて、表示パネル１２の駆動に必要な各種の電圧レベル（階調電圧）や、対向電極ＣＥの対向電極電圧ＶＣＯＭの電圧レベルを生成する。

このような構成の液晶装置１０は、表示コントローラ４０の制御の下、外部から供給される階調データに基づいて、ソース線駆動回路２０、ゲート線駆動回路３０及び電源回路５０が協調して表示パネル１２を駆動する。

また図１において、ソース線駆動回路２０、ゲート線駆動回路３０及び電源回路５０を集積化して、半導体装置（集積回路、ＩＣ）として表示ドライバ（広義には駆動回路）６０を構成することができる。なお、図１の表示ドライバ６０は、ゲート線駆動回路３０が省略された構成であってもよい。また、図１において、本実施形態における表示ドライバ６０は、ソース線駆動回路２０と電源回路５０の対向電極電圧生成回路とを含む構成であればよい。

このような表示ドライバ６０は、更に、各ソース出力切替回路がソース線と該ソース線を駆動する出力バッファとの間に設けられた複数のソース出力切替回路（ソース出力切替部）ＳＳＷ_１〜ＳＳＷ_Ｎを含む。各ソース出力切替回路の第１の端子には、各出力バッファの出力が接続される。各ソース出力切替回路の第２の端子には、各ソース線が接続される。各ソース出力切替回路の第３の端子には、共用ラインＣＯＬの一端が接続される。複数のソース出力切替回路ＳＳＷ_１〜ＳＳＷ_Ｎは、図示しない制御信号により個別にオンオフ制御される。即ち、各ソース出力切替回路は、ソース出力毎にオンオフ制御される。

表示ドライバ６０は、ソース電荷蓄積用の第２の容量素子接続用端子ＴＬ２と、ソース電荷蓄積用スイッチＣＳＷとを含む。ソース電荷蓄積用スイッチＣＳＷは、共用ラインＣＯＬの他端と第２の容量素子接続用端子ＴＬ２との間に設けられる。ソース電荷蓄積用スイッチＣＳＷが導通状態に設定されるとき、ソース出力切替回路ＳＳＷ_１〜ＳＳＷ_Ｎの各ソース出力切替回路は、各ソース線と共用ラインＣＯＬとを電気的に接続することができる。

共用ラインＣＯＬは、第２の容量素子接続ノードを含むということができる。第２の容量素子接続用端子ＴＬ２には、第２の容量素子ＣＣＳの一端が電気的に接続される。第２の容量素子ＣＣＳの他端には、所定の電源電圧（例えばシステム接地電源電圧ＶＳＳ）が供給される。図１において、第２の容量素子ＣＣＳは、表示ドライバ６０の外部に設けられているが、第２の容量素子ＣＣＳが表示ドライバ６０に内蔵されていてもよい。

また、表示ドライバ６０は、更に、第１の容量素子接続用端子ＴＬ１と、対向電極電荷蓄積用スイッチＶＳＷとを含むことができる。対向電極電荷蓄積用スイッチＶＳＷは、電源回路５０の対向電極電圧生成回路の出力（対向電極電圧ＶＣＯＭが供給される対向電極電圧出力ノード）と、第１の容量素子接続用端子ＴＬ１との間に設けられる。第１の容量素子接続用端子ＴＬ１には、第１の容量素子ＣＣＶの一端が電気的に接続される。第１の容量素子ＣＣＶの他端には、所定の電源電圧（例えばシステム接地電源電圧ＶＳＳ）が供給される。図１において、第１の容量素子ＣＣＶは、表示ドライバ６０の外部に設けられているが、第１の容量素子ＣＣＶが表示ドライバ６０に内蔵されていてもよい。

対向電極電荷蓄積用スイッチＶＳＷが導通状態に設定されるとき、電源回路５０の対向電極電圧生成回路の出力がハイインピーダンス状態に設定される。

なお、図１では、液晶装置１０が表示コントローラ４０を含む構成になっているが、表示コントローラ４０を液晶装置１０の外部に設けてもよい。或いは、表示コントローラ４０と共にホストを液晶装置１０に含めるようにしてもよい。また、ソース線駆動回路２０、ゲート線駆動回路３０、表示コントローラ４０、電源回路５０の一部又は全部を表示パネル１２上に形成してもよい。

図２に、本実施形態における液晶装置の他の構成例のブロック図を示す。

図２では、表示パネル１２上（パネル基板上）に、ソース線駆動回路２０、ゲート線駆動回路３０及び電源回路５０を含む表示ドライバ６０が形成されている。このように表示パネル１２は、複数のゲート線と、複数のソース線と、複数のゲート線の各ゲート線及び複数のソース線の各ソース線とにより特定される複数の画素（画素電極）と、複数のソース線を駆動するソース線駆動回路と、複数のゲート線を走査するゲート線駆動回路とを含むように構成することができる。表示パネル１２の画素形成領域４４に、複数の画素が形成されている。各画素は、ソースにソース線が接続されゲートにゲート線が接続されたＴＦＴと、該ＴＦＴのドレインに接続された画素電極とを含むことができる。

なお図２では、表示パネル１２上においてゲート線駆動回路３０及び電源回路５０のうち少なくとも１つが省略された構成であってもよい。

また図１又は図２において、表示ドライバ６０が、表示コントローラ４０を内蔵してもよい。或いは図１又は図２において、表示ドライバ６０が、ソース線駆動回路２０及びゲート線駆動回路３０のいずれか一方と、電源回路５０とを集積化した半導体装置であってもよい。

２． 表示ドライバ
次に、図１又は図２の駆動回路としての表示ドライバ６０の構成要部について説明する。

図３に、図１又は図２のソース線駆動回路２０の構成例のブロック図を示す。

ソース線駆動回路２０は、シフトレジスタ２２、ラインラッチ２４、２６、ＤＡＣ２８（Digital-to-Analog Converter）（広義にはデータ電圧生成回路）、出力バッファ（広義にはソース線駆動部）２９を含む。

シフトレジスタ２２は、各ソース線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ２２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯを保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。

ラインラッチ２４には、表示コントローラ４０から例えば１８ビット（６ビット（階調データ）×３（ＲＧＢ各色））単位で階調データ（ＤＩＯ）が入力される。ラインラッチ２４は、この階調データ（ＤＩＯ）を、シフトレジスタ２２の各フリップフロップで順次シフトされたイネーブル入出力信号ＥＩＯに同期してラッチする。

ラインラッチ２６は、表示コントローラ４０から供給される水平同期信号ＬＰに同期して、ラインラッチ２４でラッチされた１水平走査単位の階調データをラッチする。

階調電圧発生回路２７は、６４種類の階調電圧を生成する。階調電圧発生回路２７によって生成された６４種類の階調電圧は、ＤＡＣ２８に供給される。

ＤＡＣ（データ電圧生成回路）２８は、各ソース線に供給すべきアナログのデータ電圧を生成する。具体的にはＤＡＣ２８は、ラインラッチ２６からのデジタルの階調データに基づいて、階調電圧発生回路２７からの階調電圧のいずれかを選択し、デジタルの階調データに対応するアナログのデータ電圧を出力する。

出力バッファ２９は、ＤＡＣ２８からのデータ電圧をバッファリングしてソース線に出力し、ソース線を駆動する。具体的には、出力バッファ２９は、各ソース線毎に設けられたボルテージフォロワ接続の演算増幅回路を含む演算増幅回路ブロックＯＰＣ_１〜ＯＰＣ_Ｎを含み、これらの各演算増幅回路ブロックが、ＤＡＣ２８からのデータ電圧をインピーダンス変換して、各ソース線に出力する。

なお、図３では、デジタルの階調データをデジタル・アナログ変換して、出力バッファ２９を介してソース線に出力する構成を採用しているが、アナログの映像信号をサンプル・ホールドして、出力バッファ２９を介してソース線に出力する構成を採用することもできる。

図４に、図３の階調電圧発生回路２７、ＤＡＣ２８及び出力バッファ２９の構成例を示す。図４において、階調データが６ビットのデータＤ０〜Ｄ５であり、各ビットのデータの反転データをＸＤ０〜ＸＤ５と示している。また図４において、図３と同一部分には同一符号を付し、適宜説明を省略する。

階調電圧発生回路２７は、電源回路５０によって生成される両端の電圧ＶＤＤＨ、ＶＳＳＨを抵抗分割して６４種類の階調電圧を生成する。各階調電圧は、６ビットの階調データにより表される各階調値に対応している。各階調電圧は、ソース線Ｓ_１〜Ｓ_Ｎの各ソース線に共通に供給される。

ＤＡＣ２８は、ソース線毎に設けられたデコーダを含み、各デコーダは、階調データに対応した階調電圧を演算増幅回路ブロックＯＰＣ_１〜ＯＰＣ_Ｎに出力する。

図３及び図４では、階調データが１ラインずつ供給される場合の構成例を示したが、表示ドライバ６０が、少なくとも１画面分の階調データを記憶する表示メモリを内蔵してもよい。

図５に、図１又は図２のゲート線駆動回路３０の構成例を示す。

ゲート線駆動回路３０は、アドレス生成回路３２、アドレスデコーダ３４、レベルシフタ３６、出力回路３８を含む。

アドレス生成回路３２は、ゲート線Ｇ_１〜Ｇ_Ｍのうち選択すべきゲート線に対応したアドレスを生成する。アドレス生成回路３２は、ゲート線Ｇ_１〜Ｇ_Ｍを１本ずつ選択して走査するようにアドレスを生成することができる。

アドレスデコーダ３４は、アドレス生成回路３２によって生成されたアドレスをデコードし、そのデコード結果に基づいてゲート線Ｇ_１〜Ｇ_Ｍに対応したデコード信号線を選択する。

レベルシフタ３６は、アドレスデコーダ３４からのデコード信号線の信号の電圧レベルを、表示パネル１２の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧レベルにシフトする。この電圧レベルとしては、高い電圧レベルが必要とされるため、他のロジック回路部とは異なる高耐圧プロセスが用いられる。

出力回路３８は、レベルシフタ３６によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。

図６に、図１又は図２の電源回路５０の構成例を示す。

電源回路５０は、正方向２倍昇圧回路５２、走査電圧生成回路５４、対向電極電圧生成回路５６を含む。この電源回路５０には、システム接地電源電圧ＶＳＳ及びシステム電源電圧ＶＤＤが供給される。

正方向２倍昇圧回路５２には、システム接地電源電圧ＶＳＳ及びシステム電源電圧ＶＤＤが供給される。そして正方向２倍昇圧回路５２は、システム接地電源電圧ＶＳＳを基準に、システム電源電圧ＶＤＤを正方向に２倍に昇圧した電源電圧ＶＤＤＨＳを生成する。即ち正方向２倍昇圧回路５２は、システム接地電源電圧ＶＳＳとシステム電源電圧ＶＤＤとの間の電圧差を２倍に昇圧する。このような正方向２倍昇圧回路５２は、公知のチャージポンプ回路により構成できる。電源電圧ＶＤＤＨＳは、ソース線駆動回路２０、走査電圧生成回路５４や対向電極電圧生成回路５６に供給される。なお正方向２倍昇圧回路５２は、２倍以上の昇圧倍率で昇圧後にレギュレータで電圧レベルを調整して、システム電源電圧ＶＤＤを正方向に２倍に昇圧した電源電圧ＶＤＤＨＳを出力することが望ましい。

走査電圧生成回路５４には、システム接地電源電圧ＶＳＳ及び電源電圧ＶＤＤＨＳが供給される。そして走査電圧生成回路５４は、走査電圧を生成する。走査電圧は、ゲート線駆動回路３０によって選択されるゲート線に印加される電圧である。この走査電圧の高電位側電圧はＶＤＤＨＧであり、低電位側電圧はＶＥＥである。

対向電極電圧生成回路５６は、対向電極電圧ＶＣＯＭを生成する。対向電極電圧生成回路５６は、極性反転信号ＰＯＬに基づいて、高電位側電圧ＶＣＯＭＨ又は低電位側電圧ＶＣＯＭＬを、対向電極電圧ＶＣＯＭとして出力する。極性反転信号ＰＯＬは、極性反転タイミングに合わせて表示コントローラ４０によって生成される。

図７に、図１又は図２の表示パネル１２の駆動波形の一例を示す。

ソース線には、階調データの階調値に応じた階調電圧ＤＬＶが印加される。図７では、システム接地電源電圧ＶＳＳ（＝０Ｖ）を基準に、５Ｖの振幅の階調電圧ＤＬＶが印加されている。

ゲート線には、非選択時において低電位側電圧ＶＥＥ（＝−１０Ｖ）、選択時において高電位側電圧ＶＤＤＨＧ（＝１５Ｖ）の走査電圧ＧＬＶが印加される。

対向電極ＣＥには、高電位側電圧ＶＣＯＭＨ（＝３Ｖ）、低電位側電圧ＶＣＯＭＬ（＝−２Ｖ）の対向電極電圧ＶＣＯＭが印加される。そして所与の電圧を基準とした対向電極電圧ＶＣＯＭの電圧レベルの極性が、極性反転タイミングに合わせて反転している。図７では、いわゆる走査ライン反転駆動時の対向電極電圧ＶＣＯＭの波形を示している。この極性反転タイミングに合わせて、ソース線の階調電圧ＤＬＶもまた、所与の電圧を基準に、その極性が反転している。

ところで液晶素子は、直流電圧を長時間印加すると劣化するという性質がある。このため、液晶素子に印加する電圧の極性を所定期間毎に反転させる駆動方式が必要になる。このような駆動方式としては、フレーム反転駆動、走査（ゲート）ライン反転駆動、データ（ソース）ライン反転駆動、ドット反転駆動等がある。

このうち、データライン反転駆動、ドット反転駆動は、画質は良いが、表示パネルの駆動に高い電圧が必要になるという不利点がある。一方、フレーム反転駆動は、画質がそれほど良くないという不利点があるが、消費電力を削減できる。例えば対向電極電圧の周波数に着目すると、フレーム反転駆動の方が対向電極電圧の周波数を大幅に低下させることができる。そのため、データライン反転駆動やドット反転駆動に比べると、フレーム反転駆動では、対向電極の駆動に伴う電力消費を大幅に削減できる。そこで、本実施形態では、フレーム反転駆動を採用している。

このように対向電極電圧ＶＣＯＭを極性反転することで、表示パネルの駆動に必要な電圧を低くすることができる。これにより、駆動回路の耐圧を低くでき、駆動回路の製造プロセスの簡素化、低コスト化を図ることができる。

２．１ 電荷の再利用
ところで、本実施形態では、ソース出力切替回路ＳＳＷ_１〜ＳＳＷ_Ｎ、ソース電荷蓄積用スイッチＣＳＷ、第２の容量素子ＣＣＳを用いることで、第２の容量素子ＣＣＳに蓄積された電荷を利用して、外部からソース線に対して電荷を充放電させることなく低消費電力でソース線を駆動できる。即ち、外部からの余分な電荷の充放電を削減し、より一層の低消費電力化を実現している。

更に、本実施形態では、対向電極電荷蓄積用スイッチＶＳＷ、第１の容量素子ＣＣＶを用いることで、第１の容量素子ＣＣＶに蓄積された電荷を利用して、外部から対向電極に対して電荷を充放電させることなく低消費電力で対向電極を駆動できる。即ち、外部からの余分な電荷の充放電を削減し、より一層の低消費電力化を実現している。

図８に、本実施形態の液晶装置１０の原理的構成図を示す。

図８において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。図８では、ゲート線Ｇ_Ｋ及びソース線Ｓ_Ｌの交差位置に設けられる画素の電気的な等価回路と、ゲート線Ｇ_Ｋ＋１及びソース線Ｓ_Ｌ＋１の交差位置に設けられる画素の電気的な等価回路とを示しているが、他の画素の電気的な等価回路も同様である。また、図８では、ソース線駆動回路２０のソース出力切替回路、ソース電荷蓄積用スイッチＣＳＷ及び対向電極電荷蓄積用スイッチＶＳＷのみを示している。

図９に、図８の液晶装置１０の動作例の波形図を示す。

図９では、ゲート線Ｇ_Ｋ、Ｇ_Ｋ＋１、ソース線Ｓ_Ｌの電位の変化を示しているが、他のゲート線、ソース線も同様である。図９において、ゲート線Ｇ_Ｋに接続される画素の選択期間である１水平走査期間（１Ｈ）内に、ゲート線Ｇ_Ｋに走査電圧が印加され、ゲート線Ｇ_Ｋ＋１に接続される画素の選択期間である１水平走査期間内に、ゲート線Ｇ_Ｋ＋１に走査電圧が印加される。そして、各水平走査期間は、その前半部分に設けられる電荷再利用期間と、その後半部分に設けられる駆動期間とを含む。電荷再利用期間から駆動期間に遷移するときと、駆動期間から電荷再利用期間に遷移するときに、ソース出力切替回路ＳＳＷ_Ｌ、ＳＳＷ_Ｌ＋１、及びソース電荷蓄積用スイッチＣＳＷの切替制御が行われる。

電荷の再利用を行う場合、電荷再利用期間（ＴＴ１）では、ソース出力切替回路ＳＳＷ_Ｌ、ＳＳＷ_Ｌ＋１において、ソース線Ｓ_Ｌ、Ｓ_Ｌ＋１が、第２の容量素子接続ノードを含む共用ラインＣＯＬにそれぞれ電気的に接続される。また、ソース電荷蓄積用スイッチＣＳＷが導通状態となり、共用ラインＣＯＬは、第２の容量素子接続用端子ＴＬ２を介して第２の容量素子ＣＣＳの一端と電気的に接続される。そのため、電荷再利用期間では、第２の容量素子ＣＣＳの一端とソース線Ｓ_Ｌ、Ｓ_Ｌ＋１とが同電位となり、電荷保存の法則に従って、ソース線の寄生容量に蓄積された電荷が第２の容量素子ＣＣＳの一端に電荷を補充したり、或いは第２の容量素子ＣＣＳに蓄積された電荷がソース線Ｓ_Ｌ、Ｓ_Ｌ＋１の寄生容量に補充されたりする。即ち、電荷再利用期間では、電源回路５０からの電荷の補充を一切行うことなく、ソース線の電位を変化させる。

次に、電荷再利用期間後の駆動期間（ＴＴ２）では、ソース出力切替回路ＳＳＷ_Ｌ、ＳＳＷ_Ｌ＋１において、ソース線Ｓ_Ｌ、Ｓ_Ｌ＋１が、ソース線駆動回路２０の出力バッファ（ソース線駆動部）の出力にそれぞれ電気的に接続される。また、ソース電荷蓄積用スイッチＣＳＷは、非導通状態に設定される。そのため、駆動期間では、ソース線Ｓ_Ｌ、Ｓ_Ｌ＋１がソース線駆動回路２０の出力バッファにより駆動される。このとき、電荷再利用期間ＴＴ１における変化後の電位を基準に、各ソース線が各階調データに対応した電位になるまで、ソース線駆動回路２０の出力バッファがソース線の電荷の充放電を行う。従って、電荷再利用期間後の駆動期間では、ソース線駆動回路２０の出力バッファが変化させるべきソース線の電圧が低くて済む場合が多い。即ち、直前の水平走査期間（ゲート線Ｇ_Ｋ−１に接続される画素の選択期間）のソース線の電位を基準に、そのまま当該水平走査期間（ゲート線Ｇ_Ｋに接続される画素の選択期間）のソース線の電位を設定しようとすると、図９に示すようにΔＶｓ１だけソース線駆動回路２０の出力バッファがソース線の電荷を充放電する必要がある。これに対して、上述の電荷再利用期間を設けることで、図９に示すようにΔＶｓ２（ΔＶｓ２＜ΔＶｓ１）だけソース線駆動回路２０の出力バッファがソース線の電荷を充放電すればよい。

そして、次の水平走査期間でも、電荷再利用期間と駆動期間とが設けられ、それぞれの期間において同様に行われる。

ソース線に与えられる電圧は、表示画像の種類に依存する。そのため、ソース線に与えられる電圧は、電荷の再利用対象のソース線の階調データに依存する。一般的に、第２の容量素子ＣＣＳに対する電荷の充放電を繰り返していくと、第２の容量素子ＣＣＳにより蓄積された電荷に対応した電圧は、中間階調値に対応した階調電圧に収束していく。例えば６４階調である場合、中間階調値である階調値「３２」に対応した階調電圧に収束していく。

図１０に、図８の液晶装置１０の他の動作例の波形図を示す。

図１０では、対向電極ＣＥの電位の変化を示している。図１０において、１垂直走査期間（１Ｖ）は、その前半部分に設けられる電荷再利用期間と、その後半部分に設けられる駆動期間とを含む。電荷再利用期間から駆動期間に遷移するときと、駆動期間から電荷再利用期間に遷移するときに、対向電極電荷蓄積用スイッチＶＳＷの切替制御が行われる。

電荷再利用期間（ＴＴ１０）では、図示しない対向電極電圧生成回路の出力がハイインピーダンス状態に設定され、且つ対向電極電荷蓄積用スイッチＶＳＷが導通状態に設定される。そのため、対向電極ＣＥが、第１の容量素子接続用端子ＴＬ１を介して第１の容量素子ＣＣＶの一端と電気的に接続される。従って、電荷再利用期間では、第１の容量素子ＣＣＶの一端と対向電極ＣＥとが同電位となり、対向電極ＣＥの寄生容量に蓄積された電荷が第１の容量素子ＣＣＶの一端に電荷を補充したり、或いは第１の容量素子ＣＣＶに蓄積された電荷が対向電極ＣＥの寄生容量に補充されたりする。即ち、電荷再利用期間では、電源回路５０からの電荷の補充を一切行うことなく、対向電極ＣＥの電位を変化させる。

次に、電荷再利用期間後の駆動期間（ＴＴ２０）では、対向電極電荷蓄積用スイッチＶＳＷが非導通状態に設定され、対向電極ＣＥが、電源回路５０の対向電極電圧生成回路５６の出力と電気的に接続される。そのため、駆動期間では、対向電極ＣＥに、対向電極電圧生成回路５６に対向電極電圧ＶＣＯＭが供給される。このとき、電荷再利用期間ＴＴ１０における変化後の電位を基準に、高電位側電圧ＶＣＯＭＨになるまで、対向電極電圧生成回路５６が対向電極ＣＥの電荷の充放電を行う。従って、電荷再利用期間後の駆動期間では、対向電極電圧生成回路５６が変化させるべき対向電極ＣＥの電圧が低くて済む。即ち、直前の垂直走査期間の対向電極ＣＥの電位を基準に、そのまま当該垂直走査期間の対向電極ＣＥの電位を設定しようとすると、図１０に示すようにΔＶｃ１だけ対向電極電圧生成回路５６が対向電極ＣＥの電荷を充放電する必要がある。これに対して、上述の電荷再利用期間を設けることで、図１０に示すようにΔＶｃ２（ΔＶｃ２＜ΔＶｃ１）だけ対向電極電圧生成回路５６が対向電極ＣＥの電荷を充放電すればよい。

そして、次の垂直走査期間でも、電荷再利用期間と駆動期間とが設けられ、それぞれの期間において同様に行われる。

２．２ 電荷の再利用制御
ところで、対向電極ＣＥは高電位側電圧ＶＣＯＭＨ又は低電位側電圧ＶＣＯＭＬのいずれかに設定されるため、階調データに依存することなく、簡素な構成で確実に低消費電力化を図ることができ、電荷の再利用による低消費電力化の効果が著しい。これに対して、図９に示すような電荷再利用期間におけるソース線の駆動に伴う電力消費は、駆動期間においてソース線駆動回路２０が設定すべき電圧（即ち、階調データ）に依存するため、電荷の再利用による低消費電力化の効果が薄れてしまう。そこで、本実施形態では、連続する２つの水平走査期間における階調データに対応した階調電圧に基づいて、ソース線毎に、電荷の再利用を行うか否かを判定し、その判定結果に基づいて、ソース線毎に上述の電荷の再利用を行ったり、該再利用を省略したりする制御を行う。

図１１に、図３のソース線駆動回路２０の構成要部を示す。

図１１では、ソース線Ｓ_Ｌを駆動するためのソース線駆動回路２０の１出力当たりの構成例を示しているが、他のソース出力も同様の構成を有している。図１１では、ソース線駆動回路２０が、共用ラインＣＯＬを含むものとし、図３と同一部分には、同一符号にソース線Ｓ_Ｌに対応した添え字「Ｌ」を付し、適宜説明を省略する。

図１１において、ソース線駆動回路２０は、シフトレジスタ２２、ラインラッチ２４、２６、階調電圧発生回路２７、ＤＡＣ２８、出力バッファ２９の他に、ソース出力毎に設けられる電荷再利用制御部１００_１〜１００_Ｌを含む。図８のソース出力切替回路ＳＳＷ_１〜ＳＳＷ_Ｎは、出力バッファ２９に設けられている。

図１１において、ラインラッチ２４のフリップフロップのうちソース線Ｓ_Ｌに対応して設けられたフリップフロップにより構成されるラインラッチ２４_Ｌ（図示せず）に取り込まれた階調データＤ［５：０］は、ラインラッチ２６のフリップフロップのうちソース線Ｓ_Ｌに対応して設けられたフリップフロップにより構成されるラインラッチ２６_Ｌに、水平同期信号ＬＰの変化タイミングで取り込まれる。ラインラッチ２６_Ｌに取り込まれた階調データＤ［５：０］は、ＤＡＣ２８_Ｌに出力される。ＤＡＣ２８_Ｌは、ラインラッチ２６_Ｌからの階調データＤ［５：０］に対応したアナログ電圧である階調電圧を出力する。演算増幅回路ブロックＯＰＣ_Ｌの演算増幅器は、ＤＡＣ２８_Ｌからの階調電圧をインピーダンス変換してソース線Ｓ_Ｌを駆動することができる。演算増幅回路ブロックＯＰＣ_Ｌと表示パネル１２のソース線Ｓ_Ｌとの間に、ソース出力切替回路ＳＳＷ_Ｌが設けられている。

また、図１１では、ソース線Ｓ_Ｌに対応して電荷再利用制御部１００_Ｌが設けられている。電荷再利用制御部１００_Ｌは、ソース出力切替回路ＳＳＷ_Ｌの切替制御を行う。

従って、ソース線駆動回路２０は、出力バッファ（ソース線駆動部）によりソース線Ｓ_Ｌが駆動されるのに先立って、ソース線Ｓ_Ｌと共用ラインＣＯＬとを短絡するためのソース出力切替回路ＳＳＷ_Ｌと、ソース出力切替回路ＳＳＷ_Ｌを制御する電荷再利用制御部１００_Ｌとを含むことができる。共用ラインＣＯＬは、第２の容量素子（広義にはキャパシタ）ＣＣＳの一端と電気的に接続されている。電荷再利用制御部１００_Ｌは、ソース出力毎に、直前の水平走査期間にソース線に供給された第１の階調電圧と当該水平走査期間にソース線に供給された第２の階調電圧とに応じて、ソース線を共用ラインＣＯＬと短絡（電気的に接続）するか否かを判定する。そしてソース出力切替回路ＳＳＷ_Ｌが、電荷再利用制御部１００_Ｌの判定結果に基づいてソース線Ｓ_Ｌを共用ラインＣＯＬと短絡する。

より具体的には、電荷再利用制御部１００_Ｌは、ソース出力毎に、第１及び第２の階調電圧が、所与の基準電圧より共に高電位側又は共に低電位側であるか否かを判定する。そして、ソース出力切替回路ＳＳＷ_Ｌは、電荷再利用制御部１００_Ｌにより、第１及び第２の階調電圧が基準電圧より共に高電位側又は共に低電位側であると判定されたときに、ソース線Ｓ_Ｌを共用ラインＣＯＬと短絡する。更に具体的には、電荷再利用制御部１００_Ｌは、第１の階調電圧を生成するための第１の階調データの最上位ビット（ＭＳＢ：Most Significant Bit)のデータと、第２の階調電圧を生成するための第２の階調データの最上位ビットのデータとを比較し、その比較結果に基づいてソース線Ｓ_Ｌを共用ラインＣＯＬと短絡するか否かを判定する。

このため、電荷再利用制御部１００_Ｌは、ラッチ１１０_Ｌと、階調データ判定部１２０_Ｌとを含むことができる。ラッチ１１０_Ｌは、水平同期信号ＬＰの変化タイミングで、ラインラッチ２６_Ｌからの階調データのＭＳＢのデータであるＤ［５］をラッチする。階調データ判定部１２０_Ｌは、ラッチ１１０_ＬからのＤ［５］とラインラッチ２６_ＬからのＤ［５］とを比較する。ラッチ１１０_ＬからのＤ［５］は、当該水平走査期間（現ライン）の直前の水平走査期間（直前のライン）における階調データのＭＳＢのデータである。

階調データ判定部１２０_Ｌの比較結果信号は、ソース出力切替回路ＳＳＷ_Ｌに供給される。ソース出力切替回路ＳＳＷ_Ｌは、階調データ判定部１２０_Ｌからの比較結果信号に基づいてスイッチ制御される。

図１２に、図１１の電荷再利用制御部１００_Ｌの制御例の説明図を示す。

階調データ判定部１２０_Ｌにおいて、直前のラインの階調データのＭＳＢのデータが「０」、現ラインの階調データのＭＳＢのデータが「０」であると判定されたとき、電荷再利用制御部１００_Ｌは、ソース出力切替回路ＳＳＷ_Ｌにおいて、電荷の再利用を行わないようにするために、ソース線Ｓ_Ｌと共用ラインＣＯＬとを短絡しないように制御する。

階調データ判定部１２０_Ｌにおいて、直前のラインの階調データのＭＳＢのデータが「０」、現ラインの階調データのＭＳＢのデータが「１」であると判定されたとき、電荷再利用制御部１００_Ｌは、ソース出力切替回路ＳＳＷ_Ｌにおいて、電荷の再利用を行うようにするために、ソース線Ｓ_Ｌと共用ラインＣＯＬとを短絡するように制御する。

階調データ判定部１２０_Ｌにおいて、直前のラインの階調データのＭＳＢのデータが「１」、現ラインの階調データのＭＳＢのデータが「０」であると判定されたとき、電荷再利用制御部１００_Ｌは、ソース出力切替回路ＳＳＷ_Ｌにおいて、電荷の再利用を行うようにするために、ソース線Ｓ_Ｌと共用ラインＣＯＬとを短絡するように制御する。

階調データ判定部１２０_Ｌにおいて、直前のラインの階調データのＭＳＢのデータが「１」、現ラインの階調データのＭＳＢのデータが「１」であると判定されたとき、電荷再利用制御部１００_Ｌは、ソース出力切替回路ＳＳＷ_Ｌにおいて、電荷の再利用を行わないようにするために、ソース線Ｓ_Ｌと共用ラインＣＯＬとを短絡しないように制御する。

階調電圧発生回路２７は、階調データに対応した６４種類の階調電圧を発生させる。このため、階調データのＭＳＢが「０」か「１」かを判定することは、６ビットの階調データに対応した階調電圧が、階調電圧の最高電圧Ｖ_Ｈ（例えば６ビットの階調データ「１１１１１１」に対応した電圧）と最低電圧Ｖ_Ｌ（例えば６ビットの階調データ「００００００」に対応した電圧）との間の中間電圧より高電位側にあるか低電位側にあるかを判定することを意味する。

図１３（Ａ）、図１３（Ｂ）に、本実施形態の電荷の再利用制御の効果の説明図を示す。図１３（Ａ）、図１３（Ｂ）は、図１２において直前のラインの階調データのＭＳＢのデータが「０」、現ラインの階調データのＭＳＢのデータが「０」であると判定された場合の効果を示す。

階調データのＭＳＢのデータが「０」であるとき、該階調データに対応した階調電圧（ソース線駆動部が駆動する電圧）は、上述のように中間階調値に対応した階調電圧である基準電圧Ｖｒｅｆより低電位側にある。即ち、直前の水平走査期間におけるソース線Ｓ_Ｌの駆動電圧が基準電圧Ｖｒｅｆより低電位側にあり、当該水平走査期間におけるソース線Ｓ_Ｌの駆動電圧もまた、基準電圧Ｖｒｅｆより低電位側にある。

そのため図１３（Ａ）に示すように、当該水平走査期間の前半の電荷再利用期間において上述のように電荷再利用制御が行われると、ソース線Ｓ_１〜Ｓ_Ｎの電圧が、一旦ほぼ基準電圧Ｖｒｅｆになる。このため、ソース線Ｓ_Ｌは、電荷再利用期間において、一旦、ΔＶ_Ｌ１に対応した電荷量だけ外部から充電（例えば正の電荷とする）された後、駆動期間において、再びΔＶ_Ｌ２に対応した電荷量だけ放電されてしまう。これは、ΔＶ_Ｌ１とΔＶ_Ｌ２との差分に対応した電荷だけ余分に充放電されたことを意味する。

そこで、本実施形態では、図１３（Ｂ）に示すように、図１３（Ａ）のケースでは電荷の再利用制御を行わないようにする。こうすることで、直前の水平走査期間から当該水平走査期間に切り替わった場合に、そのまま当該水平走査期間の駆動電圧がソース線Ｓ_Ｌに供給され、余分な電荷の充放電を省略でき、低消費電力化を図ることができる。

図１４（Ａ）、図１４（Ｂ）に、本実施形態の電荷の再利用制御の効果の説明図を示す。図１４（Ａ）、図１４（Ｂ）は、図１２において直前のラインの階調データのＭＳＢのデータが「１」、現ラインの階調データのＭＳＢのデータが「１」であると判定された場合の効果を示す。

階調データのＭＳＢのデータが「１」であるとき、該階調データに対応した階調電圧（ソース線駆動部が駆動する電圧）は、上述のように中間階調値に対応した階調電圧である基準電圧Ｖｒｅｆより高電位側にある。即ち、直前の水平走査期間におけるソース線Ｓ_Ｌの駆動電圧が基準電圧Ｖｒｅｆより高電位側にあり、当該水平走査期間におけるソース線Ｓ_Ｌの駆動電圧もまた、基準電圧Ｖｒｅｆより高電位側にある。

そのため図１４（Ａ）に示すように、当該水平走査期間の前半の電荷再利用期間において上述のように電荷再利用制御が行われると、ソース線Ｓ_１〜Ｓ_Ｎの電圧が一旦ほぼ基準電圧Ｖｒｅｆになる。このため、ソース線Ｓ_Ｌは、電荷再利用期間において、一旦、ΔＶ_Ｌ１０に対応した電荷量だけ外部に放電（例えば正の電荷とする）された後、駆動期間において、再びΔＶ_Ｌ２０に対応した電荷量が充電されてしまう。これは、ΔＶ_Ｌ１０とΔＶ_Ｌ２０との差分に対応した電荷だけ余分に充放電されたことを意味する。

そこで、本実施形態では、図１４（Ｂ）に示すように、図１４（Ａ）のケースでは電荷の再利用制御を行わないようにする。こうすることで、直前の水平走査期間から当該水平走査期間に切り替わった場合に、そのまま当該水平走査期間の駆動電圧がソース線Ｓ_Ｌに供給され、余分な電荷の充放電を省略でき、低消費電力化を図ることができる。

図１５に、本実施形態の電荷の再利用制御の効果の説明図を示す。図１５は、図１２において直前のラインの階調データのＭＳＢのデータが「０」、現ラインの階調データのＭＳＢのデータが「１」であると判定された場合の効果を示す。

即ち、直前の水平走査期間におけるソース線Ｓ_Ｌの駆動電圧が基準電圧Ｖｒｅｆより低電位側にあり、当該水平走査期間におけるソース線Ｓ_Ｌの駆動電圧は、基準電圧Ｖｒｅｆより高電位側にある。

そのため図１５に示すケースでは、上述のように電荷の再利用制御を行うようにする。こうすることで、直前の水平走査期間から当該水平走査期間に切り替わった場合に、外部から電荷を充放電することなく、電荷を再利用して一旦基準電圧Ｖｒｅｆに揃え、その後にソース線Ｓ_Ｌに当該水平走査期間の駆動電圧を供給すればよいので、電荷再利用に伴う低消費電力化を図ることができる。

図１６に、本実施形態の電荷の再利用制御の効果の説明図を示す。図１６は、図１２において直前のラインの階調データのＭＳＢのデータが「１」、現ラインの階調データのＭＳＢのデータが「０」であると判定された場合の効果を示す。

即ち、直前の水平走査期間におけるソース線Ｓ_Ｌの駆動電圧が基準電圧Ｖｒｅｆより高電位側にあり、当該水平走査期間におけるソース線Ｓ_Ｌの駆動電圧は、基準電圧Ｖｒｅｆより低電位側にある。

そのため図１６に示すケースでは、上述のように電荷の再利用制御を行うようにする。こうすることで、直前の水平走査期間から当該水平走査期間に切り替わった場合に、外部から電荷を充放電することなく、電荷を再利用して一旦基準電圧Ｖｒｅｆに揃え、その後にソース線Ｓ_Ｌに当該水平走査期間の駆動電圧を供給すればよいので、電荷再利用に伴う低消費電力化を図ることができる。

２．３ 具体的な構成例
次に、電荷の再利用を行うための具体的な構成例について説明する。

２．３．１ ソース線の電荷再利用
図１７に、図８の演算増幅回路ブロック及び共用ラインＣＯＬの構成例を示す。

演算増幅回路ブロックＯＰＣ_１〜ＯＰＣ_Ｎの各ブロックの構成は同じであり、以下では演算増幅回路ブロックＯＰＣ_１について説明する。

演算増幅回路ブロックＯＰＣ_１は、ボルテージフォロワ接続された演算増幅器ＶＯＰ_１と、ソース出力切替回路ＳＳＷ_１とを含む。ソース出力切替回路ＳＳＷ_１は、第１のソース出力スイッチＳＳ_１と、第１のソース短絡スイッチＣ２ＳＷ_１とを含む。第１のソース出力スイッチＳＳ_１は、制御信号ｃ１、ｘｃ１によりオンオフ制御される。制御信号ｘｃ１は、制御信号ｃ１の反転信号である。第１のソース短絡スイッチＣ２ＳＷ_１は、制御信号ｃｃ、ｘｃｃによりオンオフ制御される。制御信号ｘｃｃは、制御信号ｃｃの反転信号である。演算増幅器ＶＯＰ_１の出力は、第１のソース出力スイッチＳＳ_１を介して、第１のソース出力ノードＳＮＤ_１と接続される。第１のソース出力ノードＳＮＤ_１は、第１のソース短絡スイッチＣＳ２ＳＷ_１を介して所与のソース電圧出力ノードＳＶＮＤと接続される。ソース電圧出力ノードＳＶＮＤは、ソース電荷蓄積用スイッチＣＳＷを介して第２の容量素子接続ノードＣ２ＮＤと接続される。ソース電荷蓄積用スイッチＣＳＷは、制御信号ｃｓ、ｘｃｓによりオンオフ制御される。制御信号ｘｃｓは、制御信号ｃｓの反転信号である。

このように、第１のソース短絡スイッチＣＳ２ＳＷ_１は、ソース電圧出力ノードＳＶＮＤと第１のソース出力ノードＳＮＤ_１との間に設けられる。また、ソース電荷蓄積用スイッチＣＳＷは、ソース電圧出力ノードＳＶＮＤと第２の容量素子ＣＣＳの一端が接続される第２の容量素子接続ノードＣ２ＮＤとの間に設けられる。そして、第１のソース短絡スイッチＣ２ＳＷ_１及びソース電荷蓄積用スイッチＣＳＷにより第１のソース出力ノードＳＮＤ_１と第２の容量素子接続ノードＣ２ＮＤとが、一旦電気的に接続される。その後、第１のソース短絡スイッチＣ２ＳＷ_１及びソース電荷蓄積用スイッチＣＳＷにより第１のソース出力ノードＳＮＤ_１と第２の容量素子接続ノードＣ２ＮＤとを電気的に遮断した状態で、第１のソース出力ノードＳＮＤ_１に階調データに対応した電圧が供給される。

より具体的には、第１のソース出力スイッチＳＳ_１により演算増幅器ＶＯＰ_１（ソース線駆動回路）の出力をハイインピーダンス状態に設定した状態で、第１のソース短絡スイッチＣ２ＳＷ_１及びソース電荷蓄積用スイッチＣＳＷにより第１のソース出力ノードＳＮＤ_１、ソース電圧出力ノードＳＶＮＤ及び第２の容量素子接続ノードＣ２ＮＤが電気的に接続される。その後、第１のソース短絡スイッチＣ２ＳＷ_１及びソース電荷蓄積用スイッチＣＳＷにより第１のソース出力ノードＳＮＤ_１と第２の容量素子接続ノードＣ２ＮＤとを電気的に遮断した状態で、演算増幅器ＶＯＰ_１が、第１のソース出力スイッチＳＳ_１により、第１のソース出力ノードＳＮＤ_１（ソース線Ｓ_１）に階調データに対応した電圧を供給する。

ところで、ソース電圧出力ノードＳＶＮＤを含む共用ラインＣＯＬは、同様にして各演算増幅回路ブロックのソース短絡スイッチと接続される。

即ち、表示ドライバ６０は、ソース電圧出力ノードＳＶＮＤと電気的に接続されると共に、その一端がソース電荷蓄積用スイッチＣＳＷと電気的に接続される共用ラインＣＯＬと、第２のソース線Ｓ_２への出力電圧が供給される第２のソース出力ノードＳＮＤ_２と共用ラインＣＯＬとの間に設けられる第２のソース短絡スイッチＣ２ＳＷ_２とを含むことができる。そして、第１のソース短絡スイッチＣ２ＳＷ_１が、第１のソース出力ノードＳＮＤ_１と共用ラインＣＯＬとの間に設けられる。また、第２のソース短絡スイッチＣ２ＳＷ_２が、第２のソース出力ノードＳＮＤ_２と共用ラインＣＯＬとの間に設けられる。

更に、表示ドライバ６０は、放電用トランジスタＤｉｓＴｒを含むことができる。放電用トランジスタＤｉｓＴｒのゲートには、制御信号ｄｉｓが供給される。放電用トランジスタＤｉｓＴｒのソースには放電用電圧（例えばシステム接地電源電圧ＶＳＳ）が供給され、放電用トランジスタＤｉｓＴｒのドレインは共用ラインＣＯＬと電気的に接続される。そして、この制御信号ｄｉｓにより、共用ラインＣＯＬの電圧が放電用電圧に設定される。このような放電用トランジスタＤｉｓＴｒは、第１及び第２のソース線の放電に共用される。

なお、表示パネル１２の画素電極の選択期間において、第１及び第２のソース短絡スイッチＣ２ＳＷ_１、Ｃ２ＳＷ_２を導通状態に設定した状態で、放電用トランジスタＤｉｓＴｒをオンすることで、第１及び第２のソース線Ｓ_１、Ｓ_２を放電することができる。こうすることで、非常に簡素な構成で、いわゆるオフ書き込みを行うことができる。ここで、オフ書き込みは、表示オフ状態に移行するためにソース線に所与のオフ電圧を与えることを意味する。

また、演算増幅回路ブロックＯＰＣ_１は、更に第１のバイパススイッチＢＳＷ_１を含むことができる。第１のバイパススイッチＢＳＷ_１は、制御信号ｃ２、ｘｃ２によりオンオフ制御される。制御信号ｘｃ２は、制御信号ｃ２の反転信号である。演算増幅回路ブロックＯＰＣ_１では、画素の選択期間としての１水平走査期間の前半に上述のような電荷再利用が行われた後に、該水平走査期間の後半の駆動期間において、第１のソース出力スイッチＳＳ_１及び第１のバイパススイッチＢＳＷ_１によりソース線Ｓ_１の駆動制御が行われる。

即ち、駆動期間の前半部分では、第１のソース出力スイッチＳＳ_１を導通状態、第１のバイパススイッチＢＳＷ_１を非導通状態に設定した状態で、演算増幅器ＶＯＰ_１により第１のソース出力ノードＳＮＤ_１を駆動する。その後、駆動期間の後半部分では、第１のソース出力スイッチＳＳ_１を非導通状態、第１のバイパススイッチＢＳＷ_１を導通状態に設定した状態で、第１のソース出力ノードＳＮＤ_１に、演算増幅器ＶＯＰ_１の入力電圧を供給する。こうすることで、第１のソース出力ノードＳＮＤ_１に設定される電圧を、高速かつ高精度に設定することができる。

図１８に、図１７の演算増幅回路ブロックＯＰＣ_１の制御例のタイミング図を示す。

図１８では、図１７の制御信号ｃ１、ｃ２、ｃｃ、ｃｓ、ｄｉｓがＨレベルのときに、各スイッチをオン（導通状態）に設定するものとする。図１８の例では、制御信号ｄｉｓは、常にＬレベルであるものとする。なお、図１８では、演算増幅回路ブロックＯＰＣ_１の制御例のみを説明するが、演算増幅回路ブロックＯＰＣ_２〜ＯＰＣ_Ｎも、演算増幅回路ブロックＯＰＣ_１と同じ制御信号により制御される。

１水平走査期間内の前半部分である電荷再利用期間では、制御信号ｃｃ、ｃｓがＨレベル、制御信号ｃ１、ｃ２がＬレベルに設定される。これにより、ソース電荷蓄積用スイッチＣＳＷが導通状態に設定される。そして、第１のソース出力ノードＳＮＤ_１と第２の容量素子接続用端子ＴＬ２に接続される第２の容量素子ＣＣＳの一端とが同電位に設定される。これにより、第２の容量素子ＣＣＳの電荷が再利用され、第１のソース出力ノードＳＮＤ_１の電位が変動する。

この後の駆動期間のプリバッファ駆動期間では、制御信号ｃｃ、ｃｓがＬレベルとなり、制御信号ｃ１がＨレベルとなる。なお、駆動期間内では、ソース電荷蓄積用スイッチＣＳＷは、オフ（非導通状態）に設定される。これにより、電荷再利用期間内で電位が変動した第１のソース出力ノードＳＮＤ_１は、演算増幅器ＶＯＰ_１により駆動される。この演算増幅器ＶＯＰ_１には、ＤＡＣ２８によって選択されたデータ電圧が供給される。演算増幅器ＶＯＰ_１は、動作電流を消費するが、高い駆動能力で第１のソース出力ノードＳＮＤ_１の電位を高速に変動させることができる。

次に、当該駆動期間のＤＡＣ駆動期間では、制御信号ｃ１がＬレベルとなり、制御信号ｃ２がＨレベルとなる。これにより、第１のソース出力ノードＳＮＤ_１は、演算増幅器ＶＯＰ_１の出力と電気的に遮断されると共に、ＤＡＣ２８からのデータ電圧が直接供給される。これにより、第１のソース出力ノードＳＮＤ_１の電圧を、ＤＡＣ２８からの高精度なデータ電圧に設定することができる。ＤＡＣ駆動期間では、演算増幅器ＶＯＰ_１の動作を停止させることができるので、低消費電力化を図ることができる。

制御信号ｃｃ、ｘｃｃ、ｃ１、ｘｃ１、ｃ２、ｘｃ２を、演算増幅回路ブロックごとに個別に生成することで、上述のように、ソース出力毎に電荷の再利用の可否を個別に制御できるようになる。

図１９に、図１７の演算増幅回路ブロックＯＰＣ_１の他の制御例のタイミング図を示す。

図１９では、いわゆるオフ書き込みの制御例のタイミング図を示している。電荷再利用期間の制御、ソース電荷蓄積用スイッチＣＳＷのスイッチ制御は、図１８と同様である。

駆動期間のプリバッファ期間及びＤＡＣ駆動期間では、制御信号ｃｃがＨレベル、制御信号ｄｉｓがＨレベルとなる。これにより、共用ラインＣＯＬが放電用トランジスタＤｉｓＴｒにより、システム接地電源電圧ＶＳＳに設定される。そして、導通状態に設定された第１のソース短絡スイッチＣ２ＳＷ_１を介して、電荷再利用期間内で電位が変動した第１のソース出力ノードＳＮＤ_１は、システム接地電源電圧ＶＳＳに設定される。この第１のソース出力ノードＳＮＤ_１の電圧が、第１のソース線Ｓ_１に供給されて、いわゆるオフ書き込み制御が行われる。こうすることで、表示パネル１２では、ソース線に供給された第１のソース出力ノードＳＮＤ_１の電圧を、通常の表示動作と同様に画素電極に書き込むだけでよい。

以上のようなオフ書き込み制御は、演算増幅回路ブロックＯＰＣ_２〜ＯＰＣ_Ｎでも同様に行われる。こうすることで、所定のオフ電圧をＤＡＣから供給することなく、非常に簡素な構成で表示オフ制御を行うことができるようになる。

２．３．２ 対向電極の電荷再利用
図２０に、図６の対向電極電圧生成回路５６の構成例の図を示す。

対向電極電圧生成回路５６は、表示パネル（電気光学装置）１２の画素電極と液晶素子（電気光学物質）を挟んで対向する対向電極ＣＥに印加される対向電極電圧ＶＣＯＭを生成する。この対向電極電圧生成回路５６は、ボルテージフォロワ接続された演算増幅器である第１及び第２の演算増幅器ＯＰ１、ＯＰ２と、切替回路ＳＥＬとを含む。第１の演算増幅器ＯＰ１は、対向電極電圧ＶＣＯＭの高電位側電圧ＶＣＯＭＨを出力する。第２の演算増幅器ＯＰ２は、対向電極電圧ＶＣＯＭの低電位側電圧ＶＣＯＭＬを出力する。切替回路ＳＥＬは、液晶素子（電気光学物質）に印加される電圧の極性を反転させる極性反転タイミングに応じて、高電位側電圧ＶＣＯＭＨ及び低電位側電圧ＶＣＯＭＬの１つを対向電極電圧ＶＣＯＭとして出力する。なお第１及び第２の演算増幅器ＯＰ１、ＯＰ２を、レギュレータとして動作させてもよい。

切替回路ＳＥＬは、Ｐ型（第１導電型）の金属酸化膜半導体（Metal Oxide Semiconductor：ＭＯＳ）トランジスタ（以下、単にトランジスタ）ＰＴｒと、Ｎ型（第２導電型）のトランジスタＮＴｒとを含むことができる。トランジスタＰＴｒのソースは、第１の演算増幅器ＯＰ１の出力に接続される。トランジスタＰＴｒのドレインは、対向電極ＣＥに電気的に接続される。トランジスタＰＴｒのゲートには、制御信号ＸＰＯＬｃが供給される。トランジスタＮＴｒのソースは、第２の演算増幅器ＯＰ２の出力に接続される。トランジスタＮＴｒのドレインは、対向電極ＣＥに電気的に接続される。トランジスタＮＴｒのゲートには、制御信号ＰＯＬｃが供給される。

制御信号ＸＰＯＬｃ、ＰＯＬｃは、極性反転タイミングを規定する極性反転信号ＰＯＬに基づいて生成される。切替回路ＳＥＬは、制御信号ＸＰＯＬｃ、ＰＯＬｃに基づいて、高電位側電圧ＶＣＯＭＨ又は低電位側電圧ＶＣＯＭＬを出力することができる。また切替回路ＳＥＬは、制御信号ＸＰＯＬｃ、ＰＯＬｃに基づいて、その出力をハイインピーダンス状態に設定することができる。

このような対向電極電圧生成回路５６は、ＶＣＯＭＨ生成回路（対向電極高電位側電圧生成回路）６２と、ＶＣＯＭＬ生成回路（対向電極低電位側電圧生成回路）６４とを含むことができる。ＶＣＯＭＨ生成回路６２は、例えばシステム接地電源電圧ＶＳＳと電源電圧ＶＤＤＨＳとに基づいて、公知のチャージポンプ動作により電圧ＶＣＯＭＨ０を生成することができるようになっている。電圧ＶＣＯＭＨ０は、第１の演算増幅器ＯＰ１の入力に供給される。ＶＣＯＭＬ生成回路６４は、例えばシステム接地電源電圧ＶＳＳと電源電圧ＶＤＤＨＳとに基づいて、公知のチャージポンプ動作により電圧ＶＣＯＭＬ０を生成することができるようになっている。電圧ＶＣＯＭＬ０は、第２の演算増幅器ＯＰ２の入力に供給される。

そして、対向電極電圧生成回路５６は、切替回路ＳＥＬにより高電位側電圧ＶＣＯＭＨを対向電極電圧ＶＣＯＭとして出力するときには、図示しない制御信号により第２の演算増幅器ＯＰ２の動作電流を停止又は制限する制御を行う。また対向電極電圧生成回路５６は、切替回路ＳＥＬにより低電位側電圧ＶＣＯＭＬを対向電極電圧ＶＣＯＭとして出力するときには、図示しない制御信号により第１の演算増幅器ＯＰ１の動作電流を停止又は制限する制御を行う。

こうすることで、対向電極電圧ＶＣＯＭの高電位側電圧ＶＣＯＭＨ及び低電位側電圧ＶＣＯＭＬの一方を対向電極ＣＥに印加するとき、高電位側電圧ＶＣＯＭＨ及び低電位側電圧ＶＣＯＭＬの他方を出力する演算増幅器の動作電流を停止又は制限することができるので、対向電極電圧ＶＣＯＭの生成に不要な消費電流を削減できるようになる。

切替回路ＳＥＬの出力は、対向電極電圧出力ノードＶＮＤと電気的に接続される。対向電極電圧出力ノードＶＮＤは、第１の容量素子の一端が接続される第１の容量素子接続ノードＣ１ＮＤと電気的に接続される。第１の容量素子接続ノードＣ１ＮＤは、対向電極電圧出力端子ＴＬ３を介して表示パネル１２の対向電極ＣＥと電気的に接続される。

対向電極電荷蓄積用スイッチＶＳＷは、第１の容量素子接続ノードＣ１ＮＤと電気光学物質を介して対向電極電圧出力ノードＶＮＤとの間に設けられる。対向電極電荷蓄積用スイッチＶＳＷは、制御信号ｃｖ、ｘｃｖによりオンオフ制御される。制御信号ｘｃｖは、制御信号ｃｖの反転信号である。

そして、対向電極電圧ＶＣＯＭを変化させる際に、対向電極電荷蓄積用スイッチＶＳＷにより対向電極電圧出力ノードＶＮＤと第１の容量素子接続ノードＣ１ＮＤとを一旦電気的に接続した後に、対向電極電圧出力ノードＶＮＤに対向電極電圧ＶＣＯＭを供給する。より具体的には、対向電極電圧生成回路５６（切替回路ＳＥＬ）の出力をハイインピーダンス状態に設定した状態で、対向電極電荷蓄積用スイッチＶＳＷにより対向電極電圧出力ノードＶＮＤと第１の容量素子接続ノードＣ１ＮＤとを電気的に接続した後、対向電極電圧生成回路５６（切替回路ＳＥＬ）が、対向電極ＣＥに対向電極電圧ＶＣＯＭを供給する。

本実施形態では、基準電圧Ｖｒｅｆとして、中間階調値に対応した階調電圧を採用したが、これに限定されるものではない。例えば理想的には基準電圧を、階調電圧の最高電圧Ｖ_Ｈと最低電圧Ｖ_Ｌとの間の中間電圧（＝（Ｖ_Ｈ＋Ｖ_Ｌ）／２）としてもよい。該中間電圧を基準電圧Ｖｒｅｆとすることで、回路構成を簡略化できる。

２．４ 変形例
本実施形態では、基準電圧Ｖｒｅｆを、中間階調値に対応した階調電圧とする固定電圧であるものとして説明したが、これに限定されるものではない。ラインラッチ２６_Ｌからの階調データを６ビットすべて取り込み、所与の基準データと比較して、該基準データより大きいか否かを判別することで、基準電圧Ｖｒｅｆのレベルを変更することができる。

図２１に、本実施形態の変形例におけるソース線駆動回路２０の構成要部を示す。図２１では、図１１と同様に１出力当たりの構成を示し、図２１において図１１と同一部分には同一符号を付し、適宜説明を省略する。

図２１では、図１１の電荷再利用制御部１００_Ｌに代えて電荷再利用制御部２００_Ｌが設けられている。電荷再利用制御部２００_Ｌは、閾値判定部２１０_Ｌ、ラッチ２２０_Ｌ、階調データ判定部２３０_Ｌを含む。閾値判定部２１０_Ｌには、閾値データとして基準データが入力される。閾値判定部２１０_Ｌは、基準データとラインラッチ２６_Ｌからの階調データＤ［５：０］とを比較し、その比較結果を比較結果信号として出力する。ラッチ２２０_Ｌは、水平同期信号ＬＰの変化タイミングで、閾値判定部２１０_Ｌからの比較結果信号をラッチする。階調データ判定部２３０_Ｌは、閾値判定部２１０_Ｌからの比較結果信号とラッチ２２０_Ｌにラッチされた比較結果信号とを比較する。即ち、ラッチ２２０_Ｌにラッチされる比較結果信号は、直前の水平走査期間にソース線に供給された第１の階調電圧と所与の基準データとを比較した第１の比較結果である。閾値判定部２１０_Ｌからの比較結果信号は、当該水平走査期間にソース線に供給される第２の階調電圧を生成するための第２の階調データと基準データとを比較した第２の比較結果である。

階調データ判定部２３０_Ｌからの出力に基づいて、ソース出力切替回路ＳＳＷ_Ｌのスイッチ制御が行われる。

このような構成により、閾値判定部２１０_Ｌは、基準データと階調データＤ［５：０］とを比較し、例えば階調データＤ［５：０］が基準データより大きいか小さいかを判別することで、階調データＤ［５：０］に対応した階調電圧が該基準データに対応した階調電圧より高電位側にあるか低電位側にあるかを判定することができる。その結果は、ラッチ２２０_Ｌにより取り込まれ、階調データ判定部２３０_Ｌにより、２つの連続する水平走査期間において、階調データＤ［５：０］に対応した階調電圧が基準データに対応した階調電圧より共に大きいか又は共に小さいかを、ソース出力毎に判定される。このような電荷再利用制御部２００_Ｌにより、２つの連続する水平走査期間において、階調データＤ［５：０］に対応した階調電圧が基準データに対応した階調電圧より共に大きいか又は共に小さいと判定されたときに、ソース出力切替回路ＳＳＷ_Ｌは、ソース線Ｓ_Ｌを共用ラインＣＯＬと短絡する。

こうすることで、２つの連続する水平走査期間における階調電圧が、最高電圧Ｖ_Ｈと最低電圧Ｖ_Ｌとの間の設定可能な電圧より高電位側か低電位側かを判断でき、電荷の再利用を行ったり、電荷の再利用を省略したりできるようになる。

また本実施形態では、図１又は図２に示す表示パネル１２を駆動する表示ドライバ６０について説明したが、これに限定されるものではない。

図２２に、表示パネルの他の構成例の概要を示す。

図２２において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。図２２の表示パネル３００は、表示ドライバによって駆動されるソース出力毎にデマルチプレクサを含む。即ち、ソース線Ｓ_Ｌに対応してデマルチプレクサＤＭＵＸ_Ｌ、ソース線Ｓ_Ｌ＋１に対応してデマルチプレクサＤＭＵＸ_Ｌ＋１を含む。デマルチプレクサＤＭＵＸは、各ソース出力を３つの色成分用ソース線に分割する。表示パネル３００では、各色成分用ソース線にＴＦＴのソースが接続される。従って、各ソース出力に、３ドット分の階調データに対応したデータ電圧を時分割で出力することで、デマルチプレクサＤＭＵＸが時分割多重されたデータ電圧を分離して、各色成分用ソース線に出力させることができる。

図２３に、図２２の表示パネルを駆動する表示ドライバの構成要部を示す。

図２３において、図１７と同一部分には同一符号を付し、適宜説明を省略する。図２３の表示ドライバでは、各演算増幅器ブロックに、予め３ドット分のデータ電圧が時分割多重されて入力される。そして、その時分割多重タイミング信号を、表示パネル３００に供給することで、デマルチプレクサＤＭＵＸ_１〜ＤＭＵＸ_Ｎのそれぞれは、各ソース出力を分離することができる。

なお、図２２のデマルチプレクサＤＭＵＸ_１〜ＤＭＵＸ_Ｎを、図２４に示すように表示ドライバ側に設けてもよい。即ち、表示ドライバ３０２は、各ソース出力ノードの時分割された電圧を複数の出力電圧に分離するためのデマルチプレクサを含み、複数の出力電圧の各出力電圧を、表示パネルの各ソース線に供給する。この場合、データ電圧の時分割多重タイミング信号を表示パネルに供給する必要がなくなるので、実装面積をより小さくすることができるようになる。

３． 電子機器
図２５に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。

携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ５４０に供給する。表示コントローラ５４０は、図１又は図２の表示コントローラ４０の機能を有する。

携帯電話機９００は、表示パネル５１２を含む。表示パネル５１２は、ソースドライバ５２０及びゲートドライバ５３０によって駆動される。表示パネル５１２は、複数のゲート線、複数のソース線、複数の画素を含む。表示パネル５１２は、図１又は図２の表示パネル１２の機能を有する。

表示コントローラ５４０は、ソースドライバ５２０及びゲートドライバ５３０に接続され、ソースドライバ５２０に対してＲＧＢフォーマットの階調データを供給する。

電源回路５４２は、ソースドライバ５２０及びゲートドライバ５３０に接続され、各ドライバに対して、駆動用の電源電圧を供給する。電源回路５４２は、図１又は図２の電源回路５０の機能を有する。表示ドライバ５４４としてソースドライバ５２０、ゲートドライバ５３０及び電源回路５４２を含み、該表示ドライバ５４４が表示パネル５１２を駆動できる。

ホスト９４０は、表示コントローラ５４０に接続される。ホスト９４０は、表示コントローラ５４０を制御する。またホスト９４０は、アンテナ９６０を介して受信された階調データを、変復調部９５０で復調した後、表示コントローラ５４０に供給できる。表示コントローラ５４０は、この階調データに基づき、ソースドライバ５２０及びゲートドライバ５３０により表示パネル５１２に表示させる。ソースドライバ５２０は、図１又は図２のソース線駆動回路２０の機能を有する。ゲートドライバ５３０は、図１又は図２のゲート線駆動回路３０の機能を有する。

ホスト９４０は、カメラモジュール９１０で生成された階調データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。

ホスト９４０は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、表示パネル５１２の表示処理を行う。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

本実施形態の液晶装置のブロック図の例。 本実施形態における液晶装置の他の構成例のブロック図。 図１又は図２のソース線駆動回路の構成例のブロック図。 図３の階調電圧発生回路、ＤＡＣ及び出力バッファの構成例を示す図。 図１又は図２のゲート線駆動回路の構成例を示す図。 図１又は図２の電源回路の構成例を示す図。 図１又は図２の表示パネルの駆動波形の一例を示す図。 本実施形態の液晶装置の原理的構成図。 図８の液晶装置の動作例の波形図。 図８の液晶装置の他の動作例の波形図。 図３のソース線駆動回路の構成要部を示す図。 図１１の電荷再利用制御部の制御例の説明図。 図１３（Ａ）、図１３（Ｂ）は本実施形態の電荷の再利用制御の効果の説明図。 図１４（Ａ）、図１４（Ｂ）は本実施形態の電荷の再利用制御の効果の説明図。 本実施形態の電荷の再利用制御の効果の説明図。 本実施形態の電荷の再利用制御の効果の説明図。 図８の演算増幅回路ブロック及び共用ラインの構成例を示す図。 図１７の演算増幅回路ブロックの制御例のタイミング図。 図１７の演算増幅回路ブロックの他の制御例のタイミング図。 図６の対向電極電圧生成回路の構成例の図。 本実施形態の変形例におけるソース線駆動回路の構成要部を示す図。 表示パネルの他の構成例の概要を示す図。 図２２の表示パネルを駆動する表示ドライバの構成要部を示す図。 図２２の表示パネルを駆動する表示ドライバの他の構成要部を示す図。 本実施形態における電子機器の構成例のブロック図。

符号の説明

１０ 液晶装置、 １２ 表示パネル、 ２０ ソース線駆動回路、
２６_Ｌ ラインラッチ、 ２８_Ｌ ＤＡＣ、 ２９_Ｌ 出力バッファ、
３０ ゲート線駆動回路、 ４０ 表示コントローラ、 ５０ 電源回路、
６０ 表示ドライバ、 １００_Ｌ 電荷再利用制御部、 １１０_Ｌ ラッチ、
１２０_Ｌ 階調データ判定部、 ＣＣＳ 第２の容量素子、 ＣＣＶ 第１の容量素子、
ＣＯＬ 共用ライン、 ＣＳＷ ソース電荷蓄積用スイッチ、 Ｇ_１〜Ｇ_Ｍ ゲート線、
Ｄ 階調データ、 ＯＰＣ_Ｌ 演算増幅回路ブロック、 Ｓ_１〜Ｓ_Ｎ ソース線、
ＳＳＷ_１〜ＳＳＷ_Ｎ ソース出力切替回路、 ＴＬ１ 第１の容量素子接続用端子、
ＴＬ２ 第２の容量素子接続用端子、 ＶＳＷ 対向電極電荷蓄積用スイッチ

Claims (12)

1. 階調データに基づいて電気光学装置のソース線を駆動するための駆動回路であって、
   階調データに対応した階調電圧を前記ソース線に供給するためのソース線駆動部と、
   前記ソース線駆動部により前記ソース線が駆動されるのに先立って、前記ソース線を、キャパシタに接続される共用ラインと短絡するためのソース出力切替部と、
   前記ソース出力切替部を制御する電荷再利用制御部とを含み、
   前記電荷再利用制御部が、
   ソース出力毎に、直前の水平走査期間にソース線に供給された第１の階調電圧と当該水平走査期間に前記ソース線に供給された第２の階調電圧とに応じて、該ソース線を前記共用ラインと短絡するか否かを判定し、
   前記ソース出力切替部が、
   前記電荷再利用制御部の判定結果に基づいて前記ソース線を前記共用ラインと短絡することを特徴とする駆動回路。
2. 請求項１において、
   前記電荷再利用制御部が、
   ソース出力毎に、前記第１及び第２の階調電圧が、所与の基準電圧より共に高電位側又は共に低電位側であるかを判定し、
   前記ソース出力切替部が、
   前記電荷再利用制御部により、前記第１及び第２の階調電圧が前記基準電圧より共に高電位側又は共に低電位側であると判定されたときに、前記ソース線を前記共用ラインと短絡することを特徴とする駆動回路。
3. 請求項１又は２において、
   前記電荷再利用制御部が、
   前記第１の階調電圧を生成するための第１の階調データの最上位ビットのデータと、前記第２の階調電圧を生成するための第２の階調データの最上位ビットのデータとを比較し、その比較結果に基づいて前記ソース線を前記共用ラインと短絡するか否かを判定することを特徴とする駆動回路。
4. 請求項３において、
   前記基準電圧が、
   中間階調値に対応した階調電圧であることを特徴とする駆動回路。
5. 請求項１又は２において、
   前記電荷再利用制御部が、
   前記第１の階調電圧を生成するための第１の階調データと所与の基準データとを比較した第１の比較結果と、前記第２の階調電圧を生成するための第２の階調データと前記基準データとを比較した第２の比較結果とに基づいて、前記ソース線を前記共用ラインと短絡するか否かを判定することを特徴とする駆動回路。
6. 請求項５において、
   前記電荷再利用制御部が、
   ソース出力毎に、前記第１及び第２の階調データが前記基準データより共に大きい又は共に小さいかを判定し、
   前記ソース出力切替部が、
   前記電荷再利用制御部により、前記第１及び第２の階調データが前記基準データより共に大きい又は共に小さいと判定されたときに、前記ソース線を前記共用ラインと短絡することを特徴とする駆動回路。
7. 請求項１乃至６のいずれかにおいて、
   前記電気光学装置の第１のソース線への出力電圧が供給される第１のソース出力ノードと前記共用ラインとの間に設けられる第１のソース短絡スイッチと、
   第２の容量素子の一端が接続される第２の容量素子接続ノードと前記共用ラインとの間に設けられるソース電荷蓄積用スイッチとを含み、
   前記第１のソース短絡スイッチ及びソース電荷蓄積用スイッチにより前記第１のソース出力ノードと前記第２の容量素子接続ノードとを一旦電気的に接続した後に、前記第１のソース短絡スイッチ又はソース電荷蓄積用スイッチにより前記第１のソース出力ノードと前記第２の容量素子接続ノードとを電気的に遮断した状態で、前記第１のソース出力ノードに階調データに対応した電圧を供給し、前記第１のソース線を駆動することを特徴とする駆動回路。
8. 請求項６において、
   第１の容量素子の一端が接続される第１の容量素子接続ノードと電気光学物質を介して前記電気光学装置の画素電極に対向する対向電極の電圧が供給される対向電極電圧出力ノードとの間に設けられる対向電極電荷蓄積用スイッチと、
   前記対向電極電荷蓄積用スイッチにより前記対向電極電圧出力ノードと前記第１の容量素子接続ノードとを一旦電気的に接続した後に、前記対向電極電圧出力ノードに前記対向電極電圧を供給して前記対向電極を駆動することを特徴とする駆動回路。
9. 複数のソース線と、
   複数のゲート線と、
   各画素電極が各ゲート線及び各ソース線により特定される複数の画素電極と、
   前記複数の画素電極と対向する対向電極と、
   前記複数のソース線を駆動するための請求項１乃至８のいずれか記載の駆動回路とを含むことを特徴とする電気光学装置。
10. 請求項１乃至８のいずれか記載の駆動回路を含むことを特徴とする電気光学装置。
11. 請求項１乃至８のいずれか記載の駆動回路を含むことを特徴とする電子機器。
12. 請求項９又は１０記載の電気光学装置を含むことを特徴とする電子機器。

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