KR100722910B1

KR100722910B1 - 임피던스 변환 회로, 구동 회로 및 임피던스 변환 회로의제어 방법

Info

Publication number: KR100722910B1
Application number: KR1020050081700A
Authority: KR
Inventors: 가쯔히꼬 마끼
Original assignee: 세이코 엡슨 가부시키가이샤
Priority date: 2004-09-03
Filing date: 2005-09-02
Publication date: 2007-05-30
Also published as: TW200622982A; CN1744188A; CN100481198C; KR20060050969A; JP2006072124A; US20060050037A1; JP4049140B2

Abstract

본원 발명은, 계조 수를 유지하면서 계조 전압 신호선 수를 삭감하고, 고정밀도로 계조 전압을 출력할 수 있는 임피던스 변환 회로, 구동 회로 및 제어 방법을 제공한다. 임피던스 변환 회로 IPC₁은, 2^j종류의 전압 중 계조 데이터의 상위 j(j는 플러스의 정수) 비트의 데이터에 기초하는 선택 전압이 입력 전압 Vin으로서 공급되는 볼티지 팔로워 접속된 연산 증폭기 OP₁과, 연산 증폭기 OP₁의 출력을 계조 데이터의 하위 k(k는 2 이상의 정수) 비트의 최상위 비트의 데이터에 기초하여 프리차지 또는 디스차지하는 출력 전압 설정 회로 OVS₁을 포함하고, 연산 증폭기 OP₁의 출력을 프리차지 또는 디스차지한 후에, 입력 전압에 대하여 불감대 폭만큼 다른 전압을 출력 전압으로서 출력한다. 불감대 폭은, 계조 데이터의 하위 k비트의 데이터에 기초하여 변화시킨 연산 증폭기 OP₁의 동작 전류에 의해 정해진다.

계조 데이터, 프리차지, 디스차지, 연산 증폭기, 출력 전압 설정 회로, 전류 조정용 트랜지스터

Description

임피던스 변환 회로, 구동 회로 및 임피던스 변환 회로의 제어 방법{IMPEDANCE CONVERSION CIRCUIT, DRIVE CIRCUIT, AND CONTROL METHOD OF IMPEDANCE CONVERSION CIRCUIT}

도 1은 본 실시 형태의 임피던스 변환 회로가 적용된 액정 장치의 블록 구성을 도시하는 도면.

도 2는 도 1의 데이터 드라이버의 구성예의 블록도.

도 3은 도 1의 주사 드라이버의 구성예의 블록도.

도 4는 본 실시 형태에서의 데이터 드라이버의 주요부의 구성예의 구성도.

도 5는 1도트당의 계조 데이터의 구성의 일례의 설명도.

도 6은 본 실시 형태에서의 임피던스 변환 회로의 동작의 일례를 도시하는 도면.

도 7은 본 실시 형태에서의 임피던스 변환 회로의 동작의 다른 예를 도시하는 도면.

도 8은 본 실시 형태에서의 데이터 드라이버의 계조 특성의 일례를 도시하는 도면.

도 9는 본 실시 형태의 제1 구성예에서의 임피던스 변환 회로의 구성의 개요를 도시하는 블록도.

도 10은 1도트당의 계조 데이터의 구체적인 설명도.

도 11은 도 9의 임피던스 변환 회로의 동작예의 타이밍도.

도 12는 본 실시 형태의 제1 구성예에서의 연산 증폭기의 구성예의 회로도.

도 13은 도 9의 전류 제어 디코더의 동작을 설명하기 위한 진리값 표의 일례를 도시하는 도면.

도 14는 계조 데이터의 하위 (k-1)비트의 데이터에 의해 표시되는 값과 불감대 폭과의 관계를 도시하는 도면.

도 15의 (A)∼도 15의 (C)는 제1 및 제2 전류 조정용 트랜지스터의 수에 대한 설명도.

도 16은 j가 4, k가 2인 경우의 제1 구성예에서의 임피던스 변환 회로의 구성의 개요의 블록도.

도 17은 도 16의 연산 증폭기의 구성예의 회로도.

도 18은 디스차지되었을 때의 도 17의 연산 증폭기 및 출력 전압 설정 회로의 구성의 모식도.

도 19는 도 18의 연산 증폭기의 출력 전압의 동작 파형의 일례를 도시하는 도면.

도 20은 프리차지되었을 때의 도 17의 연산 증폭기 및 출력 전압 설정 회로의 구성의 모식도.

도 21은 도 20의 연산 증폭기의 출력 전압의 동작 파형의 일례를 도시하는 도면.

도 22는 제1 및 제2 전류원의 전류값의 별도의 제어를 행하기 위한 전류 제어 디코더의 진리값 표의 예를 도시하는 도면.

도 23은 본 실시 형태의 제2 구성예에서의 임피던스 변환 회로의 구성의 개요를 도시하는 블록도.

도 24는 제2 구성예에서의 연산 증폭기의 구성예의 회로도.

도 25는 도 23의 전류 제어 디코더의 동작을 설명하기 위한 진리값 표의 일례를 도시하는 도면.

도 26은 k가 2인 경우의 제2 구성예에서의 임피던스 변환 회로의 구성의 개요의 블록도.

도 27은 k가 2인 경우의 전류 제어 디코더의 동작을 설명하기 위한 진리값 표의 일례를 도시하는 도면.

도 28은 각 임피던스 변환 회로의 배치 방향과 데이터선의 배열 방향의 관계의 설명도.

도 29의 (A), 도 29의 (B)는 계조 전압 신호선군의 배선 영역의 설명도.

<도면의 주요 부분에 대한 부호의 설명>

100, 200 : p형 차동 증폭 회로

110, 210 : n형 차동 증폭 회로

120 : 출력 회로

510 : 액정 장치

512 : 액정 패널

520 : 데이터 드라이버

522 : 시프트 레지스터

524 : 데이터 래치

526 : 라인 래치

527 : 기준 전압 발생 회로

528 : DAC

529 : 출력 버퍼

530 : 주사 드라이버

540 : 컨트롤러

542 : 전원 회로

CM1 : 제1 커런트 미러(current mirror: 전류 거울) 회로

CM2 : 제2 커런트 미러 회로

CM3 : 제3 커런트 미러 회로

Cn1∼Cn(k-1), Cp1∼Cp(k-1), Cr1∼Cr(k-1) : 제어 신호

CS1 : 제1 전류원

CS2 : 제2 전류원

CST1 : 제1 전류원 트랜지스터

CST2 : 제2 전류원 트랜지스터

CG1 : 제1 전류 조정용 트랜지스터

CG2 : 제2 전류 조정용 트랜지스터

DC : 디스차지 제어 신호

DEC₁∼DEC_N : 제1∼제N 디코더

DT1 : 제1 차동 트랜지스터쌍

DT2 : 제2 차동 트랜지스터쌍

Dtr1 : 제1 구동 트랜지스터

Dtr2 : 제2 구동 트랜지스터

IDC₁, IDC1₁ : 전류 제어 디코더

IPC₁, IPC1₁ : 임피던스 변환 회로

OP₁, OP1₁ : 연산 증폭기

OVS₁ : 출력 전압 설정 회로

PC : 프리차지 제어 신호

PS : 파워 세이브 신호

SWn1∼SWn(k-1), SWp1∼SWp(k-1), SWr1∼SWr(k-1) : 스위치 소자

Vin : 입력 전압

Vout₁ : 출력 전압

Vrefn, Vrefp : 참조 전압

VSS : 시스템 접지 전원 전압

VDD : 시스템 전원 전압

XPS : 파워 세이브 신호의 반전 신호

preTr : 프리차지 트랜지스터

disTr : 디스차지 트랜지스터

[특허 문헌1] 일본 특개2003-233354호 공보

본 발명은, 임피던스 변환 회로, 구동 회로 및 임피던스 변환 회로의 제어 방법에 관한 것이다.

종래부터, 휴대 전화기 등의 전자 기기에 이용되는 액정 패널(광의로는 전기 광학 장치)로서, 단순 매트릭스 방식의 액정 패널과, 박막 트랜지스터(Thin Film Transistor : 이하, TFT라고 함) 등의 스위칭 소자를 이용한 액티브 매트릭스 방식의 액정 패널이 알려져 있다.

단순 매트릭스 방식은, 액티브 매트릭스 방식에 비해 저소비 전력화가 용이하다고 하는 이점이 있는 반면, 다색화나 동화상 표시가 어렵다고 하는 불리점이 있다. 한편, 액티브 매트릭스 방식은, 다색화나 동화상 표시에 적합하다고 하는 이점이 있는 반면, 저소비 전력화가 어렵다고 하는 불리점이 있다.

그리고, 최근, 휴대 전화기 등의 휴대형 전자 기기에서는, 고품질의 화상의 제공을 위해, 다색화, 동화상 표시에의 요망이 강해지고 있다. 이 때문에, 지금까 지 이용되어 온 단순 매트릭스 방식의 액정 패널 대신에, 액티브 매트릭스 방식의 액정 패널이 이용되게 되었다.

그런데, 액티브 매트릭스 방식의 액정 패널에서는, 그 액정 패널의 데이터선을 구동하는 데이터 드라이버(광의로는 구동 회로) 중에, 출력 버퍼로서 임피던스 변환 회로를 설치하는 것이 바람직하다. 임피던스 변환 회로는, 연산 증폭기를 포함하여, 높은 구동 능력에 의해, 데이터선에 안정적으로 전압 공급할 수 있다.

이 임피던스 변환 회로는, 계조 데이터(광의로는 데이터)에 대응한 계조 전압을 데이터선에 공급한다. 이 때, 예를 들면 특허 문헌1에 개시되어 있는 바와 같이, 사전에 생성된 복수의 계조 전압 중에서 계조 데이터에 대응한 계조 전압을 선택하고, 그 계조 전압이 입력된 임피던스 변환 회로가 데이터선을 구동한다.

이와 같이 데이터선을 구동하는 임피던스 변환 회로는, 데이터선마다 설치된다. 그 때문에, 복수의 임피던스 변환 회로는, 데이터선의 배열 방향에 대하여, 도 28에 도시한 바와 같이 배치된다.

도 28의 경우에는, 기준 전압 발생 회로(800)가, 6비트의 계조 데이터에 대응한 복수의 계조 전압 V0∼V63을 발생한다. 기준 전압 발생 회로(800)는, 시스템 전원 전압 VDD와 시스템 접지 전원 전압 VSS 사이의 전압을 저항 소자에 의해 분압하여, 복수의 계조 전압 V0∼V63을 생성한다.

이렇게 해서 생성된 복수의 계조 전압 V0∼V63을 각 임피던스 변환 회로에 공급하기 위해, 복수의 계조 전압이 공급되는 계조 전압 신호선군이, 데이터선의 배열 방향으로 연장되도록 배치된다. 각 임피던스 변환 회로의 입력은, 계조 데이 터에 대응하여 계조 전압 신호선군 중 어느 하나에 전기적으로 접속된다.

그런데, 액정 패널의 표시 화상의 고품질화를 위해, 다계조화가 요구된다. 이 다계조화는, 계조 전압의 종류를 증가시키는 것을 의미한다. 따라서, 도 28에 도시한 계조 전압 신호선군의 신호선 수가 증가하는 것을 의미한다. 그 때문에, 다계조화가 진행되면, 도 28에 도시한 계조 전압 신호선군의 배선 영역 폭 WD가 점점 더 커진다.

예를 들면, 1도트당의 계조 데이터가 6비트인 경우(64계조인 경우)에, 배선 영역 폭 WD를 고려한다. 예를 들면 도 29의 (B)에 도시한 경우에는, 인접하는 계조 전압 신호선의 배선간 용량이 최소로 되도록, 각 계조 전압 신호선이 교대로 1층 배선층, 2층 배선층이 이용된다. 이 경우, 도 29의 (A)에 도시한 바와 같이 각 신호선의 폭이 1.25㎛, 디자인 룰 상의 배선간이 0.3㎛인 것으로 한다. 이 때, 배선 영역 폭 WD는, 거의 100㎛(≒1.25㎛×64+0.3㎛×63)로 된다. 그 때문에, 1도트당의 계조 데이터의 비트 수를 증가시켜 예를 들면 256계조로 한 경우, 배선 영역 폭 WD는, 거의 400㎛에까지 도달하게 된다.

이와 같이 계조 전압 신호선군의 배선 영역은, 데이터선의 배열 방향으로 연장되는 한편, 그 폭은 다계조화에 수반하여 커진다. 또한 데이터 드라이버의 전체의 면적에 대하여, 계조 전압 신호선군의 배선 영역이 차지하는 비율이 높다. 그 때문에, 다계조화에 수반하여, 계조 전압 신호선군의 배선 영역이 차지하는 비율이 점점 더 높아져, 레이아웃 면적의 증대 등에 의해 고비용화를 초래한다.

그리고, 상술한 바와 같이 다계조화에 수반하여 계조 전압간의 전압차가 점점 더 작아지고 있어, 각 계조 전압을 고정밀도로 설정할 수 있는 것이 당연히 요구되고 있다.

본 발명은, 이상과 같은 기술적 과제를 감안하여 이루어진 것으로, 그 목적으로 하는 것은, 계조 수를 유지하면서 계조 전압 신호선 수를 삭감하고, 고정밀도로 계조 전압을 출력할 수 있는 임피던스 변환 회로, 구동 회로 및 임피던스 변환 회로의 제어 방법을 제공하는 것에 있다.

상기 과제를 해결하기 위해 본 발명은,

(j+k)(j는 플러스의 정수, k는 2 이상의 정수) 비트의 계조 데이터에 대응한 전압을 출력하기 위한 임피던스 변환 회로로서,

2^j종류의 전압 중에서 상기 계조 데이터의 상위 j 비트의 데이터에 기초하여 선택된 전압이 입력 전압으로서 공급되는 볼티지 팔로워 접속된 연산 증폭기와,

상기 연산 증폭기의 출력의 전하를 상기 계조 데이터의 하위 k 비트의 최상위 비트의 데이터에 기초하여 충전(프리자치: precharge) 또는 방전(디스차지: discharge)하는 출력 전압 설정 회로를 포함하고,

상기 출력 전압 설정 회로가 상기 연산 증폭기의 출력의 전하를 충전 또는 방전한 후에, 상기 연산 증폭기가 상기 입력 전압에 대하여 불감대 폭만큼 다른 전압을 출력 전압으로서 출력하며,

상기 불감대 폭이,

상기 계조 데이터의 하위 k 비트의 데이터에 기초하여 변화시킨 상기 연산 증폭기의 동작 전류에 의해 정해지는 임피던스 변환 회로에 관계된다.

본 발명에서는, (j+k) 비트의 계조 데이터의 상위 j 비트의 데이터에 대응한 2^j 종류의 전압 중 어느 하나를 입력 전압으로서 받고, 임피던스 변환 회로가, 그 입력 전압을 기준으로, 2^k종류의 전압 중으로부터 계조 데이터의 하위 k 비트에 대응한 전압을 출력 전압으로 한다. 이 때문에, 입력 전압을, 2^j종류의 계조 전압 중에서 선택할 수 있으면 된다. 이에 의해, 계조 수를 유지하면서 계조 전압 신호선 수를 삭감할 수 있기 때문에, 발생시켜야 할 계조 전압의 종류를 감소할 수 있다. 그리고, 발생한 계조 전압이 공급되는 계조 전압 신호선의 수를 삭감할 수 있어, 배선 영역 폭을 좁게 할 수 있게 된다. 이 결과, 계조 전압 신호선군의 배선 영역이 차지하는 비율을 낮게 억제할 수 있다. 즉, 계조 수가 많아져도, 임피던스 변환 회로가 적용된 데이터 드라이버의 칩 면적을 작게 할 수 있어, 저비용화를 도모할 수 있다.

또한 본 발명에서는, 연산 증폭기의 동작 전류를 변화시킴으로써 불감대 폭을 변화시켜, 각 계조 전압을 발생할 수 있도록 하고 있다. 이렇게 함으로써, 다계조화에 수반하여 계조 전압간의 전압차가 점점 더 작아져 간 경우라도, 각 계조 전압을 고정밀도로 설정할 수 있게 된다.

또한 본 발명에 따른 임피던스 변환 회로에서는,

상기 연산 증폭기가,

각 트랜지스터의 소스에 제1 전류원으로부터의 전류가 공급됨과 함께, 상기 입력 전압 및 상기 출력 전압이 각 트랜지스터의 게이트에 공급되는 제1 도전형의 제1 차동 트랜지스터쌍과, 상기 제1 차동 트랜지스터쌍의 각 트랜지스터의 드레인 전류를 생성하는 제1 커런트 미러(current mirror: 전류 거울) 회로를 갖는 제1 도전형 차동 증폭 회로와,

각 트랜지스터의 소스에 제2 전류원으로부터의 전류가 공급됨과 함께, 상기 입력 전압 및 상기 출력 전압이 각 트랜지스터의 게이트에 공급되는 제2 도전형의 제2 차동 트랜지스터쌍과, 상기 제2 차동 트랜지스터쌍의 각 트랜지스터의 드레인 전류를 생성하는 제2 커런트 미러(전류 거울) 회로를 갖는 제2 도전형 차동 증폭 회로와,

상기 제1 차동 트랜지스터쌍을 구성하는 트랜지스터 중 상기 입력 전압이 게이트에 공급되는 입력측 트랜지스터의 드레인 전압에 기초하여 그 게이트 전압이 제어되는 제2 도전형의 제1 구동 트랜지스터와, 상기 제2 차동 트랜지스터쌍을 구성하는 트랜지스터 중 상기 입력 전압이 게이트에 공급되는 입력측 트랜지스터의 드레인 전압에 기초하여 그 게이트 전압이 제어되는 제1 도전형의 제2 구동 트랜지스터를 갖고, 상기 제1 및 제2 구동 트랜지스터의 드레인끼리가 접속되며, 그 접속 노드의 전압을 상기 출력 전압으로서 출력하는 출력 회로를 포함하고,

상기 제1 차동 트랜지스터쌍의 상기 입력측 트랜지스터의 제1 입력측 전류 구동 능력이, 상기 제1 차동 트랜지스터쌍을 구성하는 트랜지스터의 다른쪽의 출력측 트랜지스터의 제1 출력측 전류 구동 능력보다 작아지도록 설정되며,

상기 제2 차동 트랜지스터쌍의 상기 입력측 트랜지스터의 제2 입력측 전류 구동 능력이, 상기 제2 차동 트랜지스터쌍을 구성하는 트랜지스터의 다른쪽의 출력측 트랜지스터의 제2 출력측 전류 구동 능력보다 작아지도록 설정되고,

상기 계조 데이터의 하위 k 비트의 데이터에 기초하여 상기 제1 및 제2 전류원 중 적어도 한 쪽의 전류를 제어함으로써, 상기 불감대 폭을 변화시킬 수 있다.

본 발명에 따른 연산 증폭기는, 본래이면 출력의 불감대가 없도록 설계된다. 그러나 본 발명에서는, 의도적으로 불감대가 존재하는 구성을 채용하여 이 불감대를 적극적으로 이용하도록 하였기 때문에, 간소한 구성으로, 1개의 입력 전압에 대하여 2^k종류의 출력 전압을 출력할 수 있게 된다. 그 때문에, 이 임피던스 변환 회로를 데이터 드라이버의 임피던스 변환 수단에 적용함으로써, 발생시켜야 할 계조 전압의 종류를 2^k분의 1로 삭감할 수 있게 된다.

또한 본 발명에 따른 임피던스 변환 회로에서는,

상기 제1 전류원을 포함하고,

상기 제1 전류원은,

상기 제1 도전형의 제1 차동 트랜지스터쌍의 각 트랜지스터의 소스에 접속되며, 그 게이트에 제1 정전압이 공급되는 제1 전류원 트랜지스터와,

그 게이트에 상기 제1 정전압이 공급되는 1 또는 복수의 제1 전류 조정용 트랜지스터를 포함하고,

상기 제1 전류 조정용 트랜지스터의 소스 또는 드레인을, 상기 계조 데이터의 하위 k 비트의 데이터에 기초하여 상기 제1 전류원 트랜지스터의 소스·드레인 간에 전기적으로 접속 또는 전기적으로 차단함으로써, 상기 제1 전류원의 전류를 변화시킬 수 있다.

또한 본 발명에 따른 임피던스 변환 회로에서는,

상기 제2 전류원을 포함하고,

상기 제2 전류원은,

상기 제2 도전형의 제2 차동 트랜지스터쌍의 각 트랜지스터의 소스에 접속되며, 그 게이트에 제2 정전압이 공급되는 제2 전류원 트랜지스터와,

그 게이트에 상기 제2 정전압이 공급되는 1 또는 복수의 제2 전류 조정용 트랜지스터를 포함하고,

상기 제2 전류 조정용 트랜지스터의 소스 또는 드레인을, 상기 계조 데이터의 하위 k 비트의 데이터에 기초하여 상기 제2 전류원 트랜지스터의 소스·드레인간에 전기적으로 접속 또는 전기적으로 차단함으로써, 상기 제2 전류원의 전류를 변화시킬 수 있다.

본 발명에 따르면, 차동 트랜지스터쌍을 구성하는 트랜지스터에 공급되는 전류를 계조 데이터에 기초하여 변경함으로써, 불감대 폭을 변경할 수 있도록 하였기 때문에, 간소한 구성으로 1개의 입력 전압에 대하여 4(=2²) 종류 이상의 전압을 출력할 수 있는 임피던스 변환 회로를 제공할 수 있다. 이에 의해, 이 임피던스 변환 회로가 적용된 데이터 드라이버의 칩 면적을 더욱 작게 할 수 있어, 보다 한층 더 저비용화를 도모할 수 있게 된다.

또한 본 발명에 따른 임피던스 변환 회로에서는,

상기 계조 데이터의 하위 k 비트의 데이터에 기초하여 상기 제1 및 제2 전류원의 전류를 변화시키는 경우에,

상기 제1 전류원의 전류를 크게 할 때에는, 상기 제2 전류원의 전류를 작게 하고, 상기 제2 전류원의 전류를 크게 할 때는, 상기 제1 전류원의 전류를 작게 할 수 있다.

본 발명에서는, 디스차지(전하의 방전)를 행할 때에는 제1 차동 증폭 회로의 동작이 출력 회로에 영향을 미치지 않고, 프리차지(전하의 충전)를 행할 때에는 제2 차동 증폭 회로의 동작이 출력 회로에 영향을 미치지 않는 것에 주목하고 있다. 그리고, 제1 및 제2 전류원 중 어느 한 쪽의 전류를 크게 하는 경우에는, 다른쪽의 전류를 작게 하고 있다. 이에 의해, 출력 회로에 영향을 미치지 않는 그 다른쪽의 전류가 공급되는 차동 증폭 회로의 동작을 정지 또는 제한하여, 상기의 효과 외에 임피던스 변환 회로의 저소비 전력화의 효과를 얻을 수 있다.

또한 본 발명에 따른 임피던스 변환 회로에서는,

상기 제1 도전형의 제1 차동 트랜지스터쌍의 각 트랜지스터의 소스에 접속되는 제1 전류원 트랜지스터를 갖는 상기 제1 전류원을 포함하고,

상기 제1 전류원 트랜지스터의 게이트에, 상기 계조 데이터의 하위 k 비트의 데이터에 기초하여 변화되는 전압을 공급함으로써, 상기 제1 전류원의 전류를 변화시킬 수 있다.

또한 본 발명에 따른 임피던스 변환 회로에서는,

상기 제2 도전형의 제2 차동 트랜지스터쌍의 각 트랜지스터의 소스에 접속되는 제2 전류원 트랜지스터를 갖는 상기 제2 전류원을 포함하고,

상기 제2 전류원 트랜지스터의 게이트에, 상기 계조 데이터의 하위 k 비트의 데이터에 기초하여 변화되는 전압을 공급함으로써, 상기 제2 전류원의 전류를 변화시킬 수 있다.

본 발명에 따르면, 제1 또는 제2 전류원 트랜지스터의 게이트 전압을 제어하도록 하였기 때문에, 각 트랜지스터 등의 소자의 변동이 있어도, 제1 또는 제2 전류원의 전류를 고정밀도로 제어할 수 있게 된다. 따라서, 보다 고정밀도로 각 계조 전압을 생성하는 임피던스 변환 회로를 제공할 수 있다.

또한 본 발명에 따른 임피던스 변환 회로에서는,

상기 제1 및 제2 전류원 중 적어도 한 쪽의 전류를 크게 함으로써 상기 불감대 폭을 크게 하고,

상기 제1 및 제2 전류원 중 적어도 한 쪽의 전류를 작게 함으로써 상기 불감대 폭을 작게 할 수 있다.

또한 본 발명에 따른 임피던스 변환 회로에서는,

상기 출력 전압 설정 회로가,

전하가 충전되었을 때에는, 상기 연산 증폭기의 출력을, 상기 입력 전압보다 고전위의 전하 충전 전압으로 설정하고,

전하가 방전되었을 때에는, 상기 연산 증폭기의 출력을, 상기 입력 전압보다 저전위의 전하 방전 전압으로 설정할 수 있다.

또한 본 발명은,

복수의 주사선과 복수의 데이터선과 주사선 및 데이터선에 의해 특정되는 복수의 화소 전극을 갖는 전기 광학 장치를 구동하기 위한 구동 회로로서,

2^j종류의 전압 중에서 계조 데이터의 상위 j 비트의 데이터에 기초하여 선택한 전압을 상기 입력 전압으로서 출력하는 전압 선택 회로와,

상기의 어느 하나에 기재된 임피던스 변환 회로를 포함하고,

상기 출력 전압을, 상기 복수의 데이터선 중 어느 하나에 공급하는 구동 회로에 관계된다.

또한 본 발명은,

상기에 기재된 임피던스 변환 회로와,

상기 계조 데이터의 하위 k 비트의 데이터에 기초하여 변화되는 전압을 발생하는 전류원 제어 전압 발생 회로를 포함하고,

상기 전류원 제어 전압 발생 회로가,

상기 제1 및 제2 전류원 트랜지스터 중 적어도 1개의 게이트 전압을 공급하는 구동 회로에 관계된다.

또한 본 발명에 따른 구동 회로에서는, 또한,

제1 및 제2 전원 전압 사이의 전압을 분압한 2^j종류의 전압을 생성하는 기준 전압 발생 회로를 포함할 수 있다.

본 발명에 따르면, 계조 수를 유지하면서 계조 전압 신호선 수를 삭감하고, 고정밀도로 계조 전압을 출력할 수 있는 임피던스 변환 회로를 포함하는 구동 회로를 제공할 수 있다. 그 때문에, 구동 회로의 칩 면적을 작게 할 수 있어, 그 구동 회로의 저비용화 및 다계조화를 실현시킬 수 있다.

또한 본 발명은,

(j+k)(j는 플러스의 정수, k는 2 이상의 정수) 비트의 계조 데이터에 대응한 전압을 출력하기 위한 임피던스 변환 회로의 제어 방법으로서, 2^j종류의 전압 중에서 상기 계조 데이터의 상위 j 비트의 데이터에 기초하여 선택된 전압이 입력 전압으로서 그 입력에 공급되는 볼티지 팔로워 접속된 연산 증폭기의 출력의 전하를, 상기 계조 데이터의 하위 k 비트 중 최상위 비트의 데이터에 기초하여 충전 또는 방전한 후에,

상기 연산 증폭기가, 상기 입력 전압에 대하여 불감대 폭만큼 다른 전압을 출력 전압으로서 출력하고,

상기 불감대 폭을, 상기 계조 데이터의 하위 k 비트의 데이터에 기초하여 변화시킨 상기 연산 증폭기의 동작 전류에 의해 정하는 임피던스 변환 회로의 제어 방법에 관계된다.

<실시예>

이하, 본 발명의 실시 형태에 대하여 도면을 이용하여 상세히 설명한다. 또한, 이하에 설명하는 실시 형태는, 특허 청구의 범위에 기재된 본 발명의 내용을 부당하게 한정하는 것은 아니다. 또한 이하에서 설명되는 구성의 모두가 본 발명의 필수 구성 요건이라고는 할 수 없다.

1. 액정 장치

도 1에, 본 실시 형태의 임피던스 변환 회로가 적용된 액정 장치의 블록도의 예를 도시한다.

이 액정 장치(광의로는 표시 장치)(510)는, 액정 패널(광의로는 표시 패널)(512), 데이터 드라이버(데이터선 구동 회로)(520), 주사 드라이버(주사선 구동 회로)(530), 컨트롤러(540), 전원 회로(542)를 포함한다. 또한, 액정 장치(510)에 이들 모든 회로 블록을 포함시킬 필요는 없으며, 그 일부의 회로 블록을 생략하는 구성으로 해도 된다.

여기서 액정 패널(광의로는 표시 패널, 전기 광학 장치)(512)은, 복수의 주사선(협의로는 게이트선)과, 복수의 데이터선(협의로는 소스선)과, 복수의 주사선 및 복수의 데이터선에 의해 특정되는 복수의 화소 전극을 포함한다. 이 경우, 데이터선에 박막 트랜지스터 TFT(Thin Film Transistor, 광의로는 스위칭 소자)를 접속하고, 이 TFT에 화소 전극을 접속함으로써, 액티브 매트릭스형의 액정 장치를 구성할 수 있다.

보다 구체적으로는, 액정 패널(512)은 액티브 매트릭스 기판(예를 들면 글래 스 기판)에 형성된다. 이 액티브 매트릭스 기판에는, 도 1의 Y 방향으로 복수 배열되며 각각 X 방향으로 신장되는 주사선 G₁∼G_M(M은 2 이상의 자연수)와, X 방향으로 복수 배열되며 각각 Y 방향으로 신장되는 데이터선 S₁∼S_N(N은 2 이상의 자연수)이 배치되어 있다. 또한, 주사선 G_K(1≤K≤M, K는 자연수)와 데이터선 S_L(1≤L≤N, L은 자연수)의 교차점에 대응하는 위치에, 박막 트랜지스터 TFT_KL(광의로는 스위칭 소자)가 설치되어 있다.

TFT_KL의 게이트 전극은 주사선 G_K에 접속되며, TFT_KL의 소스 전극은 데이터선 S_L에 접속되고, TFT_KL의 드레인 전극은 화소 전극 PE_KL에 접속되어 있다. 이 화소 전극 PE_KL과, 화소 전극 PE_KL과 액정 소자(광의로는 전기 광학 물질)를 사이에 두고 대향하는 대향 전극(커먼 전극) VCOM 사이에는, 액정 용량 CL_KL(액정 소자) 및 보조 용량 CS_KL이 형성되어 있다. 그리고, TFT_KL, 화소 전극 PE_KL 등이 형성되는 액티브 매트릭스 기판과, 대향 전극 VCOM이 형성되는 대향 기판 사이에 액정이 봉입되어, 화소 전극 PE_KL과 대향 전극 VCOM 사이의 인가 전압에 따라 화소의 투과율이 변화되도록 되어 있다.

또한, 대향 전극 VCOM에 공급되는 커먼 전압은, 전원 회로(542)에 의해 생성된다. 또한, 대향 전극 VCOM을 대향 기판 상에 일면에 형성하지 않고, 각 주사선에 대응하도록 띠 형상으로 형성해도 된다.

데이터 드라이버(520)는, 계조 데이터에 기초하여 액정 패널(512)의 데이터선 S₁∼S_N을 구동한다. 한편, 주사 드라이버(530)는, 액정 패널(512)의 주사선 G₁∼G_M을 순차적으로 주사한다.

컨트롤러(540)는, 도시하지 않은 중앙 연산 처리 장치(Central Processing Unit) 등의 호스트에 의해 설정된 내용에 따라, 데이터 드라이버(520), 주사 드라이버(530) 및 전원 회로(542)를 제어한다.

보다 구체적으로는, 컨트롤러(540)는, 데이터 드라이버(520) 및 주사 드라이버(530)에 대해서는, 예를 들면 동작 모드의 설정이나 내부에서 생성한 수직 동기 신호나 수평 동기 신호의 공급을 행하고, 전원 회로(542)에 대해서는, 대향 전극 VCOM의 커먼 전압의 극성 반전 타이밍의 제어를 행한다.

전원 회로(542)는, 외부로부터 공급되는 기준 전압에 기초하여, 액정 패널(512)의 구동에 필요한 각종 전압이나, 대향 전극 VCOM의 커먼 전압을 생성한다.

또한, 도 1에서는, 액정 장치(510)가 컨트롤러(540)를 포함하는 구성으로 되어 있지만, 컨트롤러(540)를 액정 장치(510)의 외부에 설치해도 된다. 혹은, 컨트롤러(540)와 함께 호스트를 액정 장치(510)에 포함시키도록 해도 된다. 또한, 데이터 드라이버(520), 주사 드라이버(530), 컨트롤러(540), 전원 회로(542)의 일부 또는 전부를 액정 패널(512) 상에 형성해도 된다.

1. 1 데이터선 구동 회로

도 2에, 도 1의 데이터 드라이버(520)의 구성예를 도시한다.

데이터 드라이버(520)는, 시프트 레지스터(522), 데이터 래치(524), 라인 래치(526), 기준 전압 발생 회로(527), DAC(528)(디지털·아날로그 변환 회로. 광의로는 전압 선택 회로), 출력 버퍼(529)를 포함한다.

시프트 레지스터(522)는, 각 데이터선에 대응하여 설치되며, 순차적으로 접속된 복수의 플립플롭을 포함한다. 이 시프트 레지스터(522)는, 클럭 신호 CLK에 동기하여 인에이블 입출력 신호 EIO를 유지하면, 순차적으로 클럭 신호 CLK에 동기하여 인접하는 플립플롭에 인에이블 입출력 신호 EIO를 시프트한다.

데이터 래치(524)에는, 컨트롤러(540)로부터 예를 들면 18 비트(6 비트(계조 데이터)×3(RGB 각 색)) 단위로 계조 데이터(DIO)(광의로는, 디지털 데이터)가 입력된다. 데이터 래치(524)는, 이 계조 데이터(DIO)를, 시프트 레지스터(522)의 각 플립플롭에서 순차적으로 시프트된 인에이블 입출력 신호 EIO에 동기하여 래치한다.

라인 래치(526)는, 컨트롤러(540)로부터 공급되는 수평 동기 신호 LP에 동기하여, 데이터 래치(524)에서 래치된 1수평 주사 단위의 계조 데이터를 래치한다.

기준 전압 발생 회로(527)는, 각 기준 전압(계조 전압)이 각 계조 데이터에 대응한 복수의 기준 전압(계조 전압)을 생성한다. 기준 전압 발생 회로(527)는, 감마 보정 저항을 포함하며, 감마 보정 저항의 양단의 전압을 저항 소자에 의해 분압한 전압을 계조 전압으로서 출력한다. 따라서, 저항 소자의 저항비를 변경함으로써, 계조 데이터에 대응한 계조 전압을 조정할 수 있어, 소위 감마 보정을 실현할 수 있다.

DAC(528)는, 각 데이터선에 공급해야 할 아날로그의 계조 전압을 생성한다. 구체적으로는 DAC(528)는, 기준 전압 발생 회로(527)에서 생성된 복수의 계조 전압 중에서, 라인 래치(526)로부터의 디지털의 계조 데이터(디지털 데이터)에 기초하여, 어느 하나의 계조 전압을 선택하고, 디지털의 계조 데이터(디지털 데이터)에 대응하는 아날로그의 계조 전압으로서 출력한다.

출력 버퍼(529)는, DAC(528)로부터의 계조 전압을 버퍼링하여 데이터선에 출력하여, 데이터선을 구동한다. 구체적으로는, 출력 버퍼(529)는, 데이터선마다 설치된 임피던스 변환 회로 IPC₁∼IPC_N을 포함하고, 각 임피던스 변환 회로가, DAC(528)로부터의 계조 전압을 임피던스 변환하여, 각 데이터선에 출력한다. 각 임피던스 변환 회로는, 볼티지 팔로워 접속의 연산 증폭기(오피 앰프)를 이용하여 구성된다.

1. 2 주사 드라이버

도 3에, 도 1의 주사 드라이버(530)의 구성예를 도시한다.

주사 드라이버(530)는, 시프트 레지스터(532), 레벨 시프터(534), 출력 버퍼(536)를 포함한다.

시프트 레지스터(532)는, 각 주사선에 대응하여 설치되며, 순차적으로 접속된 복수의 플립플롭을 포함한다. 이 시프트 레지스터(532)는, 클럭 신호 CLK에 동기하여 인에이블 입출력 신호 EIO를 플립플롭에 유지하면, 순차적으로 클럭 신호 CLK에 동기하여 인접하는 플립플롭에 인에이블 입출력 신호 EIO를 시프트한다. 여 기서 입력되는 인에이블 입출력 신호 EIO는, 컨트롤러(540)로부터 공급되는 수직 동기 신호이다.

레벨 시프터(534)는, 시프트 레지스터(532)로부터의 전압의 레벨을, 액정 패널(512)의 액정 소자와 TFT의 트랜지스터 능력에 따른 전압의 레벨로 시프트한다. 이 전압 레벨로서는, 예를 들면 20V∼50V의 높은 전압 레벨이 필요로 된다.

출력 버퍼(536)는, 레벨 시프터(534)에 의해 시프트된 주사 전압을 버퍼링하여 주사선에 출력하여, 주사선을 구동한다.

2. 임피던스 변환 회로

본 실시 형태에서의 임피던스 변환 회로를 이용함으로써, 계조 수를 유지하면서 계조 전압 신호선 수를 삭감할 수 있다.

도 4에, 본 실시 형태에서의 데이터 드라이버의 주요부의 구성예를 도시한다. 단, 도 2에 도시한 데이터 드라이버(520)와 동일 부분에는 동일 부호를 붙이고, 적절하게 설명을 생략한다.

기준 전압 발생 회로(527)는, 감마 보정 저항을 포함한다. 감마 보정 저항은, 시스템 전원 전압 VDD(제1 전원 전압)와 시스템 접지 전원 전압 VSS(제2 전원 전압) 사이의 전압을 저항 분할한 전압을 계조 전압 V0S, VwS, …, VxS, …, VyS, VzS로서 출력한다.

계조 전압 신호선 GVL0, GVLw, …, GVLx, …, GVLy, GVLz에는, 각각 계조 전압 V0S, VwS, …, VxS, …, VyS, VzS가 공급된다.

DAC(528)는, 데이터선마다 설치된 제1∼제N 디코더 DEC₁∼DEC_N을 포함한다. 각 디코더는, 데이터선에 대응한 (j+k)(j는 플러스의 정수, k는 2 이상의 정수) 비트의 계조 데이터 중 상위 j 비트의 데이터에 대응한 계조 전압을, 계조 전압 V0S, VwS, …, VxS, …, VyS, VzS 중에서 선택한다. 예를 들면, 각 디코더는, 소위 ROM에 의해 구성되며, 계조 데이터의 상위 j 비트의 데이터 및 그 반전 데이터에 기초하여, 기준 전압 발생 회로(527)로부터의 계조 전압 V0S, VwS, …, VxS, …, VyS, VzS 중 어느 하나를 선택한다.

출력 버퍼(529)는, 데이터선마다 설치된 임피던스 변환 회로 IPC₁∼IPC_N을 포함한다. 임피던스 변환 회로 IPC_h(1≤h≤N, h는 정수)에는, 입력 전압으로서, 제h 디코더 DEC_h가 선택한 계조 전압이 공급된다. 즉 임피던스 변환 회로 IPC_h에는, 2^j종류의 전압 중에서 계조 데이터의 상위 j 비트의 데이터에 기초하여 선택된 전압이 입력 전압으로서 공급된다. 그리고, 임피던스 변환 회로 IPC_h는, 이 입력 전압의 전위를 변화시킨 2^k종류의 전압 중 계조 데이터의 하위 k 비트의 데이터에 대응한 전압을 출력 전압으로서 데이터선 S_h에 출력한다.

이렇게 함으로써, DAC(528)의 각 디코더에 접속되는 계조 전압 신호선군의 신호선 수는, 도 28에서는 예를 들면 2^(j+k)인 데 대하여, 본 실시 형태에서는 2^j로 할 수 있다.

도 5에, 1도트당의 계조 데이터의 구성예를 도시한다.

데이터선마다, 도 5에 도시한 계조 데이터가 생성된다. 그리고, 이 계조 데이터가, 6비트로 구성되며, 최상위 비트를 D5, 최하위 비트를 D0으로 한다. 이러한 구성을 갖는 계조 데이터에 의해, 1도트당 64계조를 표현할 수 있다.

도 6에, 본 실시 형태에서의 임피던스 변환 회로의 동작의 일례를 도시한다.

도 6에서는, 도 4에 도시한 임피던스 변환 회로가, 예를 들면 6비트의 계조 데이터 중 최하위 1비트의 데이터에 대응한 전압을 출력 전압으로서 출력하는 경우의 동작예를 도시하고 있다. 즉, k가 1인 경우를 나타내고 있다. 이 경우, 도 4의 임피던스 변환 회로는, 2¹종류의 전압 중에서 어느 하나를 출력 전압으로서 출력한다.

64계조를 표현하는 경우, 임피던스 변환 회로는, 계조 전압 V0∼V63을 출력 할 필요가 있다. 이 때 임피던스 변환 회로의 입력 전압은, 계조 전압 V0S, V2S, V4S, …, V60S, V62S 중 어느 하나이면 된다. 따라서, 임피던스 변환 회로의 입력 전압을 선택하는 디코더에, 계조 전압 V0S∼V62S가 공급되는 계조 전압 신호선군이 접속되면 된다. 즉, 기준 전압 발생 회로(527)가 발생하는 계조 전압 수가 32이면 된다.

도 7에, 본 실시 형태에서의 임피던스 변환 회로의 동작의 다른 예를 도시한다.

도 7에서는, 도 4에 도시한 임피던스 변환 회로가, 예를 들면 6비트의 계조 데이터 중 하위 2비트의 데이터에 대응한 전압을 출력 전압으로서 출력하는 경우의 동작예를 도시하고 있다. 즉, k가 2인 경우를 나타내고 있다. 이 경우, 도 4의 임피던스 변환 회로는, 2²종류의 전압 중에서 어느 하나를 출력 전압으로서 출력하면 된다.

64계조를 표현하는 경우, 임피던스 변환 회로의 입력 전압은, 계조 전압 V0S, V4S, V8S, …, V56S, V60S 중 어느 하나이면 된다. 따라서, 임피던스 변환 회로의 입력 전압을 선택하는 디코더에, 계조 전압 V0S∼V60S가 공급되는 계조 전압 신호선군이 접속되면 된다. 즉, 기준 전압 발생 회로(527)가 발생하는 계조 전압 수가 16이면 된다.

도 8에, 본 실시 형태에서의 데이터 드라이버의 계조 특성의 일례를 도시한다.

도 8에서는, 본 실시 형태에서의 데이터 드라이버(520)에, 도 7에 도시한 동작을 행하는 임피던스 변환 회로를 적용하는 경우를 도시하고 있다. 이 경우, 횡축인 계조 수(=64)를 유지하면서, 종축인 계조 전압 신호선군에 공급되는 계조 전압 수를 삭감할 수 있다.

이와 같이 임피던스 변환 회로는, (j+k) 비트의 계조 데이터에 대응하여, 2^(j+k)종류의 계조 전압 중의 어느 하나를 데이터선에 공급할 수 있다. 그리고, 임피던스 변환 회로가 그 계조 데이터의 하위 k 비트에 대응한 계조 전압을 출력하도록 하였기 때문에, 디코더는 2^j종류의 계조 전압 중에서 계조 전압을 선택할 수 있 으면 된다. 이 때문에, 기준 전압 발생 회로(527)가 발생하는 계조 전압 수를 줄일 수 있기 때문에, 계조 전압 신호선의 수를 삭감할 수 있어, 도 4에 도시한 배선 영역 폭 WD1을 좁게 할 수 있게 된다. 따라서, 계조 전압 신호선군의 배선 영역이 차지하는 비율을 낮게 억제할 수 있기 때문에, 계조 수가 많아져도 칩 면적이 작은 데이터 드라이버를 제공할 수 있게 된다.

2. 1 제1 구성예

도 9에, 본 실시 형태의 제1 구성예에서의 임피던스 변환 회로의 구성의 개요의 블록도를 도시한다. 도 9에서는, 임피던스 변환 회로 IPC₁의 구성예를 도시하지만, 다른 임피던스 변환 회로 IPC₂∼IPC_N의 구성도 마찬가지이다.

도 10에, 본 실시 형태의 1도트당의 계조 데이터의 구성예를 도시한다.

임피던스 변환 회로 IPC₁은, (j+k) 비트의 계조 데이터에 대응한 출력 전압 Vout₁을 출력한다. 본 실시 형태에서는, 1도트당 (j+k) 비트의 계조 데이터가 이용된다. 그리고, 계조 데이터를 D(j+k-1)∼D0으로 나타내면, 그 계조 데이터의 상위 j 비트의 데이터는 D(j+k-1)∼Dk, 그 계조 데이터의 하위 k 비트의 데이터는 D(k-1)∼D0으로 나타낼 수 있다. 이 때, 계조 데이터의 하위 k 비트의 최상위 비트의 데이터는 D(k-1)이다.

임피던스 변환 회로 IPC₁이 계조 데이터의 하위 k 비트에 대응한 계조 전압을 출력한다. 그 때문에, 임피던스 변환 회로 IPC₁의 내부 또는 외부에, 전류 제어 디코더 IDC₁이 설치된다. 전류 제어 디코더 IDC₁은, 계조 데이터의 하위 k 비트의 데이터 D(k-1)∼D0을 디코드하고, 그 데이터 D(k-1)∼D0에 대응한 제어 신호를 출력한다. 이 제어 신호에 기초하여, 연산 증폭기 OP₁의 동작 전류의 전류값이 증가 또는 감소하도록 제어되도록 되어 있다. 이러한 전류 제어 디코더는, 임피던스 변환 회로마다 설치된다.

도 9에서, 임피던스 변환 회로 IPC₁에의 입력 전압은, 제1 디코더 DEC₁에 의해 선택된다. 제1 디코더 DEC₁은, 상술한 바와 같이 기준 전압 발생 회로(527)가 발생한 2^j종류의 계조 전압 중에서, 계조 데이터의 상위 j 비트의 데이터 및 그 반전 데이터에 기초하여 어느 하나를 선택하고, 임피던스 변환 회로 IPC₁의 입력 전압 Vin으로서 출력한다.

임피던스 변환 회로 IPC₁은, 볼티지 팔로워 접속된 연산 증폭기 OP₁과, 출력 전압 설정 회로 OVS₁을 포함한다. 볼티지 팔로워 접속된 연산 증폭기 OP₁의 입력에, 입력 전압 Vin이 공급된다. 이 연산 증폭기 OP₁은, 데이터선 S₁을 구동한다. 이 볼티지 팔로워 접속된 연산 증폭기 OP₁은, 입력 전압 Vin을 기준으로, 불감대로 불리는 소정의 전압만큼 다른 전압을 출력 전압으로 한다. 이 불감대의 폭은, 계조 데이터의 하위 k 비트의 데이터 D(k-1)∼D0에 기초하여 변화시킨 연산 증폭기 OP₁의 동작 전류에 의해 정해진다. 연산 증폭기 OP₁은, 파워 세이브 신호 PS에 기 초하여, 그 출력의 구동을 정지하거나, 개시한다.

출력 전압 설정 회로 OVS₁은, 연산 증폭기 OP₁의 출력(의 전하)을, 계조 데이터의 하위 k 비트의 최상위 비트의 데이터 D(k-1)에 기초하여 프리차지(precharge: 충전) 또는 디스차지(discharge: 방전)한다. 도 9에서는, 프리차지되었을 때에는, 연산 증폭기 OP₁의 출력을 프리차지 전압으로서 시스템 전원 전압 VDD로 설정하고, 디스차지되었을 때에는 연산 증폭기 OP₁의 출력을 디스차지 전압으로서 시스템 접지 전원 전압 VSS로 설정하고 있다. 여기서, 프리차지 전압은 입력 전압 Vin보다 높은 전압이면 된다. 또한 디스차지 전압은 입력 전압 Vin보다 낮은 전압이면 된다.

출력 전압 설정 회로 OVS₁은, 프리차지 트랜지스터 preTr과 디스차지 트랜지스터 disTr을 포함한다. 프리차지 트랜지스터 preTr은, p형 금속 산화막 반도체(Metal Oxide Semiconductor : MOS) 트랜지스터에 의해 구성된다. 디스차지 트랜지스터 disTr은, n형 MOS 트랜지스터에 의해 구성된다. 프리차지 트랜지스터 preTr의 소스에는 프리차지 전압이 공급되며, 그 드레인은 연산 증폭기 OP₁의 출력에 접속된다. 디스차지 트랜지스터 disTr의 소스에는 디스차지 전압이 공급되며, 그 드레인은 연산 증폭기 OP₁의 출력에 접속된다.

도 9에서 파워 세이브 신호 PS(또는 그 반전 신호 XPS)에 의해 연산 증폭기 OP₁의 출력의 구동의 정지 제어를 행하는 경우에는, 파워 세이브 신호 PS와 계조 데이터의 하위 k 비트의 최상위 비트의 데이터 D(k-1)과의 논리 연산 결과인 프리차 지 제어 신호 PC가 프리차지 트랜지스터 preTr의 게이트에 공급된다. 또한 파워 세이브 신호 PS와 그 데이터 D(k-1)과의 논리 연산 결과인 디스차지 제어 신호 DC가 디스차지 트랜지스터 disTr의 게이트에 공급된다. 프리차지 트랜지스터 preTr 및 디스차지 트랜지스터 disTr은, 동시에 소스·드레인간이 도통 상태로 되지 않도록 제어된다.

도 11에, 도 9의 임피던스 변환 회로 IPC₁의 동작예의 타이밍도를 도시한다.

도 11에서는, 도 1의 액정 패널(512)의 1수평 주사 기간(광의로는 구동 기간)을 1H로 하고 있다. 그리고, 구동 기간의 처음의 출력 설정 기간(제1 기간)에서, 연산 증폭기 OP₁이 그 출력의 구동을 정지하고, 출력 전압 설정 회로 OVS₁이 연산 증폭기 OP₁의 출력을 프리차지 또는 디스차지한다. 보다 구체적으로는, 파워 세이브 신호 PS가 H 레벨로 되며, 계조 데이터의 하위 k 비트의 최상위 비트의 데이터 D(k-1)이 「0」일 때, 출력 전압 설정 회로 OVS₁이 연산 증폭기 OP₁의 출력을 디스차지한다. 혹은, 파워 세이브 신호 PS가 H 레벨로 되며, 계조 데이터의 하위 k 비트의 최상위 비트의 데이터 D(k-1)이 「1」일 때, 출력 전압 설정 회로 OVS₁이 연산 증폭기 OP₁의 출력을 프리차지한다.

그리고, 해당 구동 기간 중의 출력 설정 기간 후의 오피 앰프 구동 기간(제2 기간)에서, 연산 증폭기 OP₁이 그 출력의 구동을 개시하여, 입력 전압 Vin에 대하여 연산 증폭기 OP₁의 불감대 폭 ΔVa(ΔVb)만큼 다른 전압을 출력 전압으로서 출력한 다. 보다 구체적으로는, 파워 세이브 신호 PS가 L 레벨로 되며, 디스차지 전압으로부터 변화되어 입력 전압 Vin을 기준으로 불감대 폭 ΔVa만큼 낮은 전압을 출력 전압으로서 출력한다. 혹은 파워 세이브 신호 PS가 L 레벨로 되며, 프리차지 전압으로부터 변화되어, 입력 전압 Vin을 기준으로 불감대 폭 ΔVb만큼 높은 전압을 출력 전압으로서 출력한다.

예를 들면 입력 전압 Vin을 계조 전압 V4S로 한 경우, 디스차지되었을 때에는 계조 전압 V4S에 대하여 불감대 폭 ΔVa만큼 낮은 전압이 계조 전압 V5로서 출력된다. 또한, 프리차지되었을 때에는 계조 전압 V4S에 대하여 불감대 폭 ΔVb만큼 높은 전압이 계조 전압 V4로서 출력된다.

본 실시 형태에서는, 이 불감대 폭 ΔVa, ΔVb가, 연산 증폭기 OP₁의 동작 전류를 변화시킴으로써 정해진다. 그 때문에, 소자의 변동이 있어도 고정밀도로 불감대 폭을 정하는 것이 가능하고, 그 결과로서 정밀도 좋게 계조 전압을 출력할 수 있다.

도 12에, 본 실시 형태의 제1 구성예에서의 연산 증폭기 OP₁의 구성예의 회로도를 도시한다. 도 12에서는, 연산 증폭기 OP₁ 외에, 출력 전압 설정 회로 OVS₁의 구성도 도시하고 있다.

연산 증폭기 OP₁은, p형(광의로는 제1 도전형) 차동 증폭 회로(100)와, n형(광의로는 제2 도전형) 차동 증폭 회로(110)와, 출력 회로(120)를 포함한다.

p형 차동 증폭 회로(100)는, p형의 제1 차동 트랜지스터쌍 DT1과, 제1 커런트 미러(current mirror: 전류 거울) 회로 CM1을 포함한다. 제1 차동 트랜지스터쌍 DT1은, p형 MOS 트랜지스터 PT1, PT2를 갖는다. 트랜지스터 PT1, PT2의 소스에는, 제1 전류원 CS1로부터의 전류가 공급된다. 트랜지스터 PT1의 게이트에는, 입력 전압 Vin이 공급된다. 트랜지스터 PT2의 게이트에는, 출력 전압 Vout₁이 공급된다.

제1 전류원 CS1은, 제1 전류원 트랜지스터 CST1과, 1 또는 복수의 제1 전류 조정용 트랜지스터 CG1을 포함한다. 제1 전류원 트랜지스터 CST1 및 1 또는 복수의 제1 전류 조정용 트랜지스터 CG1의 각 트랜지스터의 게이트에는, 정전류 발생용의 정전압인 참조 전압 Vrefp(제1 정전압)가 공급된다. 제1 전류원 트랜지스터 CST1은, p형 MOS 트랜지스터에 의해 구성되며, 그 소스 또는 드레인이 트랜지스터 PT1, PT2의 소스에 접속된다. 제1 전류원 트랜지스터 CST1의 드레인 또는 소스는, 제1 전류원 제어용의 p형 MOS 트랜지스터 CC1의 드레인에 접속된다. 1 또는 복수의 제1 전류 조정용 트랜지스터 CG1의 각각은, p형 MOS 트랜지스터에 의해 구성되며, 그 소스 또는 드레인은 스위치 소자를 통해 트랜지스터 PT1, PT2의 소스에 접속된다. 도 12에서는, 제1 전류 조정용 트랜지스터 CG1이 (k-1)개 있으며, 각 트랜지스터가 스위치 소자를 통해 트랜지스터 PT1, PT2의 소스에 접속된다. 스위치 소자 SWp1∼SWp(k-1)은, 제어 신호 Cp1∼Cp(k-1)에 기초하여 온 오프 제어된다. 제어 신호 Cp1∼Cp(k-1)은, 도 9에 도시한 전류 제어 디코더 IDC₁에 의해 생성된다.

이러한 구성의 제1 전류원 CS1은, 제어 신호 Cp1∼Cp(k-1)에 기초하여 제1 차동 트랜지스터쌍 DT1을 구성하는 트랜지스터 PT1, PT2에 공급하는 전류를 제어할 수 있다(전류를 증가 또는 감소시킬 수 있다).

그리고 트랜지스터 CC1의 소스에는 시스템 전원 전압 VDD가 공급되며, 게이트에는 파워 세이브 신호 PS가 공급된다. 이 트랜지스터 CC1을 온으로 함으로써, 제1 전류원 CS1의 전류를 발생시킬 수 있고, 트랜지스터 CC1을 오프로 함으로써 제1 전류원 CS1의 전류 발생을 정지시킬 수 있다.

제1 커런트 미러(전류 거울) 회로 CM1은, 트랜지스터 PT1, PT2의 드레인 전류를 생성한다. 보다 구체적으로는 제1 커런트 미러 회로 CM1은, 게이트가 공통으로 접속된 n형 MOS 트랜지스터 NT1, NT2를 갖고, 트랜지스터 NT1, NT2의 소스에는 시스템 접지 전원 전압 VSS가 공급된다. 트랜지스터 NT1의 드레인은, 트랜지스터 PT1의 드레인에 접속된다. 트랜지스터 NT2의 드레인은, 트랜지스터 PT2의 드레인 및 트랜지스터 NT2의 게이트에 접속된다.

n형 차동 증폭 회로(110)는, n형의 제2 차동 트랜지스터쌍 DT2와, 제2 커런트 미러(전류 거울) 회로 CM2를 포함한다. 제2 차동 트랜지스터쌍 DT2는, n형 MOS 트랜지스터 NT3, NT4를 갖는다. 트랜지스터 NT3, NT4의 소스에는, 제2 전류원 CS2로부터의 전류가 공급된다. 트랜지스터 NT3의 게이트에는, 입력 전압 Vin이 공급된다. 트랜지스터 NT4의 게이트에는, 출력 전압 Vout₁이 공급된다.

제2 전류원 CS2는, 제2 전류원 트랜지스터 CST2와, 1 또는 복수의 제1 전류 조정용 트랜지스터 CG2를 포함한다. 제2 전류원 트랜지스터 CST2 및 1 또는 복수의 제2 전류 조정용 트랜지스터 CG2의 각 트랜지스터의 게이트에는, 정전류 발생용 의 정전압인 참조 전압 Vrefn(제2 정전압)이 공급된다. 제2 전류원 트랜지스터 CST2는, n형 MOS 트랜지스터에 의해 구성되며, 그 소스 또는 드레인이 트랜지스터 NT3, NT4의 소스에 접속된다. 제2 전류원 트랜지스터 CST2의 드레인 또는 소스는, 제2 전류원 제어용의 n형 MOS 트랜지스터 CC2의 드레인에 접속된다. 1 또는 복수의 제2 전류 조정용 트랜지스터 CG2의 각각은, n형 MOS 트랜지스터에 의해 구성되며, 그 소스 또는 드레인은 스위치 소자를 통해 트랜지스터 NT3, NT4의 소스에 접속된다. 도 12에서는, 제2 전류 조정용 트랜지스터 CG2가 (k-1)개 있으며, 각 트랜지스터가 스위치 소자를 통해 트랜지스터 NT3, NT4의 소스에 접속된다. 스위치 소자 SWn1∼SWn(k-1)은, 제어 신호 Cn1∼Cn(k-1)에 기초하여 온 오프 제어된다. 제어 신호 Cn1∼Cn(k-1)은, 도 9에 도시한 전류 제어 디코더 IDC₁에 의해 생성된다.

이러한 구성의 제2 전류원 CS2는, 제어 신호 Cn1∼Cn(k-1)에 기초하여 제2 차동 트랜지스터쌍 DT2를 구성하는 트랜지스터 NT3, NT4에 공급하는 전류를 제어할 수 있다.

그리고 트랜지스터 CC2의 소스에는 시스템 접지 전원 전압 VSS가 공급되며, 게이트에는 파워 세이브 신호 PS의 반전 신호 XPS가 공급된다. 이 트랜지스터 CC2를 온으로 함으로써, 제2 전류원 CS2의 전류를 발생시킬 수 있으며, 트랜지스터 CC2를 오프로 함으로써 제2 전류원 CS2의 전류 발생을 정지시킬 수 있다.

제2 커런트 미러 회로 CM2는, 트랜지스터 NT3, NT4의 드레인 전류를 생성한다. 보다 구체적으로는 제2 커런트 미러 회로 CM2는, 게이트가 공통으로 접속된 p 형 MOS 트랜지스터 PT3, PT4를 갖고, 트랜지스터 PT3, PT4의 소스에는 시스템 전원 전압 VDD가 공급된다. 트랜지스터 PT3의 드레인은, 트랜지스터 NT3의 드레인에 접속된다. 트랜지스터 PT4의 드레인은, 트랜지스터 NT4의 드레인 및 트랜지스터 PT4의 게이트에 접속된다.

출력 회로(120)는, 제1 구동 트랜지스터 Dtr1, 제2 구동 트랜지스터 Dtr2를 포함한다. 그리고 출력 회로(120)는, 제1 및 제2 구동 트랜지스터 Dtr1, Dtr2의 드레인끼리가 접속되며, 이 접속 노드의 전압을 출력 전압 Vout₁로서 출력한다.

제1 구동 트랜지스터 Dtr1는, n형 MOS 트랜지스터에 의해 구성된다. 이 n형 MOS 트랜지스터의 소스에는, 시스템 접지 전원 전압 VSS가 공급된다. 또한, 이 n형 MOS 트랜지스터의 게이트 전압은, 제1 차동 트랜지스터쌍 DT1을 구성하는 트랜지스터 PT1(제1 차동 트랜지스터쌍을 구성하는 트랜지스터 중 입력 전압 Vin이 게이트에 공급되는 입력측 트랜지스터)의 드레인 전압에 기초하여 제어된다. 제1 구동 트랜지스터 Dtr1의 게이트에는, 풀 다운용 n형 MOS 트랜지스터 PD1의 드레인이 접속된다. 이 트랜지스터 PD1의 소스에는 시스템 접지 전원 전압 VSS가 공급되며, 게이트에는 파워 세이브 신호 PS가 공급된다. 따라서, 파워 세이브 신호 PS가 H 레벨로 되었을 때, 제1 구동 트랜지스터 Dtr1의 게이트 전압을 고정하여, 제1 구동 트랜지스터 Dtr1의 동작을 안정시킬 수 있다.

제2 구동 트랜지스터 Dtr2는, p형 MOS 트랜지스터에 의해 구성된다. 이 p형 MOS 트랜지스터 소스에는, 시스템 전원 전압 VDD가 공급된다. 또한, 이 p형 MOS 트랜지스터의 게이트 전압은, 제2 차동 트랜지스터쌍 DT2를 구성하는 트랜지스터 NT3(제2 차동 트랜지스터쌍을 구성하는 트랜지스터 중 입력 전압 Vin이 게이트에 공급되는 입력측 트랜지스터)의 드레인 전압에 기초하여 제어된다. 제2 구동 트랜지스터 Dtr2의 게이트에는, 풀 업용 p형 MOS 트랜지스터 PU1의 드레인이 접속된다. 이 트랜지스터 PU1의 소스에는 시스템 전원 전압 VDD가 공급되며, 게이트에는 파워 세이브 신호 PS의 반전 신호 XPS가 공급된다. 따라서, 파워 세이브 신호 PS의 반전 신호 XPS가 L 레벨로 되었을 때, 제2 구동 트랜지스터 Dtr2의 게이트 전압을 고정하여, 제2 구동 트랜지스터 Dtr2의 동작을 안정시킬 수 있다.

그리고, 제1 차동 트랜지스터쌍 DT1에서는, 입력측 트랜지스터인 트랜지스터 PT1의 전류 구동 능력이, 트랜지스터 PT2(제1 차동 트랜지스터쌍 DT1을 구성하는 트랜지스터의 다른쪽의 출력측 트랜지스터)의 전류 구동 능력보다 작아지도록 설정되어 있다. 따라서, 트랜지스터 PT1, PT2의 게이트 전압이 동일한 경우, 트랜지스터 PT2쪽이 트랜지스터 PT1보다 구동 능력이 크다. 이러한 제1 차동 트랜지스터쌍 DT1은, 트랜지스터의 채널 폭을 W, 트랜지스터의 채널 길이를 L로 하였을 때, 예를 들면 트랜지스터 PT1의 W/L을, 트랜지스터 PT2의 W/L보다 작게 하면 된다.

마찬가지로, 제2 차동 트랜지스터쌍 DT2의 입력측 트랜지스터인 트랜지스터 NT3의 전류 구동 능력이, 트랜지스터 NT4(제2 차동 트랜지스터쌍 DT2를 구성하는 트랜지스터의 다른쪽의 출력측 트랜지스터)의 전류 구동 능력보다 작아지도록 설정되어 있다. 따라서, 트랜지스터 NT3, NT4의 게이트 전압이 동일한 경우, 트랜지스터 NT4쪽이 트랜지스터 NT3보다 구동 능력이 크다. 이러한 제2 차동 트랜지스터쌍 DT2는, 예를 들면 트랜지스터 NT3의 W/L을, 트랜지스터 NT4의 W/L보다 작게 하면 된다.

이렇게 함으로써, 연산 증폭기 OP₁의 출력 전압 Vout₁을, 입력 전압 Vin에 대하여 불감대 폭만큼 다른 전압으로 할 수 있다. 이 불감대 폭은, 각 차동 트랜지스터쌍을 구성하는 트랜지스터간의 전류 구동 능력의 차에 대응한다. 또한, 제1 및 제2 전류원 중 적어도 한 쪽의 전류값을 변경함으로써, 불감대 폭을 변화시킬 수 있다. 그 전류값은, 제어 신호 Cp1∼Cp(k-1), Cn1∼Cn(k-1)에 의해 제어된다.

도 13에, 도 9의 전류 제어 디코더 IDC₁의 동작을 설명하기 위한 진리값 표의 일례를 도시한다.

전류 제어 디코더 IDC₁에는, 계조 데이터의 하위 k 비트의 데이터 D(k-1)∼D0이 입력된다. 그리고, 데이터 D(k-1)이 「0」일 때, 출력 전압 설정 회로 OVS₁이 연산 증폭기 OP₁의 출력을 디스차지한다. 이 때문에, 전류 제어 디코더 IDC₁은, 데이터 D(k-2)∼D0에 의해 표시되는 값이 「00 … 00」으로부터 「11 … 11」을 향하여 커지는 데 수반하여, 제1 및 제2 전류원 CS1, CS2의 전류값이 점점 작아지도록 제어 신호 Cp1∼Cp(k-1), Cn1∼C, n(k-1)을 생성한다.

또한 데이터 D(k-1)이 「1」일 때, 출력 전압 설정 회로 OVS₁이 연산 증폭기 OP₁의 출력을 프리차지한다. 그 때문에, 전류 제어 디코더 IDC₁은, 데이터 D(k-2)∼D0에 의해 표시되는 값이 「00 … 00」으로부터 「11 … 11」을 향하여 커지는 데 수반하여, 제1 및 제2 전류원 CS1, CS2의 전류값이 점점 커지도록 제어 신호 Cp1∼Cp(k-1), Cn1∼Cn(k-1)을 생성한다.

도 14에, 데이터 D(k-2)∼D0에 의해 표시되는 값과 불감대 폭과의 관계를 도시한다.

도 11에서 설명한 바와 같이, 프리차지되었을 때에는 입력 전압 Vin을 기준으로 불감대 폭만큼 높은 전압이 출력 전압 Vout₁로 되며, 디스차지되었을 때에는 입력 전압 Vin을 기준으로 불감대 폭만큼 낮은 전압이 출력 전압 Vout₁로 된다. 그리고, 이 불감대 폭이 D(k-2)∼D0으로 표시되는 값에 대응된다.

예를 들면 데이터 D(k-1)이 「1」이고 데이터 D(k-2)∼D0이 「0 … 0」일 때, 프리차지된 후에 입력 전압 Vin보다 불감대 폭 ΔVb1만큼 높은 전압이 출력 전압 Vout₁로 된다. 또한 데이터 D(k-1)이 「1」이고 데이터 D(k-2)∼D0이 「0 … 01」일 때, 프리차지된 후에 입력 전압 Vin보다 불감대 폭 ΔVb2만큼 높은 전압이 출력 전압 Vout₁로 된다. 또한 데이터 D(k-1)이 「1」이고 데이터 D(k-2)∼D0이 「1 … 1」일 때, 프리차지된 후에 입력 전압 Vin보다 불감대 폭 ΔVb3만큼 높은 전압이 출력 전압 Vout₁로 된다.

반대로, 예를 들면 데이터 D(k-1)이 「0」이고 데이터 D(k-2)∼D0이 「1 … 1」일 때, 디스차지된 후에 입력 전압 Vin보다 불감대 폭 ΔVa1만큼 낮은 전압이 출력 전압 Vout₁로 된다. 또한 데이터 D(k-1)이 「0」이고 데이터 D(k-2)∼D0이 「 1 … 10」일 때, 디스차지된 후에 입력 전압 Vin보다 불감대 폭 ΔVa2만큼 낮은 전압이 출력 전압 Vout₁로 된다. 또한 데이터 D(k-1)이 「0」이고 데이터 D(k-2)∼D0이 「0 … 0」일 때, 디스차지된 후에 입력 전압 Vin보다 불감대 폭 ΔVa3만큼 낮은 전압이 출력 전압 Vout₁로 된다.

따라서, 예를 들면 k가 2, 입력 전압 Vin을 계조 전압 V8S로 하면, 데이터 D1∼D0이 「11」, 「10」에 의해 정해지는 불감대 폭에 의해, 계조 전압 V8, V9에 상당하는 출력 전압 Vout₁이 얻어진다. 또한 데이터 D1∼D0이 「01」, 「00」에 의해 정해지는 불감대 폭에 의해, 계조 전압 V10, V11에 상당하는 출력 전압 Vout₁이 얻어진다.

또한 도 12 및 도 13에서는, 제1 및 제2 전류 조정용 트랜지스터의 수가 각각 (k-1)인 것으로서 설명하였지만, 제1 구성예에서 이 수에 한정되는 것은 아니다.

도 15의 (A), 도 15의 (B), 도 15의 (C)에, 제1 및 제2 전류 조정용 트랜지스터의 수에 대한 설명도를 도시한다.

도 15의 (A)는, k가 3일 때의 계조 데이터의 하위 2 비트의 데이터 D1∼D0에 대응한 불감대 폭을 정하는 제1 및 제2 전류원 CS1, CS2의 전류값의 예를 도시한다. 여기서는, 설명을 간략화하기 위해 제1 및 제2 전류원 CS1, CS2의 전류값을, 데이터 D1∼D0에 대응하여 I∼4I까지 변화시키는 것으로 한다.

도 15의 (B)에, 제2 전류원 CS2에서의 제2 전류원 트랜지스터 CST2, 제2 전 류 조정용 트랜지스터 CG2의 구성의 일례를 도시한다. 제1 전류원 CS1에 대해서도 마찬가지이다. 도 15의 (B)에서는, 제2 전류 조정용 트랜지스터 CG2가 3개의 트랜지스터에 의해 구성되며, 각 트랜지스터의 전류 구동 능력이 제2 전류원 트랜지스터 CST2의 전류 구동 능력과 동일하다. 따라서, 제어 신호에 의해 스위치 소자 SWn1∼SWn3을 제어함으로써, 온 상태의 트랜지스터 CC2에는, 전류값 I, 2I, 3I, 4I 중 어느 하나의 드레인 전류를 흘릴 수 있다.

도 15의 (C)에, 제2 전류원 CS2에서의 제2 전류원, 트랜지스터 CST2, 제2 전류 조정용 트랜지스터 CG2의 구성의 다른 예를 도시한다. 제1 전류원 CS1에 대해서도 마찬가지이다. 도 15의 (C)에서는, 제2 전류 조정용 트랜지스터 CG2가 2개의 트랜지스터에 의해 구성된다. 도 15의 (B)와 달리, 제2 전류 조정용 트랜지스터 CG2는, 제2 전류원 트랜지스터 CST2의 전류 구동 능력과 동일한 것과 제2 전류원 트랜지스터 CST2의 전류 구동 능력의 2배의 것으로 구성된다. 이 경우라도, 제어 신호에 의해 스위치 소자 SWn1∼SWn2를 제어함으로써, 온 상태의 트랜지스터 CC2에는, 전류값 I, 2I, 3I, 4I 중 어느 하나의 드레인 전류를 흘릴 수 있다.

따라서, 도 15의 (B), 도 15의 (C)의 어느 구성에서도, 도 15의 (A)에 도시한 바와 같이 데이터 D1∼D0에 대응한 불감대 폭을 변화시킬 수 있다. 그 때문에, 제1 구성예가, 제1 및 제2 전류 조정용 트랜지스터의 수에 한정되는 것은 아니다.

이하에서는, 제1 구성예에서의 임피던스 변환 회로 IPC₁에 대하여, j가 4, k가 2인 경우에 대하여 구체적으로 설명한다.

도 16에, j가 4, k가 2인 경우의 제1 구성예에서의 임피던스 변환 회로의 구성의 개요의 블록도를 도시한다. 단, 도 16이 도 9와 동일 부분에는 동일 부호를 붙이고, 적절하게 설명을 생략한다.

도 16에서는, 제1 디코더 DEC₁이, 16(2⁴)개 종류의 계조 전압 V0S, V4S, …, V56S, V60S 중에서, 계조 데이터의 상위 4 비트의 데이터에 기초하여 어느 하나를 선택하고, 임피던스 변환 회로 IPC₁의 입력 전압 Vin으로서 출력한다. 그리고, 임피던스 변환 회로 IPC₁은, 그 입력 전압 Vin의 전위를 변화시킨 2²종류의 전압 중에서 전 계조 데이터의 하위 2비트의 데이터 D1∼D0에 대응한 전압을 출력 전압 Vout₁로서 출력한다.

도 17에, 도 16의 연산 증폭기 OP₁의 구성예의 회로도를 도시한다. 도 17에서는, 연산 증폭기 OP₁ 외에, 출력 전압 설정 회로 OVS₁의 구성도 도시하고 있다. 도 17에서, 도 12, 도 16과 동일 부분에는 동일 부호를 붙이고, 적절하게 설명을 생략한다.

k가 2이기 때문에, 도 17에서는, 제1 전류 조정용 트랜지스터 CG1은 1개, 제2 전류 조정용 트랜지스터 CG2는 1개이다. 그리고, 스위치 소자 SWp1, SWn1은, 각각 제어 신호 Cp1, Cn1에 기초하여 스위치 제어된다. 보다 구체적으로는, 도 13에 도시한 진리값 표에 따라, 디스차지되는 경우(데이터 D1이 「0」인 경우), 데이터 D0이 「1」일 때와 비교하여, 데이터 D0이 「0」일 때에 제1 및 제2 전류원 CS1, CS2의 전류값이 커지도록, 스위치 소자 SWp1, SWn1이 온으로 되도록 제어된다. 또한 프리차지되는 경우(데이터 D1이 「1」인 경우), 데이터 D0이 「0」일 때와 비교하여, 데이터 D0이 「1」일 때에 제1 및 제2 전류원 CS1, CS2의 전류값이 커지도록, 스위치 소자 SWp1, SWn1이 온으로 되도록 제어된다.

이와 같이 전류원의 전류값을 변화시킴으로써, 불감대 폭을 변화시킬 수 있다. 이하에서는, 이 불감대 폭에 대하여 설명한다.

볼티지 팔로워 접속된 연산 증폭기는, 상술한 바와 같이 차동 트랜지스터쌍을 포함한다. 이러한 연산 증폭기를 설계하는 경우, 일반적으로 차동 트랜지스터쌍을 구성하는 양 트랜지스터의 전류 구동 능력을 동일한 정도로 설정한다. 이것은, 연산 증폭기의 출력의 불감대를 없애고, 임피던스 변환 수단으로서 입력 전압과 출력 전압을 동일하게 할 필요가 있기 때문이다.

도 17의 구성을 예로 들어, 일반적인 설계예에서의 동작을 설명한다. 도 17의 p형 차동 증폭 회로(100)의 일반적인 설계예에서는, 트랜지스터 PT1, PT2의 전류 구동 능력이 동일하다. 도 17의 n형 차동 증폭 회로(110)의 일반적인 설계예에서는, 트랜지스터 NT3, NT4의 전류 구동 능력이 동일하다.

그리고, 입력 전압 Vin이 하강하면 출력 전압 Vout₁도 하강하고, 입력 전압 Vin이 상승하면 출력 전압 Vout₁도 상승한다. 그리고, 트랜지스터 PT1, PT2의 전류 구동 능력을 동일하게 함으로써, 양 트랜지스터의 게이트 전압이 동일하게 되도록 제어되며, 입력 전압 Vin과 출력 전압 Vout₁이 동일하게 된다. 또한 트랜지스터 NT3, NT4의 전류 구동 능력을 동일하게 함으로써, 양 트랜지스터의 게이트 전압이 동일하게 되도록 제어되며, 입력 전압 Vin과 출력 전압 Vout₁이 동일하게 된다.

이에 대하여 제1 구성예에서는, 제1 차동 트랜지스터쌍 DT1을 구성하는 양 트랜지스터의 전류 구동 능력을 다르게 함과 함께, 제2 차동 트랜지스터쌍 DT2를 구성하는 양 트랜지스터의 전류 구동 능력을 다르게 하고 있다.

우선 도 18 및 도 19를 참조하면서, 디스차지되었을 때의 연산 증폭기 OP₁의 동작에 대하여 설명한다.

도 18에, 디스차지되었을 때의 도 17의 연산 증폭기 OP₁ 및 출력 전압 설정 회로 OVS₁의 구성을 모식적으로 도시한다. 단, 도 17과 동일 부분에는 동일 부호를 붙이고, 적절하게 설명을 생략한다.

도 19에, 디스차지되었을 때의 도 17의 연산 증폭기 OP₁의 출력 전압 Vout₁의 동작 파형의 일례를 도시한다.

우선, 스위치 소자 SWp1, SWn1이 오프 상태인 것으로서 설명한다. 도 18의 p형 차동 증폭 회로(100)에서는, 트랜지스터 PT1의 전류 구동 능력이 트랜지스터 PT2의 전류 구동 능력보다 작다. 이들 전류를 결정하는 것은, 제1 전류원 CS1이다. 제1 전류원 CS1의 전류값을 만약 20I로 하면, 평형 상태에서, 트랜지스터 PT1의 드레인 전류가 8I, 트랜지스터 PT2의 드레인 전류가 12I인 것으로 한다.

한편, 도 18의 n형 차동 증폭 회로(110)에서는, 트랜지스터 NT3의 전류 구동 능력이 트랜지스터 NT4의 전류 구동 능력보다 작다. 이들 전류를 결정하는 것은, 제2 전류원 CS2이다. 제2 전류원 CS2의 전류값을 만약 20I로 하면, 평형 상태에서, 트랜지스터 NT3의 드레인 전류가 8I, 트랜지스터 NT4의 드레인 전류가 12I인 것으로 한다.

여기서, 디스차지 제어 신호 DC에 의해 출력 전압 Vout₁이, 시스템 접지 전원 전압 VSS로 설정된 것으로 한다. 이 때, p형 차동 증폭 회로(100)에서는, 트랜지스터 PT2의 드레인 전류가 증가하여 예를 들면 15I, 트랜지스터 PT1의 드레인 전류가 5I로 된다. 그런데 제1 커런트 미러 회로 CM1에서는, 트랜지스터 NT1, NT2의 드레인 전류가 동일하게(15I) 되기 때문에, 제1 구동 트랜지스터 Dtr1의 게이트로부터 전류 10I를 인입함으로써 밸런스를 유지하고자 한다. 따라서, 제1 구동 트랜지스터 Dtr1의 게이트 전압이 내려가서, 제1 구동 트랜지스터 Dtr1이 오프 방향으로 제어(드레인 전류가 더 흐르지 않게 되도록 제어)된다.

한편, n형 차동 증폭 회로(110)에서는, 트랜지스터 NT4의 드레인 전류가 감소하여 예를 들면 5I, 트랜지스터 NT3의 드레인 전류가 15I로 된다. 그런데 제2 커런트 미러 회로 CM2에서는, 트랜지스터 PT3, PT4의 드레인 전류가 동일하게(5I) 되기 때문에, 제2 구동 트랜지스터 Dtr2의 게이트로부터 전류 10I를 인입함으로써 밸런스를 유지하고자 한다. 따라서, 제2 구동 트랜지스터 Dtr2의 게이트 전압이 내려가서, 제2 구동 트랜지스터 Dtr2가 온 방향으로 제어(드레인 전류가 더 흐르도 록 제어)된다.

이 때, 제2 커런트 미러 회로 CM2에 의해 트랜지스터 NT3, NT4의 드레인 전류가 동일하게 되는 상태에서 안정된다. 여기서, 트랜지스터 NT3, NT4가 n형 MOS 트랜지스터이며, 트랜지스터 NT4의 전류 구동 능력에 비해 트랜지스터 NT3의 전류 구동 능력이 낮다. 그 때문에, 트랜지스터 NT3의 게이트 전압인 입력 전압 Vin이 트랜지스터 NT4의 게이트 전압인 출력 전압 Vout₁보다 높은 상태에서 안정되게 된다. 이 입력 전압 Vin과 출력 전압 Vout의 차가, 불감대 ΔVa로 된다. 따라서 도 6에 도시한 바와 같이 입력 전압 Vin을 예를 들면 계조 전압 V0S로 하였을 때, 출력 전압 Vout₁을 계조 전압 V1로서 출력할 수 있다.

여기서, 스위치 소자 SWn1이 온 상태로 되며, 제2 전류원 CS2의 전류가 40I로 되는 것으로 하면, 트랜지스터 NT3의 드레인 전류가 30I, 트랜지스터 NT4의 드레인 전류가 10I로 된다. 제2 커런트 미러 회로 CM2에 의해 트랜지스터 NT3, NT4의 드레인 전류가 동일하게 되는 상태(10I)에서 안정되기 때문에, 결국, 트랜지스터 NT3의 게이트 전압인 입력 전압 Vin이 트랜지스터 NT4의 게이트 전압인 출력 전압 Vout₁보다 높은 상태에서 안정되게 된다. 이 때, 트랜지스터 NT3의 드레인 전류인 10I를 얻기 위한 게이트 전압과 트랜지스터 NT4의 드레인 전류인 10I를 얻기 위한 게이트 전압의 차가, 제2 전류원 CS2의 전류가 20I일 때와 비교하여 커지게 된다. 그 때문에, 불감대 폭 ΔVa가 보다 커진다. 즉, 제2 전류원 CS2의 전류값을 크게 할수록, 불감대 폭 ΔVa를 크게 할 수 있고, 반대로 제2 전류원 CS2의 전류값 을 작게 할수록, 불감대 폭 ΔVa를 작게 할 수 있다.

다음으로, 도 20 및 도 21을 참조하면서, 프리차지되었을 때의 연산 증폭기 OP₁의 동작에 대하여 설명한다.

도 20에, 프리차지되었을 때의 도 17의 연산 증폭기 OP₁ 및 출력 전압 설정 회로 OVS₁의 구성을 모식적으로 도시한다. 단, 도 17과 동일 부분에는 동일 부호를 붙이고, 적절하게 설명을 생략한다.

도 21에, 프리차지되었을 때의 도 17의 연산 증폭기 OP₁의 출력 전압 Vout₁의 동작 파형의 일례를 도시한다.

우선, 스위치 소자 SWp1, SWn1이 오프 상태인 것으로서 설명한다. 도 20에서, 프리차지 제어 신호 PC에 의해 출력 전압 Vout₁이, 시스템 전원 전압 VDD로 설정된 것으로 한다. 이 때, n형 차동 증폭 회로(110)에서는, 트랜지스터 NT4의 드레인 전류가 증가하여 예를 들면 15I, 트랜지스터 NT3의 드레인 전류가 5I로 된다. 그런데 제2 커런트 미러 회로 CM2에서는, 트랜지스터 PT3, PT4의 드레인 전류가 동일하게(15I) 되기 때문에, 제2 구동 트랜지스터 Dtr2의 게이트에 전류 10I를 유입함으로써 밸런스를 유지하고자 한다. 따라서, 제2 구동 트랜지스터 Dtr2의 게이트 전압이 올라가서, 제2 구동 트랜지스터 Dtr2가 오프 방향으로 제어된다.

한편, p형 차동 증폭 회로(100)에서는, 트랜지스터 PT2의 드레인 전류가 감소하여 예를 들면 5I, 트랜지스터 PT1의 드레인 전류가 15I로 된다. 그런데 제1 커런트 미러 회로 CM1에서는, 트랜지스터 NT1, NT2의 드레인 전류가 동일하게(5I) 되기 때문에, 제1 구동 트랜지스터 Dtr1의 게이트에 전류 10I를 유입시킴으로써 밸런스를 유지하고자 한다. 따라서, 제1 구동 트랜지스터 Dtr1의 게이트 전압이 올라가서, 제1 구동 트랜지스터 Dtr1이 온 방향으로 제어된다.

이 때, 제1 커런트 미러 회로 CM1에 의해 트랜지스터 PT1, PT2의 드레인 전류가 동일하게 되는 상태에서 안정된다. 여기서, 트랜지스터 PT1, PT2가 p형 MOS 트랜지스터이며, 트랜지스터 PT2의 전류 구동 능력에 비해 트랜지스터 PT1의 전류 구동 능력이 낮다. 그 때문에, 트랜지스터 PT1의 게이트 전압인 입력 전압 Vin이, 트랜지스터 PT2의 게이트 전압인 출력 전압 Vout보다 낮은 상태에서 안정되게 된다. 이 입력 전압 Vin과 출력 전압 Vout의 차가, 불감대 ΔVb로 된다. 따라서 도 6에 도시한 바와 같이 입력 전압 Vin을 예를 들면 계조 전압 V0S로 하였을 때, 출력 전압 Vout₁을 계조 전압 V0으로서 출력할 수 있다.

여기서, 스위치 소자 SWp1이 온 상태로 되며, 제1 전류원 CS1의 전류가 40I로 되는 것으로 하면, 트랜지스터 PT1의 드레인 전류가 30I, 트랜지스터 PT2의 드레인 전류가 10I로 된다. 제1 커런트 미러 회로 CM1에 의해 트랜지스터 PT1, PT2의 드레인 전류가 동일하게 되는 상태(10I)에서 안정되기 때문에, 결국, 트랜지스터 PT1의 게이트 전압인 입력 전압 Vin이 트랜지스터 PT2의 게이트 전압인 출력 전압 Vout₁보다 낮은 상태에서 안정되게 된다. 이 때, 트랜지스터 PT1의 드레인 전류인 10I를 얻기 위한 게이트 전압과 트랜지스터 PT2의 드레인 전류인 10I를 얻기 위 한 게이트 전압의 차가, 제1 전류원 CS1의 전류가 10I일 때와 비교하여 커지게 된다. 그 때문에, 불감대 폭 ΔVb가 보다 커진다. 즉, 제1 전류원 CS1의 전류값을 크게 할수록, 불감대 폭 ΔVb를 크게 할 수 있고, 반대로 제1 전류원 CS1의 전류값을 작게 할수록, 불감대 폭 ΔVb를 작게 할 수 있다.

이상 설명한 바와 같이, 본래이면 연산 증폭기는, 출력의 불감대가 없도록 설계된다. 그러나, 제1 구성예의 임피던스 변환 회로에서는, 2^j종류의 전압 중에서 계조 데이터의 상위 j 비트의 데이터에 기초하여 선택된 전압이 입력 전압으로서 그 입력에 공급되는 볼티지 팔로워 접속된 연산 증폭기의 출력을, 계조 데이터의 하위 k 비트의 최상위 비트의 데이터에 기초하여 프리차지 또는 디스차지하고 있다. 그 후, 연산 증폭기가, 입력 전압에 대하여 연산 증폭기의 불감대 폭만큼 다른 전압을 출력한다. 이와 같이 제1 구성예에서의 임피던스 변환 회로에서는, 이 불감대를 적극적으로 이용함으로써, 1개의 입력 전압에 대하여 2^k종류의 출력 전압을 출력할 수 있다. 이러한 임피던스 변환 회로를 데이터 드라이버의 임피던스 변환 수단에 적용함으로써, 기준 전압 발생 회로(527)가 발생하는 계조 전압 수를 2^k분의 1로 삭감할 수 있게 된다.

또한 상술한 「불감대」는, 이하의 점에서 연산 증폭기의 일반적인 「입출력 오프셋」과 다르다. 「입출력 오프셋」은, 트랜지스터의 임계값의 변동이나, 출력 회로를 구성하는 구동 트랜지스터와 커런트 미러 회로를 구성하는 트랜지스터와의 부적절한 사이징에 기인하여 발생하는 것이다. 이 때문에, 「입출력 오프셋」이 있어도, 프리차지 전압을 기준으로 도달하는 전압과, 디스차지 전압을 기준으로 도달하는 전압이 동일하게 된다. 이에 대하여 상술한 「불감대」는, 차동 트랜지스터쌍을 구성하는 트랜지스터의 전류 구동 능력의 차에 기인하는 것이기 때문에, 프리차지 전압을 기준으로 도달하는 전압과, 디스차지 전압을 기준으로 도달하는 전압이 서로 다르다.

또한 제1 구성예에서는, 프리차지를 행할 때에도 디스차지를 행할 때에도, 데이터 D(k-2)∼D0에 의해 표시되는 값에 기초하여 제1 및 제2 전류원 CS1, CS2의 전류값을 변화시키고 있었지만, 제1 구성예는 이에 한정되는 것은 아니다. 예를 들면, 상술한 바와 같이 디스차지를 행할 때에는 p형 차동 증폭 회로(100)의 동작이 출력 회로(120)에 영향을 미치지 않고, 프리차지를 행할 때에는 n형 차동 증폭 회로(110)의 동작이 출력 회로(120)에 영향을 미치지 않는 것에 주목하여, 제1 및 제2 전류원 CS1, CS2의 전류값을 이하와 같이 제어할 수 있다.

도 22에, 제1 및 제2 전류원 CS1, CS2의 전류값의 다른 제어를 행하기 위한 전류 제어 디코더 IDC₁의 진리값 표의 예를 도시한다.

즉, 디스차지를 행할 때, p형 차동 증폭 회로(100)의 제1 전류원 CS1의 동작 전류를 정지 또는 제한하여 제1 전류원 CS1의 전류값이 최소(혹은 0)로 되도록, 제어 신호 Cp1∼Cp(k-1)을 생성한다. 이 때, 제어 신호 Cn1∼Cn(k-1)은, 도 13과 마찬가지로 생성한다.

또한 프리차지를 행할 때, n형 차동 증폭 회로(110)의 제2 전류원 CS2의 동 작 전류를 정지 또는 제한하여 제2 전류원 CS2의 전류값이 최소(혹은 0)로 되도록, 제어 신호 Cn1∼Cn(k-1)을 생성한다. 이 때, 제어 신호 Cp1∼Cp(k-1)은, 도 13과 마찬가지로 생성한다.

보다 구체적으로는, 제1 전류원 CS1의 전류값을 크게 할 때에는, 제2 전류원 CS2의 전류값을 작게 하고, 제2 전류원 CS2의 전류값을 크게 할 때에는, 제1 전류원 CS1의 전류값을 작게 한다. 이렇게 함으로써, 제1 구성예에서의 효과가 얻어지는 한편, 출력에 영향을 미치지 않는 쪽의 차동 증폭 회로의 소비 전류를 삭감할 수 있기 때문에, 저소비 전력화를 도모할 수 있다.

2. 2 제2 구성예

도 23에, 본 실시 형태의 제2 구성예에서의 임피던스 변환 회로의 구성의 개요의 블록도를 도시한다. 단, 도 9와 동일 부분에는 동일 부호를 붙이고, 적절하게 설명을 생략한다. 도 23에서는, 임피던스 변환 회로 IPC₁의 구성예를 도시하지만, 다른 임피던스 변환 회로 IPC₂∼IPC_N의 구성도 마찬가지이다.

제2 구성예에서의 임피던스 변환 회로 IPC₁은, 볼티지 팔로워 접속된 연산 증폭기 OP1₁과, 출력 전압 설정 회로 OVS₁과, 전류원 제어 전압 발생 회로 REFV₁을 포함한다. 이 연산 증폭기 OP1₁의 입력에는, 입력 전압 Vin이 공급된다. 그리고 연산 증폭기 OP1₁의 출력은, 계조 데이터의 하위 k 비트 중 하위 (k-1) 비트의 데이터에 기초하여 불감대 폭이 정해진다.

출력 전압 설정 회로 OVS₁은, 연산 증폭기 OP1₁의 출력을, 계조 데이터의 하위 k 비트 중 최상위 비트의 데이터에 기초하여 프리차지 또는 디스차지한다. 예를 들면 k를 2로 하면, 계조 데이터의 하위 2비트의 최상위 비트인 데이터 D1에 기초하여 프리차지 또는 디스차지를 행한다.

그리고, 연산 증폭기 OP1₁이 그 출력의 구동을 정지하고, 출력 전압 설정 회로 OVS₁이 연산 증폭기 OP1₁의 출력을 프리차지 또는 디스차지한다. 그 후, 연산 증폭기 OP1₁이 그 출력의 구동을 개시하여, 입력 전압 Vin에 대하여 연산 증폭기 OP₁의 불감대 폭만큼 다른 전압을 출력 전압으로서 출력한다. 이상과 같이 제2 구성예의 동작은, 제1 구성예와 마찬가지이다.

제2 구성예가, 제1 구성예와 다른 점은, 임피던스 변환 회로 IPC₁이 전류원 제어 전압 발생 회로 REFV₁을 포함하는 점이다. 전류원 제어 전압 발생 회로 REFV₁은, 연산 증폭기 OP1₁의 동작 전류를 발생하는 전류원의 전류값을 제어하기 위한 제어 전압을 생성한다. 즉, 제1 전류원 CS1을 구성하는 제1 전류원 트랜지스터로서의 p형 MOS 트랜지스터의 게이트에, 계조 데이터의 하위 k 비트의 데이터 D(k-1)∼D0에 기초하여 변화되는 전압을 공급함으로써, 제1 전류원 CS1의 전류를 변화시킬 수 있다. 혹은, 제2 전류원 CS2를 구성하는 제2 전류원 트랜지스터로서의 n형 MOS 트랜지스터의 게이트에, 계조 데이터의 하위 k 비트의 데이터 D(k-1)∼D0에 기초하여 변화되는 전압을 공급함으로써, 제2 전류원 CS2의 전류를 변화시킬 수 있다. 제1 및 제2 전류원을 동시에 제어해도 되고, 제1 및 제2 전류원 중 어느 하나를 제어해도 된다.

이 전류원 제어 전압 발생 회로 REFV₁은, 전류 제어 디코더 IDC1₁에 의해 생성된 제어 신호에 기초하여 제어 전압을 생성한다. 전류 제어 디코더 IDC1₁은, 계조 데이터의 하위 k 비트의 데이터 D(k-1)∼D0에 기초하여 제어 신호를 생성한다. 이 전류 제어 디코더 IDC1₁은, 임피던스 변환 회로 IPC₁의 내부 또는 외부에 설치된다.

이와 같이 제2 구성예에서는, 전류원 제어 전압 발생 회로 REFV₁에 의해 전류원의 제어 전압을 생성하도록 하였기 때문에, 각 트랜지스터 등의 소자의 변동이 있어도 제1 구성예보다 고정밀도로 각 계조 전압을 생성할 수 있다.

도 24에, 본 실시 형태의 제2 구성예에서의 연산 증폭기 OP1₁의 구성예의 회로도를 도시한다. 도 24에서는, 연산 증폭기 OP1₁ 외에, 출력 전압 설정 회로 OVS₁, 전류원 제어 전압 발생 회로 REFV₁의 구성도 도시하고 있다. 도 24에서, 도 12와 동일 부분에는 동일 부호를 붙이고, 적절하게 설명을 생략한다.

연산 증폭기 OP1₁은, p형(제1 도전형) 차동 증폭 회로(200)와, n형(제2 도전형) 차동 증폭 회로(210)와, 출력 회로(120)를 포함한다. 출력 회로(120)는, 제1 구성예와 마찬가지이기 때문에 설명을 생략한다.

p형 차동 증폭 회로(200)가 제1 구성예에서의 p형 차동 증폭 회로(100)와 다 른 점은, 제1 전류원 CS1의 구성이고, 그 밖의 점은 제1 구성예와 마찬가지이기 때문에 설명을 생략한다. p형 차동 증폭 회로(200)의 제1 전류원 CS1은, p형 MOS 트랜지스터로 이루어지며, 그 트랜지스터의 게이트 전압 Vgp는, 전류원 제어 전압 발생 회로 REFV₁에 의해 공급된다.

n형 차동 증폭 회로(210)가 제1 구성예에서의 n형 차동 증폭 회로(110)와 다른 점은, 제2 전류원 CS2의 구성이고, 그 밖의 점은 제1 구성예와 마찬가지이기 때문에 설명을 생략한다. n형 차동 증폭 회로(210)의 제2 전류원 CS2는, n형 MOS 트랜지스터로 이루어지며, 그 트랜지스터의 게이트 전압 Vgn은, 전류원 제어 전압 발생 회로 REFV₁에 의해 공급된다.

전류원 제어 전압 발생 회로 REFV₁은, 기준 전류원 트랜지스터 RTr0를 포함한다. 기준 전류원 트랜지스터 RTr0은 n형 MOS 트랜지스터에 의해 구성되며, 그 트랜지스터의 게이트에는 시스템 전원 전압 VDD가 공급된다. 그리고, 전류원 제어 전압 발생 회로 REFV₁은, 커런트 미러 구조에 의해, 예를 들면 기준 전류원 트랜지스터 RTr0의 드레인 전류와 동일한 전류로 되도록 제1 및 제2 전류원 CS1, CS2를 구성하는 트랜지스터의 게이트 전압 Vgp, Vgn을 생성한다.

보다 구체적으로는, 전류원 제어 전압 발생 회로 REFV₁은, 제3 커런트 미러 회로 CM3을 포함한다. 제3 커런트 미러 회로 CM3은, p형 MOS 트랜지스터 RPT1, RPT2에 의해 구성된다. 트랜지스터 RPT1, RPT2의 소스에는, 시스템 전원 전압 VDD 가 공급되며, 양 트랜지스터의 게이트끼리가 접속된다. 트랜지스터 RPT1의 게이트 및 드레인도 또한 접속된다.

트랜지스터 RPT1의 드레인은, 트랜지스터 RTr0의 드레인에 접속된다. 트랜지스터 RTr0의 소스에는, 시스템 접지 전원 전압 VSS가 공급된다.

전류원 제어 전압 발생 회로 REFV₁은, 또한 n형 MOS 트랜지스터 RNT1을 포함한다. 트랜지스터 RNT1의 드레인은, 트랜지스터 RPT2의 드레인에 접속된다. 트랜지스터 RNT1의 게이트 및 드레인은 접속된다. 트랜지스터 RNT1의 소스에는, 시스템 접지 전원 전압 VSS가 공급된다.

또한 전류원 제어 전압 발생 회로 REFV₁은, 1 또는 복수의 기준 전류 조정용 트랜지스터 RTr1∼RTr(k-1)을 포함한다. 1 또는 복수의 기준 전류 조정용 트랜지스터 RTr1∼RTr(k-1)은, 각각 n형 MOS 트랜지스터에 의해 구성된다. 그리고 트랜지스터 RTr1∼RTr(k-1)의 소스에는 시스템 접지 전원 전압 VSS가 공급되며, 각 트랜지스터는 스위치 소자를 통해 트랜지스터 RPT1의 드레인에 접속된다. 각 스위치 소자는, 제어 신호 Cr1∼Cr(k-1)에 의해 온 오프 제어된다. 즉, 제어 신호 Cr1∼Cr(k-1)에 기초하여 트랜지스터 RTr0의 드레인 전류가 변경되며, 그 결과, 트랜지스터 RPT1의 드레인 전류가 변경된다.

이러한 구성의 전류원 제어 전압 발생 회로 REFV₁에서는, 트랜지스터 RPT1의 게이트가, p형 차동 증폭 회로(200)의 제1 전류원 CS1을 구성하는 트랜지스터의 게이트에 접속된다. 또한 트랜지스터 RNT1의 게이트가, n형 차동 증폭 회로(210)의 제2 전류원 CS2를 구성하는 트랜지스터의 게이트에 접속된다.

트랜지스터 RTr0 및 온 상태의 스위치 소자에 접속된 트랜지스터 RTr1∼RTr(k-1) 중 어느 하나에 의해 전류 I1이 발생하면, 제3 커런트 미러 회로 CM3에 의해, 트랜지스터 RPT2의 드레인 전류도 또한 I1로 된다.

여기서 트랜지스터 RPT1과 제1 전류원 CS1을 구성하는 트랜지스터에 주목하면, 소위 커런트 미러 회로를 구성한다. 또한 트랜지스터 RNT1과 제2 전류원 CS2를 구성하는 트랜지스터에 주목하면, 마찬가지로 커런트 미러 회로를 구성한다. 따라서, 전류원 제어 전압 발생 회로 REFV₁은, 제1 전류원 CS1의 전류가 트랜지스터 RPT1의 드레인 전류와 동일하게 되도록, 게이트 전압 Vgp를 발생할 수 있다. 또한 전류원 제어 전압 발생 회로 REFV₁은, 제2 전류원 CS2의 전류가 트랜지스터 RNT1의 드레인 전류와 동일하게 되도록, 게이트 전압 Vgn을 발생할 수 있다.

그리고, 제어 신호 Cr1∼Cr(k-1)에 의해, 트랜지스터 RPT1의 드레인 전류를 변경할 수 있기 때문에, 제어 신호 Cr1∼Cr(k-1)에 기초하여 제1 및 제2 전류원 CS1, CS2의 전류값을 제어할 수 있다.

또한 도 24에서는, 트랜지스터 RTr0, RTr1∼RTr(k-1)의 게이트에 시스템 전원 전압 VDD를 공급하고 있지만, 시스템 전원 전압 VDD와 다른 소정의 전압을 공급하도록 해도 된다. 단, 시스템 전원 전압 VDD를 게이트에 공급한 쪽이, 각 트랜지스터의 전류의 변동을 억제할 수 있다.

도 25에, 도 23의 전류 제어 디코더 IDC1₁의 동작을 설명하기 위한 진리값 표의 일례를 도시한다.

전류 제어 디코더 IDC1₁은, 도 13과 마찬가지로, 데이터 D(k-2)∼D0에 의해 표시되는 값이 「00 … 00」으로부터 「11 … 11」을 향하여 커지는 데 수반하여, 제1 및 제2 전류원 CS1, CS2의 전류값이 점점 작아지도록 제어 신호 Cr1∼Cr(k-1)을 생성하면 된다.

도 26에, k가 2인 경우의 제2 구성예에서의 임피던스 변환 회로 IPC1₁의 구성의 개요의 블록도를 도시한다. 단, 도 26이 도 24와 동일 부분에는 동일 부호를 붙이고, 적절하게 설명을 생략한다.

k가 2인 경우, 트랜지스터 RTr0과 병렬 접속 가능한 트랜지스터가, 트랜지스터 RTr1만으로 되며, 그 트랜지스터가 제어 신호 Cr1에 의해 온 오프 제어된다.

도 27에, k가 2인 경우의 전류 제어 디코더 IDC1₁의 동작을 설명하기 위한 진리값 표의 일례를 도시한다.

k가 2인 경우, 전류 제어 디코더 IDC1₁에는, 계조 데이터의 하위 2비트 D1∼D0의 데이터가 입력된다.

그리고 데이터 D1이 「0」일 때, 출력 전압 설정 회로 OVS₁이 연산 증폭기 OP1₁의 출력을 디스차지하기 때문에, 데이터 D0이 「0」일 때에 스위치 소자 SWr1이 온, 데이터 D0이 「1」일 때 스위치 소자 SWr1이 오프로 되도록 제어 신호 Cr1을 생성한다.

또한 데이터 D1이 「1」일 때, 출력 전압 설정 회로 OVS₁이 연산 증폭기 OP1₁의 출력을 프리차지하기 때문에, 데이터 D0이 「0」일 때에 스위치 소자 SWr1이 오프, 데이터 D0이 「1」일 때 스위치 소자 SWr1이 온으로 되도록 제어 신호 Cr1을 생성한다.

스위치 소자 SWr1이 온으로 됨으로써, 트랜지스터 RPT1의 드레인 전류를 크게 할 수 있기 때문에, 결과적으로 불감대 폭을 크게 할 수 있다. 한편, 스위치 소자 SWr1을 오프로 함으로써, 스위치 소자 SWr1이 온일 때와 비교하여 불감대 폭을 작게 할 수 있다.

또한 제2 구성예에서도, 제1 구성예에서 설명한 도 15의 (A)∼도 15의 (C)와 마찬가지로, 트랜지스터 RTr1∼RTr(k-1)의 개수에 제한되는 것이 아니라, 각 트랜지스터의 전류 구동 능력을 고려함으로써 개수를 변화시키는 것이 가능하다.

또한 제2 구성예에서도, 제1 구성예에서 설명한 도 22와 마찬가지로, 디스차지할 때에는 제1 전류원 CS1의 전류값을 작게 하고, 프리차지할 때에는 제2 전류원 CS2의 전류값을 작게 함으로써 저소비 전력화를 도모하는 것이 가능하다. 이것은, 예를 들면 계조 데이터의 하위 k 비트의 최상위 비트 D(k-1)의 데이터를 이용하여, 트랜지스터 RNT1, RPT1의 게이트 전압을 제어하거나, 트랜지스터 CC1, CC2를 직접 제어하여 제1 또는 제2 전류원 CS1, CS2의 전류를 정지 또는 제한함으로써 실현할 수 있다.

또한, 본 발명은 상술한 실시 형태에 한정되는 것이 아니라, 본 발명의 요지 의 범위 내에서 다양한 변형 실시가 가능하다. 예를 들면, 본 발명은 상술한 액정패널의 구동에 적용되는 것에 한하지 않고, 일렉트로 루미네센스, 플라즈마 디스플레이 장치의 구동에 적용 가능하다.

또한, 본 발명 중 종속 청구항에 따른 발명에서는, 종속처의 청구항의 구성 요건의 일부를 생략하는 구성으로 할 수도 있다. 또한, 본 발명의 하나의 독립 청구항에 따른 발명의 주요부를, 다른 독립 청구항에 종속시킬 수도 있다.

본 발명에 따르면, 계조 수를 유지하면서 계조 전압 신호선 수를 삭감하고, 고정밀도로 계조 전압을 출력할 수 있는 임피던스 변환 회로, 구동 회로 및 임피던스 변환 회로의 제어 방법을 제공할 수 있다.

Claims

(j+k)(j는 플러스의 정수, k는 2 이상의 정수) 비트의 계조 데이터에 대응한 전압을 출력하기 위한 임피던스 변환 회로로서,

2^j종류의 전압 중에서 상기 계조 데이터의 상위 j 비트의 데이터에 기초하여 선택된 전압이 입력 전압으로서 공급되는 볼티지 팔로워 접속된 연산 증폭기와,

상기 연산 증폭기의 출력의 전하를 상기 계조 데이터의 하위 k 비트의 최상위 비트의 데이터에 기초하여 충전(precharge) 또는 방전(discharge)하는 출력 전압 설정 회로를 포함하고,

상기 출력 전압 설정 회로가 상기 연산 증폭기의 출력의 전하를 충전 또는 방전한 후에, 상기 연산 증폭기가 상기 입력 전압에 대하여 불감대 폭만큼 다른 전압을 출력 전압으로서 출력하며,

상기 불감대 폭이,

상기 계조 데이터의 하위 k 비트의 데이터에 기초하여 변화시킨 상기 연산 증폭기의 동작 전류에 의해 정해지는 것을 특징으로 하는 임피던스 변환 회로.
제1항에 있어서,

상기 연산 증폭기가,

각 트랜지스터의 소스에 제1 전류원으로부터의 전류가 공급됨과 함께, 상기 입력 전압 및 상기 출력 전압이 각 트랜지스터의 게이트에 공급되는 제1 도전형의 제1 차동 트랜지스터쌍과, 상기 제1 차동 트랜지스터쌍의 각 트랜지스터의 드레인 전류를 생성하는 제1 전류 거울(current mirror) 회로를 갖는 제1 도전형 차동 증폭 회로와,

각 트랜지스터의 소스에 제2 전류원으로부터의 전류가 공급됨과 함께, 상기 입력 전압 및 상기 출력 전압이 각 트랜지스터의 게이트에 공급되는 제2 도전형의 제2 차동 트랜지스터쌍과, 상기 제2 차동 트랜지스터쌍의 각 트랜지스터의 드레인 전류를 생성하는 제2 전류 거울 회로를 갖는 제2 도전형 차동 증폭 회로와,

상기 제1 차동 트랜지스터쌍을 구성하는 트랜지스터 중 상기 입력 전압이 게이트에 공급되는 입력측 트랜지스터의 드레인 전압에 기초하여 그 게이트 전압이 제어되는 제2 도전형의 제1 구동 트랜지스터와, 상기 제2 차동 트랜지스터쌍을 구성하는 트랜지스터 중 상기 입력 전압이 게이트에 공급되는 입력측 트랜지스터의 드레인 전압에 기초하여 그 게이트 전압이 제어되는 제1 도전형의 제2 구동 트랜지스터를 갖고, 상기 제1 및 제2 구동 트랜지스터의 드레인끼리가 접속되며, 그 접속 노드의 전압을 상기 출력 전압으로서 출력하는 출력 회로를 포함하고,

상기 제1 차동 트랜지스터쌍의 상기 입력측 트랜지스터의 제1 입력측 전류 구동 능력이, 상기 제1 차동 트랜지스터쌍을 구성하는 트랜지스터의 다른쪽의 출력측 트랜지스터의 제1 출력측 전류 구동 능력보다 작아지도록 설정되며,

상기 제2 차동 트랜지스터쌍의 상기 입력측 트랜지스터의 제2 입력측 전류 구동 능력이, 상기 제2 차동 트랜지스터쌍을 구성하는 트랜지스터의 다른쪽의 출력측 트랜지스터의 제2 출력측 전류 구동 능력보다 작아지도록 설정되고,

상기 계조 데이터의 하위 k 비트의 데이터에 기초하여 상기 제1 및 제2 전류원 중 적어도 한 쪽의 전류를 제어함으로써, 상기 불감대 폭을 변화시키는 것을 특징으로 하는 임피던스 변환 회로.
제2항에 있어서,

상기 연산 증폭기가,

상기 제1 전류원과 상기 제2 전류원을 포함하고,

상기 제1 전류원은,

상기 제1 도전형의 제1 차동 트랜지스터쌍의 각 트랜지스터의 소스에 접속되며, 그 게이트에 제1 정전압이 공급되는 제1 전류원 트랜지스터와,

그 게이트에 상기 제1 정전압이 공급되는 1 또는 복수의 제1 전류 조정용 트랜지스터를 포함하고,

상기 제2 전류원은,

상기 제2 도전형의 제2 차동 트랜지스터쌍의 각 트랜지스터의 소스에 접속되며, 그 게이트에 제2 정전압이 공급되는 제2 전류원 트랜지스터와,

그 게이트에 상기 제2 정전압이 공급되는 1 또는 복수의 제2 전류 조정용 트랜지스터를 포함하고,

상기 제1 전류 조정용 트랜지스터의 소스 또는 드레인을, 상기 계조 데이터의 하위 k 비트의 데이터에 기초하여 상기 제1 전류원 트랜지스터의 소스·드레인간에 전기적으로 접속 또는 전기적으로 차단함으로써, 상기 제1 전류원의 전류를 변화시키고,

상기 제2 전류 조정용 트랜지스터의 소스 또는 드레인을, 상기 계조 데이터의 하위 k 비트의 데이터에 기초하여 상기 제2 전류원 트랜지스터의 소스·드레인간에 전기적으로 접속 또는 전기적으로 차단함으로써, 상기 제2 전류원의 전류를 변화시키는 것을 특징으로 하는 임피던스 변환 회로.
삭제
제2항에 있어서,

상기 계조 데이터의 하위 k 비트의 데이터에 기초하여 상기 제1 및 제2 전류원의 전류를 변화시키는 경우에,

상기 제1 전류원의 전류를 크게 할 때에는, 상기 제2 전류원의 전류를 작게 하고, 상기 제2 전류원의 전류를 크게 할 때에는, 상기 제1 전류원의 전류를 작게 하는 것을 특징으로 하는 임피던스 변환 회로.
제2항에 있어서,

상기 제1 도전형의 제1 차동 트랜지스터쌍의 각 트랜지스터의 소스에 접속되는 제1 전류원 트랜지스터를 갖는 상기 제1 전류원과,

상기 제2 도전형의 제2 차동 트랜지스터쌍의 각 트랜지스터의 소스에 접속되는 제2 전류원 트랜지스터를 갖는 상기 제2 전류원을 포함하고,

상기 제1 전류원 트랜지스터의 게이트에, 상기 계조 데이터의 하위 k 비트의 데이터에 기초하여 변화되는 전압을 공급함으로써, 상기 제1 전류원의 전류를 변화시키고,

상기 제2 전류원 트랜지스터의 게이트에, 상기 계조 데이터의 하위 k 비트의 데이터에 기초하여 변화되는 전압을 공급함으로써, 상기 제2 전류원의 전류를 변화시키는 것을 특징으로 하는 임피던스 변환 회로.
삭제
제2항에 있어서,

상기 제1 및 제2 전류원 중 적어도 한 쪽의 전류를 크게 함으로써 상기 불감대 폭을 크게 하고,

상기 제1 및 제2 전류원 중 적어도 한 쪽의 전류를 작게 함으로써 상기 불감대 폭을 작게 하는 것을 특징으로 하는 임피던스 변환 회로.
제1항에 있어서,

상기 출력 전압 설정 회로가,

전하가 충전되었을 때에는, 상기 연산 증폭기의 출력을, 상기 입력 전압보다 고전위의 전하 충전 전압으로 설정하고,

전하가 방전되었을 때에는, 상기 연산 증폭기의 출력을, 상기 입력 전압보다 저전위의 전하 방전 전압으로 설정하는 것을 특징으로 하는 임피던스 변환 회로.
복수의 주사선과 복수의 데이터선과 주사선 및 데이터선에 의해 특정되는 복수의 화소 전극을 갖는 전기 광학 장치를 구동하기 위한 구동 회로로서,

청구항 제1항 또는 제2항 기재의 임피던스 변환 회로와,

2^j종류의 전압 중에서 계조 데이터의 상위 j 비트의 데이터에 기초하여 선택한 전압을 상기 입력 전압으로서 출력하는 전압 선택 회로와,

상기 출력 전압을, 상기 복수의 데이터선 중 어느 하나에 공급하는 것을 특징으로 하는 구동 회로.
복수의 주사선과 복수의 데이터선과 주사선 및 데이터선에 의해 특정되는 복수의 화소 전극을 갖는 전기 광학 장치를 구동하기 위한 구동 회로로서,

청구항 제6항 기재의 임피던스 변환 회로와,

2^j종류의 전압 중에서 계조 데이터의 상위 j 비트의 데이터에 기초하여 선택한 전압을 상기 입력 전압으로서 출력하는 전압 선택 회로와,

상기 계조 데이터의 하위 k 비트의 데이터에 기초하여 변화되는 전압을 발생하는 전류원 제어 전압 발생 회로를 포함하고,

상기 전류원 제어 전압 발생 회로가,

상기 제1 및 제2 전류원 트랜지스터의 적어도 1개의 게이트 전압을 공급하는 것을 특징으로 하는 구동 회로.
제10항 또는 제11항에 있어서,

제1 및 제2 전원 전압 사이의 전압을 분압한 2^j종류의 전압을 생성하는 기준 전압 발생 회로를 더 포함하는 것을 특징으로 하는 구동 회로.
(j+k)(j는 플러스의 정수, k는 2 이상의 정수) 비트의 계조 데이터에 대응한 전압을 출력하기 위한 임피던스 변환 회로의 제어 방법으로서,

2^j종류의 전압 중에서 상기 계조 데이터의 상위 j 비트의 데이터에 기초하여 선택된 전압이 입력 전압으로서 그 입력에 공급되는 볼티지 팔로워 접속된 연산 증폭기의 출력의 전하를, 상기 계조 데이터의 하위 k 비트 중 최상위 비트의 데이터에 기초하여 충전 또는 방전한 후에,

상기 연산 증폭기가, 상기 입력 전압에 대하여 불감대 폭만큼 다른 전압을 출력 전압으로서 출력하고,

상기 불감대 폭을, 상기 계조 데이터의 하위 k 비트의 데이터에 기초하여 변화시킨 상기 연산 증폭기의 동작 전류에 의해 결정하는 것을 특징으로 하는 임피던스 변환 회로의 제어 방법.