KR100699373B1 - 임피던스 변환 회로, 구동 회로 및 제어 방법 - Google Patents

임피던스 변환 회로, 구동 회로 및 제어 방법 Download PDF

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Abstract

본 발명은 계조수를 유지하면서 계조 전압 신호선수를 삭감할 수 있는 임피던스 변환 회로, 구동 회로 및 임피던스 변환 회로의 제어 방법을 제공한다. (j+k)(j, k는 양의 정수) 비트의 계조 데이터에 대응한 전압을 출력하기 위한 임피던스 변환 회로이고, 2j 종류의 전압 중에서 계조 데이터의 상위 j 비트의 데이터에 기초하여 선택된 전압을 입력 전압으로서 받아, 해당 입력 전압의 전위를 변화시킨 2k 종류의 전압 중 계조 데이터의 하위 k 비트의 데이터에 대응한 전압을 출력 전압으로서 출력한다.
출력 회로, 액정 장치, 액정 패널, 시프트 레지스터, 데이터 래치, 라인 래치

Description

임피던스 변환 회로, 구동 회로 및 제어 방법{IMPEDANCE CONVERSION CIRCUIT, DRIVE CIRCUIT, AND CONTROL METHOD THEREFOR}
도 1은 본 실시 형태의 임피던스 변환 회로가 적용된 액정 장치의 블록 구성을 도시하는 도면.
도 2는 도 1의 데이터 드라이버의 구성예의 블록도.
도 3은 도 1의 주사 드라이버의 구성예의 블록도.
도 4는 본 실시 형태에서의 데이터 드라이버의 주요부의 구성예의 구성도.
도 5는 1 도트당 계조 데이터의 구성예의 설명도.
도 6은 본 실시 형태에서의 임피던스 변환 회로의 동작의 일례를 도시하는 도면.
도 7은 본 실시 형태에서의 임피던스 변환 회로의 동작의 다른 예를 도시하는 도면.
도 8은 본 실시 형태에서의 데이터 드라이버의 계조 특성의 일례를 도시하는 도면.
도 9는 본 실시 형태의 제1 구성예에서의 임피던스 변환 회로의 구성의 개요를 도시하는 블록도.
도 10은 도 9의 임피던스 변환 회로의 동작예의 타이밍도.
도 11은 본 실시 형태의 제1 구성예에서의 연산 증폭기의 구성예의 회로도.
도 12는 디스챠지되었을 때의 제1 구성예의 연산 증폭기 및 출력 전압 설정 회로의 구성의 모식도.
도 13은 도 12의 연산 증폭기의 출력 전압의 동작 파형의 일례를 도시하는 도면.
도 14는 프리챠지되었을 때의 제1 구성예의 연산 증폭기 및 출력 전압 설정 회로의 구성의 모식도.
도 15는 도 14의 연산 증폭기의 출력 전압의 동작 파형의 일례를 도시하는 도면.
도 16은 본 실시 형태의 제2 구성예에서의 임피던스 변환 회로의 구성의 개요를 도시하는 블록도.
도 17은 도 16의 임피던스 변환 회로의 동작예의 타이밍도.
도 18은 본 실시 형태의 제2 구성예에서의 연산 증폭기의 구성예의 회로도.
도 19는 k가 2인 경우의 스위치 소자의 제어예의 설명도.
도 20은 제2 구성예의 변형예에서의 연산 증폭기의 구성예의 회로도.
도 21은 k가 2인 경우의 스위치 소자의 제어예의 설명도.
도 22는 각 임피던스 변환 회로의 배치 방향과 데이터선의 배열 방향과의 관계의 설명도.
도 23의 (a), (b)는 계조 전압 신호선군의 배선 영역의 설명도.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300 : p형 차동 증폭 회로
110, 210, 310 : n형 차동 증폭 회로
120 : 출력 회로
510 : 액정 장치
512 : 액정 패널
520 : 데이터 드라이버
522 : 시프트 레지스터
524 : 데이터 래치
526 : 라인 래치
527 : 기준 전압 발생 회로
528 : DAC
529 : 출력 버퍼
530 : 주사 드라이버
540 : 컨트롤러
542 : 전원 회로
CM1 : 제1 전류 미러 회로
CM2 : 제2 전류 미러 회로
CS1 : 제1 전류원
CS2 : 제2 전류원
DC : 디스챠지 제어 신호
DEC1∼DECN : 제1∼제N 디코더
DT1 : 제1 차동 트랜지스터쌍
DT2 : 제2 차동 트랜지스터쌍
Dtr1 : 제1 구동 트랜지스터
Dtr2 : 제2 구동 트랜지스터
DEC1∼DECN : 제1∼제N 디코더
OP1 : 연산 증폭기
OVS1 : 출력 전압 설정 회로
PC : 프리챠지 제어 신호
PS : 파워세이브 신호
Vin : 입력 전압
Vout1 : 출력 전압
VSS : 시스템 접지 전원 전압
VDD: 시스템 전원 전압
XPS : 파워세이브 신호의 반전 신호
preTr : 프리챠지 트랜지스터
disTr : 디스챠지 트랜지스터
특허 문헌 1 : 일본 특개 2003-233354호 공보
본 발명은, 임피던스 변환 회로, 구동 회로 및 임피던스 변환 회로의 제어 방법에 관한 것이다.
종래부터, 휴대 전화기 등의 전자 기기에 이용되는 액정 패널(광의적으로는 전기 광학 장치)로서, 단순 매트릭스 방식의 액정 패널과, 박막 트랜지스터(Thin Film Transistor: 이하, TFT라고 함) 등의 스위칭 소자를 이용한 액티브 매트릭스 방식의 액정 패널이 알려져 있다.
단순 매트릭스 방식은, 액티브 매트릭스 방식에 비교하여 저소비 전력화가 용이하다고 하는 이점이 있는 반면, 다색화나 동화상 표시가 어렵다고 하는 불리점이 있다. 한편, 액티브 매트릭스 방식은, 다색화나 동화상 표시에 적합하다고 하는 이점이 있는 반면, 저소비 전력화가 어렵다고 하는 불리점이 있다.
그리고, 최근, 휴대 전화기 등의 휴대형 전자 기기에서는, 고품질인 화상의 제공을 위해서, 다색화, 동화상 표시에의 요망이 강해지고 있다. 이 때문에, 지금까지 이용되어 온 단순 매트릭스 방식의 액정 패널 대신에, 액티브 매트릭스 방식의 액정 패널이 이용되게 되어 왔다.
그런데, 액티브 매트릭스 방식의 액정 패널에서는, 해당 액정 패널의 데이터선을 구동하는 데이터 드라이버(광의적으로는 구동 회로) 중에, 출력 버퍼로서 임 피던스 변환 회로를 설치하는 것이 바람직하다. 임피던스 변환 회로는, 연산 증폭기를 포함하여, 높은 구동 능력에 의해, 데이터선에 안정적으로 전압 공급할 수 있다.
이 임피던스 변환 회로는, 계조 데이터(광의적으로는 데이터)에 대응한 계조 전압을 데이터선에 공급한다. 이 때, 미리 생성된 복수의 계조 전압 중에서 계조 데이터에 대응한 계조 전압을 선택하여, 해당 계조 전압이 입력된 임피던스 변환 회로가 데이터선을 구동한다.
이와 같이 데이터선을 구동하는 임피던스 변환 회로는, 데이터선마다 설치된다. 그 때문에, 복수의 임피던스 변환 회로는, 데이터선의 배열 방향에 대하여, 도 22에 도시한 바와 같이 배치된다.
도 22인 경우에서는, 기준 전압 발생 회로(800)가, 6 비트의 계조 데이터에 대응한 복수의 계조 전압 V0∼V63을 발생한다. 기준 전압 발생 회로(800)는, 시스템 전원 전압 VDD와 시스템 접지 전원 전압 VSS 사이의 전압을 저항 소자에 의해 분압하여, 복수의 계조 전압 V0∼V63을 생성한다.
이렇게 해서 생성된 복수의 계조 전압 V0∼V63을 각 임피던스 변환 회로에 공급하기 위해, 복수의 계조 전압이 공급되는 계조 전압 신호선군이, 데이터선의 배열 방향으로 연장되도록 배치된다. 각 임피던스 변환 회로의 입력은, 계조 데이터에 대응하여 계조 전압 신호선군 중 어느 하나에 전기적으로 접속된다.
그런데, 액정 패널의 표시 화상의 고품질화를 위해서, 다계조화가 요구된다. 이 다계조화는, 계조 전압의 종류를 증가시키는 것을 의미한다. 따라서, 도 22에 도시한 계조 전압 신호선군의 신호선수가 증가하는 것을 의미한다. 그 때문에, 다계조화가 진행되면, 도 22에 도시한 계조 전압 신호선군의 배선 영역 폭 WD가 점점 더 커진다.
예를 들면 1 도트당 계조 데이터가 6 비트인 경우(64 계조인 경우)에, 배선 영역 폭 WD를 생각한다. 예를 들면 도 23의 (b)에 도시한 경우에는, 인접하는 계조 전압 신호선의 배선간 용량이 최소로 되도록, 각 계조 전압 신호선이 교대로 1층 배선층, 2층 배선층이 이용된다. 이 경우, 도 23의 (a)에 도시한 바와 같이 각 신호선의 폭이 1.25㎛, 디자인 룰 상의 배선간이 0.3㎛인 것으로 한다. 이 때, 배선 영역 폭 WD는, 거의 100㎛(≒1.25㎛×64+0.3㎛×63)로 된다. 그 때문에, 1 도트당 계조 데이터의 비트수를 늘려 예를 들면 256 계조로 한 경우, 배선 영역 폭 WD는, 거의 400㎛에까지 도달하게 된다.
이와 같이 계조 전압 신호선군의 배선 영역은, 데이터선의 배열 방향으로 연장되는 한편, 그 폭은 다계조화에 따라 커진다. 이와 같이 데이터 드라이버의 전체의 면적에 대하여, 계조 전압 신호선군의 배선 영역이 차지하는 비율이 높다. 그 때문에, 다계조화에 따른, 계조 전압 신호선군의 배선 영역이 차지하는 비율이 점점 더 높아지게 되어, 레이아웃 면적의 증대 등에 의해서 고비용화를 초래한다.
본 발명은, 이상과 같은 기술적 과제를 감안하여 이루어진 것으로, 그 목적으로 하는 부분은, 계조수를 유지하면서 계조 전압 신호선수를 삭감할 수 있는 임피던스 변환 회로, 구동 회로 및 임피던스 변환 회로의 제어 방법을 제공하는 것에 있다.
상기 과제를 해결하기 위해 본 발명은, (j+k)(j, k는 양의 정수) 비트의 계조 데이터에 대응한 전압을 출력하기 위한 임피던스 변환 회로이고, 2j 종류의 전압 중에서 상기 계조 데이터의 상위 j 비트의 데이터에 기초하여 선택된 전압을 입력 전압으로서 받아, 해당 입력 전압의 전위를 변화시킨 2k 종류의 전압 중 상기 계조 데이터의 하위 k 비트의 데이터에 대응한 전압을 출력 전압으로서 출력하는 임피던스 변환 회로에 관계한다.
본 발명에서는, (j+k) 비트의 계조 데이터의 상위 j 비트의 데이터에 대응한 2j 종류의 전압 중 어느 하나를 입력 전압으로서 받아, 임피던스 변환 회로가, 해당 입력 전압을 기준으로, 2k 종류의 전압 중에서 계조 데이터의 하위 k 비트에 대응한 전압을 출력 전압으로 한다. 이 때문에, 입력 전압을, 2j 종류의 계조 전압 중에서 선택할 수 있으면 된다. 이에 의해, 계조수를 유지하면서 계조 전압 신호선수를 삭감할 수 있기 때문에, 발생될 계조 전압의 종류를 줄일 수 있다. 그리고, 발생한 계조 전압이 공급되는 계조 전압 신호선의 수를 삭감할 수 있고, 배선 영역 폭을 좁게 할 수 있도록 된다. 그 결과, 계조 전압 신호선군의 배선 영역이 차지하는 비율을 낮게 억제할 수 있다. 즉, 계조수가 많아지더라도, 임피던스 변환 회로가 적용된 데이터 드라이버의 칩 면적을 작게 할 수 있어, 저비용화를 도모할 수 있다.
또한 본 발명에 따른 임피던스 변환 회로에서는, 그 입력에 상기 입력 전압이 공급되는 전압 팔로워 접속된 연산 증폭기와, 상기 연산 증폭기의 출력을 상기 계조 데이터의 최하위 비트의 데이터에 기초하여 프리챠지 또는 디스챠지하는 출력 전압 설정 회로를 포함하고, 상기 출력 전압 설정 회로가 상기 연산 증폭기의 출력을 프리챠지 또는 디스챠지한 후에, 상기 연산 증폭기가 상기 입력 전압을 기준으로 상기 연산 증폭기의 불감대 폭만큼 상이한 전압을 상기 출력 전압으로서 출력할 수 있다.
또한 본 발명에 따른 임피던스 변환 회로에서는, 상기 연산 증폭기가, 각 트랜지스터의 소스에 제1 전류원으로부터의 전류가 공급됨과 함께, 상기 입력 전압 및 상기 출력 전압이 각 트랜지스터의 게이트에 공급되는 제1 도전형의 제1 차동 트랜지스터쌍과, 상기 제1 차동 트랜지스터쌍의 각 트랜지스터의 드레인 전류를 생성하는 제1 전류 미러 회로를 갖는 제1 도전형 차동 증폭 회로와, 각 트랜지스터의 소스에 제2 전류원으로부터의 전류가 공급됨과 함께, 상기 입력 전압 및 상기 출력 전압이 각 트랜지스터의 게이트에 공급되는 제2 도전형의 제2 차동 트랜지스터쌍과, 상기 제2 차동 트랜지스터쌍의 각 트랜지스터의 드레인 전류를 생성하는 제2 전류 미러 회로를 갖는 제2 도전형 차동 증폭 회로와, 상기 제1 차동 트랜지스터쌍을 구성하는 트랜지스터 중 상기 입력 전압이 게이트에 공급되는 입력측 트랜지스터의 드레인 전압에 기초하여 그 게이트 전압이 제어되는 제2 도전형의 제1 구동 트랜지스터와, 상기 제2 차동 트랜지스터쌍을 구성하는 트랜지스터 중 상기 입력 전압이 게이트에 공급되는 입력측 트랜지스터의 드레인 전압에 기초하여 그 게이트 전압이 제어되는 제1 도전형의 제2 구동 트랜지스터를 갖고, 상기 제1 및 제2 구동 트랜지스터의 드레인끼리가 접속되어, 해당 접속 노드의 전압을 상기 출력 전압으로서 출력하는 출력 회로를 포함하고, 상기 제1 차동 트랜지스터쌍의 상기 입력측 트랜지스터의 전류 구동 능력이, 상기 제1 차동 트랜지스터쌍을 구성하는 트랜지스터의 다른 쪽의 출력측 트랜지스터의 전류 구동 능력보다 작아지도록 설정되어, 상기 제2 차동 트랜지스터쌍의 상기 입력측 트랜지스터의 전류 구동 능력이, 상기 제2 차동 트랜지스터쌍을 구성하는 트랜지스터의 다른 쪽의 출력측 트랜지스터의 전류 구동 능력보다 작아지도록 설정되어도 된다.
본 발명에 따른 연산 증폭기는, 본래 출력의 불감대가 없도록 설계된다. 그러나 본 발명에서는, 의도적으로 불감대가 존재하는 구성을 채용하고 이 불감대를 적극적으로 이용하도록 하였기 때문에, 간소한 구성으로, 1개의 입력 전압에 대하여 2 종류의 출력 전압을 출력할 수 있도록 된다. 그 때문에, 이 임피던스 변환 회로를 데이터 드라이버의 임피던스 변환 수단에 적용함으로써, 발생될 계조 전압의 종류를 2분의 1로 삭감할 수 있게 된다.
또한 본 발명에 따른 임피던스 변환 회로에서는, 그 입력에 상기 입력 전압이 공급되고 상기 계조 데이터의 상기 하위 k 비트 중 하위 (k-1) 비트의 데이터에 대응한 불감대 폭이 정해지는 전압 팔로워 접속된 연산 증폭기와, 상기 연산 증폭기의 출력을 상기 계조 데이터의 상기 하위 k 비트 중 최상위 비트의 데이터에 기초하여 프리챠지 또는 디스챠지하는 출력 전압 설정 회로를 포함하고, 상기 출력 전압 설정 회로가 상기 연산 증폭기의 출력을 프리챠지 또는 디스챠지한 후에, 상기 연산 증폭기가 상기 입력 전압에 대하여 상기 연산 증폭기의 불감대 폭만큼 상이한 전압을 상기 출력 전압으로서 출력할 수 있다.
또한 본 발명에 따른 임피던스 변환 회로에서는, 상기 연산 증폭기가, 각 트랜지스터의 소스에 제1 전류원에서 전류가 공급됨과 함께, 상기 입력 전압 및 상기 출력 전압이 각 트랜지스터의 게이트에 공급되는 제1 도전형의 제1 차동 트랜지스터쌍과, 상기 제1 차동 트랜지스터쌍의 각 트랜지스터의 드레인 전류를 생성하는 제1 전류 미러 회로를 갖는 제1 도전형 차동 증폭 회로와, 각 트랜지스터의 소스에 제2 전류원으로부터의 전류가 공급됨과 함께, 상기 입력 전압 및 상기 출력 전압이 각 트랜지스터의 게이트에 공급되는 제2 도전형의 제2 차동 트랜지스터쌍과, 상기 제2 차동 트랜지스터쌍의 각 트랜지스터의 드레인 전류를 생성하는 제2 전류 미러 회로를 갖는 제2 도전형 차동 증폭 회로와, 상기 제1 차동 트랜지스터쌍을 구성하는 트랜지스터 중 상기 입력 전압이 게이트에 공급되는 입력측 트랜지스터의 드레인 전압에 기초하여 그 게이트 전압이 제어되는 제2 도전형의 제1 구동 트랜지스터와, 상기 제2 차동 트랜지스터쌍을 구성하는 트랜지스터 중 상기 입력 전압이 게이트에 공급되는 입력측 트랜지스터의 드레인 전압에 기초하여 그 게이트 전압이 제어되는 제1 도전형의 제2 구동 트랜지스터를 갖고, 상기 제1 및 제2 구동 트랜지스터의 드레인끼리가 접속되고, 해당 접속 노드의 전압을 상기 출력 전압으로서 출력하는 출력 회로를 포함하고, 상기 제1 차동 트랜지스터쌍의 상기 입력측 트랜지스터의 제1 입력측 전류 구동 능력이, 상기 제1 차동 트랜지스터쌍을 구성하는 트랜 지스터의 다른 쪽의 출력측 트랜지스터의 제1 출력측 전류 구동 능력보다 작아지도록 설정됨과 함께, 상기 계조 데이터의 상기 하위 k 비트 중 하위 (k-1) 비트의 데이터에 기초하여 상기 제1 입력측 및 출력측 전류 구동 능력의 차를 변경함으로써 상기 불감대 폭을 변경하여, 상기 제2 차동 트랜지스터쌍의 상기 입력측 트랜지스터의 제2 입력측 전류 구동 능력이, 상기 제2 차동 트랜지스터쌍을 구성하는 트랜지스터의 다른 쪽의 출력측 트랜지스터의 제2 출력측 전류 구동 능력보다 작아지도록 설정됨과 함께, 상기 계조 데이터의 상기 하위 k 비트 중 하위 (k-1) 비트의 데이터에 기초하여 상기 제2 입력측 및 출력측 전류 구동 능력의 차를 변경함으로써 상기 불감대 폭을 변경할 수 있다.
본 발명에 따르면, 차동 트랜지스터쌍을 구성하는 전류 구동 능력의 차를 계조 데이터에 기초하여 변경함으로써, 불감대 폭을 변경할 수 있도록 하였기 때문에, 간소한 구성으로 1개의 입력 전압에 대하여 4 종류 이상의 전압을 출력할 수 있는 임피던스 변환 회로를 제공할 수 있다. 이에 의해, 이 임피던스 변환 회로가 적용된 데이터 드라이버의 칩 면적을 더욱 작게 할 수 있어, 보다 한층의 저비용화를 도모할 수 있게 된다.
또한 본 발명에 따른 임피던스 변환 회로에서는, 상기 제1 도전형 차동 증폭 회로가, 그 게이트에 상기 입력 전압이 공급되는 제1 보조 트랜지스터를 포함하고 상기 제1 보조 트랜지스터의 소스 또는 드레인이, 상기 계조 데이터의 상기 하위 k 비트 중 하위 (k-1) 비트의 데이터에 기초하여, 상기 제1 차동 트랜지스터쌍의 입력측 트랜지스터의 소스·드레인 사이에 전기적으로 접속되거나 또는 전기적으로 차단되어도 된다.
또한 본 발명에 따른 임피던스 변환 회로에서는, 상기 제2 도전형 차동 증폭 회로가, 그 게이트에 상기 입력 전압이 공급되는 제2 보조 트랜지스터를 포함하고 상기 제2 보조 트랜지스터의 소스 또는 드레인이, 상기 계조 데이터의 상기 하위 k 비트 중 하위 (k-1) 비트의 데이터에 기초하여, 상기 제2 차동 트랜지스터쌍의 입력측 트랜지스터의 소스·드레인 사이에 전기적으로 접속 또는 차단되어도 된다.
또한 본 발명에 따른 임피던스 변환 회로에서는, 상기 제1 도전형 차동 증폭 회로가, 그 게이트에 상기 출력 전압이 공급되는 제3 보조 트랜지스터를 포함하고 상기 제3 보조 트랜지스터의 소스 또는 드레인이, 상기 계조 데이터의 상기 하위 k 비트 중 하위 (k-1) 비트의 데이터에 기초하여, 상기 제1 차동 트랜지스터쌍의 출력측 트랜지스터의 소스·드레인 사이에 전기적으로 접속 또는 차단되어도 된다.
또한 본 발명에 따른 임피던스 변환 회로에서는, 상기 제2 도전형 차동 증폭 회로가, 그 게이트에 상기 출력 전압이 공급되는 제4 보조 트랜지스터를 포함하고 상기 제4 보조 트랜지스터의 소스 또는 드레인이, 상기 계조 데이터의 상기 하위 k 비트 중 하위 (k-1) 비트의 데이터에 기초하여, 상기 제2 차동 트랜지스터쌍의 출력측 트랜지스터의 소스·드레인 사이에 전기적으로 접속 또는 차단되어도 된다.
본 발명에서는, 계조 데이터의 하위 (k-1) 비트의 데이터에 기초하여, 차동 트랜지스터쌍을 구성하는 트랜지스터 중 어느 하나와 병렬로 접속 또는 차단되고, 입력 전압 또는 출력 전압이 게이트 전압으로 되는 보조 트랜지스터가 설치된다. 이에 의해, 차동 트랜지스터쌍을 구성하는 양 트랜지스터의 전류 구동 능력의 차를 용이하게 변경할 수 있게 된다. 이 때문에, 간소한 구성으로, 1개의 입력 전압에 대하여 4 종류 이상의 전압을 출력할 수 있는 임피던스 변환 회로를 제공할 수 있다.
또한 본 발명에 따른 임피던스 변환 회로에서는, 상기 출력 전압 설정 회로가, 프리챠지되었을 때에는, 상기 연산 증폭기의 출력을, 상기 입력 전압보다도 고전위의 프리챠지 전압으로 설정하고, 디스챠지되었을 때에는, 상기 연산 증폭기의 출력을, 상기 입력 전압보다도 저전위의 디스챠지 전압으로 설정할 수 있다.
또한 본 발명은, 복수의 주사선과 복수의 데이터선과 주사선 및 데이터선에 의해 특정되는 복수의 화소 전극을 갖는 전기 광학 장치를 구동하기 위한 구동 회로로서, 2j 종류의 전압 중에서 상기 계조 데이터의 상위 j 비트의 데이터에 기초하여 선택한 전압을 상기 입력 전압으로서 출력하는 전압 선택 회로와, 상기한 것 중 어느 하나에 기재된 임피던스 변환 회로를 포함하고, 상기 출력 전압을, 상기 복수의 데이터선 중 어느 하나에 공급하는 구동 회로에 관계한다.
또한 본 발명은, 복수의 주사선과 복수의 데이터선과 주사선 및 데이터선에 의해 특정되는 복수의 화소 전극을 갖는 전기 광학 장치를 구동하기 위한 구동 회로로서, 2j 종류의 전압 중에서 상기 계조 데이터의 상위 j 비트의 데이터에 기초하여 선택한 전압을 상기 입력 전압으로서 출력하는 전압 선택 회로와, 상기한 것 중 어느 하나에 기재된 임피던스 변환 회로를 포함하여, 구동 기간의 처음의 제1 기간에서, 상기 출력 전압 설정 회로가 상기 연산 증폭기의 출력을 프리챠지 또는 디스 챠지하고, 상기 구동 기간의 상기 제1 기간 후의 제2 기간에서, 상기 연산 증폭기가 상기 출력 전압을, 상기 복수의 데이터선 중 어느 하나에 공급하는 것 구동 회로에 관계한다.
또한 본 발명에 따른 구동 회로에서는, 또한 제1 및 제2 전원 전압 사이의 전압을 분압한 2j 종류의 전압을 생성하는 기준 전압 발생 회로를 포함할 수 있다.
본 발명에 따르면, 계조수를 유지하면서 계조 전압 신호선수를 삭감할 수 있는 임피던스 변환 회로를 포함하는 구동 회로를 제공할 수 있다. 그 때문에, 구동 회로의 칩 면적을 작게 할 수 있어, 해당 구동 회로의 저비용화를 실현할 수 있다.
또한 본 발명은, p(p는 2 이상의 양의 정수) 비트의 계조 데이터에 대응한 전압을 출력하기 위한 임피던스 변환 회로의 제어 방법이고, 2P 종류의 전압 중에서 상기 계조 데이터의 상위 (p-1) 비트의 데이터에 기초하여 선택된 전압이 입력 전압으로서 그 입력에 공급되는 전압 팔로워 접속된 연산 증폭기의 출력을, 상기 계조 데이터의 최하위 비트의 데이터에 기초하여 프리챠지 또는 디스챠지한 후에, 상기 연산 증폭기가, 상기 입력 전압에 대하여 상기 연산 증폭기의 불감대 폭만큼 상이한 전압을 출력하는 임피던스 변환 회로의 제어 방법에 관계한다.
또한 본 발명은, (j+k)(j, k는 양의 정수) 비트의 계조 데이터에 대응한 전압을 출력하기 위한 임피던스 변환 회로의 제어 방법으로서, 2j 종류의 전압 중에서 상기 계조 데이터의 상위 j 비트의 데이터에 기초하여 선택된 전압이 입력 전압으로서 그 입력에 공급되는 전압 팔로워 접속된 연산 증폭기의 출력을, 상기 계조 데 이터의 하위 k 비트 중 최상위 비트의 데이터에 기초하여 프리챠지 또는 디스챠지한 후에, 상기 연산 증폭기가, 상기 입력 전압을 기준으로, 상기 계조 데이터의 상기 하위 k 비트 중 하위 (k-1) 비트의 데이터에 대응한 불감대 폭만큼 상이한 전압을 출력 전압으로서 출력하는 임피던스 변환 회로의 제어 방법에 관계한다.
<실시 형태>
이하, 본 발명의 실시 형태에 대하여 도면을 이용하여 상세히 설명한다. 또한, 이하에 설명하는 실시 형태는, 특허 청구의 범위에 기재된 본 발명의 내용을 부당하게 한정하는 것은 아니다. 또 이하에서 설명되는 구성의 전부가 본 발명의 필수 구성 요건이라고 한정하지는 않는다.
1. 액정 장치
도 1에, 본 실시 형태의 임피던스 변환 회로가 적용된 액정 장치의 블록도의 예를 나타낸다.
이 액정 장치(광의적으로는 표시 장치)(510)는, 액정 패널(광의적으로는 표시 패널)(512), 데이터 드라이버(데이터선 구동 회로)(520), 주사 드라이버(주사선 구동 회로)(530), 컨트롤러(540), 전원 회로(542)를 포함한다. 또한, 액정 장치(510)에 이들의 모든 회로 블록을 포함시킬 필요는 없고, 그 일부의 회로 블록을 생략하는 구성으로 하여도 된다.
여기서 액정 패널(광의적으로는 표시 패널, 전기 광학 장치)(512)은, 복수의 주사선(협의적으로는 게이트선)과, 복수의 데이터선(협의적으로는 소스선)과, 복수의 주사선 및 복수의 데이터선에 의해 특정되는 복수의 화소 전극을 포함한다. 이 경우, 데이터선에 박막 트랜지스터 TFT(Thin Film Transistor, 광의적으로는 스위칭 소자)를 접속하고, 이 TFT에 화소 전극을 접속함으로써, 액티브 매트릭스형의 액정 장치를 구성할 수 있다.
보다 구체적으로는, 액정 패널(512)은 액티브 매트릭스 기판(예를 들면 글래스 기판)에 형성된다. 이 액티브 매트릭스 기판에는, 도 1의 Y 방향으로 복수 배열되어 각각 X 방향으로 신장하는 주사선 G1∼GM(M은 2 이상의 자연수)과, X 방향으로 복수 배열되어 각각 Y 방향으로 신장하는 데이터선 S1∼SN(N은 2 이상의 자연수)이 배치되어 있다. 또한, 주사선 GK(1≤K≤M, K는 자연수)와 데이터선 SL(1≤L≤N, L은 자연수)와의 교차점에 대응하는 위치에, 박막 트랜지스터 TFTKL(광의적으로는 스위칭 소자)이 설치되어 있다.
TFTKL의 게이트 전극은 주사선 GK에 접속되고, TFTKL의 소스 전극은 데이터선 SL에 접속되고, TFTKL의 드레인 전극은 화소 전극 PEKL에 접속되어 있다. 이 화소 전극 PEKL과, 화소 전극 PEKL과 액정 소자(광의적으로는 전기 광학 물질)을 사이에 끼워서 대향하는 대향 전극(커몬 전극) VCOM 사이에는, 액정 용량 CLKL(액정 소자) 및 보조 용량 CSKL이 형성되어 있다. 그리고, TFTKL, 화소 전극 PEKL 등이 형성되는 액티브 매트릭스 기판과, 대향 전극 VCOM이 형성되는 대향 기판 사이에 액정이 봉입되어, 화소 전극 PEKL과 대향 전극 VCOM 사이의 인가 전압에 따라서 화소의 투과 율이 변화하도록 되어 있다.
또한, 대향 전극 VCOM에 공급되는 커먼 전압은, 전원 회로(542)에 의해 생성된다. 또한, 대향 전극 VCOM을 대향 기판 위의 일면에 형성하지 않고서, 각 주사선에 대응하도록 띠 형상으로 형성하여도 된다.
데이터 드라이버(520)는, 계조 데이터에 기초하여 액정 패널(512)의 데이터선 S1∼SN을 구동한다. 한편, 주사 드라이버(530)는, 액정 패널(512)의 주사선 G1∼GM을 순차적으로 주사한다.
컨트롤러(540)는, 도시하지 않은 중앙 연산 처리 장치(Central Processing Unit) 등의 호스트에 의해 설정된 내용에 따라서, 데이터 드라이버(520), 주사 드라이버(530) 및 전원 회로(542)를 제어한다.
보다 구체적으로는, 컨트롤러(540)는, 데이터 드라이버(520) 및 주사 드라이버(530)에 대해서는, 예를 들면 동작 모드의 설정이나 내부에서 생성한 수직 동기 신호나 수평 동기 신호의 공급을 행하여, 전원 회로(542)에 대해서는, 대향 전극 VCOM의 커먼 전압의 극성 반전 타이밍의 제어를 행한다.
전원 회로(542)는, 외부로부터 공급되는 기준 전압에 기초하여, 액정 패널(512)의 구동에 필요한 각종 전압이나, 대향 전극 VCOM의 커먼 전압을 생성한다.
또한, 도 1에서는, 액정 장치(510)가 컨트롤러(540)를 포함하는 구성으로 되어 있지만, 컨트롤러(540)를 액정 장치(510)의 외부에 설치하여도 된다. 혹은, 컨트롤러(540)와 같이 호스트를 액정 장치(510)에 포함시키도록 하여도 된다. 또한, 데이터 드라이버(520), 주사 드라이버(530), 컨트롤러(540), 전원 회로(542)의 일부 또는 전부를 액정 패널(512) 상에 형성하여도 된다.
1.1 데이터선 구동 회로
도 2에, 도 1의 데이터 드라이버(520)의 구성예를 나타낸다.
데이터 드라이버(520)는, 시프트 레지스터(522), 데이터 래치(524), 라인 래치(526), 기준 전압 발생 회로(527), DAC(528)(디지털·아날로그 변환 회로. 광의적으로는 전압 선택 회로), 출력 버퍼(529)를 포함한다.
시프트 레지스터(522)는, 각 데이터선에 대응하여 설치되고, 순차적으로 접속된 복수의 플립플롭을 포함한다. 이 시프트 레지스터(522)는, 클럭 신호 CLK에 동기하여 인에이블 입출력 신호 EIO를 유지하면, 순차적으로 클럭 신호 CLK에 동기하여 인접하는 플립플롭에 인에이블 입출력 신호 EIO를 시프트한다.
데이터 래치(524)에는, 컨트롤러(540)로부터 예를 들면 18 비트(6 비트(계조 데이터)×3(RGB 각 색)) 단위로 계조 데이터(DIO)(광의적으로는, 디지털 데이터)가 입력된다. 데이터 래치(524)는, 이 계조 데이터(DIO)를, 시프트 레지스터(522)의 각 플립플롭에 순차적으로 시프트된 인에이블 입출력 신호 EIO에 동기하여 래치한다.
라인 래치(526)는, 컨트롤러(540)로부터 공급되는 수평 동기 신호 LP에 동기하여, 데이터 래치(524)에 의해 래치된 1수평 주사 단위의 계조 데이터를 래치한다.
기준 전압 발생 회로(527)는, 각 기준 전압(계조 전압)이 각 계조 데이터에 대응한 복수의 기준 전압(계조 전압)을 생성한다. 기준 전압 발생 회로(527)는, 감마 보정 저항을 포함하여, 감마 보정 저항의 양단의 전압을 저항 소자에 의해 분압한 전압을 계조 전압으로서 출력한다. 따라서, 저항 소자의 저항비를 변경함으로써, 계조 데이터에 대응한 계조 전압을 조정할 수 있고, 소위 감마 보정을 실현할 수 있다.
DAC(528)는, 각 데이터선에 공급할 아날로그의 계조 전압을 생성한다. 구체적으로는 DAC(528)은, 기준 전압 발생 회로(527)에서 생성된 복수의 계조 전압 중에서, 라인 래치(526)로부터의 디지털의 계조 데이터(디지털 데이터)에 기초하여, 어느 하나의 계조 전압을 선택하여, 디지털의 계조 데이터(디지털 데이터)에 대응하는 아날로그의 계조 전압으로서 출력한다.
출력 버퍼(529)는, DAC(528)로부터의 계조 전압을 버퍼링하여 데이터선에 출력하여, 데이터선을 구동한다. 구체적으로는, 출력 버퍼(529)는, 데이터선마다 설치된 임피던스 변환 회로 IPC1∼IPCN을 포함하여, 각 임피던스 변환 회로가, DAC(528)로부터의 계조 전압을 임피던스 변환하여, 각 데이터선에 출력한다. 각 임피던스 변환 회로는, 전압 팔로워 접속의 연산 증폭기(오피 앰프)를 이용하여 구성된다.
1.2 주사 드라이버
도 3에, 도 1의 주사 드라이버(530)의 구성예를 나타낸다.
주사 드라이버(530)는, 시프트 레지스터(532), 레벨 시프터(534), 출력 버퍼 (536)를 포함한다.
시프트 레지스터(532)는, 각 주사선에 대응하여 설치되고, 순차적으로 접속된 복수의 플립플롭을 포함한다. 이 시프트 레지스터(532)는, 클럭 신호 CLK에 동기하여 인에이블 입출력 신호 EIO를 플립플롭에 유지하면, 순차적으로 클럭 신호 CLK에 동기하여 인접하는 플립플롭에 인에이블 입출력 신호 EIO를 시프트한다. 여기서 입력되는 인에이블 입출력 신호 EIO는, 컨트롤러(540)로부터 공급되는 수직 동기 신호이다.
레벨 시프터(534)는, 시프트 레지스터(532)로부터의 전압의 레벨을, 액정 패널(512)의 액정 소자와 TFT의 트랜지스터 능력에 따른 전압의 레벨로 시프트한다. 이 전압 레벨로서는, 예를 들면 20V∼50V의 높은 전압 레벨이 필요하게 된다.
출력 버퍼(536)는, 레벨 시프터(534)에 의해서 시프트된 주사 전압을 버퍼링하여 주사선에 출력하여, 주사선을 구동한다.
2. 임피던스 변환 회로
본 실시 형태에서의 임피던스 변환 회로를 이용하는 것으로, 계조수를 유지하면서 계조 전압 신호선수를 삭감할 수 있다.
도 4에, 본 실시 형태에서의 데이터 드라이버의 주요부의 구성예를 나타낸다. 단, 도 2에 도시한 데이터 드라이버(520)과 동일한 부분에는 동일한 부호를 붙여, 적절하게 설명을 생략한다.
기준 전압 발생 회로(527)는, 감마 보정 저항을 포함한다. 감마 보정 저항은, 시스템 전원 전압 VDD(제1 전원 전압)와 시스템 접지 전원 전압 VSS(제2 전원 전압) 사이의 전압을 저항 분할한 전압을 계조 전압 V0S, VwS, …, VxS, …, VyS, VzS로서 출력한다.
계조 전압 신호선 GVL0, GVLw, …, GVLx, …, GVLy, GVLz에는, 각각 계조 전압 V0S, VwS, …, VxS, …, VyS, VzS가 공급된다.
DAC(528)는, 데이터선마다 설치된 제1∼제N 디코더 DEC1∼DECN을 포함한다. 각 디코더는, 데이터선에 대응한 (j+k)(j, k는 양의 정수) 비트의 계조 데이터 중 상위 j 비트의 데이터에 대응한 계조 전압을, 계조 전압 V0S, VwS, …, VxS, …, VyS, VzS 중에서 선택한다. 예를 들면, 각 디코더는, 소위 ROM에 의해 구성되고, 계조 데이터의 상위 j 비트의 데이터 및 그 반전 데이터에 기초하여, 기준 전압 발생 회로(527)로부터의 계조 전압 V0S, VwS, …, VxS, …, VyS, VzS 중 어느 하나를 선택한다.
출력 버퍼(529)는, 데이터선마다 설치된 임피던스 변환 회로 IPC1∼IPCN을 포함한다. 임피던스 변환 회로 IPCh(1≤h≤N, h는 정수)에는, 입력 전압으로서, 제h 디코더 DECh가 선택한 계조 전압이 공급된다. 즉, 임피던스 변환 회로 IPCh에는, 2j 종류의 전압 중에서 계조 데이터의 상위 j 비트의 데이터에 기초하여 선택된 전압이 입력 전압으로서 공급된다. 그리고, 임피던스 변환 회로 IPCh는, 이 입력 전압의 전위를 변화시킨 2k 종류의 전압 중 계조 데이터의 하위 k 비트의 데이터에 대 응한 전압을 출력 전압으로서 데이터선 Sh에 출력한다.
이렇게 함으로써, DAC(528)의 각 디코더에 접속되는 계조 전압 신호선군의 신호선수는, 도 22에서는 예를 들면 2(j+k)인데 대하여, 본 실시 형태에서는 2j로 할 수 있다.
도 5에, 1 도트당 계조 데이터의 구성예를 나타낸다.
데이터선마다, 도 5에 도시한 계조 데이터가 생성된다. 그리고, 이 계조 데이터가, 6 비트로 구성되어, 최상위 비트를 D5, 최하위 비트를 D0으로 한다. 이러한 구성을 갖는 계조 데이터에 의해, 1도트당 64 계조를 표현할 수 있다.
도 6에, 본 실시 형태에서의 임피던스 변환 회로의 동작의 일례를 나타낸다.
도 6에서는, 도 4에 도시한 임피던스 변환 회로가, 예를 들면 6 비트의 계조 데이터 중 최하위 1 비트의 데이터에 대응한 전압을 출력 전압으로서 출력하는 경우의 동작예를 나타내고 있다. 즉, k가 1인 경우를 나타내고 있다. 이 경우, 도 4의 임피던스 변환 회로는, 21 종류의 전압 중에서 어느 하나를 출력 전압으로서 출력한다.
64 계조를 표현하는 경우, 임피던스 변환 회로는, 계조 전압 V0∼V63을 출력 할 필요가 있다. 이 때 임피던스 변환 회로의 입력 전압은, 계조 전압 V0S, V2S, V4S, …, V60S, V62S 중 어느 하나이면 된다. 따라서, 임피던스 변환 회로의 입력 전압을 선택하는 디코더에, 계조 전압 V0S∼V62S가 공급되는 계조 전압 신호선군이 접속되면 된다. 즉, 기준 전압 발생 회로(527)가 발생하는 계조 전압수가 32이면 된다.
도 7에, 본 실시 형태에서의 임피던스 변환 회로의 동작의 다른 예를 나타낸다.
도 7에서는, 도 4에 도시한 임피던스 변환 회로가, 예를 들면 6 비트의 계조 데이터 중 하위 2 비트의 데이터에 대응한 전압을 출력 전압으로서 출력하는 경우의 동작예를 나타내고 있다. 즉, k가 2인 경우를 나타내고 있다. 이 경우, 도 4의 임피던스 변환 회로는, 22 종류의 전압 중에서 어느 하나를 출력 전압으로서 출력하면 된다.
64 계조를 표현하는 경우, 임피던스 변환 회로의 입력 전압은, 계조 전압 V0S, V4S, V8S, …, V56S, V60S 중 어느 하나이면 된다. 따라서, 임피던스 변환 회로의 입력 전압을 선택하는 디코더에, 계조 전압 V0S∼V60S가 공급되는 계조 전압 신호선군이 접속되면 된다. 즉, 기준 전압 발생 회로(527)가 발생하는 계조 전압수가 16이면 된다.
도 8에, 본 실시 형태에서의 데이터 드라이버의 계조 특성의 일례를 나타낸다.
도 8에서는, 본 실시 형태에서의 데이터 드라이버(520)에, 도 7에 도시한 동작을 행하는 임피던스 변환 회로를 적용하는 경우를 나타내고 있다. 이 경우, 횡축인 계조수(=64)를 유지하면서, 종축인 계조 전압 신호선군에 공급되는 계조 전압수를 삭감할 수 있다.
이와 같이 임피던스 변환 회로는, (j+k) 비트의 계조 데이터에 대응하여, 2(j+k) 종류의 계조 전압 중 어느 하나를 데이터선에 공급할 수 있다. 그리고, 임피던스 변환 회로가 해당 계조 데이터의 하위 k 비트에 대응한 계조 전압을 출력하도록 하였기 때문에, 디코더는, 2j 종류의 계조 전압 중에서 계조 전압을 선택할 수 있으면 된다. 그 때문에, 기준 전압 발생 회로(527)가 발생하는 계조 전압수를 줄일 수 있기 때문에, 계조 전압 신호선의 수를 삭감할 수 있고, 도 4에 도시한 배선 영역 폭 WD1을 좁게 할 수 있도록 된다. 따라서, 계조 전압 신호선군의 배선 영역이 차지하는 비율을 낮게 억제할 수 있기 때문에, 계조수가 많아지더라도 칩 면적이 작은 데이터 드라이버를 제공할 수 있게 된다.
2.1 제1 구성예
본 실시 형태의 제1 구성예에서의 임피던스 변환 회로는, k가 1인 경우의 동작을 실현한다.
도 9에, 본 실시 형태의 제1 구성예에서의 임피던스 변환 회로의 구성의 개요의 블록도를 나타낸다. 도 9에서는, 임피던스 변환 회로 IPC1의 구성예를 나타내지만, 다른 임피던스 변환 회로 IPC2∼IPCN의 구성도 마찬가지이다.
임피던스 변환 회로 IPC1에의 입력 전압은, 제1 디코더 DEC1에 의해서 선택된다. 제1 디코더 DEC1은, 전술된 바와 같이 기준 전압 발생 회로(527)가 발생한 32 종류의 계조 전압 V0S, V2S, …, V60S, V62S 중에서, 계조 데이터의 상위 5 비 트의 데이터 및 그 반전 데이터에 기초하여 어느 하나를 선택하여, 임피던스 변환 회로 IPC1의 입력 전압 Vin으로서 출력한다.
임피던스 변환 회로 IPC1은, 전압 팔로워 접속된 연산 증폭기 OP1과, 출력 전압 설정 회로 OVS1을 포함한다. 전압 팔로워 접속된 연산 증폭기 OP1의 입력에, 입력 전압 Vin이 공급된다. 이 연산 증폭기 OP1은, 데이터선 S1을 구동한다. 이 전압 팔로워 접속된 연산 증폭기 OP1은, 입력 전압 Vin을 기준으로, 불감대라고 불리는 소정의 전압만큼 상이한 전압을 출력 전압으로 한다. 그리고, 연산 증폭기 OP1은, 파워세이브 신호 PS에 기초하여, 그 출력의 구동을 정지하거나, 개시하기도 한다.
출력 전압 설정 회로 OVS1은, 연산 증폭기 OP1의 출력을, 계조 데이터의 최하위 비트의 데이터 D0에 기초하여 프리챠지 또는 디스챠지한다. 도 9에서는, 프리챠지되었을 때에는, 연산 증폭기 OP1의 출력을 프리챠지 전압으로서 시스템 전원 전압 VDD로 설정하고, 디스챠지되었을 때에는 연산 증폭기 OP1의 출력을 디스챠지 전압으로서 시스템 접지 전원 전압 VSS로 설정하고 있다. 여기서, 프리챠지 전압은 입력 전압 Vin보다 높은 전압이면 된다. 또한 디스챠지 전압은 입력 전압 Vin보다 낮은 전압이면 된다.
출력 전압 설정 회로 OVS1은, 프리챠지 트랜지스터 preTr와 디스챠지 트랜지 스터 disTr을 포함한다. 프리챠지 트랜지스터 preTr은, p형 금속 산화막 반도체(Metal Oxide Semiconductor: MOS) 트랜지스터에 의해 구성된다. 디스챠지 트랜지스터 disTr은, n형 MOS 트랜지스터에 의해 구성된다. 프리챠지 트랜지스터 preTr의 소스에는 프리챠지 전압이 공급되고, 그 드레인은 연산 증폭기 OP1의 출력에 접속된다. 디스챠지 트랜지스터 disTr의 소스에는 디스챠지 전압이 공급되고, 그 드레인은 연산 증폭기 OP1의 출력에 접속된다.
도 9에서 파워세이브 신호 PS(또는 그 반전 신호 XPS)에 의해서 연산 증폭기 OP1의 출력의 구동의 정지 제어를 행하는 경우에는, 파워세이브 신호 PS와 계조 데이터의 최하위 비트의 데이터 D0과의 논리 연산 결과인 프리챠지 제어 신호 PC가 프리챠지 트랜지스터 preTr의 게이트에 공급된다. 또한 파워세이브 신호 PS와 계조 데이터의 최하위 비트의 데이터 D0과의 논리 연산 결과인 디스챠지 제어 신호 DC가 디스챠지 트랜지스터 disTr의 게이트에 공급된다. 프리챠지 트랜지스터 preTr 및 디스챠지 트랜지스터 disTr은, 동시에 소스·드레인 사이가 도통 상태로 되지 않도록 제어된다.
도 10에, 도 9의 임피던스 변환 회로 IPC1의 동작예의 타이밍도를 나타낸다.
도 10에서는, 도 1의 액정 패널(512)의 1수평 주사 기간(광의적으로는 구동 기간)을 1H로 하고 있다. 그리고, 구동 기간의 처음의 출력 설정 기간(제1 기간)에서, 연산 증폭기 OP1이 그 출력의 구동을 정지하고, 출력 전압 설정 회로 OVS1이 연산 증폭기 OP1의 출력을 프리챠지 또는 디스챠지한다. 보다 구체적으로는, 파워세이브 신호 PS가 H레벨로 되어, 계조 데이터의 최하위 비트의 데이터 D0이 「0」일 때, 출력 전압 설정 회로 OVS1이 연산 증폭기 OP1의 출력을 디스챠지한다. 혹은, 파워세이브 신호 PS가 H레벨로 되고, 계조 데이터의 최하위 비트의 데이터 D0이 「1」일 때, 출력 전압 설정 회로 OVS1이 연산 증폭기 OP1의 출력을 프리챠지한다.
그리고, 해당 구동 기간 중 출력 설정 기간 후의 오피 앰프 구동 기간(제2 기간)에서, 연산 증폭기 OP1이 그 출력의 구동을 개시하여, 입력 전압 Vin에 대하여 연산 증폭기 OP1의 불감대 폭 ΔVa(Δ Vb)만큼 상이한 전압을 출력 전압으로서 출력한다. 보다 구체적으로는, 파워세이브 신호 PS가 L레벨로 되어, 프리챠지 전압으로부터 변화하고, 입력 전압 Vin을 기준으로 불감대 폭 ΔVb만큼 높은 전압을 출력 전압으로서 출력한다. 혹은 파워세이브 신호 PS가 L레벨로 되어, 디스챠지 전압으로부터 변화하여, 입력 전압 Vin을 기준으로 불감대 폭 ΔVa만큼 낮은 전압을 출력 전압으로서 출력한다.
예를 들면 입력 전압 Vin을 계조 전압 V4S로 하였을 때, 디스챠지되었을 때에는 계조 전압 V4S에 대하여, 불감대 폭 ΔVa만큼 낮은 전압이 계조 전압 V4로서 출력된다. 또한, 프리챠지되었을 때에는 계조 전압 V4S에 대하여, 불감대 폭 ΔVb만큼 높은 전압이 계조 전압 V5로서 출력된다.
도 11에, 본 실시 형태의 제1 구성예에서의 연산 증폭기 OP1의 구성예의 회로도를 나타낸다. 도 11에서는, 연산 증폭기 OP1 외에, 출력 전압 설정 회로 OVS1의 구성도 나타내고 있다.
연산 증폭기 OP1은, p형(광의적으로는 제1 도전형) 차동 증폭 회로(100)와, n형(광의적으로는 제2 도전형) 차동 증폭 회로(110)와, 출력 회로(120)를 포함한다.
p형 차동 증폭 회로(100)는, p형의 제1 차동 트랜지스터쌍 DT1과, 제1 전류 미러 회로 CM1을 포함한다. 제1 차동 트랜지스터쌍 DT1은, p형 MOS 트랜지스터 PT1, PT2를 갖는다. 트랜지스터 PT1, PT2의 소스에는, 제1 전류원 CS1로부터 정전류가 공급된다. 제1 전류원 CS1은, 드레인이 트랜지스터 PT1, PT2의 소스에 접속되는 p형 MOS 트랜지스터에 의해 구성되고, 이 p형 MOS 트랜지스터의 게이트에는 소정의 정전류 발생용 참조 전압 Vrefp이 공급된다. 제1 전류원 CS1을 구성하는 p형 MOS 트랜지스터의 소스는, 제1 전류원 제어용 p형 MOS 트랜지스터 CC1의 드레인에 접속된다. 이 트랜지스터 CC1의 소스에는 시스템 전원 전압 VDD가 공급되고, 게이트에는 파워세이브 신호 PS가 공급된다. 이 트랜지스터 CC1을 온으로 함으로써, 제1 전류원 CS1의 정전류를 발생시킬 수 있고, 트랜지스터 CC1을 오프로 함으로써 제1 전류원 CS1의 정전류 발생을 정지시킬 수 있다. 트랜지스터 PT1의 게이트에는, 입력 전압 Vin이 공급된다. 트랜지스터 PT2의 게이트에는, 출력 전압 Vout1이 공급된다.
제1 전류 미러 회로 CM1은, 트랜지스터 PT1, PT2의 드레인 전류를 생성한다. 보다 구체적으로는, 제1 전류 미러 회로 CM1은, 게이트가 공통으로 접속된 n형 MOS 트랜지스터 NT1, NT2를 갖고, 트랜지스터 NT1, NT2의 소스에는 시스템 접지 전원 전압 VSS가 공급된다. 트랜지스터 NT1의 드레인은, 트랜지스터 PT1의 드레인에 접속된다. 트랜지스터 NT2의 드레인은, 트랜지스터 PT2의 드레인 및 트랜지스터 NT2의 게이트에 접속된다.
n형 차동 증폭 회로(110)는, n형의 제2 차동 트랜지스터쌍 DT2과, 제2 전류 미러 회로 CM2를 포함한다. 제2 차동 트랜지스터쌍 DT2는, n형 MOS 트랜지스터 NT3, NT4를 갖는다. 트랜지스터 NT3, NT4의 소스에는, 제2 전류원 CS2로부터 정전류가 공급된다. 제2 전류원 CS2는, 드레인이 트랜지스터 NT3, NT4의 소스에 접속되는 n형 MOS 트랜지스터에 의해 구성되고, 이 n형 MOS 트랜지스터의 게이트에는 소정의 정전류 발생용 참조 전압 Vrefn이 공급된다. 제2 전류원 CS2를 구성하는 n형 MOS 트랜지스터의 소스는, 제2 전류원 제어용 n형 MOS 트랜지스터 CC2의 드레인에 접속된다. 이 트랜지스터 CC2의 소스에는 시스템 접지 전원 전압 VSS가 공급되고, 게이트에는 파워세이브 신호 PS의 반전 신호 XPS가 공급된다. 이 트랜지스터 CC2를 온으로 함으로써, 제2 전류원 CS2의 정전류를 발생시킬 수 있고, 트랜지스터 CC2를 오프로 함으로써 제2 전류원 CS2의 정전류 발생을 정지시킬 수 있다. 트랜지스터 NT3의 게이트에는, 입력 전압 Vin이 공급된다. 트랜지스터 NT4의 게이트에는, 출력 전압 Vout1이 공급된다.
제2 전류 미러 회로 CM2는, 트랜지스터 NT3, NT4의 드레인 전류를 생성한다. 보다 구체적으로는, 제2 전류 미러 회로 CM2는, 게이트가 공통으로 접속된 p형 MOS 트랜지스터 PT3, PT4를 갖고, 트랜지스터 PT3, PT4의 소스에는 시스템 전원 전압 VDD가 공급된다. 트랜지스터 PT3의 드레인은, 트랜지스터 NT3의 드레인에 접속된다. 트랜지스터 PT4의 드레인은, 트랜지스터 NT4의 드레인 및 트랜지스터 PT4의 게이트에 접속된다.
출력 회로(120)는, 제1 구동 트랜지스터 Dtr1, 제2 구동 트랜지스터 Dtr2를 포함한다. 그리고 출력 회로(120)는, 제1 및 제2 구동 트랜지스터 Dtr1, Dtr2의 드레인끼리가 접속되고, 이 접속 노드의 전압을 출력 전압 Vout1로서 출력한다.
제1 구동 트랜지스터 Dtr1은, n형 MOS 트랜지스터에 의해 구성된다. 이 n형 MOS 트랜지스터의 소스에는, 시스템 접지 전원 전압 VSS가 공급된다. 또한, 이 n형 MOS 트랜지스터의 게이트 전압은, 제1 차동 트랜지스터쌍 DT1을 구성하는 트랜지스터 PT1(제1 차동 트랜지스터쌍을 구성하는 트랜지스터 중 입력 전압 Vin이 게이트에 공급되는 입력측 트랜지스터)의 드레인 전압에 기초하여 제어된다. 제1 구동 트랜지스터 Dtr1의 게이트에는, 풀다운용 n형 MOS 트랜지스터 PD1의 드레인이 접속된다. 이 트랜지스터 PD1의 소스에는 시스템 접지 전원 전압 VSS가 공급되고, 게이트에는 파워세이브 신호 PS가 공급된다. 따라서, 파워세이브 신호 PS가 H 레벨로 되었을 때, 제1 구동 트랜지스터 Dtr1의 게이트 전압을 고정하여, 제1 구동 트랜지스터 Dtr1의 동작을 안정시킬 수 있다.
제2 구동 트랜지스터 Dtr2는, p형 MOS 트랜지스터에 의해 구성된다. 이 p형 MOS 트랜지스터의 소스에는, 시스템 전원 전압 VDD가 공급된다. 또한, 이 p형 MOS 트랜지스터의 게이트 전압은, 제2 차동 트랜지스터쌍 DT2를 구성하는 트랜지스터 NT3(제2 차동 트랜지스터쌍을 구성하는 트랜지스터 중 입력 전압 Vin이 게이트에 공급되는 입력측 트랜지스터)의 드레인 전압에 기초하여 제어된다. 제2 구동 트랜지스터 Dtr2의 게이트에는, 풀업용 p형 MOS 트랜지스터 PU1의 드레인이 접속된다. 이 트랜지스터 PU1의 소스에는 시스템 전원 전압 VDD가 공급되고, 게이트에는 파워세이브 신호 PS의 반전 신호 XPS가 공급된다. 따라서, 파워세이브 신호 PS의 반전 신호 XPS가 L 레벨로 되었을 때, 제2 구동 트랜지스터 Dtr2의 게이트 전압을 고정하여, 제2 구동 트랜지스터 Dtr2의 동작을 안정시킬 수 있다.
그리고, 제1 차동 트랜지스터쌍 DT1에서는, 입력측 트랜지스터인 트랜지스터 PT1의 전류 구동 능력이, 트랜지스터 PT2(제1 차동 트랜지스터쌍 DT1을 구성하는 트랜지스터의 다른 쪽의 출력측 트랜지스터)의 전류 구동 능력보다 작아지도록 설정되어 있다. 따라서, 트랜지스터 PT1, PT2의 게이트 전압이 동일한 경우, 트랜지스터 PT2쪽이 트랜지스터 PT1보다 구동 능력이 크다. 이러한 제1 차동 트랜지스터쌍 DT1은, 트랜지스터의 채널 폭을 W, 트랜지스터의 채널 길이를 L로 하였을 때, 예를 들면 트랜지스터 PT1의 W/L을, 트랜지스터 PT2의 W/L보다 작게 하면 된다.
마찬가지로, 제2 차동 트랜지스터쌍 DT2의 입력측 트랜지스터인 트랜지스터 NT3의 전류 구동 능력이, 트랜지스터 NT4(제2 차동 트랜지스터쌍 DT2를 구성하는 트랜지스터의 다른 쪽의 출력측 트랜지스터)의 전류 구동 능력보다 작아지도록 설 정되어 있다. 따라서, 트랜지스터 NT3, NT4의 게이트 전압이 동일한 경우, 트랜지스터 NT4쪽이 트랜지스터 NT3보다 구동 능력이 크다. 이러한 제2 차동 트랜지스터쌍 DT2는, 예를 들면 트랜지스터 NT3의 W/L을, 트랜지스터 NT4의 W/L보다 작게 하면 된다.
이렇게 함으로써, 연산 증폭기 OP1의 출력 전압 Vout1이, 입력 전압 Vin에 대하여 불감대만큼 상이한 전압으로 할 수 있다. 이 불감대의 폭은, 각 차동 트랜지스터쌍을 구성하는 트랜지스터 사이의 전류 구동 능력의 차에 대응한다.
전압 팔로워 접속된 연산 증폭기는, 전술된 바와 같이 차동 트랜지스터쌍을 포함한다. 이러한 연산 증폭기를 설계하는 경우, 일반적으로 차동 트랜지스터쌍을 구성하는 양 트랜지스터의 전류 구동 능력을 동일한 정도로 설정한다. 이것은, 연산 증폭기의 출력의 불감대를 없애고, 임피던스 변환 수단으로서 입력 전압과 출력 전압을 같게 할 필요가 있기 때문이다.
도 11의 p형 차동 증폭 회로(100)의 구성을 예로, 일반적인 설계 예에서의 동작을 설명한다. 도 11의 p형 차동 증폭 회로(100)이 일반적인 설계 예에서는, 트랜지스터 PT1, PT2의 전류 구동 능력이 동일하다. 도 11의 n형 차동 증폭 회로(110)가 일반적인 설계 예에서는, 트랜지스터 NT3, NT4의 전류 구동 능력이 동일하다.
그리고, 입력 전압 Vin이 하강하면 출력 전압 Vout1도 하강하고, 입력 전압 Vin이 상승하면 출력 전압 Vout1도 상승한다. 그리고, 트랜지스터 PT1, PT2의 전류 구동 능력을 같게 함으로써, 양 트랜지스터의 게이트 전압이 동등하게 되도록 제어되어, 입력 전압 Vin과 출력 전압 Vout1이 동등하게 된다. 또한 트랜지스터 NT3, NT4의 전류 구동 능력을 같게 함으로써, 양 트랜지스터의 게이트 전압이 동등하게 되도록 제어되고, 입력 전압 Vin과 출력 전압 Vout1이 동등하게 된다.
이에 대하여 제1 구성예에서는, 제1 차동 트랜지스터쌍 DT1을 구성하는 양 트랜지스터의 전류 구동 능력을 상이하게 함과 함께, 제2 차동 트랜지스터쌍 DT2를 구성하는 양 트랜지스터의 전류 구동 능력을 상이하게 하고 있다.
우선 도 12 및 도 13을 참조하면서, 디스챠지되었을 때의 연산 증폭기 OP1의 동작에 대하여 설명한다.
도 12에, 디스챠지되었을 때의 제1 구성예의 연산 증폭기 OP1 및 출력 전압 설정 회로 OVS1의 구성을 모식적으로 나타낸다. 단, 도 11과 동일한 부분에는 동일한 부호를 붙여, 적절하게 설명을 생략한다.
도 13에, 디스챠지되었을 때의 제1 구성예의 연산 증폭기 OP1의 출력 전압 Vout1의 동작 파형의 일례를 나타낸다.
제1 구성예에서의 p형 차동 증폭 회로(100)에서는, 트랜지스터 PT1의 전류 구동 능력이 트랜지스터 PT2의 전류 구동 능력보다 작다. 이들의 전류를 정하는 것은, 제1 전류원 CS1이다. 제1 전류원 CS1의 전류값을 만약 20I로 하면, 평형 상태에서, 트랜지스터 PT1의 드레인 전류가 8I, 트랜지스터 PT2의 드레인 전류가 12I 인 것으로 한다.
한편, 제1 구성예에서의 n형 차동 증폭 회로(110)에서는, 트랜지스터 NT3의 전류 구동 능력이 트랜지스터 NT4의 전류 구동 능력보다 작다. 이들의 전류를 정하는 것은, 제2 전류원 CS2이다. 제2 전류원 CS2의 전류값을 만약 20I로 하면, 평형 상태에서, 트랜지스터 NT3의 드레인 전류가 8I, 트랜지스터 NT4의 드레인 전류가 12I인 것으로 한다.
여기서, 디스챠지 제어 신호 DC에 의해서 출력 전압 Vout1이, 시스템 접지 전원 전압 VSS로 설정된 것으로 한다. 이 때, p형 차동 증폭 회로(100)에서는, 트랜지스터 PT2의 드레인 전류가 증가하여 예를 들면 15I, 트랜지스터 PT1의 드레인 전류가 5I로 된다. 그런데, 제1 전류 미러 회로 CM1에서는, 트랜지스터 NT1, NT2의 드레인 전류가 동일한 (15I)로 되기 때문에, 제1 구동 트랜지스터 Dtr1의 게이트로부터 전류(10I)를 인입함으로써 밸런스를 유지하고자 한다. 따라서, 제1 구동 트랜지스터 Dtr1의 게이트 전압이 내려가서, 제1 구동 트랜지스터 Dtr1이 오프 방향으로 제어(드레인 전류가 보다 흐르지 않게 되도록 제어)된다.
한편, n형 차동 증폭 회로(110)에서는, 트랜지스터 NT4의 드레인 전류가 감소하여, 예를 들면 5I, 트랜지스터 NT3의 드레인 전류가 15I로 된다. 그런데, 제2 전류 미러 회로 CM2에서는, 트랜지스터 PT3, PT4의 드레인 전류가 동일한 (5I)로 되기 때문에, 제2 구동 트랜지스터 Dtr2의 게이트로부터 전류(10I)를 인입함으로써 밸런스를 유지하고자 한다. 따라서, 제2 구동 트랜지스터 Dtr2의 게이트 전압이 내려 가서, 제2 구동 트랜지스터 Dtr2가 온 방향으로 제어(드레인 전류가 더 흐르도록 제어)된다.
이 때, 제2 전류 미러 회로 CM2에 의해 트랜지스터 NT3, NT4의 드레인 전류가 동일하게 되는 상태에서 안정된다. 여기서, 트랜지스터 NT3, NT4가 n형 MOS 트랜지스터이고, 트랜지스터 NT4의 전류 구동 능력에 비하여 트랜지스터 NT3의 전류 구동 능력이 낮다. 그 때문에, 트랜지스터 NT3의 게이트 전압인 입력 전압 Vin이 트랜지스터 NT4의 게이트 전압인 출력 전압 Vout보다 높은 상태에서 안정하게 된다. 이 입력 전압 Vin과 출력 전압 Vout의 차가, 불감대 ΔVa로 된다. 그래서 도 6에 도시한 바와 같이 입력 전압 Vin을 예를 들면 계조 전압 V0S로 하였을 때, 출력 전압 Vout1을 계조 전압 V1로서 출력할 수 있다.
다음으로, 도 14 및 도 15를 참조하면서, 프리챠지되었을 때의 연산 증폭기 OP1의 동작에 대하여 설명한다.
도 14에, 프리챠지되었을 때의 제1 구성예의 연산 증폭기 OP1 및 출력 전압 설정 회로 OVS1의 구성을 모식적으로 나타낸다. 단, 도 11과 동일한 부분에는 동일한 부호를 붙여, 적절하게 설명을 생략한다.
도 15에, 프리챠지되었을 때의 제1 구성예의 연산 증폭기 OP1의 출력 전압 Vout1의 동작 파형의 일례를 나타낸다.
여기서, 프리챠지 제어 신호 PC에 의해서 출력 전압 Vout1이, 시스템 전원 전압 VDD로 설정된 것으로 한다. 이 때, n형 차동 증폭 회로(110)에서는, 트랜지스터 NT4의 드레인 전류가 증가하여 예를 들면 15I, 트랜지스터 NT3의 드레인 전류가 5I로 된다. 그런데, 제2 전류 미러 회로 CM2에서는, 트랜지스터 PT3, PT4의 드레인 전류가 동일한 (15I)로 되기 때문에, 제2 구동 트랜지스터 Dtr2의 게이트에 전류(10I)를 유입시킴으로써 밸런스를 유지하고자 한다. 따라서, 제2 구동 트랜지스터 Dtr2의 게이트 전압이 올라, 제2 구동 트랜지스터 Dtr2가 오프 방향으로 제어된다.
한편, p형 차동 증폭 회로(100)에서는, 트랜지스터 PT2의 드레인 전류가 감소하여 예를 들면 5I, 트랜지스터 PT1의 드레인 전류가 15I로 된다. 그런데, 제1 전류 미러 회로 CM1에서는, 트랜지스터 NT1, NT2의 드레인 전류가 동일한 (5I)로 되기 때문에, 제1 구동 트랜지스터 Dtr1의 게이트에 전류(10I)를 유입시킴으로써 밸런스를 유지하고자 한다. 따라서, 제1 구동 트랜지스터 Dtr1의 게이트 전압이 올라, 제1 구동 트랜지스터 Dtr1이 온 방향으로 제어된다.
이 때, 제1 전류 미러 회로 CM1에 의해 트랜지스터 PT1, PT2의 드레인 전류가 동일하게 되는 상태에서 안정된다. 여기서, 트랜지스터 PT1, PT2가 p형 MOS 트랜지스터이고, 트랜지스터 PT2의 전류 구동 능력에 비하여 트랜지스터 PT1의 전류 구동 능력이 낮다. 그 때문에, 트랜지스터 PT1의 게이트 전압인 입력 전압 Vin이, 트랜지스터 PT2의 게이트 전압인 출력 전압 Vout보다 낮은 상태에서 안정되게 된다. 이 입력 전압 Vin과 출력 전압 Vout의 차가, 불감대 ΔVb로 된다. 그래서 도 6에 도시한 바와 같이 입력 전압 Vin을 예를 들면 계조 전압 V0S로 하였을 때, 출 력 전압 Vout1을 계조 전압 V0으로서 출력할 수 있다.
이상 설명한 바와 같이, 본래 연산 증폭기는, 출력의 불감대가 없도록 설계된다. 그러나, 제1 구성예의 임피던스 변환 회로에서는, 2P(p는 2 이상의 양의 정수) 종류의 전압 중에서 계조 데이터의 상위 (p-1) 비트의 데이터에 기초하여 선택된 전압이 입력 전압으로서 그 입력에 공급되는 전압 팔로워 접속된 연산 증폭기의 출력을, 계조 데이터의 최하위 비트의 데이터에 기초하여 프리챠지 또는 디스챠지하고 있다. 그 후, 연산 증폭기가 입력 전압에 대하여 연산 증폭기의 불감대 폭만큼 상이한 전압을 출력한다. 이와 같이 제1 구성예에서의 임피던스 변환 회로에서는, 이 불감대를 적극적으로 이용함으로써, 1개의 입력 전압에 대하여 2 종류의 출력 전압을 출력할 수 있다. 이러한 임피던스 변환 회로를 데이터 드라이버의 임피던스 변환 수단에 적용함으로써, 기준 전압 발생 회로(527)가 발생하는 계조 전압수를 2분의 1로 삭감할 수 있게 된다.
또 전술한 「불감대」는, 이하의 점에서 연산 증폭기가 일반적인 「입출력 오프셋」과 상이하다. 「입출력 오프셋」은, 트랜지스터의 임계값의 변동이나, 출력 회로를 구성하는 구동 트랜지스터와 전류 미러 회로를 구성하는 트랜지스터와의 부적절한 사이징에 기인하여 발생하는 것이다. 그 때문에, 「입출력 오프셋」이 있더라도, 프리챠지 전압을 기준으로 도달하는 전압과, 디스챠지 전압을 기준으로 도달하는 전압이 동등하게 된다. 이에 대하여 전술한 「불감대」는, 차동 트랜지스터쌍을 구성하는 트랜지스터의 전류 구동 능력의 차에 기인하는 것이기 때문에, 프리챠지 전압을 기준으로 도달하는 전압과, 디스챠지 전압을 기준으로 도달하는 전압이 상이하다.
2.2 제2 구성예
도 16에, 본 실시 형태의 제2 구성예에서의 임피던스 변환 회로의 구성의 개요의 블록도를 도시한다. 도 16에서는, 임피던스 변환 회로 IPC1의 구성예를 나타내지만, 다른 임피던스 변환 회로 IPC2∼IPCN의 구성도 마찬가지이다.
제2 구성예에서의 임피던스 변환 회로 IPC1은, 전압 팔로워 접속된 연산 증폭기 OP1과, 출력 전압 설정 회로 OVS1을 포함한다. 이 연산 증폭기 OP1의 입력에는, 입력 전압 Vin이 공급된다. 그리고 연산 증폭기 OP1의 출력은, 계조 데이터의 하위 k 비트 중 하위 (k-1) 비트의 데이터에 기초하여 불감대 폭이 정해진다.
출력 전압 설정 회로 OVS1은, 연산 증폭기 OP1의 출력을, 계조 데이터의 하위 k 비트 중 최상위 비트의 데이터에 기초하여 프리챠지 또는 디스챠지한다. 예를 들면 k를 2로 하면, 계조 데이터의 하위 2 비트의 최상위 비트인 데이터 D1에 기초하여 프리챠지 또는 디스챠지를 행한다.
그리고, 연산 증폭기 OP1이 그 출력의 구동을 정지하고, 출력 전압 설정 회로 OVS1이 연산 증폭기 OP1의 출력을 프리챠지 또는 디스챠지한다. 그 후, 연산 증폭기 OP1이 그 출력의 구동을 개시하여, 입력 전압 Vin에 대하여 연산 증폭기 OP1의 불감대 폭만큼 상이한 전압을 출력 전압으로서 출력한다.
예를 들면, j를 4, k를 2로 한다. 이 경우, 제1 구성예에서는, 제1 디코더 DEC1이, 32 종류의 계조 전압 V0S, V2S, …, V60S, V62S 중에서, 계조 데이터의 상위 5 비트의 데이터에 기초하여 어느 하나를 선택하고, 임피던스 변환 회로 IPC1의 입력 전압 Vin으로서 출력하였다. 이에 대하여 제2 구성예에서는, 제1 디코더 DEC1이, 16 종류의 계조 전압 V0S, V4S, …, V56S, V60S 중에서, 계조 데이터의 상위 4 비트의 데이터에 기초하여 어느 하나를 선택하여, 임피던스 변환 회로 IPC1의 입력 전압 Vin으로서 출력한다. 이 때문에, 제2 구성예에서는, 임피던스 변환 회로 IPC1은, 해당 입력 전압 Vin의 전위를 변화시킨 22 종류의 전압 중에서 전 계조 데이터의 하위 2 비트의 데이터 D1∼D0에 대응한 전압을 출력 전압 Vout1로서 출력하도록 되어 있다.
도 16에서 파워세이브 신호 PS(또는 그 반전 신호 XPS)에 의해서 연산 증폭기 OP1의 출력의 구동의 정지 제어를 행하는 경우에는, 파워세이브 신호 PS와 계조 데이터의 하위 비트의 데이터 D1과의 논리 연산 결과인 프리챠지 제어 신호 PC가 프리챠지 트랜지스터 preTr의 게이트에 공급된다. 또한 파워세이브 신호 PS와 계조 데이터의 하위 비트의 데이터 D1과의 논리 연산 결과인 디스챠지 제어 신호 DC가 디스챠지 트랜지스터 disTr의 게이트에 공급된다. 프리챠지 트랜지스터 preTr 및 디스챠지 트랜지스터 disTr은, 동시에 소스·드레인 사이가 도통 상태로 되지 않도록 제어된다.
이 경우, 연산 증폭기 OP1에서는, 계조 데이터의 최하위 비트의 데이터 D0에 기초하여 불감대의 폭을 정한다.
또 출력 전압 설정 회로 OVS1은, 도 9와 마찬가지이기 때문에, 설명을 생략한다.
이러한 제2 구성예에서도, 도 10에 도시한 제1 구성예와 마찬가지의 타이밍으로 동작한다.
도 17에, 도 16의 임피던스 변환 회로 IPC1의 동작예의 타이밍도를 나타낸다.
즉, 도 1의 액정 패널(512)의 1수평 주사 기간(광의적으로는 구동 기간)을 1H로 하고 있다. 그리고, 구동 기간의 처음의 출력 설정 기간에서, 연산 증폭기 OP1이 그 출력의 구동을 정지하고, 출력 전압 설정 회로 OVS1이 연산 증폭기 OP1의 출력을 프리챠지 또는 디스챠지한다. 보다 구체적으로는, 파워세이브 신호 PS가 H레벨로 되어, 계조 데이터의 하위 비트의 데이터 D1이 「0」일 때, 출력 전압 설정 회로 OVS1이 연산 증폭기 OP1의 출력을 디스챠지한다. 혹은, 파워세이브 신호 PS가 H레벨로 되어, 계조 데이터의 최하위 비트의 데이터 D1이 「1」일 때, 출력 전압 설정 회로 OVS1이 연산 증폭기 OP1의 출력을 프리챠지한다.
그리고, 해당 구동 기간 중의 출력 설정 기간 후의 오피 앰프 구동 기간에서, 연산 증폭기 OP1이 그 출력의 구동을 개시하여, 입력 전압 Vin에 대하여 연산 증폭기 OP1의 불감대 폭 ΔVa1(ΔVb1)만큼 상이한 전압을 출력 전압으로서 출력한다. 이 불감대 폭은, 계조 데이터의 최하위 비트의 데이터 D0에 의해서 정해진다.
예를 들면, 입력 전압 Vin을 계조 전압 V4S로 하였을 때, 디스챠지되었을 때에는 계조 전압 V4S에 대하여, 불감대 폭 ΔVa1만큼 낮은 전압이 계조 전압 V4로서 출력된다. 또한, 프리챠지되었을 때에는 계조 전압 V4S에 대하여, 불감대 폭 ΔVb1만큼 높은 전압이 계조 전압 V5로서 출력된다. 각 불감대 폭은 가변으로 되기 때문에, 프리챠지 전압을 기준으로 오피 앰프 구동 기간에서 도달하는 출력 전압 Vout1을 2 종류, 디스챠지 전압을 기준으로 오피 앰프 구동 기간에서 도달하는 출력 전압 Vout1을 2 종류로 할 수 있다. 이 때문에, 입력 전압 Vin을 기준으로 4 종류의 출력 전압 Vout1을 출력할 수 있도록 된다.
도 18에, 본 실시 형태의 제2 구성예에서의 연산 증폭기 OP1의 구성예의 회로도를 나타낸다. 도 18에서는, 연산 증폭기 OP1 외에, 출력 전압 설정 회로 OVS1의 구성도 도시하고 있다. 도 18에서는, k가 2인 경우를 나타내고 있다.
연산 증폭기 OP1은, p형(제1 도전형) 차동 증폭 회로(200)와, n형(제2 도전형) 차동 증폭 회로(210)와, 출력 회로(120)를 포함한다. 출력 회로(120)는, 제1 구성예와 마찬가지이기 때문에 설명을 생략한다. 또 도 18에서, 도 11과 동일한 부분에는 동일한 부호를 붙여서, 적절하게 설명을 생략한다.
p형 차동 증폭 회로(200)는, p형의 제1 차동 트랜지스터쌍 DT1과, 제1 전류 미러 회로 CM1을 포함한다. 제1 차동 트랜지스터쌍 DT1 및 제1 전류 미러 회로 CM1은, 도 11과 마찬가지이기 때문에 설명을 생략한다.
n형 차동 증폭 회로(210)는, n형의 제2 차동 트랜지스터쌍 DT2와, 제2 전류 미러 회로 CM2를 포함한다. 제2 차동 트랜지스터쌍 DT2 및 제2 전류 미러 회로 CM2는, 도 11과 마찬가지이기 때문에 설명을 생략한다.
그리고 제1 차동 트랜지스터쌍 DT1의 트랜지스터 PT1의 전류 구동 능력(입력측 트랜지스터의 제1 입력측 전류 구동 능력)이, 트랜지스터 PT2의 전류 구동 능력(제1 차동 트랜지스터쌍 DT1을 구성하는 트랜지스터의 다른 쪽의 출력측 트랜지스터의 제1 출력측 전류 구동 능력)보다 작아지도록 설정된다. 또한, 계조 데이터의 하위 2(=k) 비트 중 하위 1(=k-1) 비트의 데이터에 기초하여, 트랜지스터 PT1, PT2의 전류 구동 능력의 차(제1 입력측 및 출력측 전류 구동 능력의 차)를 변경함으로써 불감대 폭이 변경된다.
마찬가지로, 제2 차동 트랜지스터쌍 DT2의 트랜지스터 NT3의 전류 구동 능력(입력측 트랜지스터의 제2 입력측 전류 구동 능력)이, 트랜지스터 NT4의 전류 구동 능력(제2 차동 트랜지스터쌍 DT2를 구성하는 트랜지스터의 다른 쪽의 출력측 트랜지스터의 제2 출력측 전류 구동 능력)보다 작아지도록 설정된다. 또한, 계조 데이터의 하위 2(=k) 비트 중 하위 1(=k-1) 비트의 데이터에 기초하여, 트랜지스터 NT3, NT4의 전류 구동 능력의 차(제2 입력측 및 출력측 전류 구동 능력의 차)를 변 경함으로써 불감대 폭이 변경된다.
이 때문에, p형 차동 증폭 회로(200)는, 그 게이트에 입력 전압 Vin이 공급되는 p형 MOS 트랜지스터 PT10(제1 보조 트랜지스터)을 포함할 수 있다. 트랜지스터 PT10의 소스 또는 드레인은, 계조 데이터의 하위 2(=k) 비트 중 하위 1(=k-1) 비트의 데이터에 기초하여, 트랜지스터 PT1(제1 차동 트랜지스터쌍 DT1의 입력측 트랜지스터)의 소스·드레인 사이에 전기적으로 접속되거나 또는 전기적으로 차단된다. 예를 들면 트랜지스터 PT10의 소스 및 트랜지스터 PT1의 소스를, 스위치 소자 SW1을 통하여 접속하도록 구성할 수 있다.
여기서 트랜지스터 PT1의 전류 구동 능력이 트랜지스터 PT2의 전류 구동 능력보다 작다. 따라서, 스위치 소자 SW1을 온 또는 오프하여도, 입력측의 트랜지스터 PT1, PT10의 전류 구동 능력이 출력측의 트랜지스터 PT2의 전류 구동 능력보다 작은 것 그대로이지만, 양자의 전류 구동 능력의 차가 스위치 소자 SW1을 오프하였을 때보다 온하였을 때가 적어지도록 한다.
또한 n형 차동 증폭 회로(210)는, 그 게이트에 입력 전압 Vin이 공급되는 n형 MOS 트랜지스터 NT10(제2 보조 트랜지스터)를 포함할 수 있다. 트랜지스터 NT10의 소스 또는 드레인은, 계조 데이터의 하위 2(=k) 비트 중 하위 1(=k-1) 비트의 데이터에 기초하여, 트랜지스터 NT3(제2 차동 트랜지스터쌍 DT2의 입력측 트랜지스터)의 소스·드레인 사이에 전기적으로 접속되거나 또는 전기적으로 차단된다. 예를 들면 트랜지스터 NT10의 소스 및 트랜지스터 NT3의 소스를, 스위치 소자 SW2를 통하여 접속하도록 구성할 수 있다.
여기서 트랜지스터 NT3의 전류 구동 능력이 트랜지스터 NT4의 전류 구동 능력보다 작다. 따라서, 스위치 소자 SW2를 온 또는 오프하여도, 입력측의 트랜지스터 NT3, NT10의 전류 구동 능력이 출력측의 트랜지스터 NT4의 전류 구동 능력보다 작은 것 그대로이지만, 양자의 전류 구동 능력의 차가 스위치 소자 SW2를 오프하였을 때보다 온하였을 때가 적어지도록 한다.
또 트랜지스터 PT10 및 트랜지스터 NT10 중 적어도 1개가 설치되어도 된다.
p형 차동 증폭 회로(200) 및 n형 차동 증폭 회로(210)의 동작은, 각각 스위치 소자가 온 또는 오프된 상태에서, 도 12∼도 16에서 설명한 제1 구성예와 마찬가지이기 때문에 설명은 생략한다.
도 19에, k가 2인 경우의 스위치 소자 SW1, SW2의 제어예의 설명도를 나타낸다.
이 경우, 스위치 소자 SW1, SW2는, 계조 데이터의 최하위 비트의 데이터 D0에 기초하여 온 오프 제어된다. 도 19에 도시한 바와 같이 제어함으로써, 차동 트랜지스터쌍을 구성하는 양 트랜지스터의 전류 구동 능력의 차를 변경할 수 있다.
그리고, 각 차동 증폭 회로는, 입력 전압 Vin에 대하여 2 종류의 불감대를 갖게 할 수 있다. 따라서, 입력 전압 Vin에 대하여, 프리챠지 전압으로부터 도달하는 출력 전압 Vout1을 2 종류, 디스챠지 전압으로부터 도달하는 출력 전압 Vout1을 2 종류의 합계 4 종류로 늘릴 수 있다.
또 도 18에서는, 차동 트랜지스터쌍을 구성하는 입력측 트랜지스터의 전류 구동 능력을 변경하였지만, 이것에 한정되지 않는다.
도 20에, 제2 구성예의 변형예에서의 연산 증폭기 OP1의 구성예의 회로도를 나타낸다. 도 20에서는, 연산 증폭기 OP1 외에, 출력 전압 설정 회로 OVS1의 구성도 도시하고 있다. 단, 도 20에서 도 18과 동일한 부분에는 동일한 부호를 붙여서, 적절하게 설명을 생략한다. 도 20에서는, k가 2인 경우를 나타내고 있다.
본 변형예에서의 연산 증폭기 OP1은, 제2 변형예와 마찬가지로, p형 차동 증폭 회로(300), n형 차동 증폭 회로(310), 출력 회로(120)를 포함한다. 출력 회로(120)는, 도 18에 도시한 제2 구성예와 마찬가지이다.
p형 차동 증폭 회로(300)가 도 18에 도시한 p형 차동 증폭 회로(200)와 상이한 점은, 제1 보조 트랜지스터로서의 트랜지스터 PT10(및 스위치 소자 SW3)이 생략되고, 그 게이트에 출력 전압 Vout1이 공급되는 제3 보조 트랜지스터로서의 p형 MOS 트랜지스터 PT20이 설치되어 있는 점이다. 트랜지스터 PT20의 소스 또는 드레인은, 계조 데이터의 하위 2(=k) 비트 중 하위 1(=k-1) 비트의 데이터에 기초하여, 트랜지스터 PT2(제1 차동 트랜지스터쌍 DT1의 출력측 트랜지스터)의 소스·드레인 사이에 전기적으로 접속되거나 또는 전기적으로 차단된다. 예를 들면 트랜지스터 PT20의 소스 및 트랜지스터 PT2의 소스를, 스위치 소자 SW3을 통하여 접속하도록 구성할 수 있다.
여기서 트랜지스터 PT1의 전류 구동 능력이 트랜지스터 PT2의 전류 구동 능력보다 작다. 따라서, 스위치 소자 SW3을 온하거나 오프하여도, 입력측의 트랜지 스터 PT1의 전류 구동 능력이 출력측의 트랜지스터 PT2, PT20의 전류 구동 능력보다 작은 것 그대로이지만, 양자의 전류 구동 능력의 차가 스위치 소자 SW3을 오프하였을 때보다 온하였을 때가 커지도록 한다.
n형 차동 증폭 회로(310)가 도 18에 도시한 n형 차동 증폭 회로(210)와 상이한 점은, 제2 보조 트랜지스터로서의 트랜지스터 NT10(및 스위치 소자 SW2)이 생략되고, 그 게이트에 출력 전압 Vout1이 공급되는 제4 보조 트랜지스터로서의 n형 MOS 트랜지스터 NT20이 설치되어 있는 점이다. 트랜지스터 NT20의 소스 또는 드레인은, 계조 데이터의 하위 2(=k) 비트 중 하위 1(=k-1) 비트의 데이터에 기초하여, 트랜지스터 NT4(제2 차동 트랜지스터쌍 DT2의 출력측 트랜지스터)의 소스·드레인 사이에 전기적으로 접속되거나 또는 전기적으로 차단된다. 예를 들면 트랜지스터 NT20의 소스 및 트랜지스터 NT4의 소스를, 스위치 소자 SW4를 통하여 접속하도록 구성할 수 있다.
여기서 트랜지스터 NT3의 전류 구동 능력이 트랜지스터 NT4의 전류 구동 능력보다 작다. 따라서, 스위치 소자 SW4를 온 또는 오프하여도, 입력측의 트랜지스터 NT3의 전류 구동 능력이 출력측의 트랜지스터 NT4, NT20의 전류 구동 능력보다 작은 것 그대로이지만, 양자의 전류 구동 능력의 차가 스위치 소자 SW4를 오프하였을 때보다 온하였을 때가 커지도록 한다.
또 제2 구성예에서는 제1 및 제2 보조 트랜지스터에 의해, 제2 구성예의 변형예에서는 제3 및 제4 보조 트랜지스터에 의해, 각 차동 트랜지스터쌍을 구성하는 양 트랜지스터의 전류 구동 능력의 차를 다르게 하도록 하였지만, 본 발명은 이것에 한정되는 것은 아니다. 제1∼제4 보조 트랜지스터 중 적어도 1개를 이용하여, 입력측 트랜지스터의 전류 구동 능력을 출력측 트랜지스터의 전류 구동 능력보다 작게 할 수 있고, 또한 각 차동 트랜지스터쌍을 구성하는 양 트랜지스터의 전류 구동 능력의 차를 다르게 하도록 할 수 있으면 된다.
도 21에, k가 2인 경우의 스위치 소자 SW3, SW4의 제어예의 설명도를 나타낸다.
이 경우, 스위치 소자 SW3, SW4는, 계조 데이터의 최하위 비트의 데이터 D0에 기초하여 온 오프 제어된다. 도 21에 도시한 바와 같이 제어함으로써, 차동 트랜지스터쌍을 구성하는 양 트랜지스터의 전류 구동 능력의 차를 변경할 수 있다.
그리고, 각 차동 증폭 회로는, 입력 전압 Vin에 대하여 2 종류의 불감대를 갖게 할 수 있다. 따라서, 입력 전압 Vin에 대하여, 프리챠지 전압으로부터 도달하는 출력 전압 Vout1을 2 종류, 디스챠지 전압으로부터 도달하는 출력 전압 Vout1을 2 종류의 합계 4 종류로 늘릴 수 있다.
이상 설명한 바와 같이, 제2 구성예 및 그 변형예에서의 임피던스 변환 회로에서도, 그 불감대를 적극적으로 이용함으로써, 1개의 입력 전압에 대하여 2 종류의 출력 전압을 출력할 수 있다. 이러한 임피던스 변환 회로를 데이터 드라이버의 임피던스 변환 수단에 적용함으로써, 기준 전압 발생 회로(527)가 발생하는 계조 전압수를 4분의 1로 삭감할 수 있게 된다.
또 제2 구성예 및 그 변형예에서, 예를 들면 k가 3인 경우, 제1∼제4 보조 트랜지스터는, 계조 데이터의 하위 3 비트 중 하위 2 비트의 데이터 D1, D0에 기초하여 온 오프 제어된다. 그리고, 계조 데이터의 데이터 D2에 기초하여 프리챠지 또는 디스챠지가 행해지게 된다. k가 그 외의 값이어도 마찬가지로 실현할 수 있다.
또한, 본 발명은 전술한 실시 형태에 한정되는 것은 아니고, 본 발명의 요지의 범위 내에서 여러가지의 변형 실시가 가능하다. 예를 들면, 본 발명은 전술한 액정 패널의 구동에 적용되는 것에 한하지 않고, 일렉트로 루미네센스, 플라즈마 디스플레이 장치의 구동에 적용 가능하다.
또한, 본 발명 중 종속 청구항에 따른 발명에서는, 종속처의 청구항의 구성 요건의 일부를 생략하는 구성으로 할 수 있다. 또한, 본 발명의 하나의 독립 청구항에 따른 발명의 주요부를, 다른 독립 청구항에 종속시킬 수도 있다.
본 발명에 따르면, 차동 트랜지스터쌍을 구성하는 전류 구동 능력의 차를 계조 데이터에 기초하여 변경함으로써, 불감대 폭을 변경할 수 있도록 하였기 때문에, 간소한 구성으로 1개의 입력 전압에 대하여 4 종류 이상의 전압을 출력할 수 있는 임피던스 변환 회로를 제공할 수 있다. 이에 의해, 이 임피던스 변환 회로가 적용된 데이터 드라이버의 칩 면적을 더욱 작게 할 수 있어, 보다 한층의 저비용화를 도모할 수 있게 된다.

Claims (15)

  1. (j+k)(j, k는 양의 정수) 비트의 계조 데이터에 대응한 전압을 출력하기 위한 임피던스 변환 회로로서,
    2j 종류의 전압 중에서 상기 계조 데이터의 상위 j 비트의 데이터에 기초하여 선택된 전압을 입력 전압으로서 받고,
    상기 입력 전압의 전위를 변화시킨 2k 종류의 전압 중 상기 계조 데이터의 하위 k 비트의 데이터에 대응한 전압을 출력 전압으로서 출력하는 것을 특징으로 하는 임피던스 변환 회로.
  2. 제1항에 있어서,
    입력에 상기 입력 전압이 공급되는 전압 팔로워 접속된 연산 증폭기와,
    상기 연산 증폭기의 출력을 상기 계조 데이터의 최하위 비트의 데이터에 기초하여 프리챠지 또는 디스챠지하는 출력 전압 설정 회로를 포함하고,
    상기 출력 전압 설정 회로가 상기 연산 증폭기의 출력을 프리챠지 또는 디스챠지한 후에, 상기 연산 증폭기가 상기 입력 전압을 기준으로 상기 연산 증폭기의 불감대 폭만큼 상이한 전압을 상기 출력 전압으로서 출력하는 것을 특징으로 하는 임피던스 변환 회로.
  3. 제2항에 있어서,
    상기 연산 증폭기가,
    각 트랜지스터의 소스에 제1 전류원으로부터의 전류가 공급됨과 함께, 상기 입력 전압 및 상기 출력 전압이 각 트랜지스터의 게이트에 공급되는 제1 도전형의 제1 차동 트랜지스터쌍과, 상기 제1 차동 트랜지스터쌍의 각 트랜지스터의 드레인 전류를 생성하는 제1 전류 미러 회로를 갖는 제1 도전형 차동 증폭 회로와,
    각 트랜지스터의 소스에 제2 전류원으로부터의 전류가 공급됨과 함께, 상기 입력 전압 및 상기 출력 전압이 각 트랜지스터의 게이트에 공급되는 제2 도전형의 제2 차동 트랜지스터쌍과, 상기 제2 차동 트랜지스터쌍의 각 트랜지스터의 드레인 전류를 생성하는 제2 전류 미러 회로를 갖는 제2 도전형 차동 증폭 회로와,
    상기 제1 차동 트랜지스터쌍을 구성하는 트랜지스터 중 상기 입력 전압이 게이트에 공급되는 입력측 트랜지스터의 드레인 전압에 기초하여 그 게이트 전압이 제어되는 제2 도전형의 제1 구동 트랜지스터와, 상기 제2 차동 트랜지스터쌍을 구성하는 트랜지스터 중 상기 입력 전압이 게이트에 공급되는 입력측 트랜지스터의 드레인 전압에 기초하여 그 게이트 전압이 제어되는 제1 도전형의 제2 구동 트랜지스터를 갖고, 상기 제1 및 제2 구동 트랜지스터의 드레인끼리가 접속되고, 해당 접속 노드의 전압을 상기 출력 전압으로서 출력하는 출력 회로를 포함하고,
    상기 제1 차동 트랜지스터쌍의 상기 입력측 트랜지스터의 전류 구동 능력이, 상기 제1 차동 트랜지스터쌍을 구성하는 트랜지스터의 다른 쪽의 출력측 트랜지스터의 전류 구동 능력보다 작아지도록 설정되고,
    상기 제2 차동 트랜지스터쌍의 상기 입력측 트랜지스터의 전류 구동 능력이, 상기 제2 차동 트랜지스터쌍을 구성하는 트랜지스터의 다른 쪽의 출력측 트랜지스터의 전류 구동 능력보다 작아지도록 설정되어 있는 것을 특징으로 하는 임피던스 변환 회로.
  4. 제1항에 있어서,
    입력에 상기 입력 전압이 공급되고 상기 계조 데이터의 상기 하위 k 비트 중 하위 (k-1) 비트의 데이터에 대응한 불감대 폭이 정해지는 전압 팔로워 접속된 연산 증폭기와,
    상기 연산 증폭기의 출력을 상기 계조 데이터의 상기 하위 k 비트 중 최상위 비트의 데이터에 기초하여 프리챠지 또는 디스챠지하는 출력 전압 설정 회로를 포함하고,
    상기 출력 전압 설정 회로가 상기 연산 증폭기의 출력을 프리챠지 또는 디스챠지한 후에, 상기 연산 증폭기가 상기 입력 전압에 대하여 상기 연산 증폭기의 불감대 폭만큼 상이한 전압을 상기 출력 전압으로서 출력하는 것을 특징으로 하는 임피던스 변환 회로.
  5. 제4항에 있어서,
    상기 연산 증폭기가,
    각 트랜지스터의 소스에 제1 전류원으로부터의 전류가 공급됨과 함께, 상기 입력 전압 및 상기 출력 전압이 각 트랜지스터의 게이트에 공급되는 제1 도전형의 제1 차동 트랜지스터쌍과, 상기 제1 차동 트랜지스터쌍의 각 트랜지스터의 드레인 전류를 생성하는 제1 전류 미러 회로를 갖는 제1 도전형 차동 증폭 회로와,
    각 트랜지스터의 소스에 제2 전류원으로부터의 전류가 공급됨과 함께, 상기 입력 전압 및 상기 출력 전압이 각 트랜지스터의 게이트에 공급되는 제2 도전형의 제2 차동 트랜지스터쌍과, 상기 제2 차동 트랜지스터쌍의 각 트랜지스터의 드레인 전류를 생성하는 제2 전류 미러 회로를 갖는 제2 도전형 차동 증폭 회로와,
    상기 제1 차동 트랜지스터쌍을 구성하는 트랜지스터 중 상기 입력 전압이 게이트에 공급되는 입력측 트랜지스터의 드레인 전압에 기초하여 그 게이트 전압이 제어되는 제2 도전형의 제1 구동 트랜지스터와, 상기 제2 차동 트랜지스터쌍을 구성하는 트랜지스터 중 상기 입력 전압이 게이트에 공급되는 입력측 트랜지스터의 드레인 전압에 기초하여 그 게이트 전압이 제어되는 제1 도전형의 제2 구동 트랜지스터를 갖고, 상기 제1 및 제2 구동 트랜지스터의 드레인끼리가 접속되고, 해당 접속 노드의 전압을 상기 출력 전압으로서 출력하는 출력 회로를 포함하고,
    상기 제1 차동 트랜지스터쌍의 상기 입력측 트랜지스터의 제1 입력측 전류 구동 능력이, 상기 제1 차동 트랜지스터쌍을 구성하는 트랜지스터의 다른 쪽의 출력측 트랜지스터의 제1 출력측 전류 구동 능력보다 작아지도록 설정됨과 함께, 상기 계조 데이터의 상기 하위 k 비트 중 하위 (k-1) 비트의 데이터에 기초하여 상기 제1 입력측 및 출력측 전류 구동 능력의 차를 변경함으로써 상기 불감대 폭을 변경하고,
    상기 제2 차동 트랜지스터쌍의 상기 입력측 트랜지스터의 제2 입력측 전류 구동 능력이, 상기 제2 차동 트랜지스터쌍을 구성하는 트랜지스터의 다른 쪽의 출력측 트랜지스터의 제2 출력측 전류 구동 능력보다 작아지도록 설정됨과 함께, 상기 계조 데이터의 상기 하위 k 비트 중 하위 (k-1) 비트의 데이터에 기초하여 상기 제2 입력측 및 출력측 전류 구동 능력의 차를 변경함으로써 상기 불감대 폭을 변경하는 것을 특징으로 하는 임피던스 변환 회로.
  6. 제5항에 있어서,
    상기 제1 도전형 차동 증폭 회로가,
    그 게이트에 상기 입력 전압이 공급되는 제1 보조 트랜지스터를 포함하고,
    상기 제1 보조 트랜지스터의 소스 또는 드레인이, 상기 계조 데이터의 상기 하위 k 비트 중 하위 (k-1) 비트의 데이터에 기초하여, 상기 제1 차동 트랜지스터쌍의 입력측 트랜지스터의 소스·드레인 사이에 전기적으로 접속되거나 또는 전기적으로 차단되는 것을 특징으로 하는 임피던스 변환 회로.
  7. 제5항 또는 제6항에 있어서,
    상기 제2 도전형 차동 증폭 회로가,
    그 게이트에 상기 입력 전압이 공급되는 제2 보조 트랜지스터를 포함하고
    상기 제2 보조 트랜지스터의 소스 또는 드레인이, 상기 계조 데이터의 상기 하위 k 비트 중 하위 (k-1) 비트의 데이터에 기초하여, 상기 제2 차동 트랜지스터 쌍의 입력측 트랜지스터의 소스·드레인 사이에 전기적으로 접속 또는 차단되는 것을 특징으로 하는 임피던스 변환 회로.
  8. 제5항에 있어서,
    상기 제1 도전형 차동 증폭 회로가,
    그 게이트에 상기 출력 전압이 공급되는 제3 보조 트랜지스터를 포함하고,
    상기 제3 보조 트랜지스터의 소스 또는 드레인이, 상기 계조 데이터의 상기 하위 k 비트 중 하위 (k-1) 비트의 데이터에 기초하여, 상기 제1 차동 트랜지스터쌍의 출력측 트랜지스터의 소스·드레인 사이에 전기적으로 접속 또는 차단되는 것을 특징으로 하는 임피던스 변환 회로.
  9. 제5항 또는 제8항에 있어서,
    상기 제2 도전형 차동 증폭 회로가,
    그 게이트에 상기 출력 전압이 공급되는 제4 보조 트랜지스터를 포함하고,
    상기 제4 보조 트랜지스터의 소스 또는 드레인이, 상기 계조 데이터의 상기 하위 k 비트 중 하위 (k-1) 비트의 데이터에 기초하여, 상기 제2 차동 트랜지스터쌍의 출력측 트랜지스터의 소스·드레인 사이에 전기적으로 접속 또는 차단되는 것을 특징으로 하는 임피던스 변환 회로.
  10. 제2항 내지 제6항 중 어느 한 항에 있어서,
    상기 출력 전압 설정 회로가,
    프리챠지되었을 때에는, 상기 연산 증폭기의 출력을, 상기 입력 전압보다도 고전위의 프리챠지 전압으로 설정하고,
    디스챠지되었을 때에는, 상기 연산 증폭기의 출력을, 상기 입력 전압보다도 저전위의 디스챠지 전압으로 설정하는 것을 특징으로 하는 임피던스 변환 회로.
  11. 복수의 주사선과 복수의 데이터선과 주사선 및 데이터선에 의해 특정되는 복수의 화소 전극을 갖는 전기 광학 장치를 구동하기 위한 구동 회로로서,
    2j 종류의 전압 중에서 상기 계조 데이터의 상위 j 비트의 데이터에 기초하여 선택한 전압을 입력 전압으로서 출력하는 전압 선택 회로와,
    제1항 내지 제6항 중 어느 한 항의 임피던스 변환 회로를 포함하고,
    상기 출력 전압을, 상기 복수의 데이터선 중 어느 하나에 공급하는 것을 특징으로 하는 구동 회로.
  12. 복수의 주사선과 복수의 데이터선과 주사선 및 데이터선에 의해 특정되는 복수의 화소 전극을 갖는 전기 광학 장치를 구동하기 위한 구동 회로로서,
    2j 종류의 전압 중에서 계조 데이터의 상위 j 비트의 데이터에 기초하여 선택한 전압을 입력 전압으로서 출력하는 전압 선택 회로와,
    제2항 내지 제6항 중 어느 한 항의 임피던스 변환 회로를 포함하고,
    구동 기간의 처음의 제1 기간에서, 상기 출력 전압 설정 회로가 상기 연산 증폭기의 출력을 프리챠지 또는 디스챠지하고,
    상기 구동 기간의 상기 제1 기간 후의 제2 기간에서, 상기 연산 증폭기가 상기 출력 전압을, 상기 복수의 데이터선 중 어느 하나에 공급하는 것을 특징으로 하는 구동 회로.
  13. 제11항에 있어서,
    제1 및 제2 전원 전압 사이의 전압을 분압한 2j 종류의 전압을 생성하는 기준 전압 발생 회로를 더 포함하는 것을 특징으로 하는 구동 회로.
  14. p(p는 2 이상의 양의 정수) 비트의 계조 데이터에 대응한 전압을 출력하기 위한 임피던스 변환 회로의 제어 방법으로서,
    2P 종류의 전압 중에서 상기 계조 데이터의 상위 (p-1) 비트의 데이터에 기초하여 선택된 전압이 입력 전압으로서 그 입력에 공급되는 전압 팔로워 접속된 연산 증폭기의 출력을, 상기 계조 데이터의 최하위 비트의 데이터에 기초하여 프리챠지 또는 디스챠지한 후에,
    상기 연산 증폭기가, 상기 입력 전압에 대하여 상기 연산 증폭기의 불감대 폭만큼 상이한 전압을 출력하는 것을 특징으로 하는 임피던스 변환 회로의 제어 방법.
  15. (j+k)(j, k는 양의 정수) 비트의 계조 데이터에 대응한 전압을 출력하기 위한 임피던스 변환 회로의 제어 방법으로서,
    2j 종류의 전압 중에서 상기 계조 데이터의 상위 j 비트의 데이터에 기초하여 선택된 전압이 입력 전압으로서 그 입력에 공급되는 전압 팔로워 접속된 연산 증폭기의 출력을, 상기 계조 데이터의 하위 k 비트 중 최상위 비트의 데이터에 기초하여 프리챠지 또는 디스챠지한 후에,
    상기 연산 증폭기가, 상기 입력 전압을 기준으로, 상기 계조 데이터의 상기 하위 k 비트 중 하위 (k-1) 비트의 데이터에 대응한 불감대 폭만큼 상이한 전압을 출력 전압으로서 출력하는 것을 특징으로 하는 임피던스 변환 회로의 제어 방법.
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