JP2006053252A - インピーダンス変換回路、駆動回路及び制御方法 - Google Patents
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Abstract
【解決手段】 (j+k)(j、kは正の整数)ビットの階調データに対応した電圧を出力するためのインピーダンス変換回路であって、2j種類の電圧の中から階調データの上位jビットのデータに基づいて選択された電圧を入力電圧として受け、該入力電圧の電位を変化させた2k種類の電圧のうち階調データの下位kビットのデータに対応した電圧を出力電圧として出力する。
【選択図】 図9
Description
図1に、本実施形態のインピーダンス変換回路が適用された液晶装置のブロック図の例を示す。
図2に、図1のデータドライバ520の構成例を示す。
図3に、図1の走査ドライバ530の構成例を示す。
本実施形態におけるインピーダンス変換回路を用いることで、階調数を維持しながら階調電圧信号線数を削減できる。
本実施形態の第1の構成例におけるインピーダンス変換回路は、kが1の場合の動作を実現する。
図16に、本実施形態の第2の構成例におけるインピーダンス変換回路の構成の概要をのブロック図を示す。図16では、インピーダンス変換回路IPC1の構成例を示すが、他のインピーダンス変換回路IPC2〜IPCNの構成も同様である。
110、210、310 n型差動増幅回路、 120 出力回路、
510 液晶装置、 512 液晶パネル、 520 データドライバ、
522 シフトレジスタ、 524 データラッチ、 526 ラインラッチ、
527 基準電圧発生回路、 528 DAC、 529 出力バッファ、
530 走査ドライバ、 540 コントローラ、 542 電源回路、
CM1 第1のカレントミラー回路、 CM2 第2のカレントミラー回路、
CS1 第1の電流源、 CS2 第2の電流源、 DC ディスチャージ制御信号、
DEC1〜DECN 第1〜第Nのデコーダ、 DT1 第1の差動トランジスタ対、
DT2 第2の差動トランジスタ対、 Dtr1 第1の駆動トランジスタ、
Dtr2 第2の駆動トランジスタ、 DEC1〜DECN 第1〜第Nのデコーダ、
OP1 演算増幅器、 OVS1 出力電圧設定回路、 PC プリチャージ制御信号、
PS パワーセーブ信号、 Vin 入力電圧、 Vout1 出力電圧、
VSS システム接地電源電圧、 VDD システム電源電圧、
XPS パワーセーブ信号の反転信号、 preTr プリチャージトランジスタ、
disTr ディスチャージトランジスタ
Claims (15)
- (j+k)(j、kは正の整数)ビットの階調データに対応した電圧を出力するためのインピーダンス変換回路であって、
2j種類の電圧の中から前記階調データの上位jビットのデータに基づいて選択された電圧を入力電圧として受け、
該入力電圧の電位を変化させた2k種類の電圧のうち前記階調データの下位kビットのデータに対応した電圧を出力電圧として出力することを特徴とするインピーダンス変換回路。 - 請求項1において、
その入力に前記入力電圧が供給されるボルテージフォロワ接続された演算増幅器と、
前記演算増幅器の出力を前記階調データの最下位ビットのデータに基づいてプリチャージ又はディスチャージする出力電圧設定回路とを含み、
前記出力電圧設定回路が前記演算増幅器の出力をプリチャージ又はディスチャージした後に、前記演算増幅器が前記入力電圧を基準に前記演算増幅器の不感帯幅だけ異なる電圧を前記出力電圧として出力することを特徴とするインピーダンス変換回路。 - 請求項2において、
前記演算増幅器が、
各トランジスタのソースに第1の電流源からの電流が供給されると共に、前記入力電圧及び前記出力電圧が各トランジスタのゲートに供給される第1導電型の第1の差動トランジスタ対と、前記第1の差動トランジスタ対の各トランジスタのドレイン電流を生成する第1のカレントミラー回路とを有する第1導電型差動増幅回路と、
各トランジスタのソースに第2の電流源からの電流が供給されると共に、前記入力電圧及び前記出力電圧が各トランジスタのゲートに供給される第2導電型の第2の差動トランジスタ対と、前記第2の差動トランジスタ対の各トランジスタのドレイン電流を生成する第2のカレントミラー回路とを有する第2導電型差動増幅回路と、
前記第1の差動トランジスタ対を構成するトランジスタのうち前記入力電圧がゲートに供給される入力側トランジスタのドレイン電圧に基づいてそのゲート電圧が制御される第2導電型の第1の駆動トランジスタと、前記第2の差動トランジスタ対を構成するトランジスタのうち前記入力電圧がゲートに供給される入力側トランジスタのドレイン電圧に基づいてそのゲート電圧が制御される第1導電型の第2の駆動トランジスタとを有し、前記第1及び第2の駆動トランジスタのドレイン同士が接続され、該接続ノードの電圧を前記出力電圧として出力する出力回路とを含み、
前記第1の差動トランジスタ対の前記入力側トランジスタの電流駆動能力が、前記第1の差動トランジスタ対を構成するトランジスタの他方の出力側トランジスタの電流駆動能力より小さくなるように設定され、
前記第2の差動トランジスタ対の前記入力側トランジスタの電流駆動能力が、前記第2の差動トランジスタ対を構成するトランジスタの他方の出力側トランジスタの電流駆動能力より小さくなるように設定されていることを特徴とするインピーダンス変換回路。 - 請求項1において、
その入力に前記入力電圧が供給され前記階調データの前記下位kビットのうち下位(k−1)ビットのデータに対応した不感帯幅が定められるボルテージフォロワ接続された演算増幅器と、
前記演算増幅器の出力を前記階調データの前記下位kビットのうち最上位ビットのデータに基づいてプリチャージ又はディスチャージする出力電圧設定回路とを含み、
前記出力電圧設定回路が前記演算増幅器の出力をプリチャージ又はディスチャージした後に、前記演算増幅器が前記入力電圧に対して前記演算増幅器の不感帯幅だけ異なる電圧を前記出力電圧として出力することを特徴とするインピーダンス変換回路。 - 請求項4において、
前記演算増幅器が、
各トランジスタのソースに第1の電流源からの電流が供給されると共に、前記入力電圧及び前記出力電圧が各トランジスタのゲートに供給される第1導電型の第1の差動トランジスタ対と、前記第1の差動トランジスタ対の各トランジスタのドレイン電流を生成する第1のカレントミラー回路とを有する第1導電型差動増幅回路と、
各トランジスタのソースに第2の電流源からの電流が供給されると共に、前記入力電圧及び前記出力電圧が各トランジスタのゲートに供給される第2導電型の第2の差動トランジスタ対と、前記第2の差動トランジスタ対の各トランジスタのドレイン電流を生成する第2のカレントミラー回路とを有する第2導電型差動増幅回路と、
前記第1の差動トランジスタ対を構成するトランジスタのうち前記入力電圧がゲートに供給される入力側トランジスタのドレイン電圧に基づいてそのゲート電圧が制御される第2導電型の第1の駆動トランジスタと、前記第2の差動トランジスタ対を構成するトランジスタのうち前記入力電圧がゲートに供給される入力側トランジスタのドレイン電圧に基づいてそのゲート電圧が制御される第1導電型の第2の駆動トランジスタとを有し、前記第1及び第2の駆動トランジスタのドレイン同士が接続され、該接続ノードの電圧を前記出力電圧として出力する出力回路とを含み、
前記第1の差動トランジスタ対の前記入力側トランジスタの第1の入力側電流駆動能力が、前記第1の差動トランジスタ対を構成するトランジスタの他方の出力側トランジスタの第1の出力側電流駆動能力より小さくなるように設定されると共に、前記階調データの前記下位kビットのうち下位(k−1)ビットのデータに基づいて前記第1の入力側及び出力側電流駆動能力の差を変更することで前記不感帯幅を変更し、
前記第2の差動トランジスタ対の前記入力側トランジスタの第2の入力側電流駆動能力が、前記第2の差動トランジスタ対を構成するトランジスタの他方の出力側トランジスタの第2の出力側電流駆動能力より小さくなるように設定されると共に、前記階調データの前記下位kビットのうち下位(k−1)ビットのデータに基づいて前記第2の入力側及び出力側電流駆動能力の差を変更することで前記不感帯幅を変更することを特徴とするインピーダンス変換回路。 - 請求項5において、
前記第1導電型差動増幅回路が、
そのゲートに前記入力電圧が供給される第1の補助トランジスタを含み、
前記第1の補助トランジスタのソース又はドレインが、前記階調データの前記下位kビットのうち下位(k−1)ビットのデータに基づいて、前記第1の差動トランジスタ対の入力側トランジスタのソース・ドレイン間に電気的に接続され又は電気的に遮断されることを特徴とするインピーダンス変換回路。 - 請求項5又は6において、
前記第2導電型差動増幅回路が、
そのゲートに前記入力電圧が供給される第2の補助トランジスタを含み、
前記第2の補助トランジスタのソース又はドレインが、前記階調データの前記下位kビットのうち下位(k−1)ビットのデータに基づいて、前記第2の差動トランジスタ対の入力側トランジスタのソース・ドレイン間に電気的に接続又は遮断されることを特徴とするインピーダンス変換回路。 - 請求項5において、
前記第1導電型差動増幅回路が、
そのゲートに前記出力電圧が供給される第3の補助トランジスタを含み、
前記第3の補助トランジスタのソース又はドレインが、前記階調データの前記下位kビットのうち下位(k−1)ビットのデータに基づいて、前記第1の差動トランジスタ対の出力側トランジスタのソース・ドレイン間に電気的に接続又は遮断されることを特徴とするインピーダンス変換回路。 - 請求項5又は8において、
前記第2導電型差動増幅回路が、
そのゲートに前記出力電圧が供給される第4の補助トランジスタを含み、
前記第4の補助トランジスタのソース又はドレインが、前記階調データの前記下位kビットのうち下位(k−1)ビットのデータに基づいて、前記第2の差動トランジスタ対の出力側トランジスタのソース・ドレイン間に電気的に接続又は遮断されることを特徴とするインピーダンス変換回路。 - 請求項1乃至9のいずれかにおいて、
前記出力電圧設定回路が、
プリチャージされたときには、前記演算増幅器の出力を、前記入力電圧よりも高電位のプリチャージ電圧に設定し、
ディスチャージされたときには、前記演算増幅器の出力を、前記入力電圧よりも低電位のディスチャージ電圧に設定することを特徴とするインピーダンス変換回路。 - 複数の走査線と複数のデータ線と走査線及びデータ線により特定される複数の画素電極とを有する電気光学装置を駆動するための駆動回路であって、
2j種類の電圧の中から前記階調データの上位jビットのデータに基づいて選択した電圧を前記入力電圧として出力する電圧選択回路と、
請求項1乃至10のいずれか記載のインピーダンス変換回路とを含み、
前記出力電圧を、前記複数のデータ線のいずれかに供給することを特徴とする駆動回路。 - 複数の走査線と複数のデータ線と走査線及びデータ線により特定される複数の画素電極とを有する電気光学装置を駆動するための駆動回路であって、
2j種類の電圧の中から前記階調データの上位jビットのデータに基づいて選択した電圧を前記入力電圧として出力する電圧選択回路と、
請求項2乃至10のいずれか記載のインピーダンス変換回路とを含み、
駆動期間の初めの第1の期間において、前記出力電圧設定回路が前記演算増幅器の出力をプリチャージ又はディスチャージし、
前記駆動期間の前記第1の期間後の第2の期間において、前記演算増幅器が前記出力電圧を、前記複数のデータ線のいずれかに供給することを特徴とする駆動回路。 - 請求項11又は12において、更に、
第1及び第2の電源電圧の間の電圧を分圧した2j種類の電圧を生成する基準電圧発生回路を含むことを特徴とする駆動回路。 - p(pは2以上の正の整数)ビットの階調データに対応した電圧を出力するためのインピーダンス変換回路の制御方法であって、
2p種類の電圧の中から前記階調データの上位(p−1)ビットのデータに基づいて選択された電圧が入力電圧としてその入力に供給されるボルテージフォロワ接続された演算増幅器の出力を、前記階調データの最下位ビットのデータに基づいてプリチャージ又はディスチャージした後に、
前記演算増幅器が、前記入力電圧に対して前記演算増幅器の不感帯幅だけ異なる電圧を出力することを特徴とするインピーダンス変換回路の制御方法。 - (j+k)(j、kは正の整数)ビットの階調データに対応した電圧を出力するためのインピーダンス変換回路の制御方法であって、
2j種類の電圧の中から前記階調データの上位jビットのデータに基づいて選択された電圧が入力電圧としてその入力に供給されるボルテージフォロワ接続された演算増幅器の出力を、前記階調データの下位kビットのうち最上位ビットのデータに基づいてプリチャージ又はディスチャージした後に、
前記演算増幅器が、前記入力電圧を基準に、前記階調データの前記下位kビットのうち下位(k−1)ビットのデータに対応した不感帯幅だけ異なる電圧を出力電圧として出力することを特徴とするインピーダンス変換回路の制御方法。
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