JP2013160872A - 駆動回路、電気光学装置及び電子機器 - Google Patents

Abstract

【課題】駆動回路のレイアウト面積を削減可能な駆動回路、電気光学装置及び電子機器等を提供すること。
【解決手段】駆動回路は、階調データの上位ビット（ｊビット）データに対応する高電位側電圧及び低電位側電圧を、複数（２^ｊ種類）の基準電圧の中から選択する電圧選択回路ＤＥＣ１と、高電位側電圧及び低電位側電圧に基づいて、階調データの下位ビット（ｋビット）データに対応する電圧を第１出力電圧としてデータ線ＳＬ１に出力する第１出力回路と、第１出力回路よりも駆動能力が高く、高電位側電圧及び低電位側電圧に基づいて、下位ビット（ｋビット）データの中の上位側ビットデータに対応する電圧を第２出力電圧としてデータ線ＳＬ１に出力する第２出力回路と、を含む。
【選択図】 図１

Description

本発明は、駆動回路、電気光学装置及び電子機器等に関する。

階調データに応じた階調電圧をＤ／Ａ変換回路が発生し、その階調電圧がＢ級増幅回路に入力され、Ｂ級増幅回路は、入力電圧と出力電圧とが少なくとも実質的に同じときに出力が高インピーダンスとなり、第２のＤ／Ａ変換回路が、階調電圧を出力することによりデータ線の電圧レベルを補填する手法が、例えば特許文献１に開示されている。

特開２００３−１５７０５４号公報

電気光学装置（例えば液晶表示装置）の画素を駆動する駆動回路のレイアウト面積を削減したいという課題がある。例えば、近年では電気光学装置の画素ピッチが縮小するとともに階調数が増える傾向にある。画素ピッチの縮小にともなって駆動回路の面積を縮小したいが、階調数が増えるとＤ／Ａ変換回路のビット数が増えて面積が増大してしまうという課題がある。

上述の特許文献１では、Ｄ／Ａ変換回路は階調データに対応する全ての階調電圧を出力する必要があるため、Ｄ／Ａ変換回路のビット数は階調データのビット数と同一である。そのため、階調数が増えるとＤ／Ａ変換回路の面積が増大してしまう。

本発明の幾つかの態様によれば、駆動回路のレイアウト面積を削減可能な駆動回路、電気光学装置及び電子機器等を提供できる。

本発明の一態様は、階調データの上位ビットデータに対応する高電位側電圧及び低電位側電圧を、複数の基準電圧の中から選択する電圧選択回路と、前記高電位側電圧及び前記低電位側電圧に基づいて、前記階調データの下位ビットデータに対応する電圧を第１出力電圧としてデータ線に出力する第１出力回路と、前記第１出力回路よりも駆動能力が高く、前記高電位側電圧及び前記低電位側電圧に基づいて、前記下位ビットデータの中の上位側ビットデータに対応する電圧を第２出力電圧として前記データ線に出力する第２出力回路と、を含む駆動回路に関係する。

本発明の一態様によれば、階調データの上位ビットデータに対応する高電位側電圧及び低電位側電圧が、複数の基準電圧の中から選択される。第１出力回路よりも駆動能力が高い第２出力回路により、下位ビットデータの中の上位側ビットデータに対応する電圧が、高電位側電圧及び低電位側電圧に基づいて出力され、第１出力回路により、階調データの下位ビットデータに対応する電圧が、高電位側電圧及び低電位側電圧に基づいて出力される。これにより、駆動回路のレイアウト面積を削減することが可能になる。

また本発明の一態様では、前記第２出力回路は、前記下位ビットデータの中の最上位の少なくとも２ビットのデータを、前記上位側ビットデータとして、前記第２出力電圧を出力してもよい。

このようにすれば、少なくとも２ビットの上位側ビットデータに基づいて、高電位側電圧及び低電位側電圧の間の第２出力電圧を出力できる。これにより、電圧選択回路の階調数を削減した場合であっても、不感帯の幅を拡げる必要がなくなるため、高速駆動を保ちながら電圧選択回路のレイアウト面積を削減することが可能となる。

また本発明の一態様では、前記下位ビットデータである下位ｋビットのデータに応じて、前記高電位側電圧及び前記低電位側電圧の中から、第１〜第ｋの選択電圧の各選択電圧を選択する第２の電圧選択回路を含み、前記第１出力回路は、前記第１〜第ｋの選択電圧を受けて、前記下位ビットデータに対応する前記第１出力電圧を出力し、前記第２出力回路は、前記第１〜第ｋの選択電圧の中の、前記上位側ビットデータに対応する選択電圧を受けて、前記上位側ビットデータに対応する前記第２出力電圧を出力してもよい。

このようにすれば、階調データの下位ビットデータに応じて、高電位側電圧及び低電位側電圧の中から各選択電圧を選択でき、第１出力回路が、下位ビットデータに対応する第１〜第ｋの選択電圧を受けて、下位ビットデータに対応する第１出力電圧を出力できる。また、第２出力回路が、上位側ビットデータに対応する選択電圧を受けて、上位側ビットデータに対応する第２出力電圧を出力できる。

また本発明の一態様では、第２の電圧選択回路は、前記第１〜第ｋの選択電圧を出力する第１〜第ｋのセレクターを有し、前記第１〜第ｋのセレクターの中の第ｉのセレクターは、前記下位ｋビットのデータの中の第ｉのビットが第１論理値である場合には、前記高電位側電圧を前記第ｉの選択電圧として出力し、前記第ｉのビットが第２論理値である場合には、前記低電位側電圧を前記第ｉの選択電圧として出力してもよい。

このようにすれば、第２の電圧選択回路が第１〜第ｋのセレクターを有することで、下位ｋビットのデータの論理値に応じて、第１〜第ｋの選択電圧の各選択電圧を、高電位側電圧及び低電位側電圧の中から選択できる。

また本発明の一態様では、前記第１出力回路は、前記第１〜第ｋの選択電圧が入力される入力側トランジスター群と、帰還側トランジスター群と、を有する差動部を含み、前記第２出力回路は、前記第１〜第ｋの選択電圧の中の、前記上位側ビットデータに対応する選択電圧が入力される入力側トランジスター群と、帰還側トランジスター群と、を有する差動部を含んでもよい。

このようにすれば、第１出力回路が、第１〜第ｋの選択電圧が入力される入力側トランジスター群と、帰還側トランジスター群と、を有する差動部を含むことで、第１出力回路が、下位ビットデータに対応する第１出力電圧を出力できる。また、第２出力回路が、上位側ビットデータに対応する選択電圧が入力される入力側トランジスター群と、帰還側トランジスター群と、を有する差動部を含むことで、第２出力回路が、上位側ビットデータに対応する第２出力電圧を出力できる。

また本発明の一態様では、前記第ｉのビットは、前記第１〜第ｋのビットの下位からｉ番目のビットであり、前記第２出力回路において、前記入力側トランジスター群の中の前記第ｉの選択電圧が入力されるトランジスターは、２^ｉに比例した重み付けがされた個数又はサイズを有してもよい。

このようにすれば、第ｉの選択電圧が入力されるトランジスターが、２^ｉに比例した重み付けがされた個数又はサイズを有することで、第２出力回路が、上位側ビットデータに対応する第２出力電圧を出力できる。

また本発明の一態様では、前記第２出力回路は、前記第２出力電圧を含む電圧範囲の不感帯を有し、前記下位ビットデータの中の前記上位側ビットデータに応じて前記第２出力電圧がシフトするのに応じて、前記不感帯の前記電圧範囲がシフトしてもよい。

このようにすれば、電圧選択回路のビット数を削減し、第２の電圧選択回路のビット数を増やした場合であっても、不感帯の幅を拡げずに、高電位側電圧から低電位側電圧まで不感帯でカバーすることが可能となる。これにより、高速駆動を保ちながら電圧選択回路のレイアウト面積を削減することが可能となる。

また本発明の他の態様は、上記のいずれかに記載された駆動回路を含む電気光学装置に関係する。

また本発明の更に他の態様は、上記に記載された電気光学装置を含む電子機器に関係する。

本実施形態の駆動回路の構成例。 図２（Ａ）は、出力回路の構成例。図２（Ｂ）、図２（Ｃ）は、本実施形態の駆動回路の動作説明図。 電圧選択回路の詳細な構成例。 電圧選択部の詳細な構成例。 第２の電圧選択回路の詳細な構成例。 第１出力回路の詳細な構成例。 図７（Ａ）は、本実施形態の比較例の動作説明図。図７（Ｂ）は、本実施形態の出力回路の比較例。 本実施形態の比較例の動作説明図。 図９（Ａ）は、出力回路の第２の構成例。図９（Ｂ）は、本実施形態の駆動回路の動作説明図。 本実施形態の駆動回路の動作説明図。 第２出力回路の詳細な構成例。 電気光学装置の構成例。 ゲートドライバーの詳細な構成例。 データドライバーの詳細な構成例。 電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．駆動回路
図１に、電気光学装置を駆動する本実施形態の駆動回路の構成例を示す。図１の駆動回路は、基準電圧生成回路５６（狭義には階調電圧生成回路）、データラッチＤＬＡＴ１〜ＤＬＡＴＮ（Ｎは２以上の自然数）、電圧選択回路ＤＥＣ１〜ＤＥＣＮ（狭義にはＤ／Ａ変換回路）、第２の電圧選択回路ＯＣＢ１〜ＯＣＢＮ（狭義には第２のＤ／Ａ変換回路）、出力回路ＯＵＴ１〜ＯＵＴＮを含む。

なお以下では、階調データがｊ＋ｋ＝１２（広義には（ｊ＋ｋ））ビットであり、その上位８（ｊ）ビットデータが電圧選択回路に入力され、下位４（ｋ）ビットデータが第２の電圧選択回路に入力される場合を例にとり説明するが、本実施形態はこれに限定されない。ｊ、ｋは自然数である。また以下ではデータ線ＳＬ１に対応する構成及び動作について説明するが、他のデータ線ＳＬ２〜ＳＬＮに対応する構成及び動作についても同様である。

データラッチＤＬＡＴ１は、１画素分の階調データである（ｊ＋ｋ）＝１２ビットの階調データをラッチする。階調データは、例えば図１４のラインラッチ５２から入力される。

基準電圧生成回路５６は、高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨとの間を抵抗分割した２^ｊ＝２５６種類の基準電圧（狭義には階調電圧）を出力する。高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨは、例えば図１５の電源回路７６０から供給される。

電圧選択回路ＤＥＣ１は、データラッチＤＬＡＴ１からの階調データの上位８（ｊ）ビットデータを受けて、その上位８ビットデータによって特定される低電位側電圧ＳＥＬＡと高電位側電圧ＳＥＬＢとを、２５６種類の基準電圧の中から選択する。低電位側電圧ＳＥＬＡと高電位側電圧ＳＥＬＢは、２５６種類の基準電圧の中の１区間（１刻み）に対応する電圧である。

第２の電圧選択回路ＯＣＢ１は、データラッチＤＬＡＴ１からの階調データの下位４（ｋ）ビットデータを受けて、その下位４ビットデータに基づいて第１〜第４の選択電圧ｐ１〜ｐ４（第１〜第ｋの選択電圧ｐ１〜ｐｋ）を出力する。第１〜第４の選択電圧ｐ１〜ｐ４の各選択電圧は、それぞれ下位４ビットデータの各ビットに対応している。ビットが第１論理値（例えば“０”）である場合には選択電圧として低電位側電圧ＳＥＬＡが選択され、ビットが第２論理値（例えば“１”）である場合には選択電圧として高電位側電圧ＳＥＬＢが選択される。

出力回路ＯＵＴ１は、低電位側電圧ＳＥＬＡと高電位側電圧ＳＥＬＢの間を１６（２^ｋ）分割した電圧のうち、階調データに対応する電圧を、第１〜第４の選択電圧ｐ１〜ｐ４に基づいてデータ線ＳＬ１に出力する。このようにして、２５６×１６＝４０９６（２^{（ｊ＋ｋ）}）階調の出力電圧が得られる。

２．出力回路
図２（Ａ）に、上述した出力回路ＯＵＴ１の構成例を示す。図２（Ａ）の出力回路ＯＵＴ１は、第１出力回路ＡＭ１、第２出力回路ＡＭ２を含む。

第１出力回路ＡＭ１は、第１〜第４の選択電圧ｐ１〜ｐ４を受けて、低電位側電圧ＳＥＬＡと高電位側電圧ＳＥＬＢの間を１６（２^ｋ）分割した電圧のいずれかを第１出力電圧Ｑ１として出力する。第１出力回路ＡＭ１の詳細な構成例は、図６で後述する。

第２出力回路ＡＭ２は、第１出力回路ＡＭ１よりも駆動能力（例えばスルーレート）が高く、第４の選択電圧ｐ４を受けて、低電位側電圧ＳＥＬＡ及び高電位側電圧ＳＥＬＢのいずれかを第２出力電圧Ｑ２として出力する。第２出力回路ＡＭ２は、不感帯を有しており、不感帯において出力を高インピーダンス状態に設定する。第２出力回路ＡＭ２は、例えば、少なくとも入力電圧ｐ４を含む所定電圧範囲において出力が高インピーダンス状態となる増幅回路（例えばＢ級増幅回路等）により構成される。

図２（Ｂ）、図２（Ｃ）に、本実施形態における駆動回路の動作説明図を示す。図２（Ｂ）に示すように、電圧選択回路ＤＥＣ１は、２５６種類の基準電圧の中から２つの基準電圧ＳＥＬＡ、ＳＥＬＢを選択する。この基準電圧ＳＥＬＡ、ＳＥＬＢは、階調データＤ１〜Ｄ１２の上位８（ｊ）ビットデータＤ５〜Ｄ１２に対応しており、階調データＤ１〜Ｄ１２によって決まる階調電圧を、基準電圧ＳＥＬＡ、ＳＥＬＢの間に含むような２つの隣り合う基準電圧である。

第２出力回路ＡＭ２は、下位４（ｋ）ビットデータＤ１〜Ｄ４の中の上位側ビットデータＤ４に対応する選択電圧ｐ４を受けて、第２出力電圧Ｑ２を出力する。即ち、第２出力回路ＡＭ２は、選択電圧ｐ４＝ＳＥＬＡの場合には、出力電圧Ｑ２＝ＳＥＬＡを出力し、選択電圧ｐ４＝ＳＥＬＢの場合には、出力電圧Ｑ２＝ＳＥＬＢを出力する。不感帯は、入力電圧ｐ４と同一（実質的に同一を含む）の出力電圧Ｑ２を中心とする所定電圧範囲である。例えば不感帯の幅は、（ＳＥＬＢ−ＳＥＬＡ）以上であり、２×（ＳＥＬＢ−ＳＥＬＡ）以下である。なお、不感帯ＤＺ１、ＤＺ２の幅が（ＳＥＬＢ−ＳＥＬＡ）である場合には、不感帯ＤＺ１の上端と不感帯ＤＺ２の下端が接することになるが、本実施形態ではこれに限定されず、図１０で後述するように、隣り合う不感帯の上端と下端が接して（又は重なって）いなくてもよい。

第１出力回路ＡＭ１は、低電位側電圧ＳＥＬＡと高電位側電圧ＳＥＬＢの間を１６分割した電圧のうち、階調データＤ１〜Ｄ１２の下位４（ｋ）ビットデータＤ１〜Ｄ４に対応する電圧を出力電圧Ｑ１として出力する。出力電圧Ｑ１は、階調データＤ１〜Ｄ１２によって決まる階調電圧に相当する。

図２（Ｃ）に、出力回路ＯＵＴ１が出力する電圧の時間的な変化を模式的に示す。図２（Ｃ）に示すように、出力回路ＯＵＴ１が前回の駆動において電圧ＱＰを出力していたとする。データ線ＳＬ１の寄生容量及び画素容量を電圧ＱＰから電圧Ｑ１まで充電する際、電圧ＱＰから不感帯の下端（又は上端）までは、第２出力回路ＡＭ２及び第１出力回路ＡＭ１がデータ線ＳＬ１を駆動し、不感帯の下端から電圧Ｑ１までは、第１出力回路ＡＭ１がデータ線を駆動する。

以上の実施形態によれば、図１及び図２（Ａ）に示すように、駆動回路は、電圧選択回路ＤＥＣ１と、第１出力回路ＡＭ１と、第２出力回路ＡＭ２と、を含む。図２（Ｂ）で説明したように、電圧選択回路ＤＥＣ１は、階調データＤ１〜Ｄ１２の上位ビットデータＤ５〜Ｄ１２（上位ｊ＝８ビットのデータ）に対応する高電位側電圧ＳＥＬＢ及び低電位側電圧ＳＥＬＡを、複数の基準電圧（２^ｊ＝２５６種類の基準電圧）の中から選択する。第１出力回路ＡＭ１は、高電位側電圧ＳＥＬＢ及び低電位側電圧ＳＥＬＡに基づいて、階調データＤ１〜Ｄ１２の下位ビットデータＤ１〜Ｄ４（下位ｋ＝４ビットのデータ）に対応する電圧を第１出力電圧Ｑ１としてデータ線ＳＬ１に出力する。第２出力回路ＡＭ２は、第１出力回路ＡＭ１よりも駆動能力が高く、高電位側電圧ＳＥＬＢ及び低電位側電圧ＳＥＬＡに基づいて、下位ビットデータＤ１〜Ｄ４の中の上位側ビットデータＤ４に対応する電圧を、第２出力電圧Ｑ２としてデータ線ＳＬ１に出力する。

このようにすれば、第１出力回路ＡＭ１が、第２出力回路ＡＭ２の出力電圧をさらに２^ｋ＝１６分割した電圧を出力できるため、電圧選択回路ＤＥＣ１のビット数（ｊ＝８ビット）を、階調データのビット数（ｊ＋ｋ＝１２ビット）よりも小さくできる。これにより、電圧選択回路ＤＥＣ１（狭義にはＤ／Ａ変換回路）のレイアウト面積を削減できる。

また、第２出力回路ＡＭ２は第１出力回路ＡＭ１よりも駆動能力が高いので、第１出力電圧Ｑ１付近（不感帯の上端又は下端）まで第２出力回路ＡＭ２によって高速にデータ線ＳＬ１を駆動した後に、第１出力回路ＡＭ１により第１出力電圧Ｑ１までデータ線ＳＬ１を駆動できる。これにより、画素数の増加等により駆動時間が短縮された場合であっても、その駆動時間内に画素を駆動することが可能となる。

３．電圧選択回路
図３に、図１の電圧選択回路ＤＥＣ１の詳細な構成例を示す。なお以下では、ｊ＝６、ｋ＝４の場合を例に説明する。また以下では、電圧選択回路ＤＥＣ１を例に説明するが、他の電圧選択回路ＤＥＣ２〜ＤＥＣＮも同様の構成である。

電圧選択回路ＤＥＣ１は、電圧選択部ＶＳＥＬ１〜ＶＳＥＬ３２（ＶＳＥＬ１〜ＶＳＥＬ２^{（ｊ−１）}）を有する。電圧選択部ＶＳＥＬ１〜ＶＳＥＬ３２は、それぞれ同様の構成を有する。

電圧選択部ＶＳＥＬ１〜ＶＳＥＬ３２には、電圧ＶＤＤ、ＶＮＬ、ＶＳＳＨ、ＶＰＨ、ＶＤＤＨ、基準電圧Ｖ１〜Ｖ６４、上位ビットデータＤ５〜Ｄ１０、上位ビットデータＤ５〜Ｄ１０の反転データＸＤ５〜ＸＤ１０が入力される。反転データ（例えばＸＤ５）は、対応するビットデータ（Ｄ５）がＬレベルのときＨレベルとなり、ＨレベルのときＬレベルとなるデータである。ビットデータＤ５、反転データＸＤ５は、それぞれデータｘｄａ、ｘｄｂとして入力される。

より具体的には、電圧選択部ＶＳＥＬ１〜ＶＳＥＬ３２には、それぞれ下記の電圧ＧＲＡＤＡ〜ＧＲＡＤＣが入力される。
電圧選択部 電圧（ＧＲＡＤＡ，ＧＲＡＤＢ，ＧＲＡＤＣ）
ＶＳＥＬ１ （ Ｖ１， Ｖ２， Ｖ３）
ＶＳＥＬ２ （ Ｖ３， Ｖ４， Ｖ５）
ＶＳＥＬ３ （ Ｖ５， Ｖ６， Ｖ７）
・・・ ・・・
ＶＳＥＬ３２ （ Ｖ６３， Ｖ６４， Ｖ６４）

また、電圧選択部ＶＳＥＬ１〜ＶＳＥＬ３２には、それぞれ下記のデータｘｄ６〜ｘｄ１０が入力される。
電圧選択部 データ（ｘｄ６，ｘｄ７，ｘｄ８，ｘｄ９，ｘｄ１０）
ＶＳＥＬ１ （ＸＤ６，ＸＤ７，ＸＤ８，ＸＤ９，ＸＤ１０）
ＶＳＥＬ２ （ Ｄ６，ＸＤ７，ＸＤ８，ＸＤ９，ＸＤ１０）
ＶＳＥＬ３ （ＸＤ６， Ｄ７，ＸＤ８，ＸＤ９，ＸＤ１０）
・・・ ・・・
ＶＳＥＬ３２ （ Ｄ６， Ｄ７， Ｄ８， Ｄ９， Ｄ１０）

電圧選択部ＶＳＥＬ１〜ＶＳＥＬ３２は、入力されたデータｘｄ６〜ｘｄ１０に基づいて、３種類の基準電圧ＧＲＡＤＡ〜ＧＲＡＤＣの中から、２つの基準電圧ＳＥＬＡ、ＳＥＬＢを出力する。

図４に、上述した電圧選択部の詳細な構成例を示す。図４の電圧選択部は、デコーダー２１０、レベルシフター２２０、セレクター２３０を含む。

デコーダー２１０は、６個のＰ型（第１導電型）の金属酸化膜半導体（Metal Oxide Semiconductor：以下、ＭＯＳと略称する）トランジスターが直列に接続された２組のデコーダー回路を有する。各デコーダー回路の一端には、それぞれ電源電圧ＶＤＤが供給される。また各デコーダー回路の他端には、Ｎ型（第２導電型）のＭＯＳトランジスターが接続される。一方のデコーダー回路のＰ型のＭＯＳトランジスターのゲートには、ｘｄ１０〜ｘｄ６、ｘｄａが供給され、Ｎ型のＭＯＳトランジスターのゲートには電圧ＶＮＬが供給される。他方のデコーダー回路のＰ型のＭＯＳトランジスターのゲートには、ｘｄ１０〜ｘｄ６、ｘｄｂが供給され、Ｎ型のＭＯＳトランジスターのゲートには電圧ＶＮＬが供給される。

電圧ＶＮＬは、Ｎ型のＭＯＳトランジスターの閾値電圧より高い電圧である。この電圧ＶＮＬによりＮ型のＭＯＳトランジスターのドレイン電流を発生させることにより、ｘｄ１０〜ｘｄ６、ｘｄａのすべてがＬレベル、或いはｘｄ１０〜ｘｄ６、ｘｄｂのすべてがＬレベルのとき、直列に接続されたＰ型の各ＭＯＳトランジスターのソース・ドレイン間に定電流が発生し、レベルシフター２２０に対してＨレベルの信号を出力できる。

レベルシフター２２０は、２素子レベルシフターである。更に、レベルシフター２２０は、ゲートに電圧ＶＰＨが供給されるＰ型のＭＯＳトランジスターを有する。電圧ＶＰＨは、電源電圧ＶＤＤを基準に、少なくともＰ型のＭＯＳトランジスターの閾値電圧だけ低電位の電圧であり、このＰ型のＭＯＳトランジスターに定電流であるドレイン電流が発生するように設定された電圧である。これにより、レベルシフター２２０を構成するＮ型のＭＯＳトランジスターがオンとなったときレベルシフター２２０の出力をＨレベル、該Ｎ型のＭＯＳトランジスターがオフとなったときレベルシフター２２０の出力をＬレベルにすることができる。

セレクター２３０は、レベルシフター２２０の出力に基づいて、電圧（ＳＥＬＡ，ＳＥＬＢ）＝（ＧＲＡＤＡ，ＧＲＡＤＢ）、及び電圧（ＳＥＬＡ，ＳＥＬＢ）＝（ＧＲＡＤＢ，ＧＲＡＤＣ）のいずれかを出力する。

４．第２の電圧選択回路
図５に、図１の第２の電圧選択回路ＯＣＢ１の詳細な構成例を示す。なお以下では、ｋ＝４の場合を例に説明する。また以下では、第２の電圧選択回路ＯＣＢ１を例に説明するが、他の第２の電圧選択回路ＯＣＢ２〜ＯＣＢＮも同様の構成である。

第２の電圧選択回路ＯＣＢ１は、下位ビットデータＤ１〜Ｄ４（Ｄ１〜Ｄｋ）の反転データを出力するインバーターＩＮ１〜ＩＮ４と、下位ビットデータＤ１〜Ｄ４の反転データが入力されるスイッチ回路ＳＡ１〜ＳＡ４と、下位ビットデータＤ１〜Ｄ４が入力されるスイッチ回路ＳＢ１〜ＳＢ４と、を含む。

データＤ１がＬレベルのとき、スイッチ回路ＳＡ１がオンになり、スイッチ回路ＳＢ１がオフになり、電圧ＳＥＬＡが選択電圧ｐ１として出力される。データＤ１がＨレベルのとき、スイッチ回路ＳＡ１がオフになり、スイッチ回路ＳＢ１がオンになり、電圧ＳＥＬＢが選択電圧ｐ１として出力される。同様に、データＤ２〜Ｄ４の論理レベルに応じて、スイッチ回路ＳＡ２〜ＳＡ４、ＳＢ２〜ＳＢ４のオン／オフが制御され、選択電圧ｐ２〜ｐ４として電圧ＳＥＬＡ、ＳＥＬＢのいずれかが出力される。

以上のようにして、スイッチ回路ＳＡ１〜ＳＡ４及びスイッチ回路ＳＢ１〜ＳＢ４により第１〜第４のセレクター（広義には第１〜第ｋのセレクター）を構成でき、第１〜第４の選択電圧ｐ１〜ｐ４（広義には第１〜第ｋの選択電圧）の中の第ｉの選択電圧ｐｉ（ｉはｋ以下の自然数）を、下位４（ｋ）ビットのデータの中の第ｉのビットＤｉの論理値に応じて、ＳＥＬＡ、ＳＥＬＢの中から選択できる。

５．第１出力回路
図６に、図２（Ａ）の第１出力回路ＡＭ１の詳細な構成例を示す。なお以下では、ｋ＝４の場合を例に説明する。

図６の第１出力回路は、差動部ＤＦＡ（差動増幅器）、駆動部ＤＲＡを含むボルテージフォロワー回路である。差動部ＤＦＡは、差動トランジスター対を有する。駆動部ＤＲＡは、差動部ＤＦＡの出力に基づいてデータ線に出力電圧ＶＯＡを出力する。

具体的には、差動トランジスター対を構成する入力側トランジスター群ＴＩＡ及び帰還側トランジスター群ＴＦＡは、それぞれ１＋２^０＋２^１＋２^２＋２^３個のトランジスターを有する。各トランジスターのサイズは、同一である。入力側トランジスター群ＴＩＡのゲートには、出力電圧ＶＯＡが入力される。帰還側トランジスター群ＴＦＡの２^０個、２^１個、２^２個、２^３個のトランジスターのゲートには、それぞれ選択信号ｐ１、ｐ２、ｐ３、ｐ４が入力される。即ち、選択信号ｐｉ（ｉは４（ｋ）以下の自然数）が入力されるトランジスターの個数には、２^{（ｉ−１）}の重み付けがされている。また、帰還側トランジスター群ＴＦＡの１個のトランジスターのゲートには、電圧ＳＥＬＡが入力される。仮に電圧ＳＥＬＡが入力されるトランジスターが無いとすると、ｐ１〜ｐ４が全てＳＥＬＡのときＶＯＡ＝ＳＥＬＡとなり、ｐ１〜ｐ４が全てＳＥＬＢのときＶＯＡ＝ＳＥＬＢとなる。この場合、ＳＥＬＡとＳＥＬＢを含めて１６種類の電圧を出力することになり、ＳＥＬＡとＳＥＬＢの間を１５分割したことになってしまう。電圧ＳＥＬＡが入力されるトランジスターを設ければ、ｐ１〜ｐ４が全てＳＥＬＡのときＶＯＡ＝ＳＥＬＡとなり、ｐ１〜ｐ４が全てＳＥＬＢのときＶＯＡ＝ＳＥＬＢ−（１／１６）・（ＳＥＬＢ−ＳＥＬＡ）となる。即ち、ｐ１〜ｐ４が全てＳＥＬＢでもＶＯＡ＝ＳＥＬＢを出力せず、ＳＥＬＡとＳＥＬＢの間を１６分割できる。

このように、トランジスターの個数に、下位ビットデータＤ１〜Ｄ４の中の上位側に行くほど大きい２^{（ｉ−１）}の重み付け（２^ｉに比例した重み付け）がされていることにより、階調データの下位４ビットデータに対応した出力電圧が出力される。なお、本実施形態では、トランジスターのサイズを２^{（ｉ−１）}に比例させることで、重み付けを行ってもよい。

６．比較例
上述した図１では、階調データが１２ビット＝４０９６階調であるにも関わらず、ｊ＝８ビット（２５６階調）の電圧選択回路ＤＥＣ１を用いてレイアウト面積を削減できる。以下では、更にレイアウト面積を更に削減するために、電圧選択回路ＤＥＣ１の階調数を半分のｊ＝７ビット（１２８階調）にした場合を考える。

図７（Ａ）〜図８に、図１〜図２（Ｂ）においてｊ＝７ビット、ｋ＝５ビットとした場合における、本実施形態の比較例を示す。

この比較例では、図７（Ａ）に示すように、電圧選択回路ＤＥＣ１は、上位ビットデータＤ６〜Ｄ１２に対応する１２８種類の基準電圧の中から、２つの基準電圧ＳＥＬＡ、ＳＥＬＢを選択する。第２の電圧選択回路ＯＣＢ１は、下位ビットデータＤ１〜Ｄ５に対応する第１〜第５の選択電圧ｐ１〜ｐ５の各々を、基準電圧ＳＥＬＡ、ＳＥＬＢの中から選択する。

図７（Ｂ）に示すように、第２出力回路ＡＭ２には、選択電圧ｐ１〜ｐ５の中の選択電圧ｐ５が入力される。即ち、図７（Ａ）に示すように、第２出力回路ＡＭ２は、ｐ５＝ＳＥＬＡの場合には、Ｑ２＝ＳＥＬＡを中心とする不感帯ＤＺ１の上端又は下端までデータ線ＳＬ１を駆動し、ｐ５＝ＳＥＬＢの場合には、Ｑ２＝ＳＥＬＢを中心とする不感帯ＤＺ２の上端又は下端までデータ線ＳＬ１を駆動する。図７（Ｂ）に示すように、第１出力回路ＡＭ１には、選択電圧ｐ１〜ｐ５が入力される。即ち、図７（Ａ）に示すように、第１出力回路ＡＭ１は、基準電圧ＳＥＬＡ、ＳＥＬＢの間を３２分割した電圧のいずれかをデータ線ＳＬ１に出力する。

この比較例では、２つの基準電圧ＳＥＬＡ、ＳＥＬＢの間が、１６階調（図２（Ｂ））から３２階調（図７（Ａ））に広がっているため、不感帯の幅を広げない限り、不感帯ＤＺ１、ＤＺ２の間に不感帯でない電圧範囲が存在することになる。この不感帯でない電圧範囲では、高駆動能力である第２出力回路ＡＭ２がデータ線ＳＬ１を駆動する状態となる。

図８に、階調（横軸）を１つずつ変えた場合におけるデータ線ＳＬ１の電圧（縦軸）特性を示す。図８のＡ１に示すように、不感帯ＤＺ１、ＤＺ２の間の電圧範囲では、低駆動能力である第１出力回路ＡＭ１が出力電圧Ｑ１を出力しても、データ線ＳＬ１は、第２出力回路ＡＭ２の出力電圧Ｑ２に引っ張られてしまう。即ち、不感帯ＤＺ１の下端から不感帯ＤＺ２の上端までの階調を出力できないことになる。

以上のように、本実施形態において単純に電圧選択回路ＤＥＣ１の階調数を減らすと、階調が出力されない電圧範囲が生じるという課題がある。この階調が出力されない電圧範囲を無くすために、不感帯ＤＺ１、ＤＺ２の幅を拡げることが考えられる。しかしながら、図２（Ｃ）で説明したように、不感帯の下端又は上端から電圧Ｑ１までは低駆動能力の第１出力回路ＡＭ１が駆動するため、不感帯の幅が拡がると駆動に必要な時間が長くなるという課題がある。

そこで、本実施形態では、基準電圧ＳＥＬＡ、ＳＥＬＢの間で不感帯を順次シフトさせることで、不感帯の幅を拡げずに、基準電圧ＳＥＬＡ、ＳＥＬＢの間を不感帯でカバーする。この手法について、以下に詳細に説明する。

７．出力回路の第２の構成例
図９（Ａ）に、出力回路ＯＵＴ１の第２の構成例を示す。図９（Ａ）の出力回路ＯＵＴ１は、第１出力回路ＡＭ１、第２出力回路ＡＭ２を含む。なお以下では、データ線ＳＬ１に対応する構成及び動作について説明するが、他のデータ線ＳＬ２〜ＳＬＮに対応する構成及び動作についても同様である。

第１出力回路ＡＭ１は、第１〜第５の選択電圧ｐ１〜ｐ５（第１〜第ｋの選択電圧）を受けて、低電位側電圧ＳＥＬＡと高電位側電圧ＳＥＬＢの間を１６（２^ｋ）分割した電圧のいずれかを第１出力電圧Ｑ１として出力する。第１出力回路ＡＭ１は、図６で説明した構成と同様の構成である。

第２出力回路ＡＭ２は、第１出力回路ＡＭ１よりも駆動能力（例えばスルーレート）が高く、下位５（ｋ）ビットデータＤ１〜Ｄ５の中の上位側ビットデータＤ４、Ｄ５に対応する第４、第５の選択電圧ｐ４、ｐ５を受けて、低電位側電圧ＳＥＬＡと高電位側電圧ＳＥＬＢの間の４種類の電圧のいずれかを、第２出力電圧Ｑ２として出力する。第２出力回路ＡＭ２は、不感帯を有しており、不感帯において出力電圧Ｑ２を高インピーダンス状態に設定する。第２出力回路ＡＭ２の詳細な構成は、図１１で後述する。

図９（Ｂ）に、上記第２の構成例を図１の駆動回路に適用した場合の動作説明図を示す。以下では、図１においてｊ＝７ビット、ｋ＝５ビットである場合を例にとり説明する。

図９（Ｂ）に示すように、電圧選択回路ＤＥＣ１は、階調データＤ１〜Ｄ１２の上位７（ｊ）ビットデータＤ６〜Ｄ１２に対応する１２８種類の基準電圧の中から、２つの基準電圧ＳＥＬＡ、ＳＥＬＢを選択する。第２の電圧選択回路ＯＣＢ１は、下位５（ｋ）ビットデータＤ１〜Ｄ５に対応する第１〜第５の選択電圧ｐ１〜ｐ５の各々を、基準電圧ＳＥＬＡ、ＳＥＬＢの中から選択する。

第２出力回路ＡＭ２は、上位側ビットデータ（Ｄ５，Ｄ４）＝（Ｌ，Ｌ）、即ち選択電圧（ｐ５，ｐ４）＝（ＳＥＬＡ，ＳＥＬＡ）の場合には、Ｑ２＝ＳＥＬＡを出力し、そのＱ２を中心とする不感帯ＤＺ１を有する。（Ｄ５，Ｄ４）＝（Ｌ，Ｈ）、即ち（ｐ５，ｐ４）＝（ＳＥＬＡ，ＳＥＬＢ）の場合には、Ｑ２＝ＳＥＬＡ＋（１／３）×（ＳＥＬＢ−ＳＥＬＡ）を出力し、そのＱ２を中心とする不感帯ＤＺ２を有する。（Ｄ５，Ｄ４）＝（Ｈ，Ｌ）、即ち（ｐ５，ｐ４）＝（ＳＥＬＢ，ＳＥＬＡ）の場合には、Ｑ２＝ＳＥＬＡ＋（２／３）×（ＳＥＬＢ−ＳＥＬＡ）を出力し、そのＱ２を中心とする不感帯ＤＺ３を有する。（Ｄ５，Ｄ４）＝（Ｈ，Ｈ）、即ち（ｐ５，ｐ４）＝（ＳＥＬＢ，ＳＥＬＢ）の場合には、Ｑ２＝ＳＥＬＢを出力し、そのＱ２を中心とする不感帯ＤＺ４を有する。

第１出力回路ＡＭ１は、低電位側電圧ＳＥＬＡと高電位側電圧ＳＥＬＢの間を３２分割した電圧のうち、階調データＤ１〜Ｄ１２の下位５ビットデータＤ１〜Ｄ５に対応する電圧を出力電圧Ｑ１として出力する。

図１０に、階調（横軸）を１つずつ変えた場合における、第１出力回路ＡＭ１及び第２出力回路ＡＭ２の出力電圧特性を示す。

図１０に示すように、階調が減っていく場合、（Ｄ５，Ｄ４）が変化するのに伴って、第２出力回路ＡＭ２の出力電圧は、不感帯ＤＺ４の上端から不感帯ＤＺ３の上端へ、不感帯ＤＺ３の上端から不感帯ＤＺ２の上端へ、と変化していく。一方、階調が増えていく場合、（Ｄ５，Ｄ４）が変化するのに伴って、第２出力回路ＡＭ２の出力電圧は、不感帯ＤＺ１の下端から不感帯ＤＺ２の下端へ、不感帯ＤＺ２の下端から不感帯ＤＺ３の下端へ、と変化していく。各不感帯では、第２出力回路ＡＭ２の出力は高インピーダンス状態であり、第１出力回路ＡＭ１が、階調データＤ１〜Ｄ１２に対応する階調電圧を出力する。なお、図９では隣り合う不感帯の上端と下端（例えばＤＺ１の上端とＤＺ２の下端）が重なる例を説明したが、本実施形態では、図１０に示すように、隣り合う不感帯の上端と下端は必ずしも重なる（又は接する）必要はない。これは、不感帯の端付近では、第２出力回路ＡＭ２の駆動能力が第１出力回路ＡＭ１の駆動能力よりも十分に小さくなっており、不感帯の中でなくても第１出力回路ＡＭ１が階調電圧を出力できるからである。

このようにして、第２出力回路ＡＭ２が、第４、第５の選択電圧ｐ４、ｐ５に基づいて不感帯を順次シフトさせることで、階調が出力されない電圧範囲を無くすことができる。また、不感帯の幅を拡げずに、電圧選択回路ＤＥＣ１のビット数を小さくできるため、高速駆動を保ちながら電圧選択回路ＤＥＣ１のレイアウト面積を削減できる。

なお、本実施形態では、少なくとも２つの選択信号（ｐ４、ｐ５）が第２出力回路ＡＭ２が第２出力回路ＡＭ２に入力されていればよい。即ち、更に多くの選択信号が第２出力回路ＡＭ２に入力され、より多段階に不感帯がシフトされてもよい。

８．第２出力回路
図１１に、図９（Ａ）の出力回路における第２出力回路ＡＭ２の詳細な構成例を示す。なお以下では、ｋ＝５であり、第２出力回路ＡＭ２にｐ４、ｐ５が入力される場合を例に説明する。

図１１の第２出力回路は、第１差動部ＤＦＢ１（第１差動増幅器）、第２差動部ＤＦＢ２（第２差動増幅器）、駆動部ＤＲＢを含むボルテージフォロワー回路である。差動部ＤＦＢ１、ＤＦＢ２は、それぞれ差動トランジスター対を有する。駆動部ＤＲＢは、差動部ＤＦＢ１、ＤＦＢ２の出力に基づいてデータ線に出力電圧ＶＯＢを出力する。

具体的には、差動部ＤＦＢ１、ＤＦＢ２の差動トランジスター対を構成する入力側トランジスター群ＴＩＢ１、ＴＩＢ２及び帰還側トランジスター群ＴＦＢ１、ＴＦＢ２は、それぞれ２^０＋２^１個のトランジスターを有する。入力側トランジスター群ＴＩＢ１、ＴＩＢ２のトランジスターサイズ（例えばゲート幅Ｗ）は、それぞれ帰還側トランジスター群ＴＦＢ１、ＴＦＢ２のトランジスターサイズよりも小さい。入力側トランジスター群ＴＩＢ１、ＴＩＢ２のゲートには、出力電圧ＶＯＢが入力される。帰還側トランジスター群ＴＦＢ１、ＴＦＢ２の２^０個、２^１個のトランジスターのゲートには、それぞれ選択信号ｐ４、ｐ５が入力される。即ち、選択信号ｐｉ（ｉは４以上５（ｋ）以下の自然数）が入力されるトランジスターの個数には、２^{（ｉ−４）}の重み付けがされている。

このように、トランジスターの個数に、ビットデータＤ４〜Ｄ５の中の上位側に行くほど大きい２^{（ｉ−４）}の重み付け（２^ｉに比例した重み付け）がされていることにより、ビットデータＤ４〜Ｄ５に対応した出力電圧を出力できる。また、入力側トランジスター群ＴＩＢ１、ＴＩＢ２のトランジスターサイズ（例えばゲート幅Ｗ）が、それぞれ帰還側トランジスター群ＴＦＢ１、ＴＦＢ２のトランジスターサイズよりも小さいことで、不感帯を発生できる。なお、本実施形態では、トランジスターのサイズを２^{（ｉ−４）}に比例させることで、重み付けを行ってもよい。

以上の実施形態によれば、図９（Ａ）で説明したように、第２出力回路ＡＭ２は、下位ビットデータＤ１〜Ｄ５（下位ｋ＝５ビットのデータ）の中の最上位の少なくとも２ビットＤ４、Ｄ５を、上位側ビットデータとして、第２出力電圧Ｑ２を出力する。

このようにすれば、図９（Ｂ）で説明したように、少なくとも２ビットの上位側ビットデータＤ４、Ｄ５に基づいて、基準電圧ＳＥＬＡ、ＳＥＬＢの間の第２出力電圧を出力できる。これにより、電圧選択回路ＤＥＣ１のビット数を削減し、第２の電圧選択回路ＯＣＢ１のビット数を増やした場合であっても、不感帯の幅を拡げる必要がなくなるため、高速駆動を保ちながら電圧選択回路ＤＥＣ１のレイアウト面積を削減することが可能となる。

９．電気光学装置
図１２に、本実施形態の駆動回路が適用された電気光学装置の構成例を示す。図１２の電気光学装置は、電気光学パネル２０、駆動回路３０、表示コントローラー３８、電源回路１００を含む。

なお以下では、電気光学装置が液晶表示装置である場合を例に説明するが、本実施形態はこれに限定されない。本実施形態の電気光学装置として、液晶表示装置の他にも、例えば電子ペーパー装置（例えば電気泳動を利用した電子ペーパー装置）、ＥＬ（Electro-Luminescence）表示装置等が想定される。

電気光学パネル２０は、液晶表示（LCD: Liquid Crystal Display）パネルにより構成される。電気光学パネル２０は、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列され、それぞれＸ方向に伸びるゲート線（走査線）ＧＬ１〜ＧＬＭ（Ｍは２以上の自然数）と、Ｘ方向に複数配列され、それぞれＹ方向に伸びるデータ線（ソース線）ＳＬ１〜ＳＬＮ（Ｎは２以上の自然数）と、が配置されている。Ｙ方向は、Ｘ方向に直交する方向である。また、ゲート線ＧＬｍ（ｍはＭ以下の自然数）とデータ線ＳＬｎ（ｎはＮ以下の自然数）との交差位置に対応して、画素領域（画素）が設けられ、その画素領域に薄膜トランジスター（TFT: Thin Film Transistor）ＴＲｍｎが配置されている。

薄膜トランジスターＴＲｍｎのゲートは、ゲート線ＧＬｍに接続されている。薄膜トランジスターＴＲｍｎのソースは、データ線ＳＬｎに接続されている。薄膜トランジスターＴＲｍｎのドレインは、画素電極ＰＥｍｎに接続されている。画素電極ＰＥｍｎと、これに対向する対向電極ＣＥｍｎとの間に液晶が封入され、素子容量である液晶容量（広義には液晶素子）ＬＣｍｎが形成される。画素電極ＰＥｍｎと対向電極ＣＥｍｎとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極ＣＥｍｎには、対向電極電圧Ｖｃｏｍが供給される。

駆動回路３０は、電気光学パネル２０のゲート線ＧＬ１〜ＧＬＭ及びデータ線ＳＬ１〜ＳＬＮを駆動する。具体的には駆動回路３０は、データドライバー３１、ゲートドライバー３２を含む。

データドライバー３１は、（ｊ＋ｋ）（ｊ、ｋは自然数）ビットの階調データに基づいて、電気光学パネル２０のデータ線ＳＬ１〜ＳＬＮを駆動する。ゲートドライバー３２は、各垂直走査期間において、電気光学パネル２０のゲート線ＧＬ１〜ＧＬＭを走査する。

電源回路１００は、データ線ＳＬ１〜ＳＬＮの駆動に必要な電圧を生成し、これらをデータドライバー３１に対して供給する。電源回路１００は、例えばデータドライバー３１のデータ線ＳＬ１〜ＳＬＮの駆動に必要な電源電圧ＶＤＤＨ、ＶＳＳＨや、データドライバー３１のロジック部の電圧を生成する。また電源回路１００は、ゲート線ＧＬ１〜ＧＬＭの走査に必要な電圧を生成し、これをゲートドライバー３２に対して供給する。また、電源回路１００は、対向電極電圧Ｖｃｏｍを生成する。

表示コントローラー３８は、図示しない中央処理装置（CPU: Central Processing Unit）等のホストにより設定された内容に従って、データドライバー３１、ゲートドライバー３２、電源回路１００を制御する。例えば、表示コントローラー３８は、データドライバー３１及びゲートドライバー３２に対し、動作モードの設定や、内部で生成した垂直同期信号や水平同期信号の供給を行う。また、表示コントローラー３８（又はホスト）は、階調データをデータドライバー３１に供給する。

図１３に、図１２のゲートドライバー３２の詳細な構成例を示す。ゲートドライバー３２は、シフトレジスター４０、レベルシフター４２、出力バッファー４４を含む。

シフトレジスター４０は、各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスター４０は、クロック信号ＣＰＶ（水平同期信号）に同期してスタートパルス信号ＳＴＶ（垂直同期信号）をフリップフロップに保持すると、順次クロック信号ＣＰＶに同期して隣接するフリップフロップにスタートパルス信号ＳＴＶをシフトする。レベルシフター４２は、シフトレジスター４０からの電圧のレベルを、ＬＣＤパネル２０の動作電圧のレベルにシフトする。出力バッファー４４は、レベルシフター４２によってシフトされた走査電圧をバッファーリングしてゲート線に出力し、ゲート線を駆動する。

図１４に、図１２のデータドライバー３１の詳細な構成例を示す。データドライバー３１は、シフトレジスター５０、ラインラッチ５２、５４、基準電圧生成回路５６（狭義には階調電圧発生回路）、ＤＡＣ５８（Digital-to-Analog Converter）、データ線駆動回路６０を含む。

シフトレジスター５０は、各データ線に対応して設けられ、順次接続された複数のフリップフロップを含む。そして、クロック信号ＣＬＫに同期して、隣接するフリップフロップにイネーブル入出力信号ＥＩＯを順次シフトする。ラインラッチ５２には、画像データＤＩＯ（階調データ）が入力される。ラインラッチ５２は、ＤＩＯをＥＩＯに同期してラッチする。ラインラッチ５４は、水平同期信号ＬＰに同期して、ラインラッチ５２でラッチされた１水平走査単位の画像データをラッチする。ＣＬＫ、ＥＩＯ、ＤＩＯ、ＬＰは、例えば表示コントローラー３８から入力される。

ＤＡＣ５８は、デジタルの画像データに基づいて、各データ線に供給すべきアナログの階調電圧を生成する。具体的には、ＤＡＣ５８は、ラインラッチ５４からの１水平走査単位の画像データと、基準電圧生成回路５６からの複数の基準電圧（複数の階調電圧）の中から、ラインラッチ５４からの画像データに対応する基準電圧を選択する。データ線駆動回路６０は、ＤＡＣ５８からの階調電圧をバッファーリング（広義にはインピーダンス変換）し、そのバッファーリングした電圧をデータ線ＳＬ１〜ＳＬＮに出力する。

なお、図１４のデータドライバー３１において、ラインラッチ５４は、図１のデータラッチＤＬＡＴ１〜ＤＬＡＴＮに対応し、基準電圧生成回路５６は、図１の基準電圧生成回路５６に対応し、ＤＡＣ５８は、図１の電圧選択回路ＤＥＣ１〜ＤＥＣＮ及び第２の電圧選択回路ＯＣＢ１〜ＯＣＢＮに対応し、データ線駆動回路６０は、図１の出力回路ＯＵＴ１〜ＯＵＴＮに対応する。

ここで、本実施形態では、１つの出力回路により複数のデータ線を時分割に駆動するマルチプレクス駆動や、所定期間毎に画素電極と対向電極の極性を反転する極性反転駆動を行ってもよい。例えばマルチプレクス駆動を行う場合には、ラインラッチ５４とＤＡＣ５８の間に多重化回路を挿入すればよい。

１０．電子機器
図１５に、本実施形態の電気光学装置が適用された電子機器の構成例として、プロジェクターの構成例を示す。なお、本実施形態の電子機器として、プロジェクターの他に、例えばテレビ受像器、カーナビゲーション、携帯電話端末、携帯情報端末、パーソナルコンピューター等が想定される。

プロジェクターは、表示情報出力源７１０、表示情報処理回路７２０、ドライバー７３０（駆動回路）、液晶表示パネル７４０（広義には電気光学パネル）、クロック発生回路７５０、電源回路７６０を含む。

表示情報出力源７１０は、ＲＯＭ（Read Only Memory）及びＲＡＭ（Random Access Memory）、光ディスク装置等のメモリー、画像信号を同調して出力する同調回路等を含み、クロック発生回路７５０からのクロック信号に基づいて、所定フォーマットの画像信号等の表示情報を表示情報処理回路７２０に出力する。表示情報処理回路７２０は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、或いはクランプ回路等を含むことができる。ドライバー７３０は、ゲートドライバー（走査ドライバー）及びデータドライバー（ソースドライバー）を含み、液晶表示パネル７４０を駆動する。電源回路７６０は、上述の各回路に電力を供給する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また駆動回路、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

２０ 電気光学パネル、３０ 駆動回路、３１ データドライバー、
３２ ゲートドライバー、３８ 表示コントローラー、４０ シフトレジスター、
４２ レベルシフター、４４ 出力バッファー、５０ シフトレジスター、
５２ ラインラッチ、５４ ラインラッチ、５６ 基準電圧生成回路、
６０ データ線駆動回路、１００ 電源回路、２１０ デコーダー、
２２０ レベルシフター、２３０ セレクター、７１０ 表示情報出力源、
７２０ 表示情報処理回路、７３０ ドライバー、７４０ 液晶表示パネル、
７５０ クロック発生回路、７６０ 電源回路、
ＡＭ１ 第１出力回路、ＡＭ２ 第２出力回路、ＣＥｍｎ 対向電極、
ＣＬＫ クロック信号、ＣＰＶ クロック信号、Ｄ１〜Ｄ１２ 階調データ、
ＤＥＣ１ 電圧選択回路、ＤＦＡ 差動部、ＤＦＢ１，ＤＦＢ２ 差動部、
ＤＩＯ 画像データ、ＤＬＡＴ１ データラッチ、ＤＲＡ 駆動部、
ＤＲＢ 駆動部、ＤＺ１〜ＤＺ４ 不感帯、ＥＩＯ イネーブル入出力信号、
ＧＬ１〜ＧＬＭ ゲート線、ＩＮ１ インバーター、ＬＰ 水平同期信号、
ＯＣＢ１ 電圧選択回路、ＯＵＴ１ 出力回路、ＰＥｍｎ 画素電極、
Ｑ１ 第１出力電圧、Ｑ２ 第２出力電圧、ＳＡ１，ＳＢ１ スイッチ回路、
ＳＥＬＡ 低電位側電圧、ＳＥＬＢ 高電位側電圧、ＳＬ１-ＳＬＮ データ線、
ＳＴＶ スタートパルス信号、ＴＦＡ 帰還側トランジスター群、
ＴＦＢ１，ＴＦＢ２ 帰還側トランジスター群、ＴＩＡ 入力側トランジスター群、
ＴＩＢ１，ＴＩＢ２ 入力側トランジスター群、ＴＲｍｎ 薄膜トランジスター、
ＶＤＤ 電源電圧、ＶＤＤＨ 高電位側電源電圧、
ＶＳＥＬ１〜ＶＳＥＬ３２ 電圧選択部、ＶＳＳＨ 低電位側電源電圧、
Ｖｃｏｍ 対向電極電圧、ｐ１〜ｐ４ 選択電圧

Claims (9)

1. 階調データの上位ビットデータに対応する高電位側電圧及び低電位側電圧を、複数の基準電圧の中から選択する電圧選択回路と、
   前記高電位側電圧及び前記低電位側電圧に基づいて、前記階調データの下位ビットデータに対応する電圧を第１出力電圧としてデータ線に出力する第１出力回路と、
   前記第１出力回路よりも駆動能力が高く、前記高電位側電圧及び前記低電位側電圧に基づいて、前記下位ビットデータの中の上位側ビットデータに対応する電圧を第２出力電圧として前記データ線に出力する第２出力回路と、
   を含むことを特徴とする駆動回路。
2. 請求項１において、
   前記第２出力回路は、
   前記下位ビットデータの中の最上位の少なくとも２ビットのデータを、前記上位側ビットデータとして、前記第２出力電圧を出力することを特徴とする駆動回路。
3. 請求項１又は２において、
   前記下位ビットデータである下位ｋビット（ｋは２以上の自然数）のデータに応じて、前記高電位側電圧及び前記低電位側電圧の中から、第１〜第ｋの選択電圧の各選択電圧を選択する第２の電圧選択回路を含み、
   前記第１出力回路は、
   前記第１〜第ｋの選択電圧を受けて、前記下位ビットデータに対応する前記第１出力電圧を出力し、
   前記第２出力回路は、
   前記第１〜第ｋの選択電圧の中の、前記上位側ビットデータに対応する選択電圧を受けて、前記上位側ビットデータに対応する前記第２出力電圧を出力することを特徴とする駆動回路。
4. 請求項３において、
   前記第２の電圧選択回路は、
   前記第１〜第ｋの選択電圧を出力する第１〜第ｋのセレクターを有し、
   前記第１〜第ｋのセレクターの中の第ｉのセレクター（ｉはｋ以下の自然数）は、
   前記下位ｋビットのデータの中の第ｉのビットが第１論理値である場合には、前記高電位側電圧を前記第ｉの選択電圧として出力し、前記第ｉのビットが第２論理値である場合には、前記低電位側電圧を前記第ｉの選択電圧として出力することを特徴とする駆動回路。
5. 請求項３又は４において、
   前記第１出力回路は、
   前記第１〜第ｋの選択電圧が入力される入力側トランジスター群と、帰還側トランジスター群と、を有する差動部を含み、
   前記第２出力回路は、
   前記第１〜第ｋの選択電圧の中の、前記上位側ビットデータに対応する選択電圧が入力される入力側トランジスター群と、帰還側トランジスター群と、を有する差動部を含むことを特徴とする駆動回路。
6. 請求項５において、
   前記第ｉのビットは、前記第１〜第ｋのビットの下位からｉ番目のビットであり、
   前記第２出力回路において、前記入力側トランジスター群の中の前記第ｉの選択電圧が入力されるトランジスターは、２^ｉに比例した重み付けがされた個数又はサイズを有することを特徴とする駆動回路。
7. 請求項１乃至６のいずれかにおいて、
   前記第２出力回路は、
   前記第２出力電圧を含む電圧範囲の不感帯を有し、
   前記下位ビットデータの中の前記上位側ビットデータに応じて前記第２出力電圧がシフトするのに応じて、前記不感帯の前記電圧範囲がシフトすることを特徴とする駆動回路。
8. 請求項１乃至７のいずれかに記載された駆動回路を含むことを特徴とする電気光学装置。
9. 請求項８に記載された電気光学装置を含むことを特徴とする電子機器。

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