JP2002026732A - デジタルアナログコンバータおよびアクティブマトリクス液晶ディスプレイ - Google Patents

デジタルアナログコンバータおよびアクティブマトリクス液晶ディスプレイ

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Abstract

(57)【要約】 【課題】 ２段非線形デジタル−アナログ変換の変換速
度をさらに向上するコンバータを提供する。 【解決手段】 本発明のデジタルアナログコンバータ
は、ビット入力信号のｍ個の最上位ビットの第１のデジ
タルアナログ変換を行うための第１のコンバータ段と、
第１の変換の結果に従って事前充電電圧へ出力負荷を事
前充電するための事前充電回路と、ｋビット入力信号の
ｎ個の最下位ビットの第２のデジタルアナログ変換を行
うための第２のコンバータ段とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、デジタルアナログ
コンバータ（ＤＡＣ）およびそのようなＤＡＣを内蔵す
るアクティブマトリクス液晶ディスプレイ（ＡＭＬＣ
Ｄ）に関する。
【０００２】
【従来の技術】公知タイプのＤＡＣは、２つのカスケー
ドされた段を含む。ここで、第１段は、１対の低インピ
ーダンス基準電圧を複数の電圧基準から選択し、これら
を入力として第２段の線形ＤＡＣへ供給する。このタイ
プのＤＡＣは、例えば、デジタルインターフェースを有
するＡＭＬＣＤのデータドライバ制御回路において使用
される。そのようなコンバータを使用してアナログ絵素
（ピクセル）電圧を生成し、かつ液晶ピクセルのピクセ
ル電圧とピクセル光透過との間の非線形な関係の補償を
提供する。これは、一般にガンマ補正と呼ばれ、ピクセ
ル電圧とピクセル変換との関係を線形化するために有効
に使用される。
【０００３】
【発明が解決しようとする課題】添付の図面の図１は、
公知タイプの２段ＤＡＣ（例えば、米国特許第５，８７
７，７１７号に記載）を例示する。第１段１は、ゼロ基
準電圧を提供するための低インピーダンス基準電源に接
続される２m＋１個の入力、およびガンマ補正を提供す
るための関数に近似する線形セグメントの端点を表す２
m個の異なる基準電圧を有する。第１段１は、ＤＡＣと
して機能し、ｋビット並列入力信号のうちのｍ個の最上
位ビット（ＭＳＢ）を受け取る。ｍ対２mデコーダは、
２m個の出力のうちの対応する１つにアクティブ信号を
供給するためにｍ個のＭＳＢを変換し、そしてそれらは
２つの２m対１マルチプレクサを制御するために使用さ
れる。従って、ｍ個のＭＳＢは、線セグメントの内の１
つに対応する基準電圧ＶＨおよびＶＬを選択する。
【０００４】第２段２は、入力信号のｋビットのうちの
ｎ個の最下位ビット（ＬＳＢ）によってアドレッシング
され、上限および下限電圧ＶＨおよびＶＬによって規定
される電圧範囲においてｎビット線形変換を行う線形Ｄ
ＡＣを含む。ＤＡＣ２は、ｎ対２nデコーダ２ａを含
む。ｎ対２nデコーダ２ａの出力は、抵抗性電位分割器
のタッピング点を選択するためのｎ個のスイッチ（３な
ど）を制御する。抵抗性電位分割器は、電圧ＶＨおよび
ＶＬを受け取るＤＡＣ入力間に直列に接続された抵抗器
（４など）を含む。ＤＡＣ２の出力は、図１における破
線で示すオプションのバッファ５に直接かまたはそれを
介してのいずれかで、容量性負荷ＣLOADとして例示され
る負荷に接続される。
【０００５】添付の図面の図２は、欧州特許第０ ８９
９ ８８４号に開示されるタイプの別の公知２段コンバ
ータを例示する。このＤＡＣは、図１において示される
ものと、第２段２が抵抗性はしごコンバータの代わりに
容量性コンバータを使用する点で異なる。ｎ個のＬＳＢ
は、ｎ個の電子スイッチ（６など）を直接制御する。ｎ
個の電子スイッチは、第１段ＤＡＣ１から上限電圧ＶＨ
または下限電圧ＶＬを受け取るようにそれぞれのキャパ
シタ（７など）の第１の電極に選択的に接続する。キャ
パシタの第２の電極は、一緒に結合され、オプションの
バッファ５に直接かまたはそれを介して、ＤＡＣの出力
へ接続される。さらに、スイッチ（８など）がキャパシ
タを介して接続され、スイッチ９は、キャパシタ７の第
２の電極と下限電圧ＶＬを受け取る入力との間に接続さ
れる。
【０００６】キャパシタ７は、バイナリ単位の容量を有
し、各キャパシタの容量は、次の最下位ビットを表すキ
ャパシタの２倍である。スイッチ６、８および９は、図
２においてФ１およびФ２として示されるフェーズを有
する２フェーズ非オーバラップクロックによって制御さ
れる。第１フェーズФ１の間に、スイッチ８および９
は、キャパシタ７を放電し、コンバータ２の出力を下限
電圧ＶＬに充電するように閉じられる。第２のクロック
フェーズФ２の間に、各キャパシタ７は、その制御ビッ
トがハイの場合に上限電圧ＶＨを、またはその制御ビッ
トがローの場合に下限電圧ＶＬを受け取るように接続さ
れる。
【０００７】ＤＡＣの重要な仕様のうちの２つは、入力
デジタルデータが対応のアナログ値に変換される精度、
および（所定の負荷インピーダンスへの）変換の速度で
ある。バッファ５の使用は、駆動能力および従って変換
の総速度を増加する場合に好ましい。しかし、これによ
り、例えばＡＭＬＣＤにおける高い容量負荷を駆動する
高速コンバータに対して、バッファは高いスルーレート
および精密度を必要とする。
【０００８】変換プロセスの速度を増加するために、出
力負荷を中間レベルに事前充電を行うことが公知である
（例えば、米国特許第５ ４２６ ４４７号に記載）。
そのような構成は、添付の図面の図３において例示され
る。図３は、薄膜トランジスタ（ＴＦＴ）アレイ１０を
含むＡＭＬＣＤを示す。アレイ１０は、個々の液晶ピク
セル（１２など）を制御するためのマトリクスアレイを
形成する薄膜トランジスタ（１１など）を含む。各行の
トランジスタ１１のゲートは、一緒に結合され、走査ド
ライバ１３に結合される。他方、各列のトランジスタ１
１のドレインは、一緒に結合され、それぞれの出力バッ
ファ５に接続される。デジタルデータおよび制御信号
は、添付の図面の図１または図２において示されるタイ
プのＤＡＣを含む列データドライバ１４に供給される。
【０００９】データ線はまた、事前充電制御信号を受け
取る事前充電回路１５に接続される。この構成の目的
は、出力バッファ５に対する必要なスルーレートを低減
することである。
【００１０】液晶のＤＣバランスを維持するために、交
流極性電圧を用いてピクセルを駆動するのが通常であ
る。例えば、極性は、データの各ラインまたはフレーム
がディスプレイに供給された後で反転され得る。従っ
て、出力バッファ５の最大スルーレート能力は、ディス
プレイのリフレッシュレートを制限する。なぜなら、リ
フレッシュサイクルの間に必要なピクセル電圧が、前回
のリフレッシュサイクルの間の反対極性ピクセル電圧か
ら得られなければならないからである。
【００１１】図３において示される構成において、各リ
フレッシュサイクルの開始の前に、事前充電回路１５
は、各ピクセルにおいて達成されなければならない電圧
変化を低減するために、データ線のすべてを固定された
電圧に事前充電する。これにより、出力バッファ５の必
要な最大スルーレートを低減する。
【００１２】このタイプの技術は、欧州特許第０ ８９
９ ７１４号、欧州特許第０ ８９９ ７１３号および
欧州特許第０ ８９９ ７１２号において開示される。
この場合、事前充電回路１５は、最大ピクセル電圧の約
半分にデータ線を事前充電する。従って、最大ピクセル
電圧が、反対極性の最大ピクセル電圧に前回充電された
ピクセル上に設定されるという最悪の場合に、最大スル
ーレートは、４分の１に低減される。
【００１３】
【課題を解決するための手段】本発明のコンバータは、
ｋビット入力信号のｍ個の最上位ビットの第１のデジタ
ルアナログ変換を行うための第１のコンバータ段と、該
第１の変換の結果に従って事前充電電圧へ出力負荷を事
前充電するための事前充電回路と、該ｋビット入力信号
のｎ個の最下位ビットの第２のデジタルアナログ変換を
行うための第２のコンバータ段とを含む。
【００１４】本発明のコンバータは、ｍ＋ｎ＝ｋであっ
てもよい。
【００１５】本発明のコンバータは、前記第１段が前記
ｍ個の最上位ビットに従って複数の基準電圧のうちの第
１および第２の電圧を選択するように構成されてもよ
い。
【００１６】本発明のコンバータは、前記複数の基準電
圧が２m＋１個の基準電圧を含んでもよい。
【００１７】本発明のコンバータは、前記第１および第
２の電圧が連続した値を有してもよい。
【００１８】本発明のコンバータは、前記第１の電圧の
大きさが前記第２の電圧の大きさよりも大きく、前記事
前充電電圧の大きさが、該第１の電圧の大きさよりも小
さいかまたは実質的に等しく、かつ該第２の電圧の大き
さよりも大きいかまたは実質的に等しくてもよい。
【００１９】本発明のコンバータは、前記事前充電電圧
の大きさが前記第１および第２の電圧の大きさの算術平
均に実質的に等しくてもよい。
【００２０】本発明のコンバータは、前記事前充電電圧
が前記第１および第２の電圧のうちの１つに実質的に等
しくてもよい。
【００２１】本発明のコンバータは、前記事前充電電圧
が前記第２の電圧に実質的に等しくてもよい。
【００２２】本発明のコンバータは、前記第１段が前記
第１および第２の電圧に対してそれぞれ第１および第２
の出力を有し、前記事前充電回路が、事前充電フェーズ
の間に前記コンバータの出力を該第１および第２の出力
のうちの１つに接続するための第１のスイッチを含んで
もよい。
【００２３】本発明のコンバータは、前記事前充電回路
が、前記事前充電フェーズの間に前記第２段の出力を前
記コンバータの前記出力から切り離すための第２のスイ
ッチを含んでもよい。
【００２４】本発明のコンバータは、前記第２段の前記
出力と前記第２のスイッチとの間に接続された出力バッ
ファを含んでもよい。
【００２５】本発明のコンバータは、前記出力バッファ
が複数の差動入力を有し、第１の差動入力が前記第２段
の前記出力に接続され、第２の差動入力が前記第１およ
び第２の出力のうちの１つに接続されてもよい。
【００２６】本発明のコンバータは、前記第１段がｍ対
２mデコーダならびに第１および第２の２m対１マルチプ
レクサを含んでもよい。
【００２７】本発明のコンバータは、前記第２段が前記
ｎ個の最下位ビットを前記第１および第２の電圧の間の
電圧に変換するように構成されてもよい。
【００２８】本発明のコンバータは、前記第２段が線形
変換を行うように構成されてもよい。
【００２９】本発明のコンバータは、前記第２段が電位
分割器、ｎ対２nデコーダおよび２n対１マルチプレクサ
を含んでもよい。
【００３０】本発明のコンバータは、前記第２段が、複
数のキャパシタと、前記ｎ個の最下位ビットに従って前
記第１または第２の電圧を受け取るように該キャパシタ
を選択的に接続するための複数のスイッチとを含んでも
よい。
【００３１】本発明の第１の局面によると、ｋビット入
力信号のｍ個の最上位ビットの第１のデジタルアナログ
変換を行うための第１のコンバータ段と、第１の変換の
結果に従って事前充電電圧へ出力負荷を事前充電するた
めの事前充電回路と、ｋビット入力信号のｎ個の最下位
ビットの第２のデジタルアナログ変換を行うための第２
のコンバータ段とを含むデジタルアナログコンバータが
提供される。
【００３２】ｍとｎの合計は、ｋに等しくてもよい。
【００３３】第１段は、ｍ個の最上位ビットに従って複
数の基準電圧のうちの第１および第２の電圧を選択する
ように構成されてもよい。
【００３４】複数の基準電圧は、２m＋１個の基準電圧
を含んでもよい。
【００３５】第１および第２の電圧は、連続した値を有
してもよい。
【００３６】第１の電圧の大きさは、第２の電圧の大き
さよりも大きてもよく、事前充電電圧の大きさは、第１
の電圧の大きさよりも小さいかまたは実質的に等しく、
かつ第２の電圧の大きさよりも大きいかまたは実質的に
等しくてもよい。
【００３７】事前充電電圧の大きさは、第１および第２
の電圧の大きさの算術平均に実質的に等しくてもよい。
【００３８】事前充電電圧が第１および第２の電圧のう
ちの１つに実質的に等しくてもよい。事前充電電圧は、
第２の電圧に実質的に等しくてもよい。第１段は、第１
および第２の電圧に対してそれぞれ第１および第２の出
力を有し、事前充電回路は、事前充電フェーズの間にコ
ンバータの出力を第１および第２の出力のうちの１つに
接続するための第１のスイッチを含んでもよい。
【００３９】事前充電回路は、事前充電フェーズの間に
第２段の出力をコンバータの出力から切り離すための第
２のスイッチを含んでもよい。
【００４０】出力バッファが第２段の出力と第２のスイ
ッチとの間に接続されてもよい。出力バッファは、差動
入力を有し、第１の差動入力が第２段の出力に接続さ
れ、第２の差動入力が第１および第２の出力のうちの１
つに接続されてもよい。
【００４１】第１段は、ｍ対２mデコーダならびに第１
および第２の２m対１マルチプレクサを含んでもよい。
【００４２】第２段は、ｎ個の最下位ビットを第１およ
び第２の電圧の間の電圧に変換するように構成されても
よい。
【００４３】第２段は、線形変換を行うように構成され
てもよい。
【００４４】第２段は、電位分割器、ｎ対２nデコーダ
および２n対１マルチプレクサを含んでもよい。
【００４５】第２段は、複数のキャパシタと、ｎ個の最
下位ビットに従って第１または第２の電圧を受け取るよ
うに該キャパシタを選択的に接続するための複数のスイ
ッチとを含んでもよい。
【００４６】本発明の第２の局面によると、本発明の第
１の局面によるコンバータを含むアクティブマトリクス
液晶ディスプレイが提供される。
【００４７】従って、実質的に変換速度の増加したＤＡ
Ｃを提供することが可能である。初期または第１の変換
プロセスに基づいて出力負荷の事前充電を行うことによ
って、第２の変換段は、最悪、非常に小さい電圧変化を
提供することが必要となるので、全変換期間は、所定の
駆動能力に対して低減され得る。出力バッファが提供さ
れる場合、バッファの必要な最大スルーレートは、実質
的に低減され得る。あるいは、所定の必要な速度に対し
て、コンバータおよび存在する場合のバッファの設計
は、実質的に簡略化される。また、電力消費の低減が達
成され得る。
【００４８】
【発明の実施の形態】本発明を図面を参照しながら実施
例を用いてさらに説明する。
【００４９】図面を通して同様の参照符号は、同様の部
分を示す。
【００５０】図４において示されるＤＡＣは、２段タイ
プであり、第１ＤＡＣ段１および第２ＤＡＣ段２を含
む。第１段ＤＡＣ１は、ｋビット並列入力信号のｍ個の
最上位ビットを受け取り、第２段は、ｎ個の最下位ビッ
トを受け取る。ここでｍ＋ｎ＝ｋである。第１段１は、
図１および２において例示したタイプと同じタイプであ
り、上記に説明されたのでさらなる説明はしない。
【００５１】段１は、ｍ個の最上位ビットに従って基準
電圧から上限および下限電圧ＶＨおよびＶＬを選択し、
これらを第２ＤＡＣ２へ供給する。第２ＤＡＣ２は、Ｖ
ＬとＶＨとの間の電圧範囲においてｎ個の最下位ビット
の線形変換を行う。第２の出力は、上記のようにオプシ
ョンのバッファ５を介して供給される。
【００５２】図４のコンバータは、事前充電スイッチＳ
Ｗ１および隔離スイッチＳＷ２を含む事前充電回路を含
む。スイッチＳＷ１は、下限電圧ＶＬを供給する第１段
１の出力と負荷ＣLOADに接続されたコンバータの出力と
の間に接続される。スイッチＳＷ２は、コンバータ出力
と段２（または、存在する場合のバッファ５）との間に
接続される。スイッチＳＷ１およびＳＷ２は、クロック
信号Ф１がアクティブである場合の事前充電フェーズの
間にスイッチＳＷ１が閉じられかつスイッチＳＷ２が開
けられ、他方クロック信号Ф２がアクティブである場合
の事前充電の間にスイッチＳＷ１が開けられかつスイッ
チＳＷ２が閉じられるように、非オーバラップ２フェー
ズクロック信号Ф１およびФ２によって制御される。
【００５３】スイッチＳＷ１は、下限電圧ＶＬを提供す
る段１の出力に接続されるように示されたが、あるい
は、そのスイッチは、上限電圧ＶＨを供給する出力、ま
たは上下限電圧ＶＬとＶＨとの間の電圧を供給する電位
分割器のタッピング点などの点に接続されてもよい。し
かし、簡単のために、以下の記載は、図４において例示
された構成に関し、スイッチが下限電圧ＶＬを受け取る
ように接続される。
【００５４】図５は、共通時間軸に対するクロック信号
Ф１およびФ２ならびに図４のコンバータの出力電圧を
例示する。時間ゼロにおいて、負荷ＣLOADにかかる電圧
は、コンバータの作業出力電圧範囲内の任意の値を有し
得る。例えば、反対極性のピクセル信号を供給するＡＭ
ＬＣＤの部分が連続リフレッシュサイクルである際にコ
ンバータが使用される場合、電流リフレッシュサイクル
の間に供給されるべきものに対して反対極性の作業電圧
範囲における任意の値を有し得る。しかし、簡単のため
に、時間ゼロにおける初期電圧をゼロとして示す。
【００５５】この時間において、クロック信号Ф１は、
そのアクティブハイレベルにスイッチし、他方クロック
信号Ф２は、そのインアクティブローレベルにスイッチ
する。スイッチＳＷ１は閉じられ、スイッチ２は開かれ
る。第１ＤＡＣ段１は、電流ｋビット入力信号のｍ個の
最上位ビットに従って入力基準電圧のうちの２つを選択
して、連続した値を有する上下限電圧ＶＨおよびＶＬを
供給する。スイッチＳＷ１は負荷ＣLOADを接続して下限
電圧ＶＬを受け取るので、負荷は、クロック信号Ф１が
アクティブであることによって規定される事前充電フェ
ーズの終了する前に、許容な精度内で、電圧ＶＬの方へ
充電され、その値に達する。
【００５６】上下限電圧ＶＨおよびＶＬは、第２ＤＡＣ
段２に供給される。第２ＤＡＣ段２は、ｋビット入力の
ｎ個の最下位ビットに従って上下限電圧によって規定さ
れる電圧範囲において線形変換を行う。ｋビット入力信
号のアナログ出力信号への完全な変換を表すその結果の
電圧は、段２の出力から、直接または存在する場合はバ
ッファ５を介して、スイッチＳＷ２へ供給される。スイ
ッチＳＷ２は、第１クロックフェーズが事前充電フェー
ズを規定するあいだ開かれたままとなる。
【００５７】時間ｔ１において、クロック信号Ф１は、
そのインアクティブまたはよりロー状態へスイッチして
事前充電を終了する。クロック信号Ф２はアクティブと
なるので、スイッチＳＷ１が開かれ、スイッチＳＷ２は
閉じられる。負荷ＣLOADは、下限電圧ＶＬから切り離さ
れ、コンバータの出力電圧を受け取るように接続され
る。そして、図５において示すように、負荷のコンバー
タ出力電圧Ｖｆへの充電は完了される。次に、動作のサ
イクルは、クロック信号Ф１がアクティブとなり、クロ
ック信号Ф２がインアクティブとなる場合に、時間ｔ２
において繰り返される。
【００５８】図６は、容量Ｃを有する負荷を充電するた
めの有限出力抵抗Ｒを有するＤＡＣの出力動作を例示す
る。電圧Ｖ（ｔ）は時間ｔにおいて無負荷出力電圧（開
回路への出力電圧）を表し、他方Ｖc（ｔ）は時刻ｔに
おいて負荷にかかる電圧を表す。従って、Ｖc（０）
は、負荷にかかる時間ゼロにおける初期電圧を表す。
【００５９】負荷にかかる電圧は、以下に与えられる。
【００６０】
【数１】 変換は、以下に示すように規定される精度ｘで時間Ｔに
おいて完了すると考えられる。
【００６１】
【数２】 従って、変換を完了するのに必要な時間Ｔは、以下に与
えられる。
【００６２】
【数３】 これは、Ｖ（Ｔ）をＶで、およびＶc（０）をＶ0で置き
換えることによって、より簡単に記述され得る。
【００６３】
【数４】 例えば、通常のＡＭＬＣＤアプリケーションは、ｍ＝３
およびｎ＝３の６ビット変換を必要とする。図４におい
て示すコンバータの場合、事前充電電圧Ｖ0は７Ｖ／８
に等しく、完全変換に対する最下位ビット半値の精密度
は、以下において達成される。
【００６４】
【数５】 ＤＡＣの公知タイプに対して、例えば図１および２にお
いて示すように、初期電圧Ｖ0はゼロであり、最下位ビ
ットの半値の精密度は、以下において達成される。
【００６５】
【数６】 従って、所定の出力インピーダンスおよび負荷容量に対
して、図４のコンバータは、図１および２において例示
するコンバータの公知タイプのほぼ２倍の速度を有す
る。さらに、速度が約２倍となるのは、ｎ＝ｍが入力ビ
ット数ｋに独立であるコンバータの一般的な結果であ
る。逆に、所定の変換速度、および負荷を直接駆動する
ための抵抗性タイプのＤＡＣ（図１における段２など）
を使用することに対して、段２の電力消費はほとんど半
分となり得る。なぜなら、より大きな値の抵抗器を使用
して同じ変換速度を達成し得るからである。そのような
場合、ＤＡＣの抵抗性タイプは、実際の出力電圧に依存
する可変出力抵抗を有するが、この結果は、上記の式に
おいてＲが可変出力抵抗を表すならば一般的である。
【００６６】出力バッファ５が存在する場合、バッファ
５の有限最大出力スルーレートは、バッファ５の出力抵
抗またはインピーダンスではなく、負荷容量Ｃの最大充
電速度を制限し得る。このことのコンバータの変換速度
へ効果は、図７において示される。ここでは簡単のた
め、バッファの小さな信号設定時間は無視した。
【００６７】この場合、負荷容量Ｃにかかる電圧は、以
下に与えられ、
【００６８】
【数７】 ここでＳは、バッファ５のその出力における最大スルー
レートである。以下に与えられるｘと同じ精密度パラメ
ータを使用して、
【００６９】
【数８】 変換時間Ｔは、以下に与えられ、
【００７０】
【数９】 これは上記と同じ方法で以下のように簡単にされ得る。
【００７１】
【数１０】 再度、ｍ＝３およびｎ＝３のフルスケール変換および最
下位ビットの半値の精密度に対して、図４のコンバータ
は、以下のように変換を完了する。
【００７２】
【数１１】 逆に、図１または図２において示す実施例に対する公知
タイプのコンバータは、以下に与えられる変換時間を有
する。
【００７３】
【数１２】 従って、変換速度は８倍に増加され得る。逆に、同じ変
換速度に対して、バッファ仕様およびその電力消費は、
実質的に低減され得る。なぜなら、必要な最大スルーレ
ートは、ほとんど１桁低いからである。
【００７４】図８において示すコンバータは、図４にお
いて示すタイプであり、第２ＤＡＣ段２が図１に例示す
るような抵抗性はしごタイプである。同様に、図９にお
いて示すコンバータは、図４において示すタイプである
が、ＤＡＣ段２が図２に示すバイナリ単位容量タイプで
ある。
【００７５】コンバータが高精度回路において使用され
る必要があるか、またはポリシリコン薄膜トランジスタ
などの低性能回路によって実施されるべきである場合、
オフセット補償回路は、負荷へ出力信号を供給する前に
バッファ５におけるオフセットの効果を除去する必要が
あり得る。オフセット補償構成の実施例を図１０におい
て示す。これは、コンバータの２フェーズ動作が変換プ
ロセスを長くすることなしにオフセット補償を提供する
利点がある。オフセット補償構成は、入力キャパシタＣ
１、フィードバックキャパシタＣ２およびスイッチＳＷ
３〜ＳＷ７を含む。バッファ５は、その反転入力への１
００％負フィードバックを有することによって電圧ホロ
ワとして動作する差動入力タイプである。スイッチＳＷ
３、ＳＷ５およびＳＷ７は、クロック信号Ф１がアクテ
ィブである場合に閉じられ、クロック信号Ф２がインア
クティブである場合に開かれる。他方スイッチＳＷ４お
よびＳＷ６は、クロックФ１がインアクティブである場
合に開かれ、クロック信号Ф２がアクティブである場合
に閉じられる。
【００７６】バッファ５の非反転入力は、下限電圧ＶＬ
またはＡＭＬＣＤの対向電極上などの固定電圧を受け取
るように接続され得る。バッファ５の非反転入力が下限
電圧ＶＬを受け取る場合、回路のダイナミック動作は改
善される。なぜなら、オフセットは、所望の最終結果の
非常に近くで測定されるからである。しかし、バッファ
５の共通モード入力電圧範囲が不十分であるならば、非
反転入力は一定電圧に接続され得、バッファ５の入力段
は一定動作点に実質的にとどまる。これは、バッファ５
がバッファ５のための実質的に上方および下方供給電圧
の間にある入力電圧で動作する必要がある場合に、好ま
しくあり得る。
【００７７】図１１において示すコンバータは、図４に
おいて示すタイプであり、オプションの出力バッファ５
に加えて、オプションのオフセット補償構成２２は、破
線で例示される。例えば、これは、図１０において例示
するタイプであり得る。また、スイッチＳＷ１は、電圧
分割手段２４の出力へ接続される。電圧分割手段２４の
入力は、上下限電圧ＶＨおよびＶＬを受け取るように接
続される。例えば、電圧分割手段２４は、スイッチＳＷ
１への上下限電圧の算術平均すなわち平均（ＶＬ＋Ｖ
Ｈ）／２を供給するように構成され得る。従って、クロ
ック信号Ф１がアクティブである場合、負荷ＣLOADは下
限および上限電圧ＶＬおよびＶＨの間、好ましくはその
中間値の電圧へ充電される。そして、ＤＡＣ段２が生成
しなければならない最大電圧充電は、上記の実施形態に
よって必要とされる最大充電の約半分である。
【００７８】図１２は、図３において示すものと同様の
タイプＡＭＬＣＤを例示する。ただし、このＡＭＬＣＤ
において、コラムデータドライバ１４が図４において示
すタイプの複数のコンバータを含む。特に、各コラムま
たはデータ線（２０など）は、段１および２ならびにス
イッチＳＷ１およびＳＷ２を含むそれぞれのコンバータ
に接続される。ドライバ１３および１４が比較的低性能
なポリシリコントランジスタを使用して（例えば、絶縁
体上のシリコン技術を使用して）実施される場合、その
ようなコンバータを使用することによって、動作速度が
向上し、集積回路に必要な面積が低減し、それにより設
計が実質的に簡略化および改善されることを可能にす
る。
【００７９】適切な低インピーダンス基準電圧を選択す
ることによってｋビット入力信号のｍ個の最上位ビット
を上下限電圧ＶＨおよびＶＬに変換するための第１のコ
ンバータ段１を含むデジタルアナログコンバータであ
る。第２のコンバータ２は、上下限電圧ＶＨおよびＶＬ
によって規定される電圧範囲内でｋビット入力のうちの
ｎ個の最下位ビットの線形変換を行う。スイッチＳＷ１
およびＳＷ２を含む事前充電回路は、段２を負荷ＣLOAD
から切り離す。負荷ＣLOADは、事前充電フェーズの間に
下限電圧ＶＬに充電される。負荷は、下限電圧ＶＬから
実質的に切り離され、段２の出力に接続され、負荷Ｃ
LOADのコンバータ出力電圧への充電を完了させる。
【００８０】
【発明の効果】本発明のデジタル−アナログコンバータ
（ＤＡＣ）によって、実質的に変換速度の増加したＤＡ
Ｃを提供することが可能である。初期または第１の変換
プロセスに基づいて出力負荷の事前充電を行うことによ
って、第２の変換段は、非常に小さい電圧変化を提供す
ることが必要となるため、全変換期間は、所定の駆動能
力に対して低減され得る。出力バッファが提供される場
合、バッファの必要な最大スルーレートは低減され、あ
るいは所定の必要な速度に対して、コンバータおよび存
在する場合のバッファの設計が簡略化され、電力消費の
低減が達成され得る。
【図面の簡単な説明】
【図１】第１の公知タイプのＤＡＣのブロック回路図で
ある。
【図２】第２の公知タイプのＤＡＣのブロック回路図で
ある。
【図３】公知タイプの事前充電構成を含むＡＭＬＣＤの
ブロック模式図である。
【図４】本発明の実施形態を構成するＤＡＣのブロック
回路図である。
【図５】図４のＤＡＣにおいて発生する波形を例示する
波形図である。
【図６】負荷を駆動する場合のＤＡＣの性能を例示する
ための図である。
【図７】負荷を駆動する場合のＤＡＣに対してスルーレ
ートを制限する効果を例示するための図６と同様の図で
ある。
【図８】本発明の別の実施形態を構成するＤＡＣのブロ
ック回路図である。
【図９】本発明のさらなる実施形態を構成するＤＡＣの
ブロック回路図である。
【図１０】図９において示すタイプのＤＡＣへ適用され
るオフセット補正技術を例示する回路図である。
【図１１】本発明のさらに別の実施形態を構成するＤＡ
Ｃのブロック回路図である。
【図１２】本発明の実施形態を構成し、図４において示
すタイプのＤＡＣを含むＡＭＬＣＤのブロック模式図で
ある。
【符号の説明】
２４ 電圧分割手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キャサリン ロシンダ ダックス イギリス国 オーエックス12 ７ジェイゼ ット， オクソン， グローブ−ワンテー ジ ミルブルック スクエア 12 (72)発明者 山下 英彦 奈良県大和郡山市柳町556番地 ヴィルヌ ーブ大和郡山 306号 (72)発明者 久保田 靖 奈良県櫻井市朝倉台西５−1093−267 (72)発明者 鷲尾 一 奈良県天理市櫟本町2613−１ シャープ社 宅１−107 Ｆターム(参考） 2H093 NA16 NA58 NC11 NC24 ND41 5C006 AA16 AF83 BB16 BC12 BF24 BF25 BF31 BF37 BF43 FA14 FA56 5C080 AA10 BB05 DD03 DD08 EE29 FF11 JJ02 JJ03 JJ04 JJ05 5J022 AB01 AB09 BA05 CB01 CF02 CF07

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 ｋビット入力信号のｍ個の最上位ビット
    の第１のデジタルアナログ変換を行うための第１のコン
    バータ段と、 該第１の変換の結果に従って事前充電電圧へ出力負荷を
    事前充電するための事前充電回路と、 該ｋビット入力信号のｎ個の最下位ビットの第２のデジ
    タルアナログ変換を行うための第２のコンバータ段とを
    含むデジタルアナログコンバータ。
  2. 【請求項２】 ｍ＋ｎ＝ｋである、請求項１に記載のコ
    ンバータ。
  3. 【請求項３】 前記第１段が前記ｍ個の最上位ビットに
    従って複数の基準電圧のうちの第１および第２の電圧を
    選択するように構成される、請求項１または２に記載の
    コンバータ。
  4. 【請求項４】 前記複数の基準電圧が２m＋１個の基準
    電圧を含む、請求項３に記載のコンバータ。
  5. 【請求項５】 前記第１および第２の電圧が連続した値
    を有する、請求項３または４に記載のコンバータ。
  6. 【請求項６】 前記第１の電圧の大きさが前記第２の電
    圧の大きさよりも大きく、前記事前充電電圧の大きさ
    が、該第１の電圧の大きさよりも小さいかまたは実質的
    に等しく、かつ該第２の電圧の大きさよりも大きいかま
    たは実質的に等しい、請求項３〜５のいずれかに記載の
    コンバータ。
  7. 【請求項７】 前記事前充電電圧の大きさが前記第１お
    よび第２の電圧の大きさの算術平均に実質的に等しい、
    請求項６に記載のコンバータ。
  8. 【請求項８】 前記事前充電電圧が前記第１および第２
    の電圧のうちの１つに実質的に等しい、請求項６に記載
    のコンバータ。
  9. 【請求項９】 前記第１段が前記第１および第２の電圧
    に対してそれぞれ第１および第２の出力を有し、前記事
    前充電回路が、事前充電フェーズの間に前記コンバータ
    の出力を該第１および第２の出力のうちの１つに接続す
    るための第１のスイッチを含む、請求項８に記載のコン
    バータ。
  10. 【請求項１０】 前記事前充電回路が、前記事前充電フ
    ェーズの間に前記第２段の出力を前記コンバータの前記
    出力から切り離すための第２のスイッチを含む、請求項
    ９に記載のコンバータ。
  11. 【請求項１１】 前記第２段の前記出力と前記第２のス
    イッチとの間に接続された出力バッファを含む、請求項
    １０に記載のコンバータ。
  12. 【請求項１２】 前記出力バッファが複数の差動入力を
    有し、第１の差動入力が前記第２段の前記出力に接続さ
    れ、第２の差動入力が前記第１および第２の出力のうち
    の１つに接続される、請求項１１に記載のコンバータ。
  13. 【請求項１３】 前記第１段がｍ対２mデコーダならび
    に第１および第２の２m対１マルチプレクサを含む、請
    求項４〜１２のいずれかに記載のコンバータ。
  14. 【請求項１４】 前記第２段が前記ｎ個の最下位ビット
    を前記第１および第２の電圧の間の電圧に変換するよう
    に構成される、請求項３〜１３のいずれかに記載のコン
    バータ。
  15. 【請求項１５】 前記第２段が線形変換を行うように構
    成される、請求項１４に記載のコンバータ。
  16. 【請求項１６】 前記第２段が電位分割器、ｎ対２nデ
    コーダおよび２n対１マルチプレクサを含む、請求項１
    ４または１５に記載のコンバータ。
  17. 【請求項１７】 前記第２段が、複数のキャパシタと、
    前記ｎ個の最下位ビットに従って前記第１または第２の
    電圧を受け取るように該キャパシタを選択的に接続する
    ための複数のスイッチとを含む、請求項１４または１５
    に記載のコンバータ。
  18. 【請求項１８】 前記請求項のいずれかに記載のコンバ
    ータを含む、アクティブマトリクス液晶ディスプレイ。
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