JP3656833B2 - デジタルアナログコンバータおよびアクティブマトリクス液晶ディスプレイ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、デジタルアナログコンバータ（ＤＡＣ）およびそのようなＤＡＣを内蔵するアクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）に関する。
【０００２】
【従来の技術】
公知タイプのＤＡＣは、２つのカスケードされた段を含む。ここで、第１段は、１対の低インピーダンス基準電圧を複数の電圧基準から選択し、これらを入力として第２段の線形ＤＡＣへ供給する。このタイプのＤＡＣは、例えば、デジタルインターフェースを有するＡＭＬＣＤのデータドライバ制御回路において使用される。そのようなコンバータを使用してアナログ絵素（ピクセル）電圧を生成し、かつ液晶ピクセルのピクセル電圧とピクセル光透過との間の非線形な関係の補償を提供する。これは、一般にガンマ補正と呼ばれ、ピクセル電圧とピクセル変換との関係を線形化するために有効に使用される。
【０００３】
【発明が解決しようとする課題】
添付の図面の図１は、公知タイプの２段ＤＡＣ（例えば、米国特許第５，８７７，７１７号に記載）を例示する。第１段１は、ゼロ基準電圧を提供するための低インピーダンス基準電源に接続される２m＋１個の入力、およびガンマ補正を提供するための関数に近似する線形セグメントの端点を表す２m個の異なる基準電圧を有する。第１段１は、ＤＡＣとして機能し、ｋビット並列入力信号のうちのｍ個の最上位ビット（ＭＳＢ）を受け取る。ｍ対２mデコーダは、２m個の出力のうちの対応する１つにアクティブ信号を供給するためにｍ個のＭＳＢを変換し、そしてそれらは２つの２m対１マルチプレクサを制御するために使用される。従って、ｍ個のＭＳＢは、線セグメントの内の１つに対応する基準電圧ＶＨおよびＶＬを選択する。
【０００４】
第２段２は、入力信号のｋビットのうちのｎ個の最下位ビット（ＬＳＢ）によってアドレッシングされ、上限および下限電圧ＶＨおよびＶＬによって規定される電圧範囲においてｎビット線形変換を行う線形ＤＡＣを含む。ＤＡＣ２は、ｎ対２nデコーダ２ａを含む。ｎ対２nデコーダ２ａの出力は、抵抗性電位分割器のタッピング点を選択するためのｎ個のスイッチ（３など）を制御する。抵抗性電位分割器は、電圧ＶＨおよびＶＬを受け取るＤＡＣ入力間に直列に接続された抵抗器（４など）を含む。ＤＡＣ２の出力は、図１における破線で示すオプションのバッファ５に直接かまたはそれを介してのいずれかで、容量性負荷ＣLOADとして例示される負荷に接続される。
【０００５】
添付の図面の図２は、欧州特許第０ ８９９ ８８４号に開示されるタイプの別の公知２段コンバータを例示する。このＤＡＣは、図１において示されるものと、第２段２が抵抗性はしごコンバータの代わりに容量性コンバータを使用する点で異なる。ｎ個のＬＳＢは、ｎ個の電子スイッチ（６など）を直接制御する。ｎ個の電子スイッチは、第１段ＤＡＣ１から上限電圧ＶＨまたは下限電圧ＶＬを受け取るようにそれぞれのキャパシタ（７など）の第１の電極に選択的に接続する。キャパシタの第２の電極は、一緒に結合され、オプションのバッファ５に直接かまたはそれを介して、ＤＡＣの出力へ接続される。さらに、スイッチ（８など）がキャパシタを介して接続され、スイッチ９は、キャパシタ７の第２の電極と下限電圧ＶＬを受け取る入力との間に接続される。
【０００６】
キャパシタ７は、バイナリ単位の容量を有し、各キャパシタの容量は、次の最下位ビットを表すキャパシタの２倍である。スイッチ６、８および９は、図２においてФ１およびФ２として示されるフェーズを有する２フェーズ非オーバラップクロックによって制御される。第１フェーズФ１の間に、スイッチ８および９は、キャパシタ７を放電し、コンバータ２の出力を下限電圧ＶＬに充電するように閉じられる。第２のクロックフェーズФ２の間に、各キャパシタ７は、その制御ビットがハイの場合に上限電圧ＶＨを、またはその制御ビットがローの場合に下限電圧ＶＬを受け取るように接続される。
【０００７】
ＤＡＣの重要な仕様のうちの２つは、入力デジタルデータが対応のアナログ値に変換される精度、および（所定の負荷インピーダンスへの）変換の速度である。バッファ５の使用は、駆動能力および従って変換の総速度を増加する場合に好ましい。しかし、これにより、例えばＡＭＬＣＤにおける高い容量負荷を駆動する高速コンバータに対して、バッファは高いスルーレートおよび精密度を必要とする。
【０００８】
変換プロセスの速度を増加するために、出力負荷を中間レベルに事前充電を行うことが公知である（例えば、米国特許第５ ４２６ ４４７号に記載）。そのような構成は、添付の図面の図３において例示される。図３は、薄膜トランジスタ（ＴＦＴ）アレイ１０を含むＡＭＬＣＤを示す。アレイ１０は、個々の液晶ピクセル（１２など）を制御するためのマトリクスアレイを形成する薄膜トランジスタ（１１など）を含む。各行のトランジスタ１１のゲートは、一緒に結合され、走査ドライバ１３に結合される。他方、各列のトランジスタ１１のドレインは、一緒に結合され、それぞれの出力バッファ５に接続される。デジタルデータおよび制御信号は、添付の図面の図１または図２において示されるタイプのＤＡＣを含む列データドライバ１４に供給される。
【０００９】
データ線はまた、事前充電制御信号を受け取る事前充電回路１５に接続される。この構成の目的は、出力バッファ５に対する必要なスルーレートを低減することである。
【００１０】
液晶のＤＣバランスを維持するために、交流極性電圧を用いてピクセルを駆動するのが通常である。例えば、極性は、データの各ラインまたはフレームがディスプレイに供給された後で反転され得る。従って、出力バッファ５の最大スルーレート能力は、ディスプレイのリフレッシュレートを制限する。なぜなら、リフレッシュサイクルの間に必要なピクセル電圧が、前回のリフレッシュサイクルの間の反対極性ピクセル電圧から得られなければならないからである。
【００１１】
図３において示される構成において、各リフレッシュサイクルの開始の前に、事前充電回路１５は、各ピクセルにおいて達成されなければならない電圧変化を低減するために、データ線のすべてを固定された電圧に事前充電する。これにより、出力バッファ５の必要な最大スルーレートを低減する。
【００１２】
このタイプの技術は、欧州特許第０ ８９９ ７１４号、欧州特許第０ ８９９ ７１３号および欧州特許第０ ８９９ ７１２号において開示される。この場合、事前充電回路１５は、最大ピクセル電圧の約半分にデータ線を事前充電する。従って、最大ピクセル電圧が、反対極性の最大ピクセル電圧に前回充電されたピクセル上に設定されるという最悪の場合に、最大スルーレートは、４分の１に低減される。
【００１３】
【課題を解決するための手段】
本発明のコンバータは、ｋビット入力信号のｍ個の最上位ビットの第１のデジタルアナログ変換を行うための第１のコンバータ段と、該第１の変換の結果に従って事前充電電圧へ出力負荷を事前充電するための事前充電回路と、該ｋビット入力信号のｎ個の最下位ビットの第２のデジタルアナログ変換を行うための第２のコンバータ段とを含む。
【００１４】
本発明のコンバータは、ｍ＋ｎ＝ｋであってもよい。
【００１５】
本発明のコンバータは、前記第１段が前記ｍ個の最上位ビットに従って複数の基準電圧のうちの第１および第２の電圧を選択するように構成されてもよい。
【００１６】
本発明のコンバータは、前記複数の基準電圧が２m＋１個の基準電圧を含んでもよい。
【００１７】
本発明のコンバータは、前記第１および第２の電圧が連続した値を有してもよい。
【００１８】
本発明のコンバータは、前記第１の電圧の大きさが前記第２の電圧の大きさよりも大きく、前記事前充電電圧の大きさが、該第１の電圧の大きさよりも小さいかまたは実質的に等しく、かつ該第２の電圧の大きさよりも大きいかまたは実質的に等しくてもよい。
【００１９】
本発明のコンバータは、前記事前充電電圧の大きさが前記第１および第２の電圧の大きさの算術平均に実質的に等しくてもよい。
【００２０】
本発明のコンバータは、前記事前充電電圧が前記第１および第２の電圧のうちの１つに実質的に等しくてもよい。
【００２１】
本発明のコンバータは、前記事前充電電圧が前記第２の電圧に実質的に等しくてもよい。
【００２２】
本発明のコンバータは、前記第１段が前記第１および第２の電圧に対してそれぞれ第１および第２の出力を有し、前記事前充電回路が、事前充電フェーズの間に前記コンバータの出力を該第１および第２の出力のうちの１つに接続するための第１のスイッチを含んでもよい。
【００２３】
本発明のコンバータは、前記事前充電回路が、前記事前充電フェーズの間に前記第２段の出力を前記コンバータの前記出力から切り離すための第２のスイッチを含んでもよい。
【００２４】
本発明のコンバータは、前記第２段の前記出力と前記第２のスイッチとの間に接続された出力バッファを含んでもよい。
【００２５】
本発明のコンバータは、前記出力バッファが複数の差動入力を有し、第１の差動入力が前記第２段の前記出力に接続され、第２の差動入力が前記第１および第２の出力のうちの１つに接続されてもよい。
【００２６】
本発明のコンバータは、前記第１段がｍ対２mデコーダならびに第１および第２の２m対１マルチプレクサを含んでもよい。
【００２７】
本発明のコンバータは、前記第２段が前記ｎ個の最下位ビットを前記第１および第２の電圧の間の電圧に変換するように構成されてもよい。
【００２８】
本発明のコンバータは、前記第２段が線形変換を行うように構成されてもよい。
【００２９】
本発明のコンバータは、前記第２段が電位分割器、ｎ対２nデコーダおよび２n対１マルチプレクサを含んでもよい。
【００３０】
本発明のコンバータは、前記第２段が、複数のキャパシタと、前記ｎ個の最下位ビットに従って前記第１または第２の電圧を受け取るように該キャパシタを選択的に接続するための複数のスイッチとを含んでもよい。
【００３１】
本発明の第１の局面によると、ｋビット入力信号のｍ個の最上位ビットの第１のデジタルアナログ変換を行うための第１のコンバータ段と、第１の変換の結果に従って事前充電電圧へ出力負荷を事前充電するための事前充電回路と、ｋビット入力信号のｎ個の最下位ビットの第２のデジタルアナログ変換を行うための第２のコンバータ段とを含むデジタルアナログコンバータが提供される。
【００３２】
ｍとｎの合計は、ｋに等しくてもよい。
【００３３】
第１段は、ｍ個の最上位ビットに従って複数の基準電圧のうちの第１および第２の電圧を選択するように構成されてもよい。
【００３４】
複数の基準電圧は、２m＋１個の基準電圧を含んでもよい。
【００３５】
第１および第２の電圧は、連続した値を有してもよい。
【００３６】
第１の電圧の大きさは、第２の電圧の大きさよりも大きてもよく、事前充電電圧の大きさは、第１の電圧の大きさよりも小さいかまたは実質的に等しく、かつ第２の電圧の大きさよりも大きいかまたは実質的に等しくてもよい。
【００３７】
事前充電電圧の大きさは、第１および第２の電圧の大きさの算術平均に実質的に等しくてもよい。
【００３８】
事前充電電圧が第１および第２の電圧のうちの１つに実質的に等しくてもよい。事前充電電圧は、第２の電圧に実質的に等しくてもよい。第１段は、第１および第２の電圧に対してそれぞれ第１および第２の出力を有し、事前充電回路は、事前充電フェーズの間にコンバータの出力を第１および第２の出力のうちの１つに接続するための第１のスイッチを含んでもよい。
【００３９】
事前充電回路は、事前充電フェーズの間に第２段の出力をコンバータの出力から切り離すための第２のスイッチを含んでもよい。
【００４０】
出力バッファが第２段の出力と第２のスイッチとの間に接続されてもよい。出力バッファは、差動入力を有し、第１の差動入力が第２段の出力に接続され、第２の差動入力が第１および第２の出力のうちの１つに接続されてもよい。
【００４１】
第１段は、ｍ対２mデコーダならびに第１および第２の２m対１マルチプレクサを含んでもよい。
【００４２】
第２段は、ｎ個の最下位ビットを第１および第２の電圧の間の電圧に変換するように構成されてもよい。
【００４３】
第２段は、線形変換を行うように構成されてもよい。
【００４４】
第２段は、電位分割器、ｎ対２nデコーダおよび２n対１マルチプレクサを含んでもよい。
【００４５】
第２段は、複数のキャパシタと、ｎ個の最下位ビットに従って第１または第２の電圧を受け取るように該キャパシタを選択的に接続するための複数のスイッチとを含んでもよい。
【００４６】
本発明の第２の局面によると、本発明の第１の局面によるコンバータを含むアクティブマトリクス液晶ディスプレイが提供される。
【００４７】
従って、実質的に変換速度の増加したＤＡＣを提供することが可能である。初期または第１の変換プロセスに基づいて出力負荷の事前充電を行うことによって、第２の変換段は、最悪、非常に小さい電圧変化を提供することが必要となるので、全変換期間は、所定の駆動能力に対して低減され得る。出力バッファが提供される場合、バッファの必要な最大スルーレートは、実質的に低減され得る。あるいは、所定の必要な速度に対して、コンバータおよび存在する場合のバッファの設計は、実質的に簡略化される。また、電力消費の低減が達成され得る。
【００４８】
【発明の実施の形態】
本発明を図面を参照しながら実施例を用いてさらに説明する。
【００４９】
図面を通して同様の参照符号は、同様の部分を示す。
【００５０】
図４において示されるＤＡＣは、２段タイプであり、第１ＤＡＣ段１および第２ＤＡＣ段２を含む。第１段ＤＡＣ１は、ｋビット並列入力信号のｍ個の最上位ビットを受け取り、第２段は、ｎ個の最下位ビットを受け取る。ここでｍ＋ｎ＝ｋである。第１段１は、図１および２において例示したタイプと同じタイプであり、上記に説明されたのでさらなる説明はしない。
【００５１】
段１は、ｍ個の最上位ビットに従って基準電圧から上限および下限電圧ＶＨおよびＶＬを選択し、これらを第２ＤＡＣ２へ供給する。第２ＤＡＣ２は、ＶＬとＶＨとの間の電圧範囲においてｎ個の最下位ビットの線形変換を行う。第２の出力は、上記のようにオプションのバッファ５を介して供給される。
【００５２】
図４のコンバータは、事前充電スイッチＳＷ１および隔離スイッチＳＷ２を含む事前充電回路を含む。スイッチＳＷ１は、下限電圧ＶＬを供給する第１段１の出力と負荷ＣLOADに接続されたコンバータの出力との間に接続される。スイッチＳＷ２は、コンバータ出力と段２（または、存在する場合のバッファ５）との間に接続される。スイッチＳＷ１およびＳＷ２は、クロック信号Ф１がアクティブである場合の事前充電フェーズの間にスイッチＳＷ１が閉じられかつスイッチＳＷ２が開けられ、他方クロック信号Ф２がアクティブである場合の事前充電の間にスイッチＳＷ１が開けられかつスイッチＳＷ２が閉じられるように、非オーバラップ２フェーズクロック信号Ф１およびФ２によって制御される。
【００５３】
スイッチＳＷ１は、下限電圧ＶＬを提供する段１の出力に接続されるように示されたが、あるいは、そのスイッチは、上限電圧ＶＨを供給する出力、または上下限電圧ＶＬとＶＨとの間の電圧を供給する電位分割器のタッピング点などの点に接続されてもよい。しかし、簡単のために、以下の記載は、図４において例示された構成に関し、スイッチが下限電圧ＶＬを受け取るように接続される。
【００５４】
図５は、共通時間軸に対するクロック信号Ф１およびФ２ならびに図４のコンバータの出力電圧を例示する。時間ゼロにおいて、負荷ＣLOADにかかる電圧は、コンバータの作業出力電圧範囲内の任意の値を有し得る。例えば、反対極性のピクセル信号を供給するＡＭＬＣＤの部分が連続リフレッシュサイクルである際にコンバータが使用される場合、電流リフレッシュサイクルの間に供給されるべきものに対して反対極性の作業電圧範囲における任意の値を有し得る。しかし、簡単のために、時間ゼロにおける初期電圧をゼロとして示す。
【００５５】
この時間において、クロック信号Ф１は、そのアクティブハイレベルにスイッチし、他方クロック信号Ф２は、そのインアクティブローレベルにスイッチする。スイッチＳＷ１は閉じられ、スイッチ２は開かれる。第１ＤＡＣ段１は、電流ｋビット入力信号のｍ個の最上位ビットに従って入力基準電圧のうちの２つを選択して、連続した値を有する上下限電圧ＶＨおよびＶＬを供給する。スイッチＳＷ１は負荷ＣLOADを接続して下限電圧ＶＬを受け取るので、負荷は、クロック信号Ф１がアクティブであることによって規定される事前充電フェーズの終了する前に、許容な精度内で、電圧ＶＬの方へ充電され、その値に達する。
【００５６】
上下限電圧ＶＨおよびＶＬは、第２ＤＡＣ段２に供給される。第２ＤＡＣ段２は、ｋビット入力のｎ個の最下位ビットに従って上下限電圧によって規定される電圧範囲において線形変換を行う。ｋビット入力信号のアナログ出力信号への完全な変換を表すその結果の電圧は、段２の出力から、直接または存在する場合はバッファ５を介して、スイッチＳＷ２へ供給される。スイッチＳＷ２は、第１クロックフェーズが事前充電フェーズを規定するあいだ開かれたままとなる。
【００５７】
時間ｔ１において、クロック信号Ф１は、そのインアクティブまたはよりロー状態へスイッチして事前充電を終了する。クロック信号Ф２はアクティブとなるので、スイッチＳＷ１が開かれ、スイッチＳＷ２は閉じられる。負荷ＣLOADは、下限電圧ＶＬから切り離され、コンバータの出力電圧を受け取るように接続される。そして、図５において示すように、負荷のコンバータ出力電圧Ｖｆへの充電は完了される。次に、動作のサイクルは、クロック信号Ф１がアクティブとなり、クロック信号Ф２がインアクティブとなる場合に、時間ｔ２において繰り返される。
【００５８】
図６は、容量Ｃを有する負荷を充電するための有限出力抵抗Ｒを有するＤＡＣの出力動作を例示する。電圧Ｖ（ｔ）は時間ｔにおいて無負荷出力電圧（開回路への出力電圧）を表し、他方Ｖc（ｔ）は時刻ｔにおいて負荷にかかる電圧を表す。従って、Ｖc（０）は、負荷にかかる時間ゼロにおける初期電圧を表す。
【００５９】
負荷にかかる電圧は、以下に与えられる。
【００６０】
【数１】
変換は、以下に示すように規定される精度ｘで時間Ｔにおいて完了すると考えられる。
【００６１】
【数２】
従って、変換を完了するのに必要な時間Ｔは、以下に与えられる。
【００６２】
【数３】
これは、Ｖ（Ｔ）をＶで、およびＶc（０）をＶ0で置き換えることによって、より簡単に記述され得る。
【００６３】
【数４】
例えば、通常のＡＭＬＣＤアプリケーションは、ｍ＝３およびｎ＝３の６ビット変換を必要とする。図４において示すコンバータの場合、事前充電電圧Ｖ0は７Ｖ／８に等しく、完全変換に対する最下位ビット半値の精密度は、以下において達成される。
【００６４】
【数５】
ＤＡＣの公知タイプに対して、例えば図１および２において示すように、初期電圧Ｖ0はゼロであり、最下位ビットの半値の精密度は、以下において達成される。
【００６５】
【数６】
従って、所定の出力インピーダンスおよび負荷容量に対して、図４のコンバータは、図１および２において例示するコンバータの公知タイプのほぼ２倍の速度を有する。さらに、速度が約２倍となるのは、ｎ＝ｍが入力ビット数ｋに独立であるコンバータの一般的な結果である。逆に、所定の変換速度、および負荷を直接駆動するための抵抗性タイプのＤＡＣ（図１における段２など）を使用することに対して、段２の電力消費はほとんど半分となり得る。なぜなら、より大きな値の抵抗器を使用して同じ変換速度を達成し得るからである。そのような場合、ＤＡＣの抵抗性タイプは、実際の出力電圧に依存する可変出力抵抗を有するが、この結果は、上記の式においてＲが可変出力抵抗を表すならば一般的である。
【００６６】
出力バッファ５が存在する場合、バッファ５の有限最大出力スルーレートは、バッファ５の出力抵抗またはインピーダンスではなく、負荷容量Ｃの最大充電速度を制限し得る。このことのコンバータの変換速度へ効果は、図７において示される。ここでは簡単のため、バッファの小さな信号設定時間は無視した。
【００６７】
この場合、負荷容量Ｃにかかる電圧は、以下に与えられ、
【００６８】
【数７】
ここでＳは、バッファ５のその出力における最大スルーレートである。以下に与えられるｘと同じ精密度パラメータを使用して、
【００６９】
【数８】
変換時間Ｔは、以下に与えられ、
【００７０】
【数９】
これは上記と同じ方法で以下のように簡単にされ得る。
【００７１】
【数１０】
再度、ｍ＝３およびｎ＝３のフルスケール変換および最下位ビットの半値の精密度に対して、図４のコンバータは、以下のように変換を完了する。
【００７２】
【数１１】
逆に、図１または図２において示す実施例に対する公知タイプのコンバータは、以下に与えられる変換時間を有する。
【００７３】
【数１２】
従って、変換速度は８倍に増加され得る。逆に、同じ変換速度に対して、バッファ仕様およびその電力消費は、実質的に低減され得る。なぜなら、必要な最大スルーレートは、ほとんど１桁低いからである。
【００７４】
図８において示すコンバータは、図４において示すタイプであり、第２ＤＡＣ段２が図１に例示するような抵抗性はしごタイプである。同様に、図９において示すコンバータは、図４において示すタイプであるが、ＤＡＣ段２が図２に示すバイナリ単位容量タイプである。
【００７５】
コンバータが高精度回路において使用される必要があるか、またはポリシリコン薄膜トランジスタなどの低性能回路によって実施されるべきである場合、オフセット補償回路は、負荷へ出力信号を供給する前にバッファ５におけるオフセットの効果を除去する必要があり得る。オフセット補償構成の実施例を図１０において示す。これは、コンバータの２フェーズ動作が変換プロセスを長くすることなしにオフセット補償を提供する利点がある。オフセット補償構成は、入力キャパシタＣ１、フィードバックキャパシタＣ２およびスイッチＳＷ３〜ＳＷ７を含む。バッファ５は、その反転入力への１００％負フィードバックを有することによって電圧ホロワとして動作する差動入力タイプである。スイッチＳＷ３、ＳＷ５およびＳＷ７は、クロック信号Ф１がアクティブである場合に閉じられ、クロック信号Ф２がインアクティブである場合に開かれる。他方スイッチＳＷ４およびＳＷ６は、クロックФ１がインアクティブである場合に開かれ、クロック信号Ф２がアクティブである場合に閉じられる。
【００７６】
バッファ５の非反転入力は、下限電圧ＶＬまたはＡＭＬＣＤの対向電極上などの固定電圧を受け取るように接続され得る。バッファ５の非反転入力が下限電圧ＶＬを受け取る場合、回路のダイナミック動作は改善される。なぜなら、オフセットは、所望の最終結果の非常に近くで測定されるからである。しかし、バッファ５の共通モード入力電圧範囲が不十分であるならば、非反転入力は一定電圧に接続され得、バッファ５の入力段は一定動作点に実質的にとどまる。これは、バッファ５がバッファ５のための実質的に上方および下方供給電圧の間にある入力電圧で動作する必要がある場合に、好ましくあり得る。
【００７７】
図１１において示すコンバータは、図４において示すタイプであり、オプションの出力バッファ５に加えて、オプションのオフセット補償構成２２は、破線で例示される。例えば、これは、図１０において例示するタイプであり得る。また、スイッチＳＷ１は、電圧分割手段２４の出力へ接続される。電圧分割手段２４の入力は、上下限電圧ＶＨおよびＶＬを受け取るように接続される。例えば、電圧分割手段２４は、スイッチＳＷ１への上下限電圧の算術平均すなわち平均（ＶＬ＋ＶＨ）／２を供給するように構成され得る。従って、クロック信号Ф１がアクティブである場合、負荷ＣLOADは下限および上限電圧ＶＬおよびＶＨの間、好ましくはその中間値の電圧へ充電される。そして、ＤＡＣ段２が生成しなければならない最大電圧充電は、上記の実施形態によって必要とされる最大充電の約半分である。
【００７８】
図１２は、図３において示すものと同様のタイプＡＭＬＣＤを例示する。ただし、このＡＭＬＣＤにおいて、コラムデータドライバ１４が図４において示すタイプの複数のコンバータを含む。特に、各コラムまたはデータ線（２０など）は、段１および２ならびにスイッチＳＷ１およびＳＷ２を含むそれぞれのコンバータに接続される。ドライバ１３および１４が比較的低性能なポリシリコントランジスタを使用して（例えば、絶縁体上のシリコン技術を使用して）実施される場合、そのようなコンバータを使用することによって、動作速度が向上し、集積回路に必要な面積が低減し、それにより設計が実質的に簡略化および改善されることを可能にする。
【００７９】
適切な低インピーダンス基準電圧を選択することによってｋビット入力信号のｍ個の最上位ビットを上下限電圧ＶＨおよびＶＬに変換するための第１のコンバータ段１を含むデジタルアナログコンバータである。第２のコンバータ２は、上下限電圧ＶＨおよびＶＬによって規定される電圧範囲内でｋビット入力のうちのｎ個の最下位ビットの線形変換を行う。スイッチＳＷ１およびＳＷ２を含む事前充電回路は、段２を負荷ＣLOADから切り離す。負荷ＣLOADは、事前充電フェーズの間に下限電圧ＶＬに充電される。負荷は、下限電圧ＶＬから実質的に切り離され、段２の出力に接続され、負荷ＣLOADのコンバータ出力電圧への充電を完了させる。
【００８０】
【発明の効果】
本発明のデジタル−アナログコンバータ（ＤＡＣ）によって、実質的に変換速度の増加したＤＡＣを提供することが可能である。初期または第１の変換プロセスに基づいて出力負荷の事前充電を行うことによって、第２の変換段は、非常に小さい電圧変化を提供することが必要となるため、全変換期間は、所定の駆動能力に対して低減され得る。出力バッファが提供される場合、バッファの必要な最大スルーレートは低減され、あるいは所定の必要な速度に対して、コンバータおよび存在する場合のバッファの設計が簡略化され、電力消費の低減が達成され得る。
【図面の簡単な説明】
【図１】第１の公知タイプのＤＡＣのブロック回路図である。
【図２】第２の公知タイプのＤＡＣのブロック回路図である。
【図３】公知タイプの事前充電構成を含むＡＭＬＣＤのブロック模式図である。
【図４】本発明の実施形態を構成するＤＡＣのブロック回路図である。
【図５】図４のＤＡＣにおいて発生する波形を例示する波形図である。
【図６】負荷を駆動する場合のＤＡＣの性能を例示するための図である。
【図７】負荷を駆動する場合のＤＡＣに対してスルーレートを制限する効果を例示するための図６と同様の図である。
【図８】本発明の別の実施形態を構成するＤＡＣのブロック回路図である。
【図９】本発明のさらなる実施形態を構成するＤＡＣのブロック回路図である。
【図１０】図９において示すタイプのＤＡＣへ適用されるオフセット補正技術を例示する回路図である。
【図１１】本発明のさらに別の実施形態を構成するＤＡＣのブロック回路図である。
【図１２】本発明の実施形態を構成し、図４において示すタイプのＤＡＣを含むＡＭＬＣＤのブロック模式図である。
【符号の説明】
２４ 電圧分割手段
【発明の属する技術分野】
本発明は、デジタルアナログコンバータ（ＤＡＣ）およびそのようなＤＡＣを内蔵するアクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）に関する。
【０００２】
【従来の技術】
公知タイプのＤＡＣは、２つのカスケードされた段を含む。ここで、第１段は、１対の低インピーダンス基準電圧を複数の電圧基準から選択し、これらを入力として第２段の線形ＤＡＣへ供給する。このタイプのＤＡＣは、例えば、デジタルインターフェースを有するＡＭＬＣＤのデータドライバ制御回路において使用される。そのようなコンバータを使用してアナログ絵素（ピクセル）電圧を生成し、かつ液晶ピクセルのピクセル電圧とピクセル光透過との間の非線形な関係の補償を提供する。これは、一般にガンマ補正と呼ばれ、ピクセル電圧とピクセル変換との関係を線形化するために有効に使用される。
【０００３】
【発明が解決しようとする課題】
添付の図面の図１は、公知タイプの２段ＤＡＣ（例えば、米国特許第５，８７７，７１７号に記載）を例示する。第１段１は、ゼロ基準電圧を提供するための低インピーダンス基準電源に接続される２m＋１個の入力、およびガンマ補正を提供するための関数に近似する線形セグメントの端点を表す２m個の異なる基準電圧を有する。第１段１は、ＤＡＣとして機能し、ｋビット並列入力信号のうちのｍ個の最上位ビット（ＭＳＢ）を受け取る。ｍ対２mデコーダは、２m個の出力のうちの対応する１つにアクティブ信号を供給するためにｍ個のＭＳＢを変換し、そしてそれらは２つの２m対１マルチプレクサを制御するために使用される。従って、ｍ個のＭＳＢは、線セグメントの内の１つに対応する基準電圧ＶＨおよびＶＬを選択する。
【０００４】
第２段２は、入力信号のｋビットのうちのｎ個の最下位ビット（ＬＳＢ）によってアドレッシングされ、上限および下限電圧ＶＨおよびＶＬによって規定される電圧範囲においてｎビット線形変換を行う線形ＤＡＣを含む。ＤＡＣ２は、ｎ対２nデコーダ２ａを含む。ｎ対２nデコーダ２ａの出力は、抵抗性電位分割器のタッピング点を選択するためのｎ個のスイッチ（３など）を制御する。抵抗性電位分割器は、電圧ＶＨおよびＶＬを受け取るＤＡＣ入力間に直列に接続された抵抗器（４など）を含む。ＤＡＣ２の出力は、図１における破線で示すオプションのバッファ５に直接かまたはそれを介してのいずれかで、容量性負荷ＣLOADとして例示される負荷に接続される。
【０００５】
添付の図面の図２は、欧州特許第０ ８９９ ８８４号に開示されるタイプの別の公知２段コンバータを例示する。このＤＡＣは、図１において示されるものと、第２段２が抵抗性はしごコンバータの代わりに容量性コンバータを使用する点で異なる。ｎ個のＬＳＢは、ｎ個の電子スイッチ（６など）を直接制御する。ｎ個の電子スイッチは、第１段ＤＡＣ１から上限電圧ＶＨまたは下限電圧ＶＬを受け取るようにそれぞれのキャパシタ（７など）の第１の電極に選択的に接続する。キャパシタの第２の電極は、一緒に結合され、オプションのバッファ５に直接かまたはそれを介して、ＤＡＣの出力へ接続される。さらに、スイッチ（８など）がキャパシタを介して接続され、スイッチ９は、キャパシタ７の第２の電極と下限電圧ＶＬを受け取る入力との間に接続される。
【０００６】
キャパシタ７は、バイナリ単位の容量を有し、各キャパシタの容量は、次の最下位ビットを表すキャパシタの２倍である。スイッチ６、８および９は、図２においてФ１およびФ２として示されるフェーズを有する２フェーズ非オーバラップクロックによって制御される。第１フェーズФ１の間に、スイッチ８および９は、キャパシタ７を放電し、コンバータ２の出力を下限電圧ＶＬに充電するように閉じられる。第２のクロックフェーズФ２の間に、各キャパシタ７は、その制御ビットがハイの場合に上限電圧ＶＨを、またはその制御ビットがローの場合に下限電圧ＶＬを受け取るように接続される。
【０００７】
ＤＡＣの重要な仕様のうちの２つは、入力デジタルデータが対応のアナログ値に変換される精度、および（所定の負荷インピーダンスへの）変換の速度である。バッファ５の使用は、駆動能力および従って変換の総速度を増加する場合に好ましい。しかし、これにより、例えばＡＭＬＣＤにおける高い容量負荷を駆動する高速コンバータに対して、バッファは高いスルーレートおよび精密度を必要とする。
【０００８】
変換プロセスの速度を増加するために、出力負荷を中間レベルに事前充電を行うことが公知である（例えば、米国特許第５ ４２６ ４４７号に記載）。そのような構成は、添付の図面の図３において例示される。図３は、薄膜トランジスタ（ＴＦＴ）アレイ１０を含むＡＭＬＣＤを示す。アレイ１０は、個々の液晶ピクセル（１２など）を制御するためのマトリクスアレイを形成する薄膜トランジスタ（１１など）を含む。各行のトランジスタ１１のゲートは、一緒に結合され、走査ドライバ１３に結合される。他方、各列のトランジスタ１１のドレインは、一緒に結合され、それぞれの出力バッファ５に接続される。デジタルデータおよび制御信号は、添付の図面の図１または図２において示されるタイプのＤＡＣを含む列データドライバ１４に供給される。
【０００９】
データ線はまた、事前充電制御信号を受け取る事前充電回路１５に接続される。この構成の目的は、出力バッファ５に対する必要なスルーレートを低減することである。
【００１０】
液晶のＤＣバランスを維持するために、交流極性電圧を用いてピクセルを駆動するのが通常である。例えば、極性は、データの各ラインまたはフレームがディスプレイに供給された後で反転され得る。従って、出力バッファ５の最大スルーレート能力は、ディスプレイのリフレッシュレートを制限する。なぜなら、リフレッシュサイクルの間に必要なピクセル電圧が、前回のリフレッシュサイクルの間の反対極性ピクセル電圧から得られなければならないからである。
【００１１】
図３において示される構成において、各リフレッシュサイクルの開始の前に、事前充電回路１５は、各ピクセルにおいて達成されなければならない電圧変化を低減するために、データ線のすべてを固定された電圧に事前充電する。これにより、出力バッファ５の必要な最大スルーレートを低減する。
【００１２】
このタイプの技術は、欧州特許第０ ８９９ ７１４号、欧州特許第０ ８９９ ７１３号および欧州特許第０ ８９９ ７１２号において開示される。この場合、事前充電回路１５は、最大ピクセル電圧の約半分にデータ線を事前充電する。従って、最大ピクセル電圧が、反対極性の最大ピクセル電圧に前回充電されたピクセル上に設定されるという最悪の場合に、最大スルーレートは、４分の１に低減される。
【００１３】
【課題を解決するための手段】
本発明のコンバータは、ｋビット入力信号のｍ個の最上位ビットの第１のデジタルアナログ変換を行うための第１のコンバータ段と、該第１の変換の結果に従って事前充電電圧へ出力負荷を事前充電するための事前充電回路と、該ｋビット入力信号のｎ個の最下位ビットの第２のデジタルアナログ変換を行うための第２のコンバータ段とを含む。
【００１４】
本発明のコンバータは、ｍ＋ｎ＝ｋであってもよい。
【００１５】
本発明のコンバータは、前記第１段が前記ｍ個の最上位ビットに従って複数の基準電圧のうちの第１および第２の電圧を選択するように構成されてもよい。
【００１６】
本発明のコンバータは、前記複数の基準電圧が２m＋１個の基準電圧を含んでもよい。
【００１７】
本発明のコンバータは、前記第１および第２の電圧が連続した値を有してもよい。
【００１８】
本発明のコンバータは、前記第１の電圧の大きさが前記第２の電圧の大きさよりも大きく、前記事前充電電圧の大きさが、該第１の電圧の大きさよりも小さいかまたは実質的に等しく、かつ該第２の電圧の大きさよりも大きいかまたは実質的に等しくてもよい。
【００１９】
本発明のコンバータは、前記事前充電電圧の大きさが前記第１および第２の電圧の大きさの算術平均に実質的に等しくてもよい。
【００２０】
本発明のコンバータは、前記事前充電電圧が前記第１および第２の電圧のうちの１つに実質的に等しくてもよい。
【００２１】
本発明のコンバータは、前記事前充電電圧が前記第２の電圧に実質的に等しくてもよい。
【００２２】
本発明のコンバータは、前記第１段が前記第１および第２の電圧に対してそれぞれ第１および第２の出力を有し、前記事前充電回路が、事前充電フェーズの間に前記コンバータの出力を該第１および第２の出力のうちの１つに接続するための第１のスイッチを含んでもよい。
【００２３】
本発明のコンバータは、前記事前充電回路が、前記事前充電フェーズの間に前記第２段の出力を前記コンバータの前記出力から切り離すための第２のスイッチを含んでもよい。
【００２４】
本発明のコンバータは、前記第２段の前記出力と前記第２のスイッチとの間に接続された出力バッファを含んでもよい。
【００２５】
本発明のコンバータは、前記出力バッファが複数の差動入力を有し、第１の差動入力が前記第２段の前記出力に接続され、第２の差動入力が前記第１および第２の出力のうちの１つに接続されてもよい。
【００２６】
本発明のコンバータは、前記第１段がｍ対２mデコーダならびに第１および第２の２m対１マルチプレクサを含んでもよい。
【００２７】
本発明のコンバータは、前記第２段が前記ｎ個の最下位ビットを前記第１および第２の電圧の間の電圧に変換するように構成されてもよい。
【００２８】
本発明のコンバータは、前記第２段が線形変換を行うように構成されてもよい。
【００２９】
本発明のコンバータは、前記第２段が電位分割器、ｎ対２nデコーダおよび２n対１マルチプレクサを含んでもよい。
【００３０】
本発明のコンバータは、前記第２段が、複数のキャパシタと、前記ｎ個の最下位ビットに従って前記第１または第２の電圧を受け取るように該キャパシタを選択的に接続するための複数のスイッチとを含んでもよい。
【００３１】
本発明の第１の局面によると、ｋビット入力信号のｍ個の最上位ビットの第１のデジタルアナログ変換を行うための第１のコンバータ段と、第１の変換の結果に従って事前充電電圧へ出力負荷を事前充電するための事前充電回路と、ｋビット入力信号のｎ個の最下位ビットの第２のデジタルアナログ変換を行うための第２のコンバータ段とを含むデジタルアナログコンバータが提供される。
【００３２】
ｍとｎの合計は、ｋに等しくてもよい。
【００３３】
第１段は、ｍ個の最上位ビットに従って複数の基準電圧のうちの第１および第２の電圧を選択するように構成されてもよい。
【００３４】
複数の基準電圧は、２m＋１個の基準電圧を含んでもよい。
【００３５】
第１および第２の電圧は、連続した値を有してもよい。
【００３６】
第１の電圧の大きさは、第２の電圧の大きさよりも大きてもよく、事前充電電圧の大きさは、第１の電圧の大きさよりも小さいかまたは実質的に等しく、かつ第２の電圧の大きさよりも大きいかまたは実質的に等しくてもよい。
【００３７】
事前充電電圧の大きさは、第１および第２の電圧の大きさの算術平均に実質的に等しくてもよい。
【００３８】
事前充電電圧が第１および第２の電圧のうちの１つに実質的に等しくてもよい。事前充電電圧は、第２の電圧に実質的に等しくてもよい。第１段は、第１および第２の電圧に対してそれぞれ第１および第２の出力を有し、事前充電回路は、事前充電フェーズの間にコンバータの出力を第１および第２の出力のうちの１つに接続するための第１のスイッチを含んでもよい。
【００３９】
事前充電回路は、事前充電フェーズの間に第２段の出力をコンバータの出力から切り離すための第２のスイッチを含んでもよい。
【００４０】
出力バッファが第２段の出力と第２のスイッチとの間に接続されてもよい。出力バッファは、差動入力を有し、第１の差動入力が第２段の出力に接続され、第２の差動入力が第１および第２の出力のうちの１つに接続されてもよい。
【００４１】
第１段は、ｍ対２mデコーダならびに第１および第２の２m対１マルチプレクサを含んでもよい。
【００４２】
第２段は、ｎ個の最下位ビットを第１および第２の電圧の間の電圧に変換するように構成されてもよい。
【００４３】
第２段は、線形変換を行うように構成されてもよい。
【００４４】
第２段は、電位分割器、ｎ対２nデコーダおよび２n対１マルチプレクサを含んでもよい。
【００４５】
第２段は、複数のキャパシタと、ｎ個の最下位ビットに従って第１または第２の電圧を受け取るように該キャパシタを選択的に接続するための複数のスイッチとを含んでもよい。
【００４６】
本発明の第２の局面によると、本発明の第１の局面によるコンバータを含むアクティブマトリクス液晶ディスプレイが提供される。
【００４７】
従って、実質的に変換速度の増加したＤＡＣを提供することが可能である。初期または第１の変換プロセスに基づいて出力負荷の事前充電を行うことによって、第２の変換段は、最悪、非常に小さい電圧変化を提供することが必要となるので、全変換期間は、所定の駆動能力に対して低減され得る。出力バッファが提供される場合、バッファの必要な最大スルーレートは、実質的に低減され得る。あるいは、所定の必要な速度に対して、コンバータおよび存在する場合のバッファの設計は、実質的に簡略化される。また、電力消費の低減が達成され得る。
【００４８】
【発明の実施の形態】
本発明を図面を参照しながら実施例を用いてさらに説明する。
【００４９】
図面を通して同様の参照符号は、同様の部分を示す。
【００５０】
図４において示されるＤＡＣは、２段タイプであり、第１ＤＡＣ段１および第２ＤＡＣ段２を含む。第１段ＤＡＣ１は、ｋビット並列入力信号のｍ個の最上位ビットを受け取り、第２段は、ｎ個の最下位ビットを受け取る。ここでｍ＋ｎ＝ｋである。第１段１は、図１および２において例示したタイプと同じタイプであり、上記に説明されたのでさらなる説明はしない。
【００５１】
段１は、ｍ個の最上位ビットに従って基準電圧から上限および下限電圧ＶＨおよびＶＬを選択し、これらを第２ＤＡＣ２へ供給する。第２ＤＡＣ２は、ＶＬとＶＨとの間の電圧範囲においてｎ個の最下位ビットの線形変換を行う。第２の出力は、上記のようにオプションのバッファ５を介して供給される。
【００５２】
図４のコンバータは、事前充電スイッチＳＷ１および隔離スイッチＳＷ２を含む事前充電回路を含む。スイッチＳＷ１は、下限電圧ＶＬを供給する第１段１の出力と負荷ＣLOADに接続されたコンバータの出力との間に接続される。スイッチＳＷ２は、コンバータ出力と段２（または、存在する場合のバッファ５）との間に接続される。スイッチＳＷ１およびＳＷ２は、クロック信号Ф１がアクティブである場合の事前充電フェーズの間にスイッチＳＷ１が閉じられかつスイッチＳＷ２が開けられ、他方クロック信号Ф２がアクティブである場合の事前充電の間にスイッチＳＷ１が開けられかつスイッチＳＷ２が閉じられるように、非オーバラップ２フェーズクロック信号Ф１およびФ２によって制御される。
【００５３】
スイッチＳＷ１は、下限電圧ＶＬを提供する段１の出力に接続されるように示されたが、あるいは、そのスイッチは、上限電圧ＶＨを供給する出力、または上下限電圧ＶＬとＶＨとの間の電圧を供給する電位分割器のタッピング点などの点に接続されてもよい。しかし、簡単のために、以下の記載は、図４において例示された構成に関し、スイッチが下限電圧ＶＬを受け取るように接続される。
【００５４】
図５は、共通時間軸に対するクロック信号Ф１およびФ２ならびに図４のコンバータの出力電圧を例示する。時間ゼロにおいて、負荷ＣLOADにかかる電圧は、コンバータの作業出力電圧範囲内の任意の値を有し得る。例えば、反対極性のピクセル信号を供給するＡＭＬＣＤの部分が連続リフレッシュサイクルである際にコンバータが使用される場合、電流リフレッシュサイクルの間に供給されるべきものに対して反対極性の作業電圧範囲における任意の値を有し得る。しかし、簡単のために、時間ゼロにおける初期電圧をゼロとして示す。
【００５５】
この時間において、クロック信号Ф１は、そのアクティブハイレベルにスイッチし、他方クロック信号Ф２は、そのインアクティブローレベルにスイッチする。スイッチＳＷ１は閉じられ、スイッチ２は開かれる。第１ＤＡＣ段１は、電流ｋビット入力信号のｍ個の最上位ビットに従って入力基準電圧のうちの２つを選択して、連続した値を有する上下限電圧ＶＨおよびＶＬを供給する。スイッチＳＷ１は負荷ＣLOADを接続して下限電圧ＶＬを受け取るので、負荷は、クロック信号Ф１がアクティブであることによって規定される事前充電フェーズの終了する前に、許容な精度内で、電圧ＶＬの方へ充電され、その値に達する。
【００５６】
上下限電圧ＶＨおよびＶＬは、第２ＤＡＣ段２に供給される。第２ＤＡＣ段２は、ｋビット入力のｎ個の最下位ビットに従って上下限電圧によって規定される電圧範囲において線形変換を行う。ｋビット入力信号のアナログ出力信号への完全な変換を表すその結果の電圧は、段２の出力から、直接または存在する場合はバッファ５を介して、スイッチＳＷ２へ供給される。スイッチＳＷ２は、第１クロックフェーズが事前充電フェーズを規定するあいだ開かれたままとなる。
【００５７】
時間ｔ１において、クロック信号Ф１は、そのインアクティブまたはよりロー状態へスイッチして事前充電を終了する。クロック信号Ф２はアクティブとなるので、スイッチＳＷ１が開かれ、スイッチＳＷ２は閉じられる。負荷ＣLOADは、下限電圧ＶＬから切り離され、コンバータの出力電圧を受け取るように接続される。そして、図５において示すように、負荷のコンバータ出力電圧Ｖｆへの充電は完了される。次に、動作のサイクルは、クロック信号Ф１がアクティブとなり、クロック信号Ф２がインアクティブとなる場合に、時間ｔ２において繰り返される。
【００５８】
図６は、容量Ｃを有する負荷を充電するための有限出力抵抗Ｒを有するＤＡＣの出力動作を例示する。電圧Ｖ（ｔ）は時間ｔにおいて無負荷出力電圧（開回路への出力電圧）を表し、他方Ｖc（ｔ）は時刻ｔにおいて負荷にかかる電圧を表す。従って、Ｖc（０）は、負荷にかかる時間ゼロにおける初期電圧を表す。
【００５９】
負荷にかかる電圧は、以下に与えられる。
【００６０】
【数１】
【００６１】
【数２】
【００６２】
【数３】
【００６３】
【数４】
【００６４】
【数５】
【００６５】
【数６】
【００６６】
出力バッファ５が存在する場合、バッファ５の有限最大出力スルーレートは、バッファ５の出力抵抗またはインピーダンスではなく、負荷容量Ｃの最大充電速度を制限し得る。このことのコンバータの変換速度へ効果は、図７において示される。ここでは簡単のため、バッファの小さな信号設定時間は無視した。
【００６７】
この場合、負荷容量Ｃにかかる電圧は、以下に与えられ、
【００６８】
【数７】
【００６９】
【数８】
【００７０】
【数９】
【００７１】
【数１０】
【００７２】
【数１１】
【００７３】
【数１２】
【００７４】
図８において示すコンバータは、図４において示すタイプであり、第２ＤＡＣ段２が図１に例示するような抵抗性はしごタイプである。同様に、図９において示すコンバータは、図４において示すタイプであるが、ＤＡＣ段２が図２に示すバイナリ単位容量タイプである。
【００７５】
コンバータが高精度回路において使用される必要があるか、またはポリシリコン薄膜トランジスタなどの低性能回路によって実施されるべきである場合、オフセット補償回路は、負荷へ出力信号を供給する前にバッファ５におけるオフセットの効果を除去する必要があり得る。オフセット補償構成の実施例を図１０において示す。これは、コンバータの２フェーズ動作が変換プロセスを長くすることなしにオフセット補償を提供する利点がある。オフセット補償構成は、入力キャパシタＣ１、フィードバックキャパシタＣ２およびスイッチＳＷ３〜ＳＷ７を含む。バッファ５は、その反転入力への１００％負フィードバックを有することによって電圧ホロワとして動作する差動入力タイプである。スイッチＳＷ３、ＳＷ５およびＳＷ７は、クロック信号Ф１がアクティブである場合に閉じられ、クロック信号Ф２がインアクティブである場合に開かれる。他方スイッチＳＷ４およびＳＷ６は、クロックФ１がインアクティブである場合に開かれ、クロック信号Ф２がアクティブである場合に閉じられる。
【００７６】
バッファ５の非反転入力は、下限電圧ＶＬまたはＡＭＬＣＤの対向電極上などの固定電圧を受け取るように接続され得る。バッファ５の非反転入力が下限電圧ＶＬを受け取る場合、回路のダイナミック動作は改善される。なぜなら、オフセットは、所望の最終結果の非常に近くで測定されるからである。しかし、バッファ５の共通モード入力電圧範囲が不十分であるならば、非反転入力は一定電圧に接続され得、バッファ５の入力段は一定動作点に実質的にとどまる。これは、バッファ５がバッファ５のための実質的に上方および下方供給電圧の間にある入力電圧で動作する必要がある場合に、好ましくあり得る。
【００７７】
図１１において示すコンバータは、図４において示すタイプであり、オプションの出力バッファ５に加えて、オプションのオフセット補償構成２２は、破線で例示される。例えば、これは、図１０において例示するタイプであり得る。また、スイッチＳＷ１は、電圧分割手段２４の出力へ接続される。電圧分割手段２４の入力は、上下限電圧ＶＨおよびＶＬを受け取るように接続される。例えば、電圧分割手段２４は、スイッチＳＷ１への上下限電圧の算術平均すなわち平均（ＶＬ＋ＶＨ）／２を供給するように構成され得る。従って、クロック信号Ф１がアクティブである場合、負荷ＣLOADは下限および上限電圧ＶＬおよびＶＨの間、好ましくはその中間値の電圧へ充電される。そして、ＤＡＣ段２が生成しなければならない最大電圧充電は、上記の実施形態によって必要とされる最大充電の約半分である。
【００７８】
図１２は、図３において示すものと同様のタイプＡＭＬＣＤを例示する。ただし、このＡＭＬＣＤにおいて、コラムデータドライバ１４が図４において示すタイプの複数のコンバータを含む。特に、各コラムまたはデータ線（２０など）は、段１および２ならびにスイッチＳＷ１およびＳＷ２を含むそれぞれのコンバータに接続される。ドライバ１３および１４が比較的低性能なポリシリコントランジスタを使用して（例えば、絶縁体上のシリコン技術を使用して）実施される場合、そのようなコンバータを使用することによって、動作速度が向上し、集積回路に必要な面積が低減し、それにより設計が実質的に簡略化および改善されることを可能にする。
【００７９】
適切な低インピーダンス基準電圧を選択することによってｋビット入力信号のｍ個の最上位ビットを上下限電圧ＶＨおよびＶＬに変換するための第１のコンバータ段１を含むデジタルアナログコンバータである。第２のコンバータ２は、上下限電圧ＶＨおよびＶＬによって規定される電圧範囲内でｋビット入力のうちのｎ個の最下位ビットの線形変換を行う。スイッチＳＷ１およびＳＷ２を含む事前充電回路は、段２を負荷ＣLOADから切り離す。負荷ＣLOADは、事前充電フェーズの間に下限電圧ＶＬに充電される。負荷は、下限電圧ＶＬから実質的に切り離され、段２の出力に接続され、負荷ＣLOADのコンバータ出力電圧への充電を完了させる。
【００８０】
【発明の効果】
本発明のデジタル−アナログコンバータ（ＤＡＣ）によって、実質的に変換速度の増加したＤＡＣを提供することが可能である。初期または第１の変換プロセスに基づいて出力負荷の事前充電を行うことによって、第２の変換段は、非常に小さい電圧変化を提供することが必要となるため、全変換期間は、所定の駆動能力に対して低減され得る。出力バッファが提供される場合、バッファの必要な最大スルーレートは低減され、あるいは所定の必要な速度に対して、コンバータおよび存在する場合のバッファの設計が簡略化され、電力消費の低減が達成され得る。
【図面の簡単な説明】
【図１】第１の公知タイプのＤＡＣのブロック回路図である。
【図２】第２の公知タイプのＤＡＣのブロック回路図である。
【図３】公知タイプの事前充電構成を含むＡＭＬＣＤのブロック模式図である。
【図４】本発明の実施形態を構成するＤＡＣのブロック回路図である。
【図５】図４のＤＡＣにおいて発生する波形を例示する波形図である。
【図６】負荷を駆動する場合のＤＡＣの性能を例示するための図である。
【図７】負荷を駆動する場合のＤＡＣに対してスルーレートを制限する効果を例示するための図６と同様の図である。
【図８】本発明の別の実施形態を構成するＤＡＣのブロック回路図である。
【図９】本発明のさらなる実施形態を構成するＤＡＣのブロック回路図である。
【図１０】図９において示すタイプのＤＡＣへ適用されるオフセット補正技術を例示する回路図である。
【図１１】本発明のさらに別の実施形態を構成するＤＡＣのブロック回路図である。
【図１２】本発明の実施形態を構成し、図４において示すタイプのＤＡＣを含むＡＭＬＣＤのブロック模式図である。
【符号の説明】
２４ 電圧分割手段
Claims (18)
- ｋビット入力信号のｍ個の最上位ビットの第１のデジタルアナログ変換を行うための第１のコンバータ段と、
該第１の変換の結果に従って事前充電電圧へ出力負荷を事前充電するための事前充電回路と、
該ｋビット入力信号のｎ個の最下位ビットの第２のデジタルアナログ変換を行うための第２のコンバータ段とを含むデジタルアナログコンバータ。 - ｍ＋ｎ＝ｋである、請求項１に記載のコンバータ。
- 前記第１段が前記ｍ個の最上位ビットに従って複数の基準電圧のうちの第１および第２の電圧を選択するように構成される、請求項１または２に記載のコンバータ。
- 前記複数の基準電圧が２m＋１個の基準電圧を含む、請求項３に記載のコンバータ。
- 前記第１および第２の電圧が連続した値を有する、請求項３または４に記載のコンバータ。
- 前記第１の電圧の大きさが前記第２の電圧の大きさよりも大きく、前記事前充電電圧の大きさが、該第１の電圧の大きさよりも小さいかまたは実質的に等しく、かつ該第２の電圧の大きさよりも大きいかまたは実質的に等しい、請求項３〜５のいずれかに記載のコンバータ。
- 前記事前充電電圧の大きさが前記第１および第２の電圧の大きさの算術平均に実質的に等しい、請求項６に記載のコンバータ。
- 前記事前充電電圧が前記第１および第２の電圧のうちの１つに実質的に等しい、請求項６に記載のコンバータ。
- 前記第１段が前記第１および第２の電圧に対してそれぞれ第１および第２の出力を有し、前記事前充電回路が、事前充電フェーズの間に前記コンバータの出力を該第１および第２の出力のうちの１つに接続するための第１のスイッチを含む、請求項８に記載のコンバータ。
- 前記事前充電回路が、前記事前充電フェーズの間に前記第２段の出力を前記コンバータの前記出力から切り離すための第２のスイッチを含む、請求項９に記載のコンバータ。
- 前記第２段の前記出力と前記第２のスイッチとの間に接続された出力バッファを含む、請求項１０に記載のコンバータ。
- 前記出力バッファが複数の差動入力を有し、第１の差動入力が前記第２段の前記出力に接続され、第２の差動入力が前記第１および第２の出力のうちの１つに接続される、請求項１１に記載のコンバータ。
- 前記第１段がｍ対２mデコーダならびに第１および第２の２m対１マルチプレクサを含む、請求項４〜１２のいずれかに記載のコンバータ。
- 前記第２段が前記ｎ個の最下位ビットを前記第１および第２の電圧の間の電圧に変換するように構成される、請求項３〜１３のいずれかに記載のコンバータ。
- 前記第２段が線形変換を行うように構成される、請求項１４に記載のコンバータ。
- 前記第２段が電位分割器、ｎ対２nデコーダおよび２n対１マルチプレクサを含む、請求項１４または１５に記載のコンバータ。
- 前記第２段が、複数のキャパシタと、前記ｎ個の最下位ビットに従って前記第１または第２の電圧を受け取るように該キャパシタを選択的に接続するための複数のスイッチとを含む、請求項１４または１５に記載のコンバータ。
- 前記請求項のいずれかに記載のコンバータを含む、アクティブマトリクス液晶ディスプレイ。
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