JP2005283623A

JP2005283623A - 出力回路及び表示駆動装置

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Publication number: JP2005283623A
Application number: JP2004092971A
Authority: JP
Inventors: Katsuhiko Morosawa; 克彦両澤
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2004-03-26
Filing date: 2004-03-26
Publication date: 2005-10-13
Also published as: US20050212593A1

Abstract

【課題】出力電圧の精度がより高いボルテージフォロア回路を実現する。
【解決手段】正転入力端子３１１が入力電圧端子３３に、出力端子３１３が出力電圧端子３４に接続された第１のオペアンプ３１と、正転入力端子３２１が第１のオペアンプ３１の出力端子３１３に、反転入力端子３２２が出力端子３２３及び第１のオペアンプ３１の反転入力端子３１２に接続された第２のオペアンプ３２とを設けた。
【選択図】図３

Description

本発明は、出力回路及び該出力回路を備えた表示駆動回路に関し、特に、低温ポリシリコン（多結晶シリコン）からなる薄膜トランジスタを適用して構成される出力回路、及び、該出力回路を、表示パネルを駆動する表示信号電圧を供給する出力バッファ回路に適用した表示駆動回路に関する。

近年、普及が著しいデジタルビデオカメラやデジタルスチルカメラ等の撮像機器、携帯電話や携帯情報端末（ＰＤＡ）等の携帯機器における情報表示部として、薄型軽量で、低消費電力化が可能であり、表示画質にも優れた液晶表示装置が多用されている。このような液晶表示装置は、概略、複数の表示画素が２次元配列された液晶表示パネルと、該液晶表示パネルの各行の表示画素を順次走査して選択状態に設定するゲートドライバ回路と、選択状態に設定された行の表示画素に、映像信号に基づく表示信号電圧を一括して出力するソースドライバ回路と、を有して構成される。また、半導体集積回路の技術分野においては、単結晶シリコンに比較して製造プロセスが簡易かつ安価であり、また、アモルファスシリコンに比較してキャリヤ移動度が高い等の、種々の優位な特性を有する低温ポリシリコンを用いた薄膜トランジスタ（低温ポリシリコントランジスタ、以下、ポリシリコントランジスタと略記する）が注目されている。このような薄膜トランジスタは、５００℃程度の低温環境で、液晶表示パネルや有機ＥＬパネル等の表示パネルに用いられるガラス基板上に良好に形成することができることから、表示装置における表示駆動回路を表示パネルと一体的に形成することもできる。こうした場合には、表示パネルと外部回路との配線数を大幅に削減することができるとともに、ドライバＩＣの実装に伴う実装面積を縮小して、表示駆動回路部分の面積を削減して表示面外周縁部の狭化を図ることができる。

ところで、従来の表示装置における表示駆動回路において、ソースドライバ回路における表示信号電圧（アナログ信号電圧）を出力する出力回路には、表示信号電圧としての出力電圧を補強する等を目的としてバッファ回路が設けられる。

図８は、従来技術におけるバッファ回路の構成を示す回路構成図であり、図９は、従来技術におけるバッファ回路に用いられるオペアンプの回路構成の一例を示す回路図である。ここで、ソースドライバ回路が単結晶シリコンで形成される構成においては、バッファ回路としては、通常、図８に示すような構成を有するボルテージフォロア回路が用いられる（例えば、特許文献１参照）。このバッファ回路９に用いられるボルテージフォロア回路は、図８に示すように、オペアンプ９０の出力端子９３と反転入力端子９２とが接続され、オペアンプ９０の出力電圧Ｖout を全て帰還させる（出力電圧Ｖout を反転入力端子へ戻す）回路構成を備え、常に出力電圧へ負のフィードバックがかかることにより、入力電圧Ｖinと出力電圧Ｖout とが常に等しくなるように構成されている。

ソースドライバ回路における出力回路は、表示パネルを映像信号に基づく階調で表示駆動するための表示信号電圧を出力するものであるから、表示パネルに対し正確な階調制御を行うために、入力電圧に対する出力電圧の正確さ（出力電圧の精度）が特に必要となるが、単結晶シリコンで形成される回路構成においては、必要十分な精度が得られていた。
特開平６−１７５６１１号公報

しかしながら、上述したようなポリシリコントランジスタを用いて表示駆動回路を形成する構成とした場合において、ソースドライバ回路における出力回路に設けられるバッファ回路に、図８におけるボルテージフォロア回路からなるバッファ回路９と同等の構成を適用し、これをポリシリコントランジスタを用いて形成するようにした場合には、良好な出力特性が得られないことが判明した。

図１０は、従来技術におけるバッファ回路をポリシリコントランジスタによって構成した場合の、入出力特性をシミュレートした結果を示す図である。図１０に示すように、従来技術におけるバッファ回路に用いられるボルテージフォロア回路の回路構成を、ポリシリコントランジスタを用いて構成した場合には、特に、入力電圧が正負電源電圧（Ｖdd、Ｖss）付近の領域で出力電圧Ｖout の値のずれが大きくなり、この領域において出力電圧の精度が低下する特性となる。これは、ポリシリコントランジスタの電気特性に起因するものであり、ポリシリコントランジスタの電気特性が、閾値電圧が比較的高く、電子移動度が比較的低い等の、単結晶シリコンに形成されたトランジスタに比べて劣る特性を有しているため、このようなポリシリコントランジスタを従来のバッファ回路に用いられるボルテージフォロア回路に適用した場合には、特に入力電圧が正負電源電圧付近でのボルテージフォロア回路を構成するポリシリコントランジスタの電気特性が不充分であることから、出力電圧Ｖout のフィードバック動作が充分には行えず、出力電圧のずれが大きくなってしまうものである。

このように、ポリシリコントランジスタを用いて表示駆動回路を形成する構成においては、ソースドライバの出力回路におけるバッファ回路の入力電圧に対する出力電圧の精度が悪く、これにより、表示パネルにおける表示階調制御が正確でなくなり、表示品位が劣化するという問題があった。

本発明は以上の点を考慮してなされたもので、ポリシリコントランジスタを用いて表示駆動回路を構成する場合において、入出力電圧特性の精度が良好な出力回路を提供し、以て、正確な階調制御を行うことができて、良好な表示品位を得ることができる表示駆動装置を提供することを目的としている。

かかる課題を解決するため請求項１に記載の出力回路においては、所定の入出力電圧特性に基づいて、入力信号電圧に対応する出力信号電圧を出力する出力回路において、第１の薄膜トランジスタを含んで構成され、第１の正転入力端子、第１の反転入力端子及び第１の出力端子を有し、前記第１の正転入力端子に前記入力信号電圧が印加され、前記第１の出力端子に前記出力信号電圧を出力するとともに、該出力信号電圧に基づく電圧を前記第１の反転入力端子に印加する第１のボルテージフォロア回路と、第２の薄膜トランジスタを含んで構成され、前記第１のボルテージフォロア回路の前記第１の出力端子と前記第１の反転入力端子間に設けられ、第２の正転入力端子、第２の反転入力端子及び第２の出力端子を有し、前記第２の正転入力端子に前記出力信号電圧が印加され、前記第２の出力端子からの出力を前記第２の反転入力端子に印加するとともに、前記第１の反転入力端子に印加する第２のボルテージフォロア回路と、を備えることを特徴としている。

請求項２に記載の出力回路においては、前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、ポリシリコン薄膜トランジスタからなることを特徴としている。
請求項３に記載の出力回路においては、前記第１のボルテージフォロア回路は、前記第１の正転入力端子、前記第１の反転入力端子及び前記第１の出力端子を有する第１のオペアンプを有し、第２のボルテージフォロア回路は、前記第２の正転入力端子、前記第２の反転入力端子及び前記第２の出力端子を有する第２のオペアンプを有していることを特徴としている。
請求項４に記載の出力回路においては、前記第１のオペアンプ及び前記第２のオペアンプは、同じ特性を有していることを特徴としている。
また、請求項５に記載の出力回路においては、前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、同じトランジスタサイズを有していることを特徴としている。
請求項６に記載の出力回路においては、前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、チャネル長とチャネル幅の比が同じ値を有し、前記第２の薄膜トランジスタのチャネル幅は前記第１の薄膜トランジスタのチャネル幅より小さく設定されていることを特徴としている。

従って、この請求項１乃至６に記載の出力回路によれば、第１のボルテージフォロア回路と第２のボルテージフォロア回路とが組み合わされて構成され、第１のボルテージフォロア回路における第１のオペアンプの入出力電圧の差が、第２のボルテージフォロア回路における第２のオペアンプにより拡大されて第１のボルテージフォロア回路の第１のオペアンプへ負帰還されるから、出力回路全体としての入出力電圧のずれが抑制される。このため、ポリシリコン薄膜トランジスタにより各ボルテージフォロア回路を構成しても、出力電圧の精度が高い出力回路を実現することができる。

また、請求項７に記載の表示駆動装置においては、表示パネルに２次元配列された複数の表示画素に対して表示信号電圧を供給し、該表示画素を表示データに応じた所定の階調で表示動作させる表示駆動装置において、前記表示駆動装置は、少なくとも、前記表示データに対応するアナログ信号電圧を、前記表示信号電圧として前記表示画素の各々に出力する出力手段を備え、前記出力手段は、少なくとも、第１の薄膜トランジスタを含んで構成され、第１の正転入力端子、第１の反転入力端子及び第１の出力端子を有し、前記第１の正転入力端子に前記入力信号電圧が印加され、前記第１の出力端子に前記出力信号電圧を出力するとともに、該出力信号電圧に基づく電圧を前記第１の反転入力端子に印加する第１のボルテージフォロア回路と、第２の薄膜トランジスタを含んで構成され、前記第１のボルテージフォロア回路の前記第１の出力端子と前記第１の反転入力端子間に設けられ、第２の正転入力端子、第２の反転入力端子及び第２の出力端子を有し、前記第２の正転入力端子に前記出力信号電圧が印加され、前記第２の出力端子からの出力を前記第２の反転入力端子に印加するとともに、前記第１の反転入力端子に印加する第２のボルテージフォロア回路と、を備えることを特徴としている。
請求項８に記載の表示駆動装置においては、前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、ポリシリコン薄膜トランジスタからなることを特徴としている。
請求項９に記載の表示駆動装置においては、前記第１のボルテージフォロア回路は、前記第１の正転入力端子、前記第１の反転入力端子及び前記第１の出力端子を有する第１のオペアンプを有し、第２のボルテージフォロア回路は、前記第２の正転入力端子、前記第２の反転入力端子及び前記第２の出力端子を有する第２のオペアンプを有していることを特徴としている。
請求項１０に記載の表示駆動装置においては、前記第１のオペアンプ及び前記第２のオペアンプは、同じ特性を有していることを特徴としている。
請求項１１に記載の表示駆動装置においては、前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、同じトランジスタサイズを有していることを特徴としている。
請求項１２に記載の表示駆動装置においては、前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、チャネル長とチャネル幅の比が同じ値を有し、前記第２の薄膜トランジスタのチャネル幅は前記第１の薄膜トランジスタのチャネル幅より小さく設定されていることを特徴としている。
請求項１３に記載の表示駆動装置においては、前記表示駆動装置は、前記出力手段の前段に、前記表示データに応じたデジタル信号電圧を、前記アナログ信号電圧に変換するデジタル−アナログ信号変換手段を備えていることを特徴としている。

従って、この請求項７乃至１３に記載の表示駆動装置によれば、表示パネルを所定の階調で表示動作させる表示駆動装置の出力手段が、第１のボルテージフォロア回路と第２のボルテージフォロア回路とが組み合わされて構成され、第１のボルテージフォロア回路における入出力電圧の差が、第２のボルテージフォロア回路により拡大されて負帰還されるから、出力手段全体としての入出力電圧のずれが抑制され、ポリシリコン薄膜トランジスタにより各ボルテージフォロア回路を構成しても、精度の高い出力電圧をことができ、表示データの階調に正確に応じた信号電圧を表示パネルに供給して、正確な階調表示を実現することができる。

本発明に係わる出力回路においては、第１のボルテージフォロア回路と第２のボルテージフォロア回路とが組み合わされ、第１のボルテージフォロア回路における入出力電圧の差が、第２のボルテージフォロア回路により拡大されて第１のボルテージフォロア回路へ負帰還されるように構成されるから、出力回路全体としての入出力電圧のずれが抑制され、ポリシリコン薄膜トランジスタにより各ボルテージフォロア回路を構成しても、出力電圧の精度が高い出力回路を実現することができる。

また、上記出力回路を出力手段に適用した本発明に係わる表示駆動装置においては、出力手段全体としての入出力電圧のずれが抑制され、ポリシリコン薄膜トランジスタにより各ボルテージフォロア回路を構成し、例えば表示パネルと一体形成した場合においても、表示データの階調に正確に応じた信号電圧を表示パネルに供給して、正確な階調表示を実現することができる。

以下、図面を参照して本発明を実施するための形態について詳細に説明する。以下においては、本発明を駆動回路一体型ＴＦＴ−ＬＣＤのデータドライバ回路に内蔵されるＤＡＣ回路に適用した場合について説明するが、本発明を適用可能な形態がこれに限定されるものではない。

まず、本発明に係る出力回路を備えた表示駆動装置（ソースドライバ）を適用可能な表示装置について、図面を参照しながら簡単に説明する。
図１は、本発明に係る表示駆動装置を適用した表示装置の一構成例を示す概略ブロック図であり、図２は、本発明に係る表示装置における薄膜トランジスタ（ＴＦＴ）型の表示パネルを備えた液晶表示装置の要部構成を示すブロック図である。

図１及び図２に示すように、本実施形態に係る液晶表示装置１００は、概略、対向する透明基板の一方の透明基板（ガラス基板）１０上に、行方向及び列方向に互いに直交するように配設された複数の走査ライン（ゲートライン）ＳＬ及び複数のデータライン（ソースライン）ＤＬと、該走査ラインＳＬ及びデータラインＤＬの各交点近傍に２次元配列された複数の表示画素Ｐｘと、を備えて構成された表示パネル１１０と、例えば透明基板１０上に形成された、各走査ラインに所定のタイミングで走査信号を順次印加するゲートドライバ（走査ドライバ）１２０、及び、各データラインに表示データに基づく表示信号電圧を印加するためのソースドライバ（表示駆動装置、データドライバ）１３０と、少なくとも、ゲートドライバ１２０及びソースドライバ１３０の動作状態を制御するための制御信号（垂直制御信号、水平制御信号）を生成して出力するＬＣＤコントローラ（システムコントローラ）１４０と、液晶表示装置１００の外部から入力される映像信号に基づいて、ソースドライバ１３０に供給する表示データ（例えば、デジタル信号）を生成するとともに、ＬＣＤコントローラ１４０に供給するタイミング信号を生成する表示信号生成回路１５０と、全表示画素に共通に設けられた共通電極に対して所定の電圧極性を有するコモン信号電圧を印加するコモン電圧駆動アンプ（図示を省略）とを備えた構成を有している。

ここで、表示パネル１１０における各表示画素Ｐｘは、図２に示すように、画素電極とデータラインＤＬ間に電流路（ソース−ドレイン）が接続され、走査ラインＳＬに制御端子（ゲート）が接続された薄膜トランジスタからなる画素トランジスタＴＦＴと、各表示画素Ｐｘの画素電極に対向するように共通に設けられた共通電極と上記各表示画素Ｐｘの画素電極との間に充填、保持された液晶分子からなる画素容量（液晶容量）Ｃlcと、画素容量Ｃlcに並列に構成され、該画素容量Ｃlcに印加された信号電圧を保持するための補助容量（蓄積容量）Ｃｓと、を備えた構成を有している。

また、走査ドライバ１２０は、ＬＣＤコントローラ１４０から出力される垂直制御信号に基づいて、表示パネル１１０の各走査ラインに走査信号を順次印加して、当該行の表示画素を選択状態に設定し、データドライバ１３０は、ＬＣＤコントローラ１４０から出力される水平制御信号に基づいて、表示データを１行単位で取り込んで保持し、走査ドライバ１２０により選択状態に設定された行の表示画素に対し、保持した表示データに対応する表示信号電圧を、各データラインを介して一括して供給し、これにより、各表示画素に表示データの書き込み動作が行われる。なお、データドライバの具体的な構成については、後述する。

表示信号生成回路１５０は、例えば、液晶表示装置１００の外部から供給される映像信号（コンポジットビデオ信号等）から水平同期信号、垂直同期信号等のタイミング信号を抽出してＬＣＤコントローラ１４０に供給するとともに、映像信号に含まれるデジタル信号からなる表示データを抽出してソースドライバ１３０に出力する。

ＬＣＤコントローラ１４０は、表示信号生成回路１５０から供給される各種タイミング信号に基づいて、水平制御信号及び垂直制御信号を生成して走査ドライバ１２０及びデータドライバ１３０に供給するとともに、上記垂直制御信号に同期する駆動制御信号を生成して、所定の電圧値を有するコモン信号電圧を表示パネル１１０の共通電極に印加する。

このような構成を有する表示装置１００は、概略、垂直制御信号に基づいてゲートドライバ１２０により、１水平走査期間ごとに、各走査ラインに走査信号が順次印加されて、各行の表示画素が選択状態に設定され、この状態で、水平制御信号に基づいてソースドライバ１３０により、表示信号生成回路１５０から供給された表示データに応じた表示信号電圧が、選択状態に設定された各行の表示画素に一斉に供給され、このような動作を、１画面分の各行に対して繰り返し実行することにより、映像信号に基づく所望の画像情報が液晶表示パネル１１０に表示されるように制御される。

次いで、上述した表示装置に適用されるソースドライバ（表示駆動装置）の具体例について、図面を参照して詳しく説明する。
図３は、本実施形態に係る表示装置に適用されるソースドライバの一構成例を示す概略ブロック図である。

本実施形態に係る表示装置に適用されるソースドライバ１３０は、例えば、図３に示すように、システムコントローラ１４０から供給される水平制御信号であるシフトクロック信号ＣＬＫ及びサンプリングスタート信号ＳＴＲに基づいて、順次シフト信号を出力するシフトレジスタ回路１３１と、該シフト信号の入力タイミングに基づいて、表示信号生成回路１５０から供給される１行分の表示データ（デジタル信号）を順次取り込むデータレジスタ回路１３２と、水平制御信号であるデータラッチ信号ＳＴＢに基づいて、データレジスタ回路１３２により取り込まれた１行分の表示データを一括保持するデータラッチ回路１３３と、階調基準電圧Ｖ０〜Ｖｐに基づいて、上記保持された表示データを所定のアナログ信号電圧に変換するＤ／Ａコンバータ（デジタル−アナログ信号変換手段）１３４と、データ制御信号である出力イネ−ブル信号ＯＥに基づくタイミングで、当該アナログ信号電圧を表示信号電圧Ｖdata（Ｖdata1 、Ｖdata2 、Ｖdata3 、・・・）として、表示パネル１１０に配設された各データラインＤＬに印加する出力回路部（出力手段）１３５と、を有して構成されている。

このようなデータドライバ１３０により、表示信号生成回路１５０から供給される、デジタル信号からなる表示データに対応した表示信号電圧（アナログ信号）Ｖdata１〜Ｖdataｎが生成されて、所定のタイミングで各データラインＤＬに一括して出力される。

ここで、出力回路部１３５は、以下に示すように、ポリシリコントランジスタによって形成された本発明に係る出力回路（バッファ回路）を、各データラインごとに備えた回路構成を有しており、これにより、ソースドライバ１３０のうちの、少なくとも出力回路部１３５を、表示パネル１１０が形成される透明基板１０上に一体的に形成することができる。

図４は、本実施形態におけるバッファ回路の構成を示す回路構成図である。
図４に示すように、本実施形態におけるバッファ回路３０は、共に正電源電圧Ｖdd（例えば１２Ｖ）と負電源電圧Ｖss（例えば０Ｖ）とを供給されて稼動する、第１の薄膜トランジスタ（ポリシリコントランジスタ）からなる第１のオペアンプ３１と、第２の薄膜トランジスタ（ポリシリコントランジスタ）からなる第２のオペアンプ３２と、を備えて構成される。

ここで、バッファ回路３０における第２のオペアンプ３２は、第１のオペアンプ３１と同一の特性を有するオペアンプを備え、この第２のオペアンプ３２は、出力端子（第２の出力端子）３２３と反転入力端子（第２の反転入力端子）３２２が接続されて、図７に示した従来のボルテージフォロア回路と同等のボルテージフォロア回路（第２のボルテージフォロア回路）を構成している。

また、第１のオペアンプ３１の反転入力端子（第１の反転入力端子）３１２及び出力端子（第１の出力端子）３１３は、それぞれ第２のオペアンプ３２の出力端子（第２の出力端子）３２３及び正転入力端子（第２の正転入力端子）３２１と接続され、第１のオペアンプ３１の出力端子（第１の出力端子）３１３と反転入力端子（第１の反転入力端子）３１２とが第２のオペアンプ３２を介して接続されるように構成されている。

従って、第１のオペアンプ３１においては、第２のオペアンプ３２によるボルテージフォロア回路を介して、出力電圧を負帰還させるように構成されて、実質的に、第２のオペアンプ３２によるボルテージフォロア回路を介したボルテージフォロア回路（第１のボルテージフォロア回路）を構成している。

かくして、バッファ回路３０は全体として、第１のボルテージフォロア回路と第２のボルテージフォロア回路の２つのボルテージフォロア回路が組み合わされて構成された１つのボルテージフォロア回路として機能するように構成されている。

かかるバッファ回路３０の動作においては、まず、入力電圧端子３３から入力電圧Ｖinが入力されると、第１のオペアンプ３１には、正転入力端子（第１の正転入力端子）３１１から入力電圧Ｖinが入力される。

そして、第１のオペアンプ３１の出力端子３１３から出力される出力電圧Ｖout が、第２のオペアンプ３２を介して、第１のオペアンプ３１の反転入力端子３１２に帰還されるが、第２のオペアンプ３２はボルテージフォロア回路を構成しているため、出力端子３１３から出力される出力電圧Ｖout に対する第１のオペアンプ３１の反転入力端子３１２に帰還される電圧のずれが抑制されてフィードバック動作が良好に行われ、特に入力電圧Ｖinが正負電源電圧（Ｖdd、Ｖss）付近での出力電圧Ｖout のフィードバック動作が改善されて良好に行われるように構成され、入出力電圧のずれが抑制されるように構成される。
言い換えれば、第１のオペアンプ３１の出力電圧の誤差が第２のオペアンプ３２により強調されて第１のオペアンプ３１へ負帰還されることにより、バッファ回路３０としての入出力電圧のずれが抑制されるように構成される。

従って、本実施形態のバッファ回路３０は、ポリシリコントランジスタによって形成される構成において、図７に示したような、出力端子３１３と反転入力端子３１２とを直接接続して構成される従来のボルテージフォロア回路を適用した場合に比し、出力電圧Ｖout として精度の高い（入力電圧Ｖinに対するずれを抑制した）電圧を出力電圧端子３４から出力することができる。

次に、かかるバッファ回路３０の出力特性を示す。
図５は、本実施形態のバッファ回路をポリシリコントランジスタによって構成した場合の、入出力特性をシミュレートした結果を示す図であり、図６は、本実施形態のバッファ回路及び従来技術におけるバッファ回路をポリシリコントランジスタによって構成した場合の、出力電圧の精度を比較した図である。図５（ａ）及び（ｂ）に示すように、本実施形態のバッファ回路３０をポリシリコントランジスタによって構成した場合には、負電源電圧Ｖss（０Ｖ）から正電源電圧Ｖdd（１２Ｖ）のほぼ全域に亘る入力電圧Ｖinにおいて、出力電圧Ｖout の入力電圧Ｖinに対するずれが低減されて、出力電圧Ｖout の精度が向上している。

また、本実施形態のバッファ回路３０及び従来技術におけるバッファ回路９をポリシリコントランジスタによって構成した場合の出力電圧の精度を比較した図６（ａ）によれば、バッファ回路３０の出力特性は、従来のバッファ回路の出力特性に比し、特に入力電圧Ｖinが正負電源電圧（Ｖdd＝１２Ｖ、Ｖss＝０Ｖ）付近での入出力電圧のずれが明らかに改善され、特に負電源電圧Ｖss（＝０Ｖ）付近の精度が向上している。

また、±５％の値域を拡大して表した図６（ｂ）によれば、従来のバッファ回路９の場合にも比較的精度が高かった入力電圧の中央付近における精度に対しても、本実施形態のバッファ回路３０の方が、精度が向上している。

かくして、本実施形態のバッファ回路３０は、第１及び第２のオペアンプ３１及び３２を設け、正転入力端子３１１を入力電圧端子３３に、出力端子３１３を出力電圧端子３４に、正転入力端子３２１を出力端子３１３に、反転入力端子３２２を出力端子３２３及び反転入力端子３１２に、それぞれ接続するようにしたことにより、第１のオペアンプ３１の入出力電圧の差が第２のオペアンプ３２により拡大されて第１のオペアンプ３１へ負帰還されるように動作するから、従来のボルテージフォロア回路によるバッファ回路９に比し、出力電圧Ｖout としてより精度の高い電圧を出力する。

そして、かかるバッファ回路３０をソースドライバ１３０の出力回路部１３５に適用した場合においては、Ｄ／Ａコンバータ１３４より出力された、表示データに応じたアナログ信号電圧を、正確に表示パネル１１０の各データラインＤＬに印加することができる。また、これにより、表示データの階調に正確に応じた信号電圧を表示パネル１１０に供給して、正確な階調表示を行うようにすることができる。

なお、上述した実施形態においては、第２のオペアンプ３２として、第１のオペアンプ３１と同一の特性を有するオペアンプを用いるようにしたが、本発明はこれに限るものではない。

図７は、本実施形態におけるバッファ回路の他の構成を示す回路構成図である。すなわち、第２のオペアンプ３２としては第１のオペアンプ３１の反転入力端子３１２を駆動するのに充分な駆動能力を有するものであればよい。そこで、第２のオペアンプ３２を構成する第２の薄膜トランジスタのサイズを、第１のオペアンプ３１を構成する第１の薄膜トランジスタに対して、トランジスタのチャネル長Ｌとチャネル幅Ｗの比を一定に保って、チャネル幅Ｗを縮小（スケールダウン）したものを用いるようにしても良い。

すなわち、図７に示すように、第２のオペアンプ３２に代えて、第１のオペアンプ３１をスケールダウンした小さいオペアンプでオペアンプ４２を適用するようにしてもよく、この場合も、第１のオペアンプ３１の入出力電圧の差が第２のオペアンプ４２により拡大されて第１のオペアンプ３１へ負帰還されるから、従来のボルテージフォロア回路からなるバッファ回路９に比し、出力電圧Ｖout としてより精度の高い電圧を出力するバッファ回路４０を実現し得る。このバッファ回路４０の出力特性をシミュレートした結果は、前述の図５（ａ）及び（ｂ）と同様となる。

この場合、オペアンプ４２のサイズを小さくすることができるため、回路面積を縮小することができる。

本発明に係る表示駆動装置を適用した表示装置の一構成例を示す概略ブロック図である。本発明に係る表示装置における薄膜トランジスタ（ＴＦＴ）型の表示パネルを備えた液晶表示装置の要部構成を示すブロック図である。本実施形態に係る表示装置に適用されるソースドライバの一構成例を示す概略ブロック図である。本実施形態におけるバッファ回路の構成を示す回路構成図である。本実施形態のバッファ回路をポリシリコントランジスタによって構成した場合の、入出力特性をシミュレートした結果を示す図である。本実施形態のバッファ回路をポリシリコントランジスタによって構成した場合の、出力電圧の精度をシミュレートした結果を示す図である。本実施形態におけるバッファ回路の他の構成を示す回路構成図である。従来技術におけるバッファ回路の構成を示す回路構成図である。従来技術におけるバッファ回路に用いられるオペアンプの回路構成の一例を示す回路図である。従来技術におけるバッファ回路をポリシリコントランジスタによって構成した場合の、入出力特性をシミュレートした結果を示す図である。

符号の説明

１駆動回路一体型ＴＦＴ−ＬＣＤ
１４データドライバ回路部
３０バッファ回路
３１第１のオペアンプ
３１１正転入力端子
３１２反転入力端子
３１３出力端子
３２第２のオペアンプ
３２１正転入力端子
３２２反転入力端子
３２３出力端子
３３入力電圧端子
３４出力電圧端子

Claims

所定の入出力電圧特性に基づいて、入力信号電圧に対応する出力信号電圧を出力する出力回路において、
第１の薄膜トランジスタを含んで構成され、第１の正転入力端子、第１の反転入力端子及び第１の出力端子を有し、前記第１の正転入力端子に前記入力信号電圧が印加され、前記第１の出力端子に前記出力信号電圧を出力するとともに、該出力信号電圧に基づく電圧を前記第１の反転入力端子に印加する第１のボルテージフォロア回路と、
第２の薄膜トランジスタを含んで構成され、前記第１のボルテージフォロア回路の前記第１の出力端子と前記第１の反転入力端子間に設けられ、第２の正転入力端子、第２の反転入力端子及び第２の出力端子を有し、前記第２の正転入力端子に前記出力信号電圧が印加され、前記第２の出力端子からの出力を前記第２の反転入力端子に印加するとともに、前記第１の反転入力端子に印加する第２のボルテージフォロア回路と、
を備えることを特徴とする出力回路。
前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、ポリシリコン薄膜トランジスタからなることを特徴とする請求項１に記載の出力回路。
前記第１のボルテージフォロア回路は、前記第１の正転入力端子、前記第１の反転入力端子及び前記第１の出力端子を有する第１のオペアンプを有し、
第２のボルテージフォロア回路は、前記第２の正転入力端子、前記第２の反転入力端子及び前記第２の出力端子を有する第２のオペアンプを有していることを特徴とする請求項１に記載の出力回路。
前記第１のオペアンプ及び前記第２のオペアンプは、同じ特性を有していることを特徴とする請求項３に記載の出力回路。
前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、同じトランジスタサイズを有していることを特徴とする請求項１に記載の出力回路。
前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、チャネル長とチャネル幅の比が同じ値を有し、前記第２の薄膜トランジスタのチャネル幅は前記第１の薄膜トランジスタのチャネル幅より小さく設定されていることを特徴とする請求項１に記載の出力回路。
表示パネルに２次元配列された複数の表示画素に対して表示信号電圧を供給し、該表示画素を表示データに応じた所定の階調で表示動作させる表示駆動装置において、
前記表示駆動装置は、少なくとも、前記表示データに対応するアナログ信号電圧を、前記表示信号電圧として前記表示画素の各々に出力する出力手段を備え、
前記出力手段は、少なくとも、
第１の薄膜トランジスタを含んで構成され、第１の正転入力端子、第１の反転入力端子及び第１の出力端子を有し、前記第１の正転入力端子に前記入力信号電圧が印加され、前記第１の出力端子に前記出力信号電圧を出力するとともに、該出力信号電圧に基づく電圧を前記第１の反転入力端子に印加する第１のボルテージフォロア回路と、
第２の薄膜トランジスタを含んで構成され、前記第１のボルテージフォロア回路の前記第１の出力端子と前記第１の反転入力端子間に設けられ、第２の正転入力端子、第２の反転入力端子及び第２の出力端子を有し、前記第２の正転入力端子に前記出力信号電圧が印加され、前記第２の出力端子からの出力を前記第２の反転入力端子に印加するとともに、前記第１の反転入力端子に印加する第２のボルテージフォロア回路と、
を備えることを特徴とする表示駆動装置。
前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、ポリシリコン薄膜トランジスタからなることを特徴とする請求項７に記載の表示駆動装置。
前記第１のボルテージフォロア回路は、前記第１の正転入力端子、前記第１の反転入力端子及び前記第１の出力端子を有する第１のオペアンプを有し、
第２のボルテージフォロア回路は、前記第２の正転入力端子、前記第２の反転入力端子及び前記第２の出力端子を有する第２のオペアンプを有していることを特徴とする請求項７に記載の表示駆動装置。
前記第１のオペアンプ及び前記第２のオペアンプは、同じ特性を有していることを特徴とする請求項９に記載の表示駆動装置。
前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、同じトランジスタサイズを有していることを特徴とする請求項７に記載の表示駆動装置。
前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、チャネル長とチャネル幅の比が同じ値を有し、前記第２の薄膜トランジスタのチャネル幅は前記第１の薄膜トランジスタのチャネル幅より小さく設定されていることを特徴とする請求項７に記載の表示駆動装置。
前記表示駆動装置は、前記出力手段の前段に、前記表示データに応じたデジタル信号電圧を、前記アナログ信号電圧に変換するデジタル−アナログ信号変換手段を備えていることを特徴とする請求項７に記載の表示駆動装置。