JP2022107053A - レベルシフト回路 - Google Patents

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Abstract

【目的】素子の電流能力が変化した場合にも確実に動作を行うことが可能なレベルシフト回路を提供する。【構成】電レベルシフト回路１０は、定電流生成部１１と、カレントミラー部１２と、レベルシフト部１３と、を有する。定電流生成部１１は、電源電位の供給ラインと接地電位の供給ラインとの間に直列に接続された第１導電型の第１～第ｎトランジスタと、第１導電型とは反対導電型の第２導電型のトランジスタを含み、第１電位の変化に応じて定電流の値を変化させる電流調整回路と、を有する。レベルシフト部は、電流調整回路の第２導電型のトランジスタと同じプロセス条件でレイアウトされ且つ第１ライン及び第２ラインに接続された一対の第２導電型のトランジスタからなるトランジスタ対を含む【選択図】図１

Description

本発明は、レベルシフト回路に関する。
近年、ＬＣＤ（Liquid Crystal Display）ドライバやＯＬＥＤ（Organic Light Emitting Diode）ドライバの駆動回路の高集積化が進み、高電圧の電源電圧で駆動回路が駆動される一方、ロジック素子を駆動する低電圧側の電源電圧については益々低電圧化が進んでいる。
また、ＴＶ等に用いる大型のＯＬＥＤでは、パネル素子の特性のばらつきや経時劣化が発生する。このため、画素の特性を補正するべく、ＯＬＥＤドライバにパネル素子の特性測定用のＡＤＣ（Analog to Digital Converter）を搭載して素子特性の測定が行われている。このＡＤＣによるＡＤ変換の高速化に伴い、低電圧信号を高電圧信号に変換するレベルシフト回路（レベルシフタ）の高速性が求められている。
レベルシフト回路の高集積化と高速動作は相反する特性であり、その相反する特性を実現するために、定電流型のレベルシフト回路が考案されている（例えば、特許文献１）。かかる定電流型のレベルシフト回路は、例えば電源電圧に基づいて定電流を生成する定電流生成部と、生成された定電流と同じ電流を流すカレントミラー部、及びノード電位を反転させつつ低電圧信号を高電圧信号に変換するレベルシフト部から構成されている。
特開平５－２８４００５号公報
定電流型のレベルシフト回路では、高速動作が必要な場合、定電流生成部において定電流を多く流す必要がある。また、レベルシフト部において確実にノード電位の反転動作を行うためには、低電圧信号を受ける素子が定電流以上の電流を流せるように電流能力を設定する必要がある。
一方、低電圧信号の信号レベルの低下等により素子の電流能力が低下した場合、例えば定電流生成部における抵抗を増やすことにより、定電流を減らす必要があった。また、設計時に定電流の値が一定に設定されるのに対して、低電圧信号を受ける素子の電流能力はばらつくため、素子サイズに余裕を持たせる必要があり、素子領域が大きくなるという問題点があった。
本発明は上記問題点に鑑みてなされたものであり、素子の電流能力が変化した場合にも確実に動作を行うことが可能なレベルシフト回路を提供することを目的とする。
本発明に係るレベルシフト回路は、電電源電位に基づいて定電流を生成する定電流生成部と、前記定電流を第１ライン及び第２ラインに流すカレントミラー部と、信号レベルが第１論理レベル及び第２論理レベルの間で変化し、前記第１論理レベルにおいて前記電源電位とは異なる第１電位の電位レベルを有し前記第２論理レベルにおいて前記第１電位よりも小なる第２電位の電位レベルを有する第１入力信号と、前記第１入力信号の位相を反転させた第２入力信号と、の入力を受け、前記第１入力信号及び前記第２入力信号の前記第１論理レベルでの信号レベルを前記第１電位の電位レベルから前記電源電位の電位レベルにシフトした第１出力信号及び第２出力信号を生成し、前記第１出力信号を前記第２ライン上のノードから出力し、前記第２出力信号を前記第１ライン上のノードから出力するレベルシフト部と、を有し、前記定電流生成部は、前記電源電位の供給ラインと接地電位の供給ラインとの間に直列に接続された第１導電型の第１～第ｎトランジスタ（ｎ：２又は３）と、ソース端子が前記接地電位の供給ラインに接続され、ドレイン端子が前記第ｎトランジスタのゲート端子に接続され、ゲート端子に前記第１電位の印加を受ける、前記第１導電型とは反対導電型の第２導電型のトランジスタを含み、前記第１電位の変化に応じて前記定電流の値を変化させる電流調整回路と、を有し、前記レベルシフト部は、前記電流調整回路の前記第２導電型のトランジスタと同じプロセス条件でレイアウトされ且つ前記第１ライン及び前記第２ラインに接続された一対の前記第２導電型のトランジスタからなるトランジスタ対を含むことを特徴とする。
本発明に係るレベルシフト回路によれば、素子の電流能力が変化した場合にも確実にレベルシフト動作を行うことが可能となる。
実施例１のレベルシフト回路の構成を示す回路図である。 実施例１のレベルシフト回路の各部の動作点を示す図である。 実施例２のレベルシフト回路の構成を示す回路図である。 実施例２のレベルシフト回路の各部の動作点を示す図である。 実施例３のレベルシフト回路の構成を示す回路図である。 実施例３のレベルシフト回路の各部の動作点を示す図である。 実施例３のレベルシフト回路の各部の動作点を示す図である。
以下、本発明の実施例について、図面を参照して説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。
本実施例のレベルシフト回路１０は、低電圧信号を高電圧信号に変換（レベルシフト）する回路であり、ＬＣＤ（Liquid Crystal Display）ドライバやＯＬＥＤ（Organic Light Emitting Diode）ドライバ等の表示ドライバに用いられる。例えば、レベルシフト回路１０は、タイミングコントローラ（図示せず）から低電圧の制御信号の供給を受け、当該制御信号を表示画素を駆動するための高電圧信号に変換する。
図１は、本実施例のレベルシフト回路１０の構成を示す図である。レベルシフト回路１０は、定電流生成部１１、カレントミラー部１２、及びレベルシフト部１３から構成されている。
定電流生成部１１は、Ｐチャネル型（第１チャネル型）のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタであるトランジスタＰＭ１１及びトランジスタＰＭ１２と、抵抗Ｒ１と、Ｎチャネル型（第２チャネル型）のＭＯＳトランジスタであるトランジスタＮＭ１１と、を含む。
トランジスタＰＭ１１のソースには、電源電圧ＶＤＤが印加されている。トランジスタＰＭ１１のドレインは、ノードｎ３を介してトランジスタＰＭ１２のソースに接続されている。トランジスタＰＭ１１のゲートは、ノードｎ１に接続され、ノードｎ１を介してトランジスタＰＭ１２のドレイン及び抵抗Ｒ１の一端に接続されている。
トランジスタＰＭ１２のドレインは、抵抗Ｒ１の一端に接続されている。トランジスタＰＭ１２のゲートは、ノードｎ２に接続され、ノードｎ２を介して抵抗Ｒ１の他端に接続されている。
トランジスタＮＭ１１のドレインは、抵抗Ｒ１の他端に接続されている。また、トランジスタＮＭ１１のドレインは、ノードｎ２を介してトランジスタＰＭ１２のゲートに接続されている。トランジスタＮＭ１１のソースは接地電位ＶＳＳに接続されている。トランジスタＮＭ１１のゲートには、低電源電圧ＶＣＣが印加される。低電源電圧ＶＣＣは、電源電圧ＶＤＤよりも小なる電圧レベルを有する。
トランジスタＮＭ１１のドレインには、低電源電圧ＶＣＣに応じたドレイン電流が流れる。このドレイン電流は、定電流Ｉｃとして抵抗Ｒ１、トランジスタＰＭ１１及びＰＭ１２を流れる。トランジスタＮＭ１１は、低電源電圧ＶＣＣの電圧レベルに応じて定電流Ｉｃの電流値を調整する電流調整回路としての機能を有する。
図２は、抵抗Ｒ１、トランジスタＮＭ１１、トランジスタＰＭ１１及びＰＭ１２の電圧
－電流曲線を示す図である。ノードｎ１及びｎ２の電位（図中、〇印）は、夫々トランジスタＰＭ１１及びＰＭ１２の動作点を考慮して設定されている。抵抗Ｒ１の抵抗値は、ノードｎ３の電位がトランジスタＰＭ１１の定電流特性の良い領域となるように調整されている。
再び図１を参照すると、カレントミラー部１２は、Ｐチャネル型のＭＯＳトランジスタであるトランジスタＰＭ１３、ＰＭ１４、ＰＭ１５及びＰＭ１６から構成されている。
トランジスタＰＭ１３のソースには、電源電圧ＶＤＤが印加されている。トランジスタＰＭ１３のドレインは、トランジスタＰＭ１４のソースに接続されている。トランジスタＰＭ１３のゲートは、ノードｎ１を介してトランジスタＰＭ１１のゲート、トランジスタＰＭ１２のドレイン及び抵抗Ｒ１の一端に接続されている。
トランジスタＰＭ１４のソースは、トランジスタＰＭ１３のドレインに接続されている。トランジスタＰＭ１４のゲートは、ノードｎ２を介してトランジスタＰＭ１２のゲート、抵抗Ｒ１の他端及びトランジスタＮＭ１１のドレインに接続されている。
トランジスタＰＭ１５のソースには、電源電圧ＶＤＤが印加されている。トランジスタＰＭ１５のゲートは、トランジスタＰＭ１３のゲートに接続されている。
トランジスタＰＭ１６のソースは、トランジスタＰＭ１５のドレインに接続されている。トランジスタＰＭ１６のゲートは、トランジスタＰＭ１４のゲートに接続されている。また、トランジスタＰＭ１６のゲートは、ノードｎ２を介してトランジスタＰＭ１２のゲート、抵抗Ｒ１の他端及びトランジスタＮＭ１１のドレインに接続されている。
トランジスタＰＭ１１及びＰＭ１３はノードｎ１を介してゲート同士が接続され、トランジスタＰＭ１２及びＰＭ１４はノードｎ２を介してゲート同士が接続され、カレントミラー回路を構成している。これにより、定電流生成部１１を流れる電流がコピーされ、トランジスタＰＭ１４のドレインに接続されたラインＬ１に定電流Ｉｃが流れる。すなわち、トランジスタＰＭ１１、ＰＭ１２、ＰＭ１３及びＰＭ１４は、２段カスケードの定電流源を構成している。
トランジスタＰＭ１１及びＰＭ１５はノードｎ１を介してゲート同士が接続され、トランジスタＰＭ１２及びＰＭ１６はノードｎ２を介してゲート同士が接続され、カレントミラー回路を構成している。これにより、定電流生成部１１を流れる電流がコピーされ、トランジスタＰＭ１６のドレインに接続されたラインＬ２に定電流Ｉｃが流れる。すなわち、トランジスタＰＭ１１、ＰＭ１２、ＰＭ１５及びＰＭ１６は、２段カスケードの定電流源を構成している。
レベルシフト部１３は、Ｐチャネル型のＭＯＳトランジスタであるトランジスタＰＭ１７及びＰＭ１８と、Ｎチャネル型のＭＯＳトランジスタであるトランジスタＮＭ１２及びＮＭ１３と、から構成されている。
トランジスタＰＭ１７のソースは、トランジスタＰＭ１４のドレインに接続されている。トランジスタＰＭ１７のドレインは、ノードｎ４を介してトランジスタＰＭ１８のゲート及びトランジスタＮＭ１２のドレインに接続されている。トランジスタＰＭ１７のゲートは、ノードｎ５を介してトランジスタＰＭ１８のドレイン及びトランジスタＮＭ１３のドレインに接続されている。
トランジスタＰＭ１８のソースは、トランジスタＰＭ１６のドレインに接続されている
。トランジスタＰＭ１８のドレインは、ノードｎ５を介してトランジスタＰＭ１７のゲート及びトランジスタＮＭ１３のドレインに接続されている。トランジスタＰＭ１８のゲートは、ノードｎ４を介してトランジスタＰＭ１７のドレイン及びトランジスタＮＭ１２のドレインに接続されている。
トランジスタＮＭ１２のソースは、接地電位ＶＳＳに接続されている。トランジスタＮＭ１２のドレインは、ノードｎ４を介してトランジスタＰＭ１７のドレイン及びトランジスタＰＭ１８のゲートに接続されている。トランジスタＮＭ１２のゲートには、入力信号ＩＮＰが供給される。
入力信号ＩＮＰは、信号レベルが論理レベル１（Ｈレベル）及び論理レベル０（Ｌレベル）の間で変化する信号であり、論理レベル１で低電源電圧ＶＣＣの電位レベル、論理レベル０で接地電位ＶＳＳの電位レベルとなる。以下の説明では、低電源電圧ＶＣＣの電位レベルをＶＣＣ電位とも称する。また、接地電位ＶＳＳの電位レベルを０Ｖとも称する。また、電源電圧ＶＤＤの電圧レベルをＶＤＤ電位とも称する。
トランジスタＮＭ１３のソースは、接地電位ＶＳＳに接続されている。トランジスタＮＭ１３のドレインは、ノードｎ５を介してトランジスタＰＭ１７のゲート及びトランジスタＰＭ１８のドレインに接続されている。トランジスタＮＭ１３のゲートには、入力信号ＩＮＰの位相を反転した反転入力信号ＩＮＮが供給される。
反転入力信号ＩＮＮは、入力信号ＩＮＰとは逆位相で信号レベルが論理レベル１及び論理レベル０の間で変化する信号であり、論理レベル１でＶＣＣ電位、論理レベル０で０Ｖとなる信号である。従って、トランジスタＮＭ１２のゲートに低電源電圧ＶＣＣが印加されている間はトランジスタＮＭ１３のゲートに０Ｖが印加され、トランジスタＮＭ１３のゲートに低電源電圧ＶＣＣが印加されている間はトランジスタＮＭ１２のゲートに低電源電圧ＶＣＣが印加される。
トランジスタＰＭ１７及びＰＭ１８のゲートは、ノードｎ５及びノードｎ４にたすき掛けの形で接続されており、トランジスタＮＭ１２及びＮＭ１３とともにレベルシフタを構成している。トランジスタＮＭ１２及びＮＭ１３は、トランジスタＮＭ１１と同じプロセス条件の下にペアでレイアウトされ、チャネル幅がＮＭ１１：（ＮＭ１２，ＮＭ１３）＝１：Ｎ（Ｎは２～６の整数）となるように設定されている。
本実施例のレベルシフト回路１０は、上記のような条件でバイアス設定がなされる。次に、本実施例のレベルシフト回路１０の動作について説明する。
トランジスタＮＭ１１のゲートに低電源電圧ＶＣＣが印加されると、トランジスタＮＭ１１のドレインに、低電源電圧ＶＣＣに応じた定電流Ｉｃが流れる。定電流Ｉｃは、抵抗Ｒ１、トランジスタＰＭ１１及びＰＭ１２に流れる。トランジスタＰＭ１１及びＰＭ１２を流れる定電流Ｉｃは、カレントミラー部１２に電流コピーされる。
トランジスタＮＭ１２のゲートには入力信号ＩＮＰが供給され、トランジスタＮＭ１３のゲートには反転入力信号ＩＮＮが供給される。入力信号ＩＮＰ及び反転入力信号ＩＮＮの信号レベルは、相補的にＶＣＣ電位又は０Ｖに変化する。
入力信号ＩＮＰの信号レベルが０Ｖ、反転入力信号ＩＮＮの信号レベルがＶＣＣ電位のとき、トランジスタＮＭ１２はオフ状態となり、トランジスタＮＭ１３はオン状態となる。トランジスタＮＭ１３がオン状態であるため、トランジスタＮＭ１３のドレインからソースに向かって電流が流れ、トランジスタＮＭ１３のドレインに接続されたトランジスタ
ＰＭ１７のゲート電位が低下し、トランジスタＰＭ１７がオン状態となる。トランジスタＰＭ１７がオン状態で且つトランジスタＮＭ１２がオフ状態となるため、ノードｎ４の電位はＶＤＤ電位まで上昇する。トランジスタＰＭ１８はオフ状態となり、ノードｎ５の電位は０Ｖとなる。従って、ノードｎ４からはＶＤＤ電位の信号レベルを有する出力信号ＯＵＴＮが出力され、ノードｎ５からは０Ｖの信号レベルを有する出力信号ＯＵＴＰが出力される。
次に、入力信号ＩＮＰの信号レベルがＶＣＣ電位、反転入力信号ＩＮＮの信号レベルが０Ｖに変化すると、トランジスタＮＭ１２はオン状態となり、トランジスタＮＭ１３はオフ状態となる。トランジスタＮＭ１２がオン状態であるため、トランジスタＮＭ１２のドレインからソースに向かって電流が流れ、トランジスタＮＭ１２のドレインに接続されたトランジスタＰＭ１８のゲート電位が低下し、トランジスタＰＭ１８がオン状態となる。トランジスタＰＭ１８がオン状態で且つトランジスタＮＭ１３がオフ状態となるため、ノードｎ５の電位はＶＤＤ電位まで上昇する。トランジスタＰＭ１７はオフ状態となり、ノードｎ４の電位は０Ｖに低下する。従って、ノードｎ４からは０Ｖの信号レベルを有する出力信号ＯＵＴＮが出力され、ノードｎ５からはＶＤＤ電位の信号レベルを有する出力信号ＯＵＴＰが出力される。
出力信号ＯＵＴＮは、反転入力信号ＩＮＮと同位相で信号レベルが異なる信号である。すなわち、出力信号ＯＵＴＮは、反転入力信号ＩＮＮの論理レベル１における信号レベルをＶＣＣ電位からＶＤＤ電位にレベルシフトした信号となる。出力信号ＯＵＴＰは、入力信号ＩＮＰと同位相で信号レベルが異なる信号である。すなわち、出力信号ＯＵＴＰは、入力信号ＩＮＰの論理レベル１における信号レベルをＶＣＣ電位からＶＤＤ電位にレベルシフトした信号となる。
以上のように、入力信号ＩＮＰ及び反転入力信号ＩＮＮの信号レベルが相補的にＶＣＣ電位又は０Ｖに変化し、トランジスタＮＭ１２及びＮＭ１３のドレインからソースに電流が流れることにより、ノードｎ４及びｎ５の電位が反転する。
低電源電圧ＶＣＣの電圧レベルが低下すると、入力信号ＩＮＰ及び反転入力信号ＩＮＮのＨレベルにおける信号レベルが低下するため、トランジスタＮＭ１２及びＮＭ１３の電流能力が低下する。しかし、低電源電圧ＶＣＣは定電流生成部１１のトランジスタＮＭ１１のゲートに印加される電圧であるため、定電流Ｉｃの電流値も低下する。従って、トランジスタＮＭ１２及びＮＭ１３の電流能力の低下に関わらず、ノードｎ４及びｎ５の電位の反転を確実に行うことができる。
また、レベルシフト回路１０を高温条件下で動作させた場合やトランジスタＮＭ１１、ＮＭ１２及びＮＭ１３がプロセスＳＬＯＷ条件で設計されていた場合、閾値電圧が高くなることによりトランジスタＮＭ１２及びＮＭ１３の電流能力は低下する。しかし、本実施例のレベルシフト回路１０では、トランジスタＮＭ１１の電流能力も同様に低下するため、定電流Ｉｃの電流値が低下する。従って、トランジスタＮＭ１２及びＮＭ１３の電流能力の低下に関わらず、ノードｎ４及びｎ５の電位の反転を確実に行うことができる。
また、トランジスタＮＭ１２及びＮＭ１３の電流能力のばらつきを考慮して素子サイズに余裕を持たせておく必要がないため、チップ面積の増大を抑えることができる。
図３は、本実施例のレベルシフト回路２０の構成を示す図である。レベルシフト回路２０は、定電流生成部２１、カレントミラー部２２、及びレベルシフト部２３から構成されている。
定電流生成部２１は、Ｐチャネル型のＭＯＳトランジスタであるトランジスタＰＭ２１と、抵抗Ｒ２とを含む点で、実施例１の定電流生成部１１と異なる。
トランジスタＰＭ２１のソースは、ノードｎ７を介してトランジスタＰＭ１１のドレインに接続されている。トランジスタＰＭ２１のドレインは、抵抗Ｒ１の一端に接続されている。また、トランジスタＰＭ２１のドレインは、ノードｎ１に接続され、ノードｎ１を介してトランジスタＰＭ１１のゲート、トランジスタＰＭ１３のゲート及びトランジスタＰＭ１５のゲートに接続されている。トランジスタＰＭ２１のゲートは、ノードｎ６に接続され、ノードｎ６を介してトランジスタＰＭ２２及びＰＭ２３のゲートに接続されている。
抵抗Ｒ２は、一端が抵抗Ｒ１の他端及びノードｎ２に接続され、他端がトランジスタＮＭ１１のドレイン及びノードｎ６に接続されている。
図４は、抵抗Ｒ１、抵抗Ｒ２、トランジスタＮＭ１１、ＰＭ１１、ＰＭ１２及びＰＭ２１の電圧－電流曲線を示す図である。ノードｎ１、ｎ２及びｎ６の電位（図中、〇印）は、夫々トランジスタＰＭ１１、ＰＭ１２及びＰＭ２１の動作点を考慮して設定されている。抵抗Ｒ１及びＲ２の抵抗値は、ノードｎ３及びｎ７の電位（図中、〇印）がトランジスタＰＭ１１及びＰＭ１２の定電流特性の良い領域となるように調整されている。
再び図３を参照すると、カレントミラー部２２は、Ｐチャネル型のＭＯＳトランジスタであるトランジスタＰＭ２２及びＰＭ２３を含む点で、実施例１のカレントミラー部１２と異なる。
トランジスタＰＭ２２のソースは、トランジスタＰＭ１４のドレインに接続されている。トランジスタＰＭ２２のドレインは、トランジスタＰＭ１７のソースに接続されている。トランジスタＰＭ２２のゲートは、ノードｎ６を介してトランジスタＰＭ２１のゲート、抵抗Ｒ２の他端及びトランジスタＮＭ１１のドレインに接続されている。
トランジスタＰＭ２３のソースは、トランジスタＰＭ１６のドレインに接続されている。トランジスタＰＭ２３のドレインは、トランジスタＰＭ１８のソースに接続されている。トランジスタＰＭ２３のゲートは、ノードｎ６を介してトランジスタＰＭ２１のゲート、抵抗Ｒ２の他端及びトランジスタＮＭ１１のドレインに接続されている。
トランジスタＰＭ１１及びＰＭ１３はノードｎ１を介してゲート同士が接続され、トランジスタＰＭ１２及びＰＭ１４はノードｎ２を介してゲート同士が接続され、トランジスタＰＭ２１及びＰＭ２２はノードｎ６を介してゲート同士が接続され、カレントミラー回路を構成している。これにより、定電流生成部２１を流れる電流がコピーされ、トランジスタＰＭ２２のドレインに接続されたラインＬ１に定電流Ｉｃが流れる。すなわち、トランジスタＰＭ１１、ＰＭ１２、ＰＭ２１、ＰＭ１３、ＰＭ１４及びＰＭ２２は、３段カスケードの定電流源を構成している。
トランジスタＰＭ１１及びＰＭ１５はノードｎ１を介してゲート同士が接続され、トランジスタＰＭ１２及びＰＭ１６はノードｎ２を介してゲート同士が接続され、トランジスタＰＭ２１及びＰＭ２３はノードｎ６を介してゲート同士が接続され、カレントミラー回路を構成している。これにより、定電流生成部２１を流れる電流がコピーされ、トランジスタＰＭ２３のドレインに接続されたラインＬ２に定電流Ｉｃが流れる。すなわち、トランジスタＰＭ１１、ＰＭ１２、ＰＭ２１、ＰＭ１５、ＰＭ１６及びＰＭ２３は、３段カスケードの定電流源を構成している。
次に、本実施例のレベルシフト回路２０の動作について説明する。
トランジスタＮＭ１１のゲートに低電源電圧ＶＣＣが印加されると、トランジスタＮＭ１１のドレインに、低電源電圧ＶＣＣに応じた定電流Ｉｃが流れる。定電流Ｉｃは、抵抗Ｒ１、抵抗Ｒ２、トランジスタＰＭ１１、ＰＭ１２及びＰＭ２１に流れる。トランジスタＰＭ１１、ＰＭ１２及びＰＭ２１を流れる定電流Ｉｃは、カレントミラー部２２に電流コピーされる。
トランジスタＮＭ１２のゲートには入力信号ＩＮＰが供給され、トランジスタＮＭ１３のゲートには反転入力信号ＩＮＮが供給される。入力信号ＩＮＰ及び反転入力信号ＩＮＮの信号レベルは、相補的にＶＣＣ電位又は０Ｖに変化する。
入力信号ＩＮＰの信号レベルが０Ｖ、反転入力信号ＩＮＮの信号レベルがＶＣＣ電位のとき、トランジスタＮＭ１２はオフ状態となり、トランジスタＮＭ１３はオン状態となる。トランジスタＮＭ１３がオン状態であるため、トランジスタＮＭ１３のドレインからソースに向かって電流が流れ、トランジスタＮＭ１３のドレインに接続されたトランジスタＰＭ１７のゲート電位が低下し、トランジスタＰＭ１７がオン状態となる。トランジスタＰＭ１７がオン状態で且つトランジスタＮＭ１２がオフ状態となるため、ノードｎ４の電位はＶＤＤ電位まで上昇する。トランジスタＰＭ１８はオフ状態となり、ノードｎ５の電位は０Ｖとなる。従って、ノードｎ４からはＶＤＤ電位の信号レベルを有する出力信号ＯＵＴＮが出力され、ノードｎ５からは０Ｖの信号レベルを有する出力信号ＯＵＴＰが出力される。
出力信号ＯＵＴＮは、反転入力信号ＩＮＮと同位相で信号レベルが異なる信号である。すなわち、出力信号ＯＵＴＮは、反転入力信号ＩＮＮの論理レベル１における信号レベルをＶＣＣ電位からＶＤＤ電位にレベルシフトした信号となる。出力信号ＯＵＴＰは、入力信号ＩＮＰと同位相で信号レベルが異なる信号である。すなわち、出力信号ＯＵＴＰは、入力信号ＩＮＰの論理レベル１における信号レベルをＶＣＣ電位からＶＤＤ電位にレベルシフトした信号となる。
以上のように、入力信号ＩＮＰ及び反転入力信号ＩＮＮの信号レベルが相補的に電ＶＣＣ電位又は０Ｖに変化し、トランジスタＮＭ１２及びＮＭ１３のドレインからソースに電流が流れることにより、ノードｎ４及びｎ５の電位が反転する。
低電源電圧ＶＣＣの電圧レベルが低下すると、入力信号ＩＮＰ及び反転入力信号ＩＮＮのＨレベルにおける信号レベルが低下するため、トランジスタＮＭ１２及びＮＭ１３の電流能力が低下する。しかし、低電源電圧ＶＣＣは定電流生成部１１のトランジスタＮＭ１１のゲートに印加される電圧であるため、定電流Ｉｃの電流値も低下する。従って、トランジスタＮＭ１２及びＮＭ１３の電流能力の低下に関わらず、ノードｎ４及びｎ５の電位の反転を確実に行うことができる。
また、本実施例のレベルシフト回路２０では、トランジスタＰＭ１１、ＰＭ１２、ＰＭ２１、ＰＭ１３、ＰＭ１４及びＰＭ２２が３段カスケードの定電流源を構成し、同様にトランジスタＰＭ１１、ＰＭ１２、ＰＭ２１、ＰＭ１５、ＰＭ１６及びＰＭ２３が３段カスケードの定電流源を構成している。従って、定電流源が２段カスケードで構成されている場合と比べてさらに定電流特性が良くなるため、ノードｎ４及びｎ５の電圧がＶＤＤ電位から０Ｖまで変化した場合における定電流Ｉｃの変化が小さい。従って、ノードｎ４及びｎ５における電流のスルーレートをほぼ一定にすることができる。
図５は、本実施例のレベルシフト回路３０の構成を示す図である。レベルシフト回路３０は、定電流生成部３１、カレントミラー部３２、及びレベルシフト部３３から構成されている。
定電流生成部３１は、Ｐチャネル型のＭＯＳトランジスタであるトランジスタＰＭ３１及びＰＭ３２と抵抗Ｒ４とを有する。トランジスタＰＭ３１、ＰＭ３２及び抵抗Ｒ４は直列に接続されている。また、実施例１の定電流生成部１１とは異なり、トランジスタＰＭ１２とトランジスタＮＭ１１とが抵抗を介さずに接続されている。
トランジスタＰＭ１２のドレインは、ノードｎ８を介してトランジスタＮＭ１１のドレインに接続されている。
トランジスタＰＭ３１のソースには、電源電圧ＶＤＤが印加されている。トランジスタＰＭ３１のドレインは、トランジスタＰＭ３２のソースに接続されている。トランジスタＰＭ３１のゲートは、トランジスタＰＭ１１のゲート、トランジスタＰＭ１３のゲート及びトランジスタＰＭ１５のゲートに接続されている。トランジスタＰＭ３１及びトランジスタＰＭ１１は、ゲート同士が接続され、トランジスタ対を構成している。
トランジスタＰＭ３２のソースは、トランジスタＰＭ３１のドレインに接続されている。トランジスタＰＭ３２のドレインは、ノードｎ９に接続され、ノードｎ９を介して抵抗Ｒ４の一端に接続されている。また、トランジスタＰＭ３２のドレインは、トランジスタＰＭ１１及びＰＭ３１のゲートに接続され、さらにトランジスタＰＭ１３及びＰＭ１５のゲートに接続されている。トランジスタＰＭ３２のゲートは、トランジスタＰＭ１２のゲートに接続されている。また、トランジスタＰＭ３２のゲートは、ノードｎ８を介してトランジスタＮＭ１１のドレインに接続されている。また、トランジスタＰＭ３２のゲートは、トランジスタＰＭ１２のドレイン、トランジスタＰＭ１４のゲート及びトランジスタＰＭ１６のゲートに接続されている。トランジスタＰＭ３２及びトランジスタＰＭ１２は、ゲート同士が接続され、トランジスタ対を構成している。
抵抗Ｒ４の一端は、ノードｎ９に接続され、ノードｎ９を介してトランジスタＰＭ３２のドレイン、トランジスタＰＭ１１及びＰＭ３１のゲート、及びトランジスタＰＭ１３及びＰＭ１５のゲートに接続されている。抵抗Ｒ４の他端は、接地電位ＶＳＳに接続されている。
トランジスタＰＭ１１、ＰＭ１２、ＰＭ３１及びＰＭ３２によりカレントミラー回路が構成されている。このカレントミラー回路の動作は、トランジスタＮＭ１１のドレイン-ソース間を流れる電流Ｉｄｓと、抵抗Ｒ４に流れる電流Ｉｒとに基づいて規定される。具体的には、電流Ｉｄｓ＞電流Ｉｒの場合と、電流Ｉｒ＞電流Ｉｄｓの場合とで各素子の動作点が異なる。
図６は、電流Ｉｄｓ＞電流Ｉｒの場合における抵抗Ｒ４、トランジスタＮＭ１１、ＰＭ１１、ＰＭ１２、ＰＭ３１及びＰＭ３２の電圧－電流曲線を示す図である。ノードｎ８の電位は、トランジスタＮＭ１１、ＰＭ１１及びＰＭ３１の動作点を考慮して設定されている。ノードｎ９の電位は、トランジスタＰＭ１１、ＰＭ３１、ＰＭ１２及びＰＭ３２の動作点を考慮して設定されている。
低電源電圧ＶＣＣの電圧レベル（すなわち、ＶＣＣ電位）が十分に高く、トランジスタＮＭ１１、ＮＭ１２及びＮＭ１３の電流能力が十分にある条件下では、ノードｎ８の電位は図６に○印で示す電位（トランジスタＮＭ１１及びＰＭ１１のＶｄｓ－Ｉｄｓ曲線の交
点付近の電位）となる。
その際、トランジスタＰＭ１２及びＰＭ３２のゲートには十分なドライブ電圧がかかり、トランジスタＰＭ１２及びＰＭ３２のドレイン-ソース間は低抵抗となる（図６のＶｄｓ－Ｉｄｓ曲線）。
トランジスタＰＭ３２が低抵抗であるため、ダイオード接続されたトランジスタＰＭ３１には十分な電流が流れ、ノードｎ９の電位は図６に○印で示す電位（トランジスタＰＭ１１及びＰＭ３１のＶｄｓ－Ｉｄｓ曲線と、トランジスタＰＭ１１及びＰＭ３１のＶｇｓ－Ｉｄｓ曲線と、トランジスタＰＭ１２及びＰＭ３２のＶｄｓ－Ｉｄｓ曲ｓンとの交点付近の電位）となる。
ノードｎ８及びｎ９の電位がバイアス電圧となり、カレントミラー部３２及びレベルシフト部３３には十分な定電流が流れ、高速なレベルシフタが構成される。
一方、図７は、電流Ｉｄｓ＜電流Ｉｒの場合における抵抗Ｒ４、トランジスタＮＭ１１、ＰＭ１１、ＰＭ１２、ＰＭ３１及びＰＭ３２の電圧－電流曲線を示す図である。
図７は、電流Ｉｄｓ＜電流Ｉｒの場合における抵抗Ｒ４、トランジスタＮＭ１１、ＰＭ１１、ＰＭ１２、ＰＭ３１及びＰＭ３２の電圧－電流曲線を示す図である。ノードｎ８の電位は、トランジスタＮＭ１１、ＰＭ１１及びＰＭ３１の動作点を考慮して設定されている。ノードｎ９の電位は、トランジスタＰＭ１１、ＰＭ３１、ＰＭ１２及びＰＭ３２の動作点を考慮して設定されている。
低電源電圧ＶＣＣの電圧レベル（すなわち、ＶＣＣ電位）が低下して、トランジスタＮＭ１１、ＮＭ１２及びＮＭ１３の電流能力が十分にない条件下では、ノードｎ８の電位は図７に○印で示す電位となる。
その際、トランジスタＰＭ１２及びＰＭ３２のゲートにかかるドライブ電圧が低下し、トランジスタＰＭ１２及びＰＭ３２のドレイン-ソース間は高抵抗となる（図７のトランジスタＰＭ１２及びＰＭ３２のＶｄｓ－Ｉｄｓ曲線）。
トランジスタＰＭ３２が高抵抗であるため、ノードｎ９の電位は低電位となり、トランジスタＰＭ１１、ＰＭ３１、ＰＭ１３及びＰＭ１５は低抵抗となる（図７のトランジスタＰＭ１１及びＰＭ３１のＶｄ－Ｉｄｓ曲線）。
トランジスタＰＭ１２、ＰＭ３２、ＰＭ１４及びＰＭ１６から構成されるカレントミラー回路により、トランジスタＮＭ１１、ＮＭ１２及びＮＭ１３の電流能力に応じた電流が定電流ＩｃとしてラインＬ１及びＬ２に流れる。
以上のように、ノードｎ８及びｎ９の電位がバイアス電圧となり、カレントミラー部３２及びレベルシフト部３３に流れる定電流Ｉｃが設定される。
本実施例のレベルシフト回路３０では、ＶＣＣ電位の低下等によりトランジスタＮＭ１１、ＮＭ１２及びＮＭ１３の電流能力が低下し、低速（ＳＬＯＷケース）で動作する条件下においても、レベルシフト回路３０は確実にレベルシフト動作を行うことが可能となる。
これに対し、高速（ＦＡＳＴケース）で動作する条件下では、抵抗Ｒ４の抵抗値を調整して定電流Ｉｃの電流量を制限することにより、低速で動作する場合とのばらつきを抑え
ることができる。
また、トランジスタＮＭ１１、ＮＭ１２及びＮＭ１３の電流能力が低下した場合には、定電流Ｉｃが減少するため、動作不良が発生しない。従って、トランジスタＮＭ１１、ＮＭ１２及びＮＭ１３の素子サイズに余裕を持たせておく必要がないため、チップ面積の増大を抑えることができる。
また、抵抗Ｒ４の抵抗値を調整して定電流Ｉｃの電流量を制限することにより、レベルシフト回路３０の遷移動作の遅延を調整することができる。
なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、定電流生成部が電源電圧ＶＤＤ（ＶＤＤ電位）に直列に接続された２つ又は３つのＰチャネル型のＭＯＳトランジスタを含む例について説明した。しかし、トランジスタの数はこれに限られず、ｎ個（ｎ：２以上）のトランジスタが直列に接続された構成を有していれば良い。
また、上記実施例では、レベルシフト回路が表示ドライバに用いられる例について示したが、これに限られず、例えば電源コントローラや昇圧コントローラ等の高電圧回路を含む製品に用いることが可能である。
また、上記実施例のレベルシフト回路は、高電圧回路を含むレベルシフタ用バイアス回路の他、差動アンプ回路等の定電流源をもつ回路にも適用可能である。
１０，２０，３０ レベルシフト回路
１１，２１，３１ 定電流生成部
１２，２２，３２ カレントミラー部
１３，２３，３３ レベルシフト部
ＮＭ１１～１３ Ｎチャネル型ＭＯＳトランジスタ
ＰＭ１１～３２ Ｐチャネル型ＭＯＳトランジスタ

Claims (7)

  1. 電源電位に基づいて定電流を生成する定電流生成部と、
    前記定電流を第１ライン及び第２ラインに流すカレントミラー部と、
    信号レベルが第１論理レベル及び第２論理レベルの間で変化し、前記第１論理レベルにおいて前記電源電位とは異なる第１電位の電位レベルを有し前記第２論理レベルにおいて前記第１電位よりも小なる第２電位の電位レベルを有する第１入力信号と、前記第１入力信号の位相を反転させた第２入力信号と、の入力を受け、前記第１入力信号及び前記第２入力信号の前記第１論理レベルでの信号レベルを前記第１電位の電位レベルから前記電源電位の電位レベルにシフトした第１出力信号及び第２出力信号を生成し、前記第１出力信号を前記第２ライン上のノードから出力し、前記第２出力信号を前記第１ライン上のノードから出力するレベルシフト部と、
    を有し、
    前記定電流生成部は、前記電源電位の供給ラインと接地電位の供給ラインとの間に直列に接続された第１導電型の第１～第ｎトランジスタ（ｎ：２又は３）と、
    ソース端子が前記接地電位の供給ラインに接続され、ドレイン端子が前記第ｎトランジスタのゲート端子に接続され、ゲート端子に前記第１電位の印加を受ける、前記第１導電型とは反対導電型の第２導電型のトランジスタを含み、前記第１電位の変化に応じて前記定電流の値を変化させる電流調整回路と、
    を有し、
    前記レベルシフト部は、前記電流調整回路の前記第２導電型のトランジスタと同じプロセス条件でレイアウトされ且つ前記第１ライン及び前記第２ラインに接続された一対の前記第２導電型のトランジスタからなるトランジスタ対を含むことを特徴とするレベルシフト回路。
  2. 前記カレントミラー部は、
    前記電源電位の供給ラインと前記接地電位の供給ラインとの間に直列に接続され、前記第１ラインに前記定電流を流す前記第１導電型の第（ｎ＋１）～第２ｎトランジスタと、
    前記電源電位の供給ラインと前記接地電位の供給ラインとの間に直列に接続され、前記第２ラインに前記定電流を流す前記第１導電型の第（２ｎ＋１）～第３ｎトランジスタと、
    を有し、
    前記定電流生成部の前記第１～第ｎトランジスタのゲート端子は、それぞれ前記カレントミラー部の前記第（ｎ＋１）～第２ｎトランジスタ及び前記第（２ｎ＋１）～第３ｎトランジスタのゲート端子に接続されてｎ段のカレントミラー回路を構成することを特徴とする請求項１に記載のレベルシフト回路。
  3. 前記定電流生成部は、一端が前記第１トランジスタのゲート端子に接続され、他端が前記第ｎトランジスタのゲート端子に接続された抵抗部をさらに有することを特徴とする請求項１又は２に記載のレベルシフト回路。
  4. 前記抵抗部は、一端が前記第１トランジスタの前記ゲート端子に接続され、他端が第２トランジスタのゲート端子に接続された第１抵抗素子を含むことを特徴とする請求項３に記載のレベルシフト回路。
  5. 前記定電流生成部の前記抵抗部は、一端が前記第２トランジスタの前記ゲート端子に接続され、他端が前記第３トランジスタのゲート端子に接続された第２抵抗素子を含むことを特徴とする請求項４に記載のレベルシフト回路。
  6. 前記定電流生成部は、前記第１～第ｎトランジスタとゲート端子同士が接続されてトランジスタ対を構成し且つ前記電源電位の供給ラインに直列に接続された前記第１導電型の第（３ｎ＋１）～第４ｎトランジスタと、前記第４ｎトランジスタ及び前記接地電位の供給ラインの間に接続された少なくとも１つの抵抗素子と、を含み、
    前記少なくとも１つの抵抗素子は、一端が前記第（３ｎ＋１）トランジスタのゲート端子に接続され、他端が前記接地電位の供給ラインに接続されていることを特徴とする請求項２に記載のレベルシフト回路。
  7. 前記レベルシフト部の前記トランジスタ対の一方のトランジスタは、ソース端子が前記第２電位に接続され、ドレイン端子が前記第１ラインに接続され、ゲート端子に前記第１入力信号の入力を受け、前記トランジスタ対の他方のトランジスタは、ソース端子が前記第２電位に接続され、ドレイン端子が前記第２ラインに接続され、ゲート端子に前記第２入力信号の入力を受けることを特徴とする請求項１乃至６のいずれか１に記載のレベルシフト回路。
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