CN107078501B - 用于负载开关的输出放电技术 - Google Patents

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Abstract

在所描述的示例中，一种用于负载开关(14)的输出放电电路可以包括耦接在输出放电电路的电源轨和接地引线之间的电容器(50)，以及耦接在输出放电电路的电源输入和电源轨之间的二极管(54、56)。当将电力供应到负载开关(14)时，输出放电电路可以经由通过二极管(54、56)形成的电流通路对电容器(50)进行充电。当切断到输出放电电路的电源时，二极管(54、56)可以防止电容器(50)通过电流通路放电，并且在电源已经切断之后的一段时间期间，在电容器(50)上的存储的电荷可以被用于向输出放电开关供电。以这种方式，输出放电电路可以继续对负载开关(14)的输出进行放电，甚至当电力停止被供应到负载开关(14)时。

Description

用于负载开关的输出放电技术
本公开大体上涉及电气电路，并且更特别地涉及负载开关。
背景技术
负载开关可以用于各种电子设备中，诸如个人电子产品(例如，固态驱动器和平板)、电子销售点设备(例如，条形码扫描器和支付终端)、工业个人计算机、家电以及服务器。负载开关可用于电力分配、电力排序、减少漏电流、控制涌入电流和控制掉电。
负载开关可以用作电子继电器，电子继电器导通和切断用于向电子设备中的下游部件供电的电源轨。当负载开关被切断时，电荷可以继续驻留在负载开关的输出上，这可干扰下游电子部件。在处理负载开关的输出上的残留电荷上存在重大的设计挑战，尤其在到负载开关的电源被切断的情况下。
发明内容
在所描述的示例中，集成电路包括输入电压引线、输出电压引线、耦接在输入电压引线和输出电压引线之间的传输晶体管，以及输出放电电路。输出放电电路包括电源输入和控制输入。输出放电电路另外包括耦接在输出电压引线和接地引线之间的第一晶体管。第一晶体管具有控制电极。输出放电电路另外包括具有耦接到电源输入的阳极的二极管。输出放电电路另外包括耦接在二极管的阴极和接地引线之间的电容器。输出放电电路另外包括耦接在二极管的阴极和第一晶体管的控制电极之间的电阻器。输出放电电路另外包括耦接在第一晶体管的控制电极和接地引线之间的第二晶体管。第二晶体管具有耦接到输出放电电路的控制输入的控制电极。
在另一个示例中，集成电路包括输入电压引线、输出电压引线、耦接在输入电压引线和输出电压引线之间的传输晶体管，以及耦接在输出电压引线和接地引线之间的输出放电电路。输出放电电路包括电源输入，以及具有耦接到电源输入的阳极的二极管。输出放电电路另外包括耦接在二极管的阴极和接地引线之间的电容器。
在又一个示例中，方法包括响应于被施加到开关的输出放电电路的电源输入的电压，经由电流通路对耦接在缓冲器的电源轨和接地引线之间的电容器进行充电。方法另外包括响应于电压停止被施加到输出放电电路的电源输入，防止电容器通过电流通路放电。方法另外包括响应于电压停止被施加到输出放电电路的电源输入，基于存储在所充电的电容器中的电荷，将电力供应到输出放电电路。
附图说明
图1是包括根据本公开的负载开关的示例系统的框图。
图2是示出根据本公开的示例负载开关的附加细节的示意图。
图3是包括根据本公开的负载开关的另一个示例系统的框图。
图4是根据本公开的用于控制负载开关的输出放电电路的示例技术的流程图。
具体实施方式
本公开描述了用于对负载开关的输出进行放电的输出放电技术。当开关被切断时，负载开关可以使用输出放电电路对负载开关的输出进行放电。输出放电电路可以是由耦接到负载开关的一个或更多个电源供电的供电的电路。如果切断到负载开关的电源，同时(或不久之后)负载开关切断，则这可以干扰输出放电电路的操作，从而防止开关的输出被放电。
根据本公开，用于负载开关的输出放电电路可以包括耦接在输出放电电路的电源轨和接地引线之间的电容器，以及耦接在输出放电电路的电源输入和电源轨之间的二极管。当将电力供应到负载开关时，输出放电电路可以经由通过二极管形成的电流通路对电容器进行充电。当切断到输出放电电路的电源时，二极管可以防止电容器通过电流通路放电，并且在电源已经切断之后的一段时间期间，在电容器上的存储的电荷可以被用于向输出放电开关供电。以这种方式，输出放电电路可以继续对负载开关的输出进行放电，甚至当电力停止被供应到负载开关时。
在一些示例中，输出放电电路可以包括耦接在负载开关的输出和接地轨之间的放电开关。输出放电电路可以另外包括耦接到放电开关的控制输入的缓冲器(例如，反相器)。缓冲器可以基于输入控制信号控制放电开关，并且可以由电源输入供电。可需要高逻辑电压来闭合放电开关，以便对负载开关进行放电。例如，放电开关可以是n-型金属氧化物半导体(NMOS)晶体管，并且可需要大于NMOS晶体管的导通阈值电压的电压，以导通晶体管。如果缓冲器没有接收足够的电力，则缓冲器不能产生足以导通NMOS晶体管的电压，这可以防止负载开关的输出被放电。
根据本公开，电容器可以耦接在缓冲器的电源轨和接地轨之间，并且二极管可以耦接在输出放电电路的电源输入和缓冲器的电源轨之间。电容器和二极管可以允许缓冲器在从输出放电电路的电源输入已经去除电力之后的一段时间内供应高逻辑电压。以这种方式，甚至在没有有效电源的情况下，基于缓冲器(或基于反相器)的输出放电电路能够继续对负载开关的输出进行放电。
基于缓冲器(或基于反相器)的输出放电电路可以允许有效低输出放电控制信号用于控制有效高放电开关。有效低输出放电控制信号可以指一种控制信号，当电压低于阈值时，该控制信号导致放电开关闭合且对负载开关输出进行放电，以及当电压高于阈值时，该控制信号导致放电开关打开。有效高放电开关可以是当电压高于阈值时闭合且当电压低于阈值时打开的开关。
在一些示例中，缓冲器可以是反相器，诸如具有电阻性负载或有效负载的NMOS反相器。NMOS反相器能够使输入电压电平转换到更高的电压。
使用有效低输出放电控制信号的基于缓冲器的输出放电电路还可以允许由负载开关的传输晶体管栅电压(至少部分地)控制输出放电电路。通过使用传输晶体管的栅电压作为控制信号，可以使输出放电电路的激活迟延，直至传输晶体管的栅极已经达到足够低的电压以确保传输晶体管被切断，从而防止如果导通传输晶体管则将以其他方式发生的过量的电流涌入。
当导通负载开关的传输晶体管时，传输晶体管的栅电压可以足够高以损害输出放电电路和/或相关联的控制电路中的其他部件。在栅电压用于使输出放电开关的导通迟延的示例中，栅电压耦接电路可以用于：当栅电压高于阈值电压时，将传输晶体管的栅电压从输出放电电路的控制输入解耦；以及当栅电压低于阈值电压时，将栅电压耦接到控制输入。以这种方式，栅电压可以用于控制何时导通输出放电电路，同时避免可以由直接施加到输出放电开关的控制输入的过高栅电压导致的损害。
在一些示例中，栅电压耦接电路可以包括耦接在传输晶体管的栅电压和输出放电电路的控制输入之间的晶体管。在这样的示例中，晶体管的控制电极可以耦接到基准电压，其可以限定或控制用于栅电压耦接电路的阈值电压。当传输晶体管栅电压低于阈值电压时，栅电压耦接电路晶体管可以将传输晶体管栅电压输出到输出放电电路的控制输入。相比之下，当传输晶体管栅电压高于阈值电压时，栅电压耦接电路晶体管可以将阈值电压输出到输出放电电路的控制输入。以这种方式，栅电压耦接电路的输出可以限于不会损害负载开关中的其他控制电路的相对低电压。
用于栅电压耦接电路晶体管的基准电压可以由电源供应。然而，如果电源被切断，则栅电压耦接电路晶体管可以输出导致输出放电电路激活的低电压，即使传输晶体管的栅电压仍然足够高到导通传输晶体管。如果输出放电电路被激活，同时传输晶体管仍然被导通，则这可以导致不期望的涌入电流电平。
根据本公开，电容器可以耦接在栅电压耦接电路晶体管的控制电极和接地轨之间，并且二极管可以耦接在基准电压输入和栅电压耦接电路晶体管的控制电极之间。电容器和二极管可以允许栅电压耦接电路晶体管继续操作，甚至在电力已停止被供应到基准电压输入之后。以这种方式，可以延迟输出放电电路的激活，直至负载开关的传输晶体管切断之后，甚至当电力停止被供应到栅电压耦接电路时。
在一些示例中，用于输出放电电路的控制电路还可以包括传输晶体管栅极放电电路，当传输晶体管被切断时，传输晶体管栅极放电电路为传输晶体管的栅电压形成放电通路。这样的电路可以包括耦接在输出放电电路的控制输入和接地轨之间的晶体管。该晶体管可以与栅电压耦接电路结合形成传输晶体管放电通路。
传输晶体管栅极放电电路可以另外包括具有耦接到晶体管的控制电极的输出的缓冲器(例如，反相器)。该缓冲器可以由负载开关的启用输入控制，并且可以由从电源输入接收的电源供电。如果切断电源，则缓冲器可以输出低逻辑电压，这可以防止栅极放电电路为传输晶体管形成放电通路，从而防止当负载开关被禁用时传输晶体管切断。
根据本公开，电容器可以耦接在缓冲器的电源轨和接地轨之间，并且二极管可以耦接在负载开关的电源输入和缓冲器的电源轨之间。电容器和二极管可以允许缓冲器继续向栅极放电电路晶体管供应高逻辑电压，甚至在电力已停止被供应到负载开关之后。以这种方式，传输晶体管的栅极可以继续放电，甚至当电力停止被供应到负载开关时。
在附加示例中，代替使用用于将电源连接到电源轨或连接到控制电极的单个二极管，多个二极管可以被用于将多个不同的电源连接到电源轨或控制电极。以这种方式，即使一个电源被切断，电源中的另一个也可以继续将电力供应到控制电路，从而提供对单个电源中的电力损失更具鲁棒性的输出放电电路。
图1是示例系统10的框图，示例系统10包括电源12、负载开关14、系统负载16、开关控制电路18，以及引线20、引线22、引线24、引线26、引线28。
系统10的功率输出经由引线20耦接到负载开关14的电压输入(VIN)，并且经由引线24耦接到负载开关14的偏置电压输入(VBIAS)。开关控制电路18的输出经由引线26连接到负载开关14的启用输入(ON)。负载开关14的电压输出(VOUT)经由引线22耦接到系统负载16。负载开关14的接地输入(GND)经由引线28耦接到接地端子。
在一些示例中，系统负载16可以包括一个或更多个供电的电子部件。在一个示例中，供电的电子部件可以是一个或更多个固态驱动器部件。在另外的示例中，系统负载16可以包括一个或更多个电容器。
在操作期间，电源12将电力供应到电压输入并经由引线24将电力供应到偏置电压输入。开关控制电路18通过经由引线26将一个或更多个控制信号发送到负载开关14的启用输入，启用和禁用负载开关14(例如，导通和切断负载开关14)。当导通负载开关14时，负载开关14可以导通耦接在VIN和VOUT之间的传输晶体管，所以在VIN和VOUT之间形成电流通路。由负载开关14形成的电流通路可以允许电力(例如，电压和/或电流)穿过负载开关14到系统负载16中的一个或更多个电源轨，从而对引线22和系统负载16中的一个或更多个电源轨进行充电。当切断负载开关14时，负载开关14可以切断传输晶体管，所以在VIN和VOUT之间形成开路。由负载开关14形成的开路可以防止电力通过负载开关14传送到系统负载16中的一个或更多个电源轨。
为了切断负载开关14，开关控制电路18可以将由引线26运载的控制信号从第一逻辑状态转变成第二逻辑状态(例如，将控制信号从高逻辑状态转变成低逻辑状态)。响应于转变，负载开关14可以切断耦接在VIN和VOUT之间的传输晶体管。然而，一些残留电荷仍然可以保持在引线22和系统负载16的电源轨上。
负载开关14可以包括被配置成当负载开关14被切断时对VOUT进行放电的输出放电电路。输出放电电路可以是由一个或更多个电源供电的供电的电路。在图1的示例系统10中，输出放电开关由电源12供电。例如，输出放电开关的电源输入可以耦接到VIN或VBIAS中的一个或两个。如果在负载开关14切断期间(或不久之后)切断电源12，则这可以干扰输出放电电路的操作，从而防止负载开关14的输出放电。
负载开关14可以包括耦接在输出放电电路的电源轨和接地引线之间的电容器，以及耦接在输出放电电路的电源输入和电源轨之间的二极管。当电源12将电力供应到负载开关14时，输出放电电路可以经由通过二极管形成的电流通路对电容器进行充电。当电源12停止将电力供应到负载开关14时，二极管可以防止电容器通过由二极管形成的电流通路放电，并且在电容器上存储的电荷可以用于在负载开关14停止供应电力之后的一段时间期间向输出放电开关供电。以这种方式，负载开关14可以继续对VOUT进行放电，甚至当电力停止被供应到负载开关14时。
在一些示例中，可以至少部分地基于负载开关14中的传输晶体管的栅电压控制负载开关14中的输出放电电路。这可以允许延迟输出放电电路的激活，直至传输晶体管被切断之后。当将栅电压耦接到用于输出放电电路的控制电路时，栅电压耦接电路可以用于防止传输晶体管的栅极上的高电压损害控制电路。栅电压耦接电路可以基于由电源12经由VIN和VBIAS中的一个或两个供应的基准电压进行操作。然而，如果切断电源12，则栅电压耦接电路可以导致输出放电电路激活，即使传输晶体管仍然导通，这反过来可以导致不期望的涌入电流电平。
电容器可以耦接在栅电压耦接电路的控制电极和接地轨之间。二极管可以耦接在基准电压输入和栅电压耦接电路的控制电极之间。电容器和二极管可以允许栅电压耦接电路继续操作，甚至在电力已经停止被供应到栅电压耦接电路的基准电压输入之后。以这种方式，可以延迟输出放电电路的激活，直至负载开关14的传输晶体管切断之后，甚至当电力停止被供应到负载开关14时。
在附加示例中，用于负载开关14的输出放电电路的控制电路还可以包括当传输晶体管被切断时为传输晶体管的栅电压形成放电通路的传输晶体管栅极放电电路。这样的电路可以包括由负载开关14的启用输入(ON)控制且由电源12经由VIN和VBIAS中的一个或两个供电的缓冲器(例如，反相器)。如果切断电源12，则缓冲器可以输出低电压，这可以防止栅极放电电路为传输晶体管形成放电通路，这可以防止当禁用负载开关时使传输晶体管切断。
电容器可以耦接在缓冲器的电源轨和接地轨之间，并且二极管可以耦接在负载开关的电源输入和缓冲器的电源轨之间。电容器和二极管可以允许缓冲器继续向栅极放电电路晶体管供应高电压，甚至在电力已经停止被供应到负载开关之后。以这种方式，传输晶体管的栅极可以继续放电，甚至当电力停止被供应到负载开关14时。
图2是示出示例负载开关14的附加细节的示意图。负载开关14包括传输晶体管30、栅极控制电路32、栅极驱动器34、电荷泵36、晶体管38、晶体管40、晶体管42、晶体管44、反相器46、电阻器48、电容器50、电容器52、二极管54、二极管56、二极管58、二极管60、输入电压引线62、输出电压引线64、偏置电压引线66、开关启用引线68、接地引线70，以及导体72、导体74、导体76、导体78、导体80、导体82、导体84、导体86。导体72、导体74、导体76、导体78、导体80、导体82、导体84、导体86可以在负载开关14中形成相应的电路节点。
在一些示例中，负载开关14的全部或一部分可以形成在一个或更多个集成电路上。在这样的示例中，输入电压引线62、输出电压引线64、偏置电压引线66、开关启用引线68和接地引线70中的一个或更多个可以耦接到集成电路的相应的输入引脚或输出引脚。
传输晶体管30的漏电极耦接到输入电压引线62。传输晶体管30的源电极耦接到输出电压引线64。栅极控制电路32的控制输入耦接到开关启用引线68。栅极控制电路32的输出经由导体72耦接到输入栅极驱动器34。栅极驱动器34的输出经由导体76耦接到传输晶体管30的栅电极。电荷泵36的基准电压输入耦接到偏置电压引线66。电荷泵36的输出经由导体74耦接到栅极驱动器34的第一电源输入。栅极驱动器34的第二电源输入耦接到接地引线70。
晶体管44的漏电极耦接到传输晶体管30的源电极且耦接到输出电压引线64。晶体管44的源电极耦接到接地引线70。晶体管42的漏电极经由导体86耦接到晶体管44的栅电极。晶体管42的源电极耦接到接地引线70。
二极管54的阳极耦接到偏置电压引线66。二极管56的阳极耦接到输入电压引线62。二极管54、二极管56的阴极彼此耦接，并且经由导体84耦接到电阻器48和电容器50的第一端子。电容器50的第二端子耦接到接地引线70。电阻器48的第二端子耦接到晶体管42的漏电极。
晶体管40的漏电极经由导体76耦接到传输晶体管30的栅电极。晶体管40的源电极经由导体82耦接到晶体管42的栅电极。
二极管58的阳极耦接到偏置电压引线66。二极管60的阳极耦接到输入电压引线62。二极管58、二极管60的阴极彼此耦接、经由导体78耦接到电容器52的第一端子、耦接到晶体管40的栅电极，以及耦接到反相器46的电源输入。电容器52的第二端子耦接到接地引线70。
晶体管38的漏电极经由导体82耦接到晶体管40的源电极，并且耦接到晶体管42的栅电极。晶体管38的源电极耦接到接地引线70。
反相器46的输入耦接到开关启用引线68。反相器46的输出经由导体80耦接到晶体管38的栅电极。反相器46的电源输入经由导体78耦接到二极管58、二极管60的阴极，并且耦接到电容器52的第一端子。
如图2所示，晶体管30、晶体管38、晶体管40、晶体管42、晶体管44中的每个是n-型金属氧化物半导体。在一些示例中，传输晶体管30和晶体管40可以是高电压晶体管，并且晶体管38、晶体管42、晶体管44可以是低电压晶体管。高电压晶体管可以具有比低电压晶体管更高的漏极-到-源极击穿电压。在一些示例中，晶体管40可以是漏极扩展的n-型MOS(DENMOS)晶体管。
虽然关于NMOS晶体管描述了图2的示例负载开关14，但是相同或不同类型晶体管中的任何组合可以与相同或不同导电类型一起使用。晶体管30、晶体管38、晶体管40、晶体管42、晶体管44可以是开关和/或受控电流源(例如，电压控制的电流源)的示例，其中：栅电极对应于控制电极；并且源电极和漏电极对应于电流传导电极。在其他示例中，晶体管30、晶体管38、晶体管40、晶体管42、晶体管44中的一个或更多个可以用相同或不同类型的开关和/或受控电流源(例如，电压或电流控制的电流源)的组合来替换。
在一些示例中，电容器50、电容器52中的一个或两个可以是相对大的电容器，和/或可以在与负载开关14中的其他电路相同的集成电路上形成。例如，电容器50可以大于或等于10皮法(pF)，诸如大于或等于15pF或20pF。
响应于由开关启用引线68运载的启用信号，栅极控制电路32可以控制传输晶体管30的操作。例如，栅极控制电路32可以在导体72上产生一个或更多个信号，该一个或更多个信号导致栅极驱动器34或产生或不产生足以导通传输晶体管30的电压。响应于经由导体72接收适当的控制信号，栅极驱动器34可以提供足以导通传输晶体管30的电压。
基于由偏置电压引线66运载的电压，电荷泵36可以生成足以导通传输晶体管30的电压。栅极驱动器34可以使用由电荷泵36生成的电压，以将足以导通传输晶体管30的电压(例如，该电压可以大于添加到传输晶体管30的导通阈值电压的传输晶体管30的源电压)提供到传输晶体管30的栅极。在一些示例中，由偏置电压引线66运载的电压可不足以导通传输晶体管30(例如，该电压可以小于添加到传输晶体管30的导通阈值电压的传输晶体管30的源电压)。
晶体管44可以形成耦接在输出电压引线64和接地引线70之间的输出放电开关。当将高电压信号施加到晶体管44的控制电极时，输出放电开关可以闭合，从而在输出电压引线64和接地引线70之间形成电流传导通路。当将低电压信号(例如，零伏特)施加到晶体管44的控制电极时，输出放电开关可以打开，从而将输出电压引线64与接地引线70断开。
晶体管42和电阻器48可以形成NMOS反相器，或更一般的反相器，并且甚至更一般的缓冲器(例如，反相缓冲器)。晶体管42的栅电极可以形成缓冲器的输入，并且晶体管42的漏电极可以形成缓冲器的输出。导体84可以形成用于缓冲器的电源轨。
当在晶体管42的控制电极处接收低电压信号时，缓冲器可以输出高电压信号。例如，晶体管42可以切断，这可以导致输出电压(即，晶体管42的漏极处的电压)基本等于由通过导体84形成的电源轨运载的电压。由通过导体84形成的电源轨运载的电压可以近似等于由输入电压引线62和偏置电压引线66运载的电压中的一个或两个，其可以对应于高逻辑电压。
当在晶体管42的控制电极处接收高电压信号时，缓冲器可以输出低电压信号。例如，晶体管42可以导通，这可以在电阻器48两端形成电压降，从而导致将由导体86运载低电压。该低电压可以对应于低逻辑电压。
反相器(由晶体管42和电阻器48形成的)和输出放电开关(由晶体管44形成的)可以一起形成耦接在输出电压引线64和接地引线70之间的输出放电电路。输出放电电路具有由晶体管42的控制电极形成的输入。
晶体管40可以形成耦接在传输晶体管30的栅极和由晶体管42的控制电极形成的输出放电电路的输入之间的栅电压耦接电路。晶体管40的控制电极可以接收由导体78运载的基准电压，基准电压可以近似等于由输入电压引线62和偏置电压引线66运载的电压中的一个或两个。基准电压可以确定晶体管40是在三极管模式下还是在饱和模式下进行操作。当晶体管40以三极管模式进行操作时，晶体管40可以在晶体管40的源电极处输出近似等于由导体76运载的传输晶体管栅电压的电压。当晶体管40在饱和模式下进行操作时，晶体管40可以输出小于晶体管40的栅电极处的电压的电压，而不管传输晶体管栅电压的大小。
晶体管38可以形成耦接在输出放电电路(由晶体管42、晶体管44和电阻器48形成的)的输入和接地引线70之间的栅电压放电开关。当将高电压信号施加到晶体管38的控制电极时，栅电压放电开关可以闭合，从而在传输晶体管30的栅极和接地引线70之间形成电流传导通路。具体地，可以通过晶体管38和晶体管40两者形成电流传导通路(或放电通路)。当将低电压信号(例如，零伏特)施加到晶体管38的控制电极时，栅电压放电开关可以打开，从而将传输晶体管30的栅极与接地引线70断开。
由晶体管38形成的栅电压放电开关可以由反相器46的输出运载的电压来控制，其进而可以由开关启用引线68运载的电压控制。响应于运载低电压的开关启用引线68，反相器46可以输出高电压，从而导通晶体管38，并且形成栅电压放电通路。响应于运载高电压的开关启用引线68，反相器46可以输出低电压，从而切断晶体管38，并且将传输晶体管30的栅极与接地引线70断开。导体78可以形成用于反相器46的电源轨。由通过导体78形成的电源轨运载的电压可以近似等于由输入电压引线62和偏置电压引线66运载的电压中的一个或两个。
晶体管38、晶体管40和反相器46可以形成控制由晶体管42、晶体管44和电阻器48形成的输出放电电路的控制电路。控制电路可以至少部分地基于传输晶体管30的栅电压来控制输出放电电路，并且响应于负载开关14被禁用(即，响应于由开关启用引线运载的电压转变成低逻辑电压)，还可以通过形成栅电压放电通路对传输晶体管30的栅电压进行放电。
当将电压施加到偏置电压引线66和输入电压引线62中的一个或两个，二极管54和二极管56可以形成从偏置电压引线66和输入电压引线62到电容器50的相应电流通路，从而允许电容器50被充电。当电压分别停止被施加到偏置电压引线66和输入电压引线62时，二极管54和二极管56可以防止电容器50(通过二极管54和二极管56)放电。
类似地，当将电压施加到偏置电压引线66和输入电压引线62中的一个或两个，二极管58和二极管60可以形成从偏置电压引线66和输入电压引线62到电容器52的相应电流通路，从而允许电容器52被充电。当电压分别停止被施加到偏置电压引线66和输入电压引线62时，二极管58和二极管60可以防止电容器52(通过二极管58和二极管60)放电。
在至少一个示例操作中，启用负载开关14，并且将电力供应到输入电压引线62和偏置电压引线66两者。为了启用负载开关14，开关控制电路(例如，图1中的开关控制电路18)断言开关启用引线68上的高逻辑电压。响应于接收高逻辑电压，栅极控制电路32经由导体72输出信号，该信号导致栅极驱动器34导通传输晶体管30。电荷泵36基于由偏置电压引线66运载的电压生成足以导通传输晶体管30的电压，并且将该电压输出到栅极驱动器34的电源输入。响应于从栅极控制电路32经由导体72接收信号，栅极驱动器34生成足以导通传输晶体管30的电压。传输晶体管30导通，从而在输入电压引线62和输出电压引线64之间形成电流传导通路。
反相器46由输入电压引线62和偏置电压引线66中的一个或两个供电。响应于接收由开关启用引线68运载的高逻辑电压，反相器46将低逻辑电压输出到晶体管38的栅电极，该低逻辑电压切断晶体管38。结果，传输晶体管30的栅电极与接地引线70断开(即，在传输晶体管30的栅电极和接地引线70之间没有形成电流通路)。当传输晶体管30导通时，由输入电压引线62和偏置电压引线66供应的电压可以小于传输晶体管30的栅电极处的电压。因此，晶体管40可以在饱和下操作，并且对导体82进行充电，直至导体82处的电压达到足以截止晶体管40的电压。晶体管40可以将导体82充电到近似等于晶体管40的栅电极处的电压、小于晶体管40的栅极导通阈值电压的电压电平。该电压可以足以导通晶体管42。
由晶体管42和电阻器48形成的反相器由输入电压引线62和偏置电压引线66中的一个或两个供电。响应于由晶体管40提供的相对高电压，晶体管42导通且在电阻器48和接地引线70之间形成电流通路。这导致：电阻器48两端的电压降；以及在晶体管44的栅电极处产生的低逻辑电压。响应于在栅电极处接收低逻辑电压，晶体管44保持切断，从而防止从输出电压引线64到接地引线70的放电通路的形成。
在正常操作期间，当启用负载开关14时，二极管54和二极管56可以允许电容器50被充电到近似等于输入电压引线62和偏置电压引线66中的一个或两个的电压电平。类似地，二极管58和二极管60可以允许电容器52被充电到近似等于输入电压引线62和偏置电压引线66中的一个或两个的电压电平。
在至少一个其他示例操作中，禁用负载开关14，并且继续将电力供应到输入电压引线62和偏置电压引线66两者。为了禁用负载开关14，开关控制电路(例如，图1中的开关控制电路18)断言开关启用引线68上的低逻辑电压。响应于接收低逻辑电压，栅极控制电路32经由导体72输出信号，该信号导致栅极驱动器34停止生成足以导通传输晶体管30的电压。最初，传输晶体管30可以保持导通直至：通过晶体管38和晶体管40形成放电通路；以及传输晶体管30的栅电极充分放电以切断传输晶体管30。
反相器46由输入电压引线62和偏置电压引线66中的一个或两个供电。响应于接收由开关启用引线68运载的低逻辑电压，反相器62将导通晶体管38的高逻辑电压输出到晶体管38的栅电极。结果，在传输晶体管30的栅电极和接地引线70之间形成电流传导通路(例如，放电通路)。最初，当首先禁用负载开关34时，由输入电压引线62和偏置电压引线66供应的电压可以小于传输晶体管30的栅电极处的电压。因此，晶体管40可以最初在饱和模式下操作，并且将导体82充电到小于晶体管40的栅极处的电压但仍然足以保持晶体管42导通的电压。
当传输晶体管30的栅电极继续放电，传输晶体管30的栅电压可以变得小于晶体管40的栅极处的电压一定量，该一定量足以导致晶体管40离开在饱和模式下操作转变到代替地在三极管模式下操作。响应于在三极管模式下操作，晶体管40可以将导体82充电到近似等于传输晶体管30的栅电极处的电压的电压电平，从而有效地将晶体管40的源电极耦接到传输晶体管30的栅电极。
在传输晶体管30的栅电极的放电期间，传输晶体管30切断，从而将输入电压引线62与输出电压引线64断开。当传输晶体管30的栅电极继续进一步放电，传输晶体管30的栅电压可以变得小于保持晶体管42导通所需的电压，从而导致晶体管42切断。响应于晶体管42切断，晶体管42的漏极可以充电到近似等于偏置电压引线66和输入电压引线62中的一个或两个的电压的电压。该电压足以导通晶体管44，从而在输出电压引线64和接地引线70之间形成电流传导通路(例如，放电通路)。存储在输出电压引线64上的电荷通过由接地引线70形成的电流传导通路进行放电。
如上面所讨论的，输出放电电路的激活(例如，晶体管44的导通)取决于由晶体管42和电阻器48形成的反相器，该反相器将晶体管44的栅极处的电压提高到用于导通晶体管44的足够高的电压。如果没有向由晶体管42和电阻器48形成的反相器的电源轨(例如，导体84)提供足够的电力，则反相器可不能产生足够高的电压来保持晶体管44导通，从而防止负载开关14的输出放电。
负载开关14可以包括耦接在输出放电电路的电源轨(例如，导体84)和接地引线70之间的电容器50，以及耦接在输出放电电路的电源输入和电源轨(例如，导体84)之间的二极管54和二极管56。当电源将电力供应到负载开关14(例如，经由输入电压引线62和/或偏置电压引线66供应电力)时，输出放电电路可以经由由二极管54、二极管56形成的电流通路对电容器50进行充电。当电源停止将电力供应到输入电压引线62和偏置电压引线66时，二极管54和二极管56可以防止电容器50通过电流通路放电，并且在电容器50上存储的电荷可以用于在电源停止供应电力之后的一段时间期间向输出放电开关供电。以这种方式，负载开关14可以继续对VOUT进行放电，甚至当电力停止被供应到负载开关14时。
可以至少部分地基于传输晶体管30的栅电压控制图2中的输出放电电路。这可以允许延迟输出放电电路的激活，直至传输晶体管30被切断。当将传输晶体管30的栅电压耦接到用于输出放电电路的控制电路时，栅电压耦接电路(例如，晶体管40)可以用于防止传输晶体管的栅极上的高电压损害控制电路。晶体管40可以基于由输入电压引线62和偏置电压引线66中的一个或两个供应的基准电压进行操作。如果没有将基准电压供应到晶体管40，则晶体管40可以导致输出放电电路激活，即使传输晶体管30仍然处于导通，这可以导致不期望的涌入电流电平。
电容器52可以耦接在晶体管40的控制电极和接地引线70之间。二极管58和二极管60可以耦接在基准电压输入(例如，输入电压引线62和偏置电压引线66)和晶体管40的控制电极之间。当电源将电力供应到负载开关14(例如，经由输入电压引线62和/或偏置电压引线66供应电力)时，控制电路可以经由由二极管58、二极管60形成的电流通路对电容器52进行充电。当电源停止将电力供应到输入电压引线62和偏置电压引线66时，二极管58和二极管60可以防止电容器52通过电流通路放电，并且在电容器52上存储的电荷可以用于在电源停止供应电力之后的一段时间期间将基准电压提供到晶体管40，从而允许晶体管40继续操作，甚至在电力停止被供应到基准电压输入之后。以这种方式，可以延迟输出放电电路的激活，直至传输晶体管30切断之后，甚至当电力停止被供应到负载开关14时。
在附加示例中，用于负载开关14的输出放电电路的控制电路还可以包括传输晶体管栅极放电电路(例如，晶体管38)，当负载开关14被切断时，传输晶体管栅极放电电路(例如，晶体管38)为传输晶体管30的栅电压形成放电通路。这样的电路可以包括由负载开关14的启用输入控制且由负载开关14的偏置电压引线66和输入电压引线62中的一个或两个供电的缓冲器(例如，反相器46)。如果电力停止被供应到反相器46，则反相器46可以输出低电压，这可以防止栅极放电电路为传输晶体管30的栅极形成放电通路，并且当禁用时这可以防止或延迟传输晶体管30切断。
电容器52可以耦接在反相器46的电源轨(例如，导体78)和接地引线70之间，并且二极管58和二极管60可以耦接在负载开关14的电源输入和反相器46的电源轨之间。电容器52和二极管58、二极管60可以允许反相器46继续向晶体管38供应高电压，甚至在电力已经停止被供应到负载开关14之后。以这种方式，传输晶体管30的栅极可以继续放电，甚至当电力停止被供应到负载开关14时。
图2的示例负载开关14包括分别耦接到输出放电电路的两个电源输入的两个二极管54、二极管56。在其他示例中，可以使用更多或更少的电源输入和二极管。例如，可以去除二极管54和偏置电压引线66，留下单个电源输入(例如，输入电压引线62)和单个二极管(例如，二极管56)。作为另一个示例，可以去除输入电压引线62和二极管56，留下单个电源输入(例如，二极管54)和单个二极管(例如，偏置电压引线66)。
类似地，更多或更少电源输入和二极管可以用于耦接到控制电路的二极管58、二极管60。例如，可以去除二极管58和偏置电压引线66，留下单个电源输入(例如，输入电压引线62)和单个二极管(例如，二极管60)。作为另一个示例，可以去除输入电压引线62和二极管60，留下单个电源输入(例如，二极管58)和单个二极管(例如，偏置电压引线66)。
图3是包括示例负载开关14的另一个示例系统90的框图。系统90类似于图1的系统10，除了：(a)省略了开关控制电路18；以及(b)引线26经由引线20耦接到电源12。负载开关用户可以将启用引脚(ON引脚)耦接或连结到VIN，所以当电源12被切断时，负载开关14可以切断。
为了禁用负载开关14，可以切断电源12。然而，如果切断电源12，则还可以切断到图2的输入电压引线62和偏置电压引线66的电源。然而，图2的负载开关14仍然可以允许开关平稳地切断，并且允许输出放电电路无缝地对VOUT进行放电，甚至当电力停止被供应到VIN和VBIAS时。于是，本公开的技术在设计师想要将负载开关14的启用引脚(ON)耦接到VIN和VBIAS中的一个或两个的系统中变得尤其有用。
图4是根据本公开的用于控制负载开关的输出放电电路的示例技术的流程图。在100处，响应于被施加到开关的输出放电电路的电源输入的电压，负载开关14(经由电流通路)对耦接在缓冲器的电源轨和接地引线之间的电容器50进行充电。响应于电压停止被施加到输出放电电路的电源输入，负载开关14：(a)在102处，防止电容器50通过电流通路放电；以及(b)在104处，基于存储在充电的电容器中的电荷将电力供应到输出放电电路。
再次参考图2，集成电路(例如，负载开关14)包括：输入电压引线(例如，62)；输出电压引线(例如，64)；耦接在输入电压引线和输出电压引线之间的传输晶体管(例如，30)；以及输出放电电路(例如，42、44、48、50、54、56)。输出放电电路包括电源输入(例如，二极管54和二极管56中的一个的阳极，诸如VIBAS和VIN)，控制输入(例如，晶体管42的栅电极)；耦接在输出电压引线和接地引线之间的第一晶体管(例如，44)。第一晶体管具有控制电极。输出放电电路另外包括具有耦接到电源输入的阳极的二极管(例如，54或56)；耦接在二极管的阴极和接地引线之间的电容器(例如，50)；耦接在二极管的阴极和第一晶体管(例如，44)的控制电极之间的电阻器(例如，48)；以及耦接在第一晶体管(例如，44)的控制电极和接地引线之间的第二晶体管(例如，42)。第二晶体管(例如，42)具有耦接到输出放电电路的控制输入的控制电极。
在一些示例中，集成电路另外包括开关启用引线(例如，68)和控制电路(例如，38、40、46、52、58、60)。控制电路包括电源输入(例如，二极管58和二极管60中的一个的阳极，诸如VIBAS和VIN)，以及耦接在传输晶体管的栅电极和输出放电电路的控制输入(例如，晶体管42的栅电极)之间的第三晶体管(例如，40)。第三晶体管具有控制电极。控制电路另外包括耦接在输出放电电路的控制输入(例如，晶体管42的栅电极)和接地引线之间的第四晶体管(例如，38)；以及具有耦接到开关启用引线的输入、耦接到第四晶体管(例如，38)的控制电极的输出，以及耦接到第三晶体管(例如，40)的控制电极的电源轨的缓冲器(例如，46)。控制电路另外包括耦接在第三晶体管(例如，40)的控制电极和接地引线之间的第二电容器(例如，52)；以及具有耦接到控制电路的电源输入的阳极，以及耦接到第三晶体管的控制电极且耦接到缓冲器(例如，46)的电源轨(例如，导体78)的阴极的第二二极管(例如，58或60)。
本公开描述了集成电路(例如，负载开关14)，集成电路(例如，负载开关14)包括输入电压引线(例如，62)；输出电压引线(例如，64)；耦接在输入电压引线和输出电压引线之间的传输晶体管(例如，30)；以及耦接在输出电压引线和接地引线之间的输出放电电路(例如，42、44、48、50、54、56)。输出放电电路包括电源输入(例如，二极管54和二极管56中的一个的阳极，诸如VIBAS和VIN)；具有耦接到电源输入的阳极的二极管(例如，54或56)；以及耦接在二极管的阴极和接地引线之间的电容器(例如，50)。
在一些示例中，输出放电电路另外包括控制输入(例如，晶体管42的栅电极)；以及耦接在输出电压引线和接地引线之间的开关(例如，44)。该开关具有控制电极(例如，晶体管44的栅极)。输出放电电路另外包括具有耦接到输出放电电路的控制输入的输入(例如，晶体管42的栅电极)、耦接到开关(例如，44)的控制电极的输出(例如，晶体管42的漏电极)，以及耦接到二极管(例如，54或56)的阴极的电源轨(例如，84)的缓冲器(例如，42和48)。
在一些示例中，缓冲器(例如，42和48)是反相器。在另外的示例中，反相器是n-型金属氧化物半导体(NMOS)反相器。在其它示例中，可以用非反相缓冲器替换反相器。
在一些示例中，集成电路另外包括耦接在传输晶体管(例如，12)的栅电极和输出放电电路的控制输入(例如，晶体管42的栅电极)之间的控制电路(例如，38、40、46、52、58、60)。
在另外的示例中，控制电路包括基准电压输入(例如，二极管58和二极管60中的一个的阳极，诸如VIBAS和VIN)；耦接在传输晶体管(例如，12)的栅电极和输出放电电路的控制输入(例如，晶体管42的栅电极)之间的晶体管(例如，40)。晶体管(例如，40)具有控制电极。控制电路另外包括耦接在控制电极和接地引线之间的第二电容器(例如，52)；以及具有耦接到基准电压输入的阳极，以及耦接到晶体管(例如，40)的控制电极的阴极的第二二极管(例如，58或60)。
在一些示例中，基准电压输入(例如，二极管60的阳极)耦接到输入电压引线(例如，62)。在附加示例中，集成电路另外包括偏置电压引线(例如，66)；以及耦接到偏置电压引线的电荷泵电路(例如，36)；具有耦接到电荷泵电路的电源输入(例如，74)，以及耦接到传输晶体管(例如，12)的栅极的输出(例如，76)的栅极驱动器电路(例如，34)。控制电路另外包括具有耦接到偏置电压引线(例如，66)的阳极，以及耦接到晶体管(例如，40)的控制电极的阴极的第三二极管(例如，58)。
在一些示例中，控制电路包括耦接在输出放电电路的控制输入(例如，晶体管42的栅电极)和接地引线之间的栅电极放电电路(例如，38)。在另外的示例中，集成电路另外包括开关启用引线(例如，68)，并且栅电极放电电路包括耦接在输出放电电路的控制输入和接地之间的晶体管(例如，38)。在这样的示例中，控制电路另外包括电源输入(二极管58和二极管60中的一个的阳极，诸如VIBAS和VIN)；具有耦接到开关启用引线(例如，68)的输入、耦接到晶体管(例如，38)的控制电极的输出，以及电源轨(例如，78)的缓冲器(例如，反相器46)；耦接在缓冲器的电源轨和接地引线之间的第二电容器(例如，52)；以及具有耦接到控制电路的电源输入的阳极和耦接到缓冲器(例如，46)的电源轨的阴极的第二二极管(例如，58或60)。
在一些示例中，控制电路的电源输入(例如，二极管60的阳极)耦接到输入电压引线(例如，62)。在另外的示例中，集成电路另外包括偏置电压引线(例如，66)；耦接到偏置电压引线的电荷泵电路(例如，36)；具有耦接到电荷泵电路的电源输入(例如，74)，以及耦接到传输晶体管的栅极的输出(例如，76)的栅极驱动器电路(例如，34)；以及具有耦接到偏置电压引线(例如，66)的阳极，以及耦接到缓冲器(例如，46)的电源轨的阴极的第三二极管(例如，58)。
在一些示例中，输出放电电路另外包括控制输入(例如，晶体管42的栅电极)；耦接在输出电压引线和接地引线之间的开关(例如，44)。该开关具有控制电极(例如，晶体管44的栅电极)；耦接在二极管(例如，54或56)的阴极和开关(例如，44)的控制电极之间的电阻性部件(例如，48)；以及耦接在开关(例如，44)的控制电极和接地引线之间的晶体管(例如，42)。该晶体管(例如，42)具有耦接到输出放电电路的控制输入的控制电极(例如，晶体管42的栅极)。
在一些示例中，输出放电电路的电源输入(例如，二极管56的阳极)耦接到输入电压引线(例如，62)。在另外的示例中，集成电路另外包括偏置电压引线(例如，66)；耦接到偏置电压引线的电荷泵电路(例如，36)；具有耦接到电荷泵电路的电源输入(例如，74)，以及耦接到传输晶体管(例如，12)的栅极的输出(例如，76)的栅极驱动器电路(例如，34)。在这样的示例中，输出放电电路的电源输入(例如，二极管54的阳极)耦接到偏置电压引线(例如，66)。
在一些示例中，输出放电电路另外包括第二电源输入(二极管54和二极管56中的一个的阳极，诸如VIBAS和VIN)；具有耦接到第二电源输入的阳极的第二二极管(例如，54或56)。第二二极管的阴极耦接到电容器(例如，50)且耦接到第一二极管(54或56)的阴极。
当零件损失输入电力时，具有快速输出放电电路的负载开关可不正确地运行。在一些应用中，诸如固态驱动器，如果输出不正确地被放电，则如果不正确地关断下游电路，则可发生数据损坏。
一些示例可以使用大的电容器构成内部电源，这允许即使去除外部电源，放电缓冲器也具有电力。示例实施例可以允许输出放电继续运行，甚至在损失输入电力之后。
再者，当相对较大的电容负载(例如，～200μF)耦接到负载开关的输出时，甚至在损失到设备的电源的情况下，示例实施例可以允许负载开关用户对负载开关的输出进行放电。
当禁用负载开关同时施加电力时，输出可以被放电，所以避免了下游电路处的潜在问题。在一些示例中，负载开关用户可以将启用引脚(ON引脚)耦接或连结到输入电源，所以当电力下降时，负载开关可以关掉。
在一些示例中，负载开关14的输出放电电路可以被配置成对大于或等于50微法(μF)(诸如大于或等于100μF或200μF)的负载电容(例如，系统负载16的电容)进行放电。
当去除VIN电源时，一些示例可以对连结到VOUT引脚的负载电容器进行放电。当负载开关被禁用时，并且在VBIAS(例如，到集成电路(IC)的电源)和VIN(例如，到传输晶体管的电压)脱落的情况下，另外示例可以允许输出电容放电。当VIN可用但VBIAS不存在时，附加示例可以保持VOUT被拉低(例如，到接地)，这可以充当安全功能和/或用于避免数据损坏。
再者，示例实施例可以提供具有低静态电流的上述功能中的一些或全部。在输出放电电路接合以防止直通电流之前，它们可以确保当VBIAS或VIN存在时传输功率FET(例如，晶体管30)完全切断。在一些示例中，负载开关可以包括在损失VIN或VBIAS时向功率FET的栅极下拉(gate pull down)供电的电路。在另外的示例中，负载开关可以包括在VIN或VBIAS损失的情况下为反相器或缓冲器电源保持电压的电路。
示例实施例可以在输入电力突然消失的情况下允许输出放电电路对大电容性负载进行放电。例如，在电源电压损失的情况下，根据本公开所设计的输出放电电路能够在小于10毫秒(ms)(诸如小于大约2ms)中将100μF电容器上的电压放电到接近零。
在一些示例中，可以使用由一个或更多个MOS晶体管(例如，NMOS晶体管)中的p-n结形成的寄生二极管实施二极管54、二极管56、二极管58、二极管60中的一个或更多个。在另外的示例中，反相器46可以由被主动加载(例如，有晶体管)或被动加载(例如，有电阻器)的共源极晶体管级替换。在附加示例中，晶体管42和电阻器48可以形成被动加载的共源极级。
在一些示例中，可以在一个或更多个集成电路或其它设备中的任何组合上实施本公开中描述的技术和电路。
在权利要求书的范围内，在所描述的实施例中修改是可能的，并且其它实施例也是可能的。

Claims (18)

1.一种集成电路，包括：
输入电压引线；
输出电压引线；
传输晶体管，所述传输晶体管耦接在所述输入电压引线和所述输出电压引线之间；以及
输出电压放电电路，所述输出放电电路包括：
电源输入；
控制输入；
耦接在所述输出电压引线和接地引线之间的第一晶体管，所述第一晶体管具有控制电极所述第一晶体管形成用于所述输出电压引线的放电路径；
具有耦接到所述电源输入的阳极的第一二极管；
耦接在所述二极管的阴极和所述接地引线之间的第一电容器；
耦接在所述二极管的所述阴极和所述第一晶体管的所述控制电极之间的电阻器；以及
耦接在所述第一晶体管的所述控制电极和所述接地引线之间的第二晶体管，所述第二晶体管具有耦接到所述输出放电电路的所述控制输入的控制电极；开关启用引线；以及
控制电路，所述控制电路包括：
电源输入；
耦接在所述传输晶体管的栅电极和所述输出放电电路的所述控制输入之间的第三晶体管，所述第三晶体管具有控制电极；
耦接在所述输出放电电路的所述控制输入和所述接地引线之间的第四晶体管，所述第三晶体管和所述第四晶体管形成用于所述传输晶体管的栅电极的放电路径；
具有耦接到所述开关启用引线的输入、耦接到所述第四晶体管的控制电极的输出，以及耦接到所述第三晶体管的所述控制电极的电源轨的缓冲器；
耦接在所述第三晶体管的所述控制电极和所述接地引线之间的第二电容器；以及
具有耦接到所述控制电路的所述电源输入的阳极，以及耦接到所述第三晶体管的所述控制电极且耦接到所述缓冲器的所述电源轨的阴极的第二二极管。
2.一种集成电路，包括：
输入电压引线；
输出电压引线；
传输晶体管，所述传输晶体管耦接在所述输入电压引线和所述输出电压引线之间；以及
耦接在所述输出电压引线和接地引线之间的输出放电电路，所述输出放电电路包括：电源输入；具有耦接到所述电源输入的阳极的二极管；以及耦接在所述二极管的阴极和所述接地引线之间的电容器；控制输入；耦接在所述输出电压引线和所述接地引线之间的开关，所述开关具有耦接到所述二极管的所述阴极的控制电极；以及缓冲器，所述缓冲器具有耦接到所述输出放电电路的所述控制输入的输入、耦接到所述开关的所述控制电极的输出，以及耦接到所述二极管的所述阴极的电源轨。
3.根据权利要求2所述的集成电路，其中所述缓冲器是反相器。
4.根据权利要求3所述的集成电路，其中所述反相器是n-型金属氧化物半导体反相器即NMOS反相器。
5.根据权利要求2所述的集成电路，其中所述缓冲器是非反相缓冲器。
6.根据权利要求2所述的集成电路，另外包括：
控制电路，所述控制电路耦接在所述传输晶体管的栅电极和所述输出放电电路的所述控制输入之间。
7.根据权利要求6所述的集成电路，其中所述电容器是第一电容器，所述二极管是第一二极管，并且所述控制电路包括：
基准电压输入；
晶体管，所述晶体管耦接在所述传输晶体管的所述栅电极和所述输出放电电路的所述控制输入之间，所述晶体管具有控制电极；
第二电容器，所述第二电容器耦接在所述晶体管的所述控制电极和所述接地引线之间；以及
第二二极管，所述第二二极管具有耦接到所述基准电压输入的阳极，以及耦接到所述晶体管的所述控制电极的阴极。
8.根据权利要求7所述的集成电路，其中所述基准电压输入耦接到所述输入电压引线。
9.根据权利要求8所述的集成电路，另外包括：
偏置电压引线；
电荷泵电路，所述电荷泵电路耦接到所述偏置电压引线；以及
栅极驱动器电路，所述栅极驱动器电路具有耦接到所述电荷泵电路的电源输入，以及耦接到所述传输晶体管的所述栅电极的输出；
其中所述控制电路另外包括第三二极管，所述第三二极管具有耦接到所述偏置电压引线的阳极，以及耦接到所述晶体管的控制电极的阴极。
10.根据权利要求6所述的集成电路，其中所述控制电路包括栅电极放电电路，所述栅电极放电电路耦接在所述输出放电电路的所述控制输入和所述接地引线之间。
11.根据权利要求10所述的集成电路，其中所述电容器是第一电容器，所述二极管是第一二极管，所述集成电路另外包括开关启用引线，所述栅电极放电电路包括耦接在所述输出放电电路的所述控制输入和接地之间的晶体管，并且所述控制电路另外包括：
电源输入；
缓冲器，所述缓冲器具有耦接到所述开关启用引线的输入、耦接到所述晶体管的控制电极的输出，以及电源轨；
第二电容器，所述第二电容器耦接在所述缓冲器的所述电源轨和所述接地引线之间；以及
第二二极管，所述第二二极管具有耦接到所述控制电路的所述电源输入的阳极，以及耦接到所述缓冲器的所述电源轨的阴极。
12.根据权利要求11所述的集成电路，其中所述控制电路的所述电源输入耦接到所述输入电压引线。
13.根据权利要求12所述的集成电路，另外包括：
偏置电压引线；
电荷泵电路，所述电荷泵电路耦接到所述偏置电压引线；以及
栅极驱动器电路，所述栅极驱动器电路具有耦接到所述电荷泵电路的电源输入，以及耦接到所述传输晶体管的栅电极的输出；
其中所述控制电路另外包括第三二极管，所述第三二极管具有耦接到所述偏置电压引线的阳极，以及耦接到所述缓冲器的所述电源轨的阴极。
14.根据权利要求2所述的集成电路，其中所述输出放电电路另外包括：
控制输入；
耦接在所述输出电压引线和所述接地引线之间的开关，所述开关具有控制电极；
电阻性部件，所述电阻性部件耦接在所述二极管的所述阴极和所述开关的所述控制电极之间；以及
晶体管，所述晶体管耦接在所述开关的控制电极和所述接地引线之间，所述晶体管具有耦接到所述输出放电电路的所述控制输入的控制电极。
15.根据权利要求2所述的集成电路，其中所述输出放电电路的所述电源输入耦接到所述输入电压引线。
16.根据权利要求2所述的集成电路，另外包括：
偏置电压引线；
电荷泵电路，所述电荷泵电路耦接到所述偏置电压引线；以及
栅极驱动器电路，所述栅极驱动器电路具有耦接到所述电荷泵电路的电源输入，以及耦接到所述传输晶体管的栅电极的输出；
其中所述输出放电电路的所述电源输入耦接到所述偏置电压引线。
17.根据权利要求16所述的集成电路，其中所述输出放电电路的所述电源输入是第一电源输入，所述二极管是第一二极管，并且所述输出放电电路另外包括：
第二电源输入；
第二二极管，所述第二二极管具有耦接到所述第二电源输入的阳极；以及
其中所述第二二极管的阴极耦接到所述电容器且耦接到所述第一二极管的所述阴极。
18.一种用于操作输出放电电路的方法，包括：
响应于被施加到开关的输出放电电路的电源输入的电压，经由电流通路对耦接在缓冲器的电源轨和接地引线之间的电容器进行充电；
响应于所述电压停止被施加到所述输出放电电路的所述电源输入，防止所述电容器通过所述电流通路放电；以及
响应于所述电压停止被施加到所述输出放电电路的所述电源输入，基于存储在所充电的电容器中的电荷，将电力供应到所述输出放电电路。
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