JP2020109909A - 半導体装置及び半導体パッケージ - Google Patents

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Abstract

【課題】ノーマリオントランジスタの立ち上がり速度や立ち下がり速度の低下を防止する。【解決手段】半導体装置は、第１ソース、第１ドレイン及び第１ゲートを有するノーマリオフトランジスタと、第２ソース、第２ドレイン及び第２ゲートを有するノーマリオントランジスタと、第１抵抗と、出力ノードと第２ゲートとの間に接続される第２抵抗及び第１キャパシタと、第２ゲートに接続される第１アノードと、第１ドレインに接続される第１カソードとを有する第１整流素子と、ゲートドライブ回路に接続される第２アノードと、第１ゲートに接続される第２カソードとを有する第２整流素子と、第１ドレインと第２ソースとの間に接続される第１インダクタと、ゲートドライブ回路の基準電位ノードと第１ソースとの間に接続される第２インダクタと、第１ソースと第２ソースとの間に直列に接続される第２キャパシタ及び第３インダクタと、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
次世代のパワー半導体デバイス用の材料としてＩＩＩ族窒化物、例えば、ＧａＮ（窒化ガリウム）系半導体が期待されている。ＧａＮ系半導体はＳｉ（シリコン）と比較して大きなバンドギャップを備える。このため、ＧａＮ系半導体デバイスはＳｉ半導体デバイスと比較して、小型で高耐圧のパワー半導体デバイスを実現出来る。また、これにより寄生容量を小さく出来るため、高速駆動のパワー半導体デバイスを実現出来る。
ＧａＮ系のトランジスタでは、一般に、２次元電子ガス（２ＤＥＧ）をキャリアとするＨＥＭＴ（High Electron Mobility Transistor）構造が適用される。通常のＨＥＭＴは、ゲートに電圧を印加しなくても導通してしまうノーマリオントランジスタである。
数百Ｖ〜１千Ｖという大きな電力を扱う電源回路等では、安全面を重視してノーマリオフの動作が要求される。そこで、ノーマリオンのＧａＮ系トランジスタとノーマリオフのＳｉトランジスタをカスコード接続して、ノーマリオフ動作を実現する回路構成が提案されている。
また、ドレイン−ソース間を流れる主回路電流とゲート−ソース間を流れる駆動電流がソースインダクタンスを共有する回路構成の場合、主回路電流の時間変化に伴ってソースインダクタンスに発生する起電力の影響を受けて、駆動電流が変調されてしまう。これに伴って、パワー半導体デバイスの立ち上がり速度や立ち下がり速度が低下するという遅延や、ドレイン電流やソース電圧が激しく時間変化するリンギングの問題が生じていた。そこで、主回路電流とゲート駆動電流がソースインダクタンスを共有しない、ケルビン接続を用いた回路構成が提案されている。
しかしながら、ケルビン接続を用いた回路構成であっても、主回路電流の影響で駆動電流が変調される問題を完全には解消できないことがあり、ノーマリオントランジスタの立ち上がり速度や立ち下がり速度の低下などの問題が依然として生じていた。ノーマリオントランジスタの立ち上がり速度や立ち下がり速度の低下は、スイッチング損失の増大の要因になるため、適切な対策が必要である。
特許６３９２４５８号公報
本発明の一態様は、ノーマリオントランジスタの立ち上がり速度や立ち下がり速度の低下を防止して、スイッチング損失を低減可能な半導体装置及び半導体パッケージを提供するものである。
本実施形態によれば、第１ソース、第１ドレイン及び第１ゲートを有するノーマリオフトランジスタと、
前記第１ドレインに電気的に接続される第２ソース、第２ドレイン及び第２ゲートを有するノーマリオントランジスタと、
前記第１ゲート及び前記第２ゲートを駆動するゲートドライブ回路と、
前記ゲートドライブ回路の出力ノードと前記第１ゲートとの間に接続される第１抵抗と、
前記出力ノードと前記第２ゲートとの間に直列に接続される第２抵抗及び第１キャパシタと、
前記第２ゲートに電気的に接続される第１アノードと、前記第１ソース又は前記第１ドレインに電気的に接続される第１カソードとを有する第１整流素子と、
前記ゲートドライブ回路に電気的に接続される第２アノードと、前記第１ゲートに電気的に接続される第２カソードとを有する第２整流素子と、
前記第１ドレインと、前記第２ソースとの間に接続される第１インダクタと、
前記ゲートドライブ回路の基準電位ノードと、前記第１ソースとの間に電気的に接続される第２インダクタと、
前記第１ソースと前記第２ソースとの間に直列に接続される第２キャパシタ及び第３インダクタと、を備える、半導体装置が提供される。
一実施形態による半導体装置の回路図。 一比較例による半導体装置の回路図。 図１の半導体装置の電流経路を示す図。 図２の半導体装置の電流経路を示す図。 （ａ）、（ｂ）、（ｃ）は図１と図２の半導体装置のゲート電圧波形とゲート電流波形を比較した図。 （ａ）、（ｂ）、（ｃ）はノーマリオントランジスタ、ノーマリオフトランジスタ、第１及び第２整流素子の断面図。 本実施形態による半導体装置の模式的なレイアウト図。 一変形例による半導体装置の回路図。 図８の半導体装置の模式的なレイアウト図。
以下、図面を参照して本発明の実施形態を説明する。以下の実施形態では、半導体装置内の特徴的な構成および動作を主に説明するが、半導体装置には以下の説明で省略した構成および動作が存在しうる。
本明細書における半導体装置とは、ディスクリート半導体等の複数の半導体素子が組み合わされたパワーモジュール、又は、ディスクリート半導体等の複数の素子にこれらの素子を駆動する駆動回路や自己保護機能を組み込んだインテリジェントパワーモジュール、あるいは、パワーモジュールやインテリジェントパワーモジュールを備えたシステム全体を包含する概念である。
本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）及びそれらの中間組成を備えるIII−IV族半導体の総称である。
図１は一実施形態による半導体装置１の回路図である。図１の半導体装置１は、例えば定格電圧が６００Ｖ〜１２００Ｖのパワーモジュールの少なくとも一部の構成を示している。図１の半導体装置１は、ノーマリオフトランジスタ２と、ノーマリオントランジスタ３と、ゲートドライブ回路４と、第１抵抗５と、第２抵抗６と、第１キャパシタ７と、第１整流素子８と、第２整流素子９と、第１インダクタ１０と、第２インダクタ１１と、第２キャパシタ１２と、第３インダクタ１３とを備えている。
ノーマリオフトランジスタ２は、第１ソース２ａ、第１ドレイン２ｂ及び第１ゲート２ｃを有する。ノーマリオフトランジスタ２は、第１ゲート２ｃに電圧を印加しない場合にはドレイン電流が流れないトランジスタである。ノーマリオフトランジスタ２は、例えば、Ｓｉ（シリコン）半導体を用いた縦型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。なお、ノーマリオフトランジスタ２は、不図示の寄生ボディダイオードを備えている。ノーマリオフトランジスタ２の耐圧は、例えば１０Ｖ〜３０Ｖ以下である。
ノーマリオントランジスタ３は、ノーマリオフトランジスタ２の第１ドレイン２ｂに電気的に接続される第２ソース３ａと、第２ドレイン３ｂと、第２ゲート３ｃとを有する。ノーマリオントランジスタ３は、ゲートに電圧を印加しない場合にもドレイン電流が流れるトランジスタである。ノーマリオントランジスタ３は、例えば、ＧａＮ系半導体を用いたＨＥＭＴである。ノーマリオントランジスタ３の耐圧は、ノーマリオフトランジスタ２の耐圧より高い。ノーマリオントランジスタ３の耐圧は、例えば６００Ｖ〜１２００Ｖである。ノーマリオフトランジスタ２とノーマリオントランジスタ３はいずれもＮ型である。
図１の半導体装置１は、ノーマリオフトランジスタ２とノーマリオントランジスタ３をカスコード接続することにより、ノーマリオフ動作を実現する。ここで、カスコード接続とは、ノーマリオフトランジスタ２の第１ソース２ａと、ノーマリオントランジスタ３の第２ドレイン３ｂとを電気的に接続することである。実際には、第１ソース２ａと第２ドレイン３ｂとをボンディングワイヤ５０等で接続する際に寄生インダクタンスが生じる。本明細書では、第１ソース２ａと第２ドレイン３ｂとの間に存在する寄生インダクタンスを第１インダクタ１０と呼ぶ。
ゲートドライブ回路４は、ノーマリオフトランジスタ２の第１ゲート２ｃとノーマリオントランジスタ３の第２ゲート３ｃを駆動する。より具体的には、ゲートドライブ回路４は、信号源１７から出力された信号に基づいて、第１ゲート２ｃと第２ゲート３ｃを駆動する信号を出力する。信号源１７は、例えば方形波等の信号を出力する。
ゲートドライブ回路４は、ゲートドライブ回路４内の複数の半導体素子を同一の半導体基板上に形成してパッケージ化したＩＣでもよいし、ゲートドライブ回路４内の複数の半導体素子を実装した電子回路基板でもよい。ゲートドライブ回路４は、基準電位ノードＶsを有する。この基準電位ノードＶsは、例えば０Ｖの接地ノードに電気的に接続される。
なお、本明細書では、任意の半導体素子の入出力部のことをノードと呼ぶ。ノードは、端子であってもよいし、他の半導体素子への電気的な接続を行うコンタクトやボンディングワイヤ５０等の接続箇所であってもよい。
第１抵抗５は、ゲートドライブ回路４の出力ノードと第１ゲート２ｃとの間に接続されている。第１抵抗５は、ノーマリオフトランジスタ２のゲート抵抗である。ゲートドライブ回路４の出力ノードとは、第１ゲート２ｃと第２ゲート３ｃを駆動する信号を出力するノードである。
第２抵抗６と第１キャパシタ７は、ゲートドライブ回路４の出力ノードと第２ゲート３ｃとの間に直列に接続されている。第２抵抗６は、ノーマリオントランジスタ３のゲート抵抗である。第１抵抗５と第２抵抗６は、ボンディングワイヤ５０や配線パターンの寄生抵抗を含んでいてもよい。
第１整流素子８は、第２ゲート３ｃに電気的に接続される第１アノード８ａと、第１ソース２ａ又は第１ドレイン２ｂに電気的に接続される第１カソード８ｂとを有する。第１整流素子８は、ダイオードでもよいし、ダイオード接続されたトランジスタでもよい。図１では、第１整流素子８の第１カソード８ｂを第１ドレイン２ｂに接続する例を示している。
第２整流素子９は、ゲートドライブ回路４の出力ノードに電気的に接続される第２アノード９ａと、第１ゲート２ｃに電気的に接続される第２カソード９ｂとを有する。第２整流素子９は、ダイオードでもよいし、ダイオード接続されたトランジスタでもよい。第２整流素子９は、第１抵抗５に並列に接続されている。
第１インダクタ１０は、第１ドレイン２ｂと、第２ソース３ａとの間に接続される。上述したように、第１インダクタ１０は、ボンディングワイヤ５０や配線パターン等の寄生インダクタンスを含んでいてもよい。
第２インダクタ１１は、ゲートドライブ回路４の基準電位ノードＶsと、第１ソース２ａとの間に電気的に接続されている。第２インダクタ１１は、ゲートドライブ回路４の基準電位ノードＶsに接続されるボンディングワイヤ５０や配線パターンの寄生インダクタンスを含んでいてもよい。
第２キャパシタ１２及び第３インダクタ１３は、第１ソース２ａと第２ソース３ａとの間に直列に接続されている。より詳細には、第２キャパシタ１２は、第３インダクタ１３の一端部と第２ソース３ａとの間に接続されている。第２インダクタ１１は、第３インダクタ１３の他端部とゲートドライブ回路４の基準電位ノードＶsとの接続ノードに接続されている。第３インダクタ１３は、ノーマリオフトランジスタ２の第１ソース２ａに接続されるボンディングワイヤ５０や配線パターンの寄生インダクタンスを含んでいてもよい。第２キャパシタ１２は、第１キャパシタ７以上のキャパシタンスを持っているのが望ましい。
図１の半導体装置１は、第４インダクタ１４を備えていてもよい。第４インダクタ１４は、第２キャパシタ１２の他端部と第３インダクタ１３の一端部との間に接続されている。
この他、図１の半導体装置１は、ノーマリオントランジスタ３の第２ゲート３ｃとノーマリオフトランジスタ２の第１ドレイン２ｂとの間に接続される不図示の第３キャパシタを備えていてもよい。この第３キャパシタは、寄生容量を含んでいてもよい。
図１の半導体装置１は、ソース端子１５とドレイン端子１６を備えている。ソース端子１５は、第３インダクタ１３の一端部に電気的に接続されている。ソース端子１５は、接地ノード等の基準電位ノードに接続されてもよいし、種々の半導体素子に接続されてもよい。例えば、図１の半導体装置１を複数個縦続接続する場合には、ソース端子１５は、別の半導体装置１内の第２ドレイン３ｂに接続される。ドレイン端子１６は、ノーマリオントランジスタ３のドレインに接続されている。ドレイン端子１６は、電源電圧ノードに接続されてもよいし、種々の半導体素子に接続されてもよい。
次に、本実施形態による半導体装置１の動作を説明する。例えば、ゲートドライブ回路４は、０Ｖとノーマリオフトランジスタ２をオンさせることができる電圧Ｖaとを交互に繰り返す方形波信号を出力する。第１ゲート２ｃに電圧Ｖaが入力されると、ノーマリオフトランジスタ２はオンし、第１ゲート２ｃに電圧０Ｖが入力されると、ノーマリオフトランジスタ２はオフする。
ゲートドライブ回路４が電圧Ｖaを出力すると、第１キャパシタ７の一端部の電圧が上昇し、第１整流素子８を経由してソース端子１５に電流が流れる。第２ゲート３ｃには、第１整流素子８の順方向電圧ＶFに応じた電圧が入力される。したがって、ノーマリオントランジスタ３はオンする。
ゲートドライブ回路４の出力信号がＶaから０Ｖに変化すると、第１キャパシタ７に接続された第２ゲート３ｃの電圧は、ＶFからＶaだけ低下し、負電圧（ＶF−Ｖa）になる。したがって、ノーマリオントランジスタ３はオフする。
ここで、本実施形態による半導体装置１がオフからオンに移行する際に、ノーマリオントランジスタ３よりもノーマリオフトランジスタ２が先にオンすることが望ましい。もし、ノーマリオントランジスタ３が先にオンすると、第１ドレイン２ｂと第２ソース３ａとの接続部に高い電圧が加わるため、耐圧の低いノーマリオフトランジスタ２の特性が劣化する恐れがあるからである。
本実施形態の半導体装置１では、半導体装置１がオフ状態からオン状態に遷移する際には、電流が第１抵抗５に並列に設けられた第２整流素子９を流れるようにしている。このため、第１ゲート２ｃの充電は、第１抵抗５の影響を受けない。従って、第１ゲート２ｃを速やかに充電出来る。よって、半導体装置１がオフ状態からオン状態に移行する際に、ノーマリオントランジスタ３よりもノーマリオフトランジスタ２を確実に先にオンさせることが可能となり、ノーマリオフトランジスタ２の第１ドレイン２ｂに耐圧を超える高電圧が印加されるおそれがなくなる。
また、第１抵抗５と第２抵抗６を設けることにより、ノーマリオフトランジスタ２のオフタイミングと、ノーマリオントランジスタ３のオフタイミングを所望の時間だけ遅延させることが出来る。従って、半導体装置１がオン状態からオフ状態に移行する際に、ノーマリオフトランジスタ２よりもノーマリオントランジスタ３を先にオフさせることが可能となる。
図２は一比較例による半導体装置１の回路図である。図２の半導体装置１は、第２インダクタ１１の一端部の接続場所が図１の半導体装置１とは異なっている。より具体的には、図２の第２インダクタ１１の一端部は、第３インダクタ１３と第４インダクタ１４の接続ノードに電気的に接続されている。これに対して、図１の半導体装置１では、第２インダクタ１１の一端部はノーマリオントランジスタ３の第１ソース２ａに電気的に接続されている。
図３は図１の半導体装置１の電流経路を示す図、図４は図２の半導体装置１の電流経路を示す図である。図１と図２の半導体装置１はいずれも、オン状態のときに、ノーマリオントランジスタ３の第１ドレイン２ｂ−第１ソース２ａ間と、ノーマリオフトランジスタ２の第２ドレイン３ｂ−第２ソース３ａ間とを通って、ソース端子１５に電流が流れる。この電流経路は主回路電流経路である。
図３と図４の半導体装置１はいずれも、主回路電流経路５１以外に、主回路電流経路５１に沿って電流が流れる第１電流経路５２と、第１電流経路５２から迂回する別の電流経路とを有する。この電流経路を図１の半導体装置１では第２電流経路５３と呼び、図４の半導体装置１では第３電流経路５４と呼ぶ。第２電流経路５３と第３電流経路５４は、電流の流れる経路が一部異なっている。
第２電流経路５３と第３電流経路５４はいずれも、ノーマリオントランジスタ３の第２ソース３ａから、第２キャパシタ１２→第４インダクタ１４→第３インダクタ１３→ゲートドライブ回路４の基準電位ノードＶsに流れる電流経路である点では共通する。これにより、ノーマリオントランジスタ３のソースインダクタンスを迂回させてケルビン接続することができる。このような電流経路を設けることで、ノーマリオントランジスタ３がオンからオフ、及びオフからオンに遷移する際の遅延時間を短縮できるとともに、ノーマリオントランジスタ３の第２ゲート３ｃに流れる電流のリンギングを抑制できる。
図１の半導体装置１は、図２の半導体装置１よりも、さらにノーマリオントランジスタ３の遷移時の遅延時間をより短縮して、スイッチング損失を低減することができることを特徴としている。
図１と図２の半導体装置１における第１電流経路５２は、より詳細には、図３と図４の矢印線に示すように、第２抵抗６→ノーマリオントランジスタ３の第２ゲート３ｃ→第２ソース３ａ間の寄生容量（第３キャパシタ）→ノーマリオフトランジスタ２の第１ドレイン２ｂ−第１ソース２ａ間→第２インダクタ１１を順に通過する電流経路である。
この他、図１の半導体装置１は第２電流経路５３を有する。第２電流経路５３は、ノーマリオントランジスタ３の第２ソース３ａ→第２キャパシタ１２→第４インダクタ１４→第３インダクタ１３→第２インダクタ１１を順に通過する電流経路である。
このように、図１の半導体装置１では、第３インダクタ１３を流れる電流の向きが主回路電流経路５１と第２電流経路５３では逆になる。これにより、第１電流経路５２を流れる電流変化により、ノーマリオントランジスタ３の第２ゲート３ｃを流れる駆動電流が影響を受けにくくなり、ノーマリオントランジスタ３の第２ゲート３ｃに流れる電流と電圧の遷移速度を向上できる。ノーマリオントランジスタ３の第２ソース３ａをケルビン接続する理由は、主回路電流経路５１（第１電流経路５２）を流れる電流の時間変化に伴ってソースインダクタンスに発生する起電力により駆動電流が変調されるのを防止するためである。図１の半導体装置１では、図３に示すように、主回路電流経路５１と第２電流経路５３で第３インダクタ１３を流れる電流の向きが互いに逆になるため、ソースインダクタンスに発生する起電力を抑制でき、結果としてノーマリオントランジスタ３の第２ゲート３ｃがオフからオン、又はオンからオフする際の遷移速度を高速化できる。ノーマリオントランジスタ３の遷移速度が高速化することにより、スイッチング損失も低減できる。
一方、図２の半導体装置１は、図４に示すように第３電流経路５４を有する。第３電流経路５４は、ノーマリオントランジスタ３の第２ソース３ａ→第２キャパシタ１２→第４インダクタ１４→第２インダクタ１１を順に通過する電流経路である。
図２の半導体装置１における第３電流経路５４は、第３インダクタ１３に電流が流れない。よって、第３インダクタ１３には、主回路電流経路５１と第１電流経路５２の電流の向きにのみ電流が流れることから、ノーマリオントランジスタ３がオフからオンに遷移する際の遷移速度が図１の半導体装置１に比べて低下する。
図５（ａ）は図１と図２の半導体装置１におけるノーマリオントランジスタ３がオフからオンに遷移する際のゲート電流波形を比較した図である。図５（ａ）の横軸は時間、縦軸は電流値である。図５（ａ）〜図５（ｃ）において、図１の半導体装置のゲート電流波形は実線、図２の半導体装置のゲート電流波形は破線である。
図５（ｂ）は図５（ａ）の一部の時間領域を拡大した図である。図５（ｂ）の枠内のゲート電流とゲート電圧の波形を見ればわかるように、図１の半導体装置１は、図２の半導体装置１よりも明らかに遷移速度が向上している。また、枠１８内のゲート電流のリンギングも一比較例に比べて抑制されている。
図５（ｃ）は図１と図２の半導体装置１におけるノーマリオントランジスタ３がオンからオフに遷移する際のゲート電流波形を比較するとともに、ゲート電圧波形を比較した図である。ノーマリオントランジスタ３がオンからオフに遷移する場合も、図１の半導体装置１は図２の半導体装置１よりもゲート電流とゲート電圧の波形がより急峻に変化しており、遷移速度が向上している。
図６（ａ）はノーマリオントランジスタ３の模式的な断面図である。図６（ａ）のノーマリオントランジスタ３は、Ｓｉ基板２１上に、バッファ層２２、ＧａＮ層２３、ＡｌＧａＮ層２４を順に積層した構造を有する。図６（ａ）のノーマリオントランジスタ３は、チャネルが積層面に略平行に形成される横型トランジスタの例を示しており、第２ゲート３ｃ、第２ドレイン３ｂ及び第２ソース３ａは、ＡｌＧａＮ層２４の上方に配置されている。なお、本実施形態によるノーマリオントランジスタ３は、第２ドレイン３ｂを第２ゲート３ｃ及び第２ソース３ａとは反対側に設けた縦型トランジスタでもよい。
図６（ｂ）はノーマリオフトランジスタ２の模式的な断面図である。図６（ｂ）のノーマリオフトランジスタ２は、Ｓｉ基板２１上にソース拡散領域２５を形成し、その上に第１ソース２ａと第１ゲート２ｃを配置するとともに、反対の面側にドレイン拡散領域２６を介して第１ドレイン２ｂを配置したものである。
図６（ｃ）は第１及び第２整流素子８，９の模式的な断面図である。図６（ｃ）は第１及び第２整流素子８，９を縦型構造にした例を示している。アノード電極４５の上にアノード領域４６が配置され、その上にｐｎ接合層４７を介してカソード領域４８が配置されている。カソード領域４８とカソード電極４９はボンディングワイヤ５０にて電気的に接続されている。
図７は本実施形態による半導体装置１の模式的なレイアウト図である。ベース基板上に、第１ドレイン２ｂ用の第１ドレイン領域３２と、ドレイン端子１６に電気的に接続される第２ドレイン領域３３と、ソース端子１５に電気的に接続される第１ソース領域３４と、第２ソース３ａ用の第２ソース領域３５と、ケルビンソース領域３６と、第１〜第５配線パターン領域３７〜４１とが配置されている。
第１ドレイン領域３２上に、図６（ａ）の断面構造のノーマリオントランジスタ３と、図６（ｂ）の断面構造のノーマリオフトランジスタ２とが配置されている。ノーマリオフトランジスタ２は、第１ドレイン２ｂが第１ドレイン領域３２に接触するように配置されている。第２ソース領域３５と第１ソース領域３４とに接触するように第２キャパシタ１２が配置されている。
第１配線パターン領域３７には、図７では不図示のゲートドライバの出力ノードが電気的に接続されている。第１配線パターン領域３７と第２配線パターン領域３８とに接触するように第２抵抗６が配置されている。第２配線パターン領域３８と第３配線パターン領域３９とに接触するように第１キャパシタ７が配置されている。
第３配線パターン領域３９上には、第１整流素子８のアノード面が接触している。第１整流素子８のカソード８ｂはボンディングワイヤ５０を介して第１ドレイン領域３２に接続されている。ケルビンソース領域３６は、ボンディングワイヤ５０を介してノーマリオフトランジスタ２の第１ソース２ａに接続されている。
第１配線パターン領域３７と第６配線パターン領域４０とに接触するように第２整流素子９が配置されている。第１配線パターン領域３７と第６配線パターン領域４０上には、第２整流素子９のアノード面が接触している。第２整流素子９のカソード９ｂは、ボンディングワイヤ５０を介して第７配線パターン領域４１に接続されている。第６配線パターン４０と第７配線パターン４１に接触するように第１抵抗５が配置されており、これに並列に第２整流素子９が配置されている。
図７のレイアウト図において特徴的な構成は、第１電流経路５２（主回路電流経路５１）上を流れる電流の向きと、第２電流経路５３上を流れる電流の向きとが、ノーマリオフトランジスタ２の第１ソース２ａと第１ソース領域３４とを接続するボンディングワイヤ５０において異なることである。このボンディングワイヤ５０に流れる電流の方向が第１電流経路５２と第２電流経路５３で逆になることで、図１の半導体装置１のオフからオン、及びオンからオフに遷移する際の遷移速度を高速化できる。
図１の半導体装置１は、ノーマリオントランジスタ３の第２ゲート３ｃにアノード８ａが接続される第１整流素子８のカソード８ｂをノーマリオントランジスタ３の第２ソース３ａに電気的に接続する例を示したが、図８の一変形例による半導体装置の回路図に示すように、第１整流素子８のカソード８ｂをノーマリオフトランジスタ２の第１ソース２ａに電気的に接続してもよい。
図８の半導体装置１に対応するレイアウト図は、例えば図９のようになる。図９では、第１整流素子８のカソードは、ボンディングワイヤ５０を介してケルビンソース領域３６に接続されている。
図９のレイアウト図においても、図７と同様に、主回路電流経路５１上を流れる電流の向きと、第２電流経路５３上を流れる電流の向きとが、ノーマリオフトランジスタ２の第１ソース２ａと第１ソース領域３４とを接続するボンディングワイヤ５０において異なっており、図７のレイアウト図と同様の遷移速度が得られる。
このように、本実施形態では、ノーマリオントランジスタ３とノーマリオフトランジスタ２がカスコード接続された半導体装置１において、主回路電流経路５１の他に、第１電流経路５２と第２電流経路５３を設けて、主回路電流経路５１を通る電流が第３インダクタ１３を通過する向きと、第２電流経路５３を通る電流が第３インダクタ１３を通過する電流の向きとが逆になるようにするため、ノーマリオントランジスタ３の第１ゲート２ｃに流れるゲート電流とゲート電圧の遷移速度を高速化できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体装置、２ ノーマリオフトランジスタ、２ａ 第１ソース、２ｂ 第１ドレイン、２ｃ 第１ゲート、３ ノーマリオントランジスタ、３ａ 第２ソース、３ｂ 第２ドレイン、３ｃ 第２ゲート、４ ゲートドライブ回路、５ 第１抵抗、６ 第２抵抗、７ 第１キャパシタ、８ 第１整流素子、８ａ 第１アノード、８ｂ 第１カソード、９ 第２整流素子、９ａ 第２アノード、９ｂ 第２カソード、１０ 第１インダクタ、１１ 第２インダクタ、１２ 第２キャパシタ、１３ 第３インダクタ、１４ 第４インダクタ、１５ ソース端子、１６ ドレイン端子、５１ 主回路電流経路、５２ 第１電流経路、５３ 第２電流経路

Claims (8)

  1. 第１ソース、第１ドレイン及び第１ゲートを有するノーマリオフトランジスタと、
    前記第１ドレインに電気的に接続される第２ソース、第２ドレイン及び第２ゲートを有するノーマリオントランジスタと、
    前記第１ゲート及び前記第２ゲートを駆動するゲートドライブ回路と、
    前記ゲートドライブ回路の出力ノードと前記第１ゲートとの間に接続される第１抵抗と、
    前記出力ノードと前記第２ゲートとの間に直列に接続される第２抵抗及び第１キャパシタと、
    前記第２ゲートに電気的に接続される第１アノードと、前記第１ソース又は前記第１ドレインに電気的に接続される第１カソードとを有する第１整流素子と、
    前記ゲートドライブ回路に電気的に接続される第２アノードと、前記第１ゲートに電気的に接続される第２カソードとを有する第２整流素子と、
    前記第１ドレインと、前記第２ソースとの間に接続される第１インダクタと、
    前記ゲートドライブ回路の基準電位ノードと、前記第１ソースとの間に電気的に接続される第２インダクタと、
    前記第１ソースと前記第２ソースとの間に直列に接続される第２キャパシタ及び第３インダクタと、を備える、半導体装置。
  2. 前記第２キャパシタは、前記第３インダクタの一端部と前記第２ソースとの間に接続され、
    前記第２インダクタは、前記第３インダクタの他端部と前記基準電位ノードとの間に接続される、請求項１に記載の半導体装置。
  3. 前記第２キャパシタと、前記第３インダクタの一端部との間に接続される第４インダクタを備え、
    前記第２キャパシタ、前記第４インダクタ及び前記第３インダクタは、前記第１ソースと前記第２ソースとの間に直列に接続される、請求項２に記載の半導体装置。
  4. 前記第２ソース、前記第１インダクタ、前記第１ドレイン、前記第１ソース、及び前記第２インダクタの順に電流を流す主回路電流経路と、
    前記第２抵抗、前記第１キャパシタ、前記第１インダクタ、前記第１ドレイン、前記第１ソース、及び前記第２インダクタの順に電流を流す第１電流経路と、
    前記第２ソース、前記第２キャパシタ、前記第３インダクタ、及び前記第２インダクタの順に電流を流す第２電流経路と、を備える、請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 半導体基板上のそれぞれ異なる場所に離隔して配置される第１ドレイン領域、第２ドレイン領域、ソース領域、及びケルビンソース領域を備え、
    前記第１ドレインは、前記第１ドレイン領域に電気的に接続され、
    前記第１インダクタは、前記第１ドレイン領域と前記第２ソースとを電気的に接続する第１配線の寄生インダクタであり、
    前記第２インダクタは、前記第１ソースと前記ケルビンソース領域とを電気的に接続する第２配線の寄生インダクタであり、
    前記第３インダクタは、前記第１ソースと前記ソース領域とを電気的に接続する第３配線の寄生インダクタである、請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記第１カソードと前記第１ドレイン領域とを電気的に接続する第４配線を有する、請求項５に記載の半導体装置。
  7. 前記第１カソードと前記ケルビンソース領域とを電気的に接続する第５配線を有する、請求項５に記載の半導体装置。
  8. 第１ソース、第１ドレイン及び第１ゲートを有するノーマリオフトランジスタと、
    第１ドレインに電気的に接続される第２ソース、第２ドレイン及び第２ゲートを有するノーマリオントランジスタと、
    前記第１ゲート及び前記第２ゲートを駆動するゲートドライブ回路の出力ノードと前記第１ゲートとの間に接続される第１抵抗と、
    前記出力ノードと前記第２ゲートとの間に直列に接続される第２抵抗及び第１キャパシタと、
    前記ゲートドライブ回路の出力ノードと前記第２ゲートとの間に電気的に接続される第１キャパシタと、
    前記第２ゲートに電気的に接続される第１アノードと、前記第１ソース又は前記第１ドレインに電気的に接続される第１カソードとを有する第１整流素子と、
    前記ゲートドライブ回路に電気的に接続される第２アノードと、前記第１ゲートに電気的に接続される第２カソードとを有する第２整流素子と、
    前記第１ドレインと、前記第２ソースとの間に接続される第１インダクタと、
    前記ゲートドライブ回路の基準電位ノードと、前記第１ソースとの間に電気的に接続される第２インダクタと、
    前記第１ソースと前記第２ソースとの間に直列に接続される第２キャパシタ及び第３インダクタと、を備える半導体パッケージ。
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