JPWO2015125492A1 - 半導体装置 - Google Patents

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Abstract

高速化及び低コスト化を実現する半導体装置を提供する。半導体装置は、ディプレッション型ＦＥＴ及びエンハンスメント型ＦＥＴを含むハイサイドゲートドライバと、ディプレッション型ＦＥＴ及びエンハンスメント型ＦＥＴを含むローサイドゲートドライバと、電界効果トランジスタであるハイサイドパワーＦＥＴ及びローサイドパワーＦＥＴとを有し、ハイサイドゲートドライバとローサイドゲートドライバとハイサイドパワーＦＥＴとローサイドパワーＦＥＴとは同一チップ内に集積化されている。

Description

本開示は、半導体装置に関する。
パーソナルコンピュータなどの電源回路に用いられるＤＣ／ＤＣコンバータは、中央演算処理装置を高速に駆動するため、大電流化の傾向にある。
ＤＣ／ＤＣコンバータは、それぞれパワー半導体を用いたハイサイドスイッチ及びローサイドスイッチで構成される。そして、ハイサイドスイッチとローサイドスイッチとを同期を取りながら交互にＯＮ／ＯＦＦすることにより、ＤＣ／ＤＣコンバータは電圧変換を行っている。ハイサイドスイッチは、ＤＣ／ＤＣコンバータのコントロールスイッチであり、ローサイドスイッチは同期整流用スイッチである。
ハイサイドスイッチ、ローサイドスイッチ、及び、各スイッチを駆動するゲートドライバがそれぞれ１つのパッケージで構成されている場合、半導体装置のワイヤーボンディング、又は実装されるパッケージのプリント基板の配線に起因した寄生インダクタンスが生じる。特にハイサイドスイッチのソース端子側の寄生インダクタンスに主電流が流れると誘導起電力が生じる。そのため、ハイサイドスイッチのターンオンが遅延するため、電力変換効率の低下を招いてしまう。
また、ゲートドライバ、ハイサイドスイッチ、及び、ローサイドスイッチの間の寄生インダクタンスの増加による電力変換効率の低下、つまり損失の増大も懸念される。
そこで、ＤＣ／ＤＣコンバータの電力変換効率を向上させる技術の１つとして、ハイサイドスイッチ、ローサイドスイッチ、及び、各スイッチを駆動するゲートドライバをワンチップに集積することで、ワイヤーボンディング及びパッケージに起因した寄生インダクタンスの影響を低減する技術が提案されている（特許文献１）。
特許文献１によれば、各素子をワンチップに集積化することで、実装基板上の配線等を除去できるため、前述した寄生インダクタンスを低減でき、且つ、モジュールサイズも縮小することができる。
米国特許出願公開第２００８／０１３６３９０号明細書
しかしながら、特許文献１においては、ゲートドライバを構成する２つのトランジスタはどちらもＮ型トランジスタであるため、共通の１つのスイッチ信号を各トランジスタに入力するとゲートドライバを交互にＯＮ／ＯＦＦすることができない。各トランジスタに位相が１８０°異なるスイッチ信号を入力することで、ゲートドライバを交互にＯＮ／ＯＦＦをすることが可能となるが、この場合スイッチ信号発生用のＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が２つ必要になる。そのため、この構成は、コスト、及びサイズの面でデメリットがある。
一方、ゲートドライバのハイサイドトランジスタをＰ型トランジスタで構成し、ローサイドトランジスタをＮ型トランジスタで構成する場合、共通の１つのスイッチ信号を入力するだけでゲートドライバを交互にＯＮ／ＯＦＦすることができる。しかし、窒化物半導体を含むＩＩＩ−Ｖ族化合物半導体では高速のＰ型トランジスタを実現することが困難である。
また、大電流を流すことができるＤＣ／ＤＣコンバータを実現するためには、ゲートドライバを構成する２つのパワートランジスタのゲート幅（Ｗｇ）を大きくする必要があり、パワートランジスタのサイズが大きくなる。その結果、パワートランジスタで構成されるスイッチとゲートドライバとをチップ内で配線接続しても大きな寄生インダクタンスが付加されてしまい、上位配線での具体的なレイアウトの工夫が必要である、という課題がある。
上記課題を鑑み、本開示は、高速化及び低コスト化を実現できる半導体装置を提供することを目的とする。
本開示の一態様に係る半導体装置は、電界効果トランジスタであるディプレッション型トランジスタと、電界効果トランジスタである第１のエンハンスメント型トランジスタとを各々が含む第１のゲートドライバ及び第２のゲートドライバと、電界効果トランジスタである第１のパワートランジスタ及び第２のパワートランジスタとを有し、前記第１のパワートランジスタのソース端子と、前記第２のパワートランジスタのドレイン端子とは接続されており、前記第１のパワートランジスタのドレイン端子は電源に接続されており、前記第２のパワートランジスタのソース端子は接地されており、前記第１のゲートドライバの出力端子は、前記第１のパワートランジスタのゲート端子と接続されており、前記第１のゲートドライバの接地端子は、前記第１のパワートランジスタのソース端子と接続されており、前記第２のゲートドライバの出力端子は、前記第２のパワートランジスタのゲート端子と接続されており、前記第２のゲートドライバの接地端子は、前記第２のパワートランジスタのソース端子と接続されており、前記第１のゲートドライバと前記第２のゲートドライバと前記第１のパワートランジスタと前記第２のパワートランジスタとは同一チップ内に集積化されている。
この構成によれば、第１のゲートドライバ及び第２のゲートドライバに、ディプレッション型トランジスタとエンハンスメント型トランジスタとを使用することにより、１つのスイッチ信号でゲートドライバをＯＮ／ＯＦＦすることができる。これにより、回路面積の縮小を実現できるのでコストを削減できる。また、Ｐ型トランジスタを用いる必要がないので高速化を実現できる。
例えば、前記第１のゲートドライバ及び前記第２のゲートドライバの各々において、前記ディプレッション型トランジスタのドレイン端子は電源に接続されており、前記ディプレッション型トランジスタのゲート端子及びソース端子と、前記第１のエンハンスメント型トランジスタのドレイン端子とは、前記出力端子に接続されており、前記第１のエンハンスメント型トランジスタのソース端子は前記接地端子に接続されていてもよい。
例えば、前記第１のゲートドライバ及び前記第２のゲートドライバの各々は、さらに、第２のエンハンスメント型トランジスタと、第３のエンハンスメント型トランジスタとを含み、前記第１のゲートドライバ及び前記第２のゲートドライバの各々において、前記ディプレッション型トランジスタのドレイン端子は電源に接続されており、前記ディプレッション型トランジスタのゲート端子及びソース端子と、前記第１のエンハンスメント型トランジスタのドレイン端子と、前記第２のエンハンスメント型トランジスタのゲート端子とは接続されており、前記第３のエンハンスメント型トランジスタのゲート端子と、前記第１のエンハンスメント型トランジスタのゲート端子とは接続されており、前記第２のエンハンスメント型トランジスタのソース端子と前記第３のエンハンスメント型トランジスタのドレイン端子とは前記出力端子に接続されており、前記第２のエンハンスメント型トランジスタのドレイン端子は電源に接続されており、前記第１のエンハンスメント型トランジスタのソース端子と前記第３のエンハンスメント型トランジスタのソース端子とは前記接地端子に接続されていてもよい。
この構成によれば、ディプレッション型トランジスタ及び第１のエンハンスメント型トランジスタのゲート幅を小さくし、第２のエンハンスメント型トランジスタ及び第３のエンハンスメント型トランジスタのゲート幅を大きくすることで、消費電力を抑制しつつ、出力電流を大きくできる。
例えば、前記半導体装置は、半導体層積層体と、前記半導体層積層体上に形成されている、前記ディプレッション型トランジスタの第１のゲート電極、第１のソース電極、及び第１のドレイン電極と、前記半導体層積層体上に形成されている、前記第１のエンハンスメント型トランジスタの第２のゲート電極、第２のソース電極、及び第２のドレイン電極と、前記第１のゲート電極、前記第１のソース電極、前記第１のドレイン電極、前記第２のゲート電極、前記第２のソース電極、及び前記第２のドレイン電極上に形成された第１の絶縁層と、前記第１の絶縁層上に形成された第１の配線層と、前記第１の絶縁層に形成され、前記第１のゲート電極、前記第１のソース電極、前記第１のドレイン電極、前記第２のゲート電極、前記第２のソース電極、及び前記第２のドレイン電極と、前記第１の配線層とを接続する複数の第１のビアホールと、前記第１の配線層上に形成された第２の絶縁層と、前記第２の絶縁層上に形成された第２の配線層と、前記第２の絶縁層に形成され、前記第１の配線層と前記第２の配線層とを接続する複数の第２のビアホールとを備えてもよい。
例えば、前記第１のゲートドライバ及び前記第２のゲートドライバの各々は、前記第１のエンハンスメント型トランジスタのゲート端子に接続されている信号入力パッドと、前記ディプレッション型トランジスタのドレイン端子に接続されている電源印加パッドと、前記第１の配線層を用いて形成され、前記出力端子に対応する信号出力配線と、前記第１の配線層を用いて形成され、前記接地端子に対応するソース端子配線とを備えてもよい。
例えば、前記第１のパワートランジスタは、前記半導体層積層体上に形成されている、第３のゲート電極、第３のソース電極及び第３のドレイン電極と、前記第１の配線層を用いて形成されており、前記複数の第１のビアホールのいずれかを介して前記第３のドレイン電極と接続されている第１のドレイン引上げ配線と、前記第１の配線層を用いて形成されており、前記複数の第１のビアホールのいずれかを介して前記第３のソース電極と接続されている第１のソース引上げ配線と、前記第１の配線層を用いて形成されており、前記複数の第１のビアホールのいずれかを介して前記第３のゲート電極と接続されている第１のゲート引上げ配線とを備え、前記第１のドレイン引上げ配線と、前記第１のソース引上げ配線とは平行に第１の方向に延在し、前記第１のゲート引上げ配線は、前記第１のドレイン引上げ配線及び前記第１のソース引上げ配線を囲むように形成されており、前記第１のパワートランジスタは、さらに、前記第２の配線層を用いて形成されており、前記複数の第２のビアホールのいくつかを介して前記第１のドレイン引上げ配線と接続されている複数の第１のドレイン電極パッドと、前記第２の配線層を用いて形成されており、前記複数の第２のビアホールのいくつかを介して前記第１のソース引上げ配線と接続されている複数の第１のソース電極パッドとを備え、前記複数の第１のドレイン電極パッドと、前記複数の第１のソース電極パッドとは、前記第１の方向に並んで交互に配置され、前記第２のパワートランジスタは、前記半導体層積層体上に形成されている、第４のゲート電極、第４のソース電極及び第４のドレイン電極と、前記第１の配線層を用いて形成されており、前記複数の第１のビアホールのいずれかを介して前記第４のドレイン電極と接続されている第２のドレイン引上げ配線と、前記第１の配線層を用いて形成されており、前記複数の第１のビアホールのいずれかを介して前記第４のソース電極と接続されている第２のソース引上げ配線と、前記第１の配線層を用いて形成されており、前記複数の第１のビアホールのいずれかを介して前記第４のゲート電極と接続されている第２のゲート引上げ配線とを備え、前記第２のドレイン引上げ配線と、前記第２のソース引上げ配線とは平行に前記第１の方向に延在し、前記第２のゲート引上げ配線は、前記第２のドレイン引上げ配線及び前記第２のソース引上げ配線を囲むように形成されており、前記第２のパワートランジスタは、さらに、前記第２の配線層を用いて形成されており、前記複数の第２のホールのいくつかを介して前記第２のドレイン引上げ配線と接続されている複数の第２のドレイン電極パッドと、前記第２の配線層を用いて形成されており、前記複数の第２のホールのいくつかを介して前記第２のソース引上げ配線と接続されている複数の第２のソース電極パッドとを備え、前記複数の第２のドレイン電極パッドと、前記複数の第２のソース電極パッドとは、前記第１の方向に並んで交互に配置され、前記複数の第１のソース電極パッドと前記複数の第２のドレイン電極パッドとは一対一に対応し、対応する前記第１のソース電極パッドと前記第２のドレイン電極パッドとは接続されており、単一の第１のドレイン／ソース電極パッドを構成していてもよい。
この構成によれば、電極パッドをデバイス上に形成することができる。よって、チップサイズを縮小できるので、コストを削減できる。
例えば、前記第１のゲートドライバの前記信号出力配線は、前記第１のゲート引上げ配線に接続されており、前記第１のゲートドライバの前記ソース端子配線は、前記第１のソース引上げ配線に接続されており、前記第２のゲートドライバの前記信号出力配線は、前記第２のゲート引上げ配線に接続されており、前記第２のゲートドライバの前記ソース端子配線は、前記第２のソース引上げ配線に接続されていてもよい。
この構成によれば、第１の配線層を使用して、ゲートドライバの信号出力配線とパワートランジスタのゲート引上げ配線とを接続し、ゲートドライバのソース端子配線とパワートランジスタのソース引上げ配線とを接続できる。これにより、ゲートドライバとパワートランジスタとの間に付加される寄生インダクタンスを抑制できるので、高速化を実現できる。
例えば、前記複数の第１のドレイン電極パッド及び複数の前記第１のドレイン／ソース電極パッドのうち、前記第１のゲートドライバに最も近い位置に配置されている第１の電極パッドは、前記第１のドレイン電極パッドであり、前記半導体装置は、さらに、前記第１の電極パッドよりも前記第１のゲートドライバに近い位置に前記第２の配線層を用いて形成されており、前記第２のビアホールのいずれかを介して前記第１のソース引上げ配線と接続されているソース追加配線と、前記第２の配線層を用いて形成されており、前記ソース追加配線と接続されている第２のドレイン／ソース電極パッドとを備えてもよい。
この構成よれば、第１のパワートランジスタ上の第１のゲートドライバに最も近い第１のドレイン電極パッドのサイズを可能な限り小さくし、空いたスペースに、第１のソース引上げ配線に接続されているソース追加配線を形成することができる。これにより、さらに第１のゲートドライバのソース端子に付与する寄生インダクタンスを抑制することができる。
例えば、前記複数の第１のドレイン電極パッド及び複数の前記第１のドレイン／ソース電極パッドのうち、前記第１のゲートドライバに最も近い位置に配置されている第１の電極パッドは、前記第１のドレイン／ソース電極パッドであり、前記複数の第２のソース電極パッド及び前記複数の第１のドレイン／ソース電極パッドのうち、前記第２のゲートドライバに最も近い位置に配置されている電極パッドは、前記第１の電極パッドである前記第１のドレイン／ソース電極パッドであり、前記第１のパワートランジスタ上の前記第１の電極パッドは、前記第２のパワートランジスタ上の前記第１の電極パッドより、前記第１方向の幅が広く、前記第１の電極パッドよりも前記第２のゲートドライバに近い位置に前記第２の配線層を用いて形成されており、前記第２のビアホールのいずれかを介して前記第２のソース引上げ配線と接続されているソース追加配線と、前記第２の配線層を用いて形成されており、前記ソース追加配線と接続されている第３のソース電極パッドとを備えてもよい。
この構成よれば、第２のパワートランジスタ上の第２のゲートドライバに最も近い第２のドレイン電極パッドのサイズを可能な限り小さくし、空いたスペースに、第２のソース引上げ配線に接続されているソース追加配線を形成することができる。これにより、さらに第２のゲートドライバのソース端子に付与する寄生インダクタンスを抑制することができる。
例えば、前記半導体装置は、さらに、前記第２の配線層を用いて形成されており、前記ソース追加配線を介して前記第３のソース電極パッドと接続されている第４のソース電極パッドを備えてもよい。
例えば、前記第１のゲートドライバの前記信号出力配線は、前記第１のゲート引上げ配線に接続されており、前記第２のゲートドライバの前記信号出力配線は、前記第２のゲート引上げ配線に接続されていてもよい。
例えば、前記複数の第１のドレイン電極パッド及び前記複数の第１のドレイン／ソース電極パッドのうち、前記第１のゲートドライバに最も近い位置に配置されている第１の電極パッドは、前記第１のドレイン／ソース電極パッドであり、前記第１のゲートドライバの前記ソース端子配線は、前記第１の電極パッドを介して、前記第１のソース引上げ配線に接続されていてもよい。
例えば、前記複数の第２のソース電極パッド及び前記複数の前記第１のドレイン／ソース電極パッドのうち、前記第２のゲートドライバに最も近い位置に配置されている第２の電極パッドは、前記第２のソース電極パッドであり、前記第２のゲートドライバの前記ソース端子配線は、前記第２の電極パッドを介して、前記第２のソース引上げ配線に接続されていてもよい。
例えば、前記ディプレッション型トランジスタ、前記第１のエンハンスメント型トランジスタ、前記第１のパワートランジスタ及び前記第２のパワートランジスタは、窒化物半導体で構成されていてもよい。
例えば、前記半導体装置は、さらに、前記第２のゲート電極と前記半導体層積層体との間に形成されているｐ型半導体層を備えてもよい。
本開示は、高速化及び低コスト化を実現できる半導体装置を提供できる。
図１Ａは、第１の実施の形態に係る半導体装置の回路図である。 図１Ｂは、第１の実施の形態に係る半導体装置の別の例の回路図である。 図２は、第１の実施の形態に係るＦＥＴの断面図である。 図３は、第１の実施の形態に係る半導体装置の断面図である。 図４は、第１の実施の形態に係る半導体装置の別の例の断面図である。 図５Ａは、第１の実施の形態に係るＦＥＴの平面図である。 図５Ｂは、第１の実施の形態に係るＦＥＴの平面図である。 図５Ａは、第１の実施の形態に係る半導体装置の平面図である。 図６Ｂは、第１の実施の形態に係る半導体装置の回路図である。 図７は、第１の実施の形態の変形例に係る半導体装置の平面図である。 図８は、第２の実施の形態に係る半導体装置の平面図である。 図９は、第２の実施の形態の変形例に係る半導体装置の平面図である。 図１０は、第２の実施の形態の変形例に係る半導体装置の別の例の平面図である。 図１１は、第３の実施の形態に係る半導体装置の平面図である。 図１２は、第３の実施の形態の変形例に係る半導体装置の平面図である。
以下、実施の形態に係る半導体装置について図面を参照して説明する。なお、以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
（第１の実施の形態）
図１Ａは、本実施の形態に係る半導体装置１３であるＤＣ／ＤＣコンバータの回路図である。この回路構成は、一例として窒化物半導体よりなる電界効果トランジスタを使用した場合を示したものである。
本実施の形態に係る半導体装置１３は、ハーフブリッジ構成のパワーデバイス段３と、ハイサイドゲートドライバ８（第１のゲートドライバ）と、ローサイドゲートドライバ５６（第２のゲートドライバ）とを備える。
パワーデバイス段３は、ハイサイドパワーＦＥＴ（電界効果トランジスタ）１（第１のパワートランジスタ）と、ローサイドパワーＦＥＴ２（第２のパワートランジスタ）とを備える。ハイサイドパワーＦＥＴ１のドレイン端子Ｄは電源（図示せず）と接続され、ローサイドパワーＦＥＴ２のソース端子Ｓはグランド（図示せず）と接続されている（接地されている）。
ハイサイドゲートドライバ８は、ディプレッション型ＦＥＴ４（ディプレッション型トランジスタ）と、エンハンスメント型ＦＥＴ５、６及び７（第１〜第３のエンハンスメント型トランジスタ）とを備える。
ディプレッション型ＦＥＴ４のドレイン端子と、エンハンスメント型ＦＥＴ６のドレイン端子とはそれぞれ、所定の電圧を供給する電源と接続されている（ＨＤ＿Ｇ端子）。ディプレッション型ＦＥＴ４のゲート端子及びソース端子と、エンハンスメント型ＦＥＴ５のドレイン端子と、エンハンスメント型ＦＥＴ６のゲート端子とは接続されている。
エンハンスメント型ＦＥＴ６のソース端子と、エンハンスメント型ＦＥＴ７のドレイン端子とは、ハイサイドパワーＦＥＴ１のゲート端子と、配線１４（ハイサイドゲートドライバ８の出力端子）を介して接続されている。エンハンスメント型ＦＥＴ５のゲート端子及びエンハンスメント型ＦＥＴ７のゲート端子には、ハイサイドパルス信号が入力される（ＩＮ＿Ｈ端子）。エンハンスメント型ＦＥＴ５のソース端子と、エンハンスメント型ＦＥＴ７のソース端子とは、ハイサイドパワーＦＥＴ１のソース端子及びローサイドパワーＦＥＴ２のドレイン端子と配線１５（ハイサイドゲートドライバ８の接地端子）を介して接続されている。
ローサイドゲートドライバ５６は、ディプレッション型ＦＥＴ９（ディプレッション型トランジスタ）と、エンハンスメント型ＦＥＴ１０、１１及び１２（第１〜第３のエンハンスメント型トランジスタ）とを備える。
ディプレッション型ＦＥＴ９のドレイン端子と、エンハンスメント型ＦＥＴ１１のドレイン端子とはそれぞれ、所定の電圧を供給する電源と接続されている（ＬＤ＿Ｇ端子）。ディプレッション型ＦＥＴ９のゲート端子及びソース端子と、エンハンスメント型ＦＥＴ１０のドレイン端子と、エンハンスメント型ＦＥＴ１１のゲート端子とは接続されている。エンハンスメント型ＦＥＴ１１のソース端子と、エンハンスメント型ＦＥＴ１２のドレイン端子とは、配線１６（ローサイドゲートドライバ５６の出力端子）を介してローサイドパワーＦＥＴ２のゲート端子と接続されている。エンハンスメント型ＦＥＴ１０のゲート端子と、エンハンスメント型ＦＥＴ１２のゲート端子とには、ローサイドパルス信号が入力される（ＩＮ＿Ｌ端子）。エンハンスメント型ＦＥＴ１０のソース端子と、エンハンスメント型ＦＥＴ１２のソース端子とは、ローサイドパワーＦＥＴ２のソース端子（グランド）と配線１７（ローサイドゲートドライバ５６の接地端子）を介して接続されている。
ディプレッション型ＦＥＴ４及び９と、エンハンスメント型ＦＥＴ５〜７及び１０〜１２と、ハイサイドパワーＦＥＴ１と、ローサイドパワーＦＥＴ２とは、例えば、窒化物半導体で構成されている。
上記の構成要素は同一基板上（同一チップ内）に集積化されている。つまり、半導体装置１３は、ワンチップのＤＣ／ＤＣコンバータである。
なお、図１Ｂに示す半導体装置１３Ａのように、上記の構成要素の中で、ハイサイドゲートドライバ８Ａが、ディプレッション型ＦＥＴ４及びエンハンスメント型ＦＥＴ５のみを含み、ローサイドゲートドライバ５６Ａが、ディプレッション型ＦＥＴ９及びエンハンスメント型ＦＥＴ１０のみを含んでもよい。この場合、ディプレッション型ＦＥＴ４のゲート端子及びソース端子と、エンハンスメント型ＦＥＴ５のドレイン端子とが接続された端子が配線１４に接続され、ディプレッション型ＦＥＴ９のゲート端子及びソース端子と、エンハンスメント型ＦＥＴ１０のドレイン端子とが接続された端子が配線１６に接続されている。
しかし、大電流で駆動するためにハイサイドパワーＦＥＴ１及びローサイドパワーＦＥＴ２のゲート幅（Ｗｇ）は大きいため、ゲートチャージ容量も大きい。このＤＣ／ＤＣコンバータを高速で動作するためには、ゲートチャージ容量に電荷を溜める時間を短くする必要があり、そのためにはゲートドライバからの出力電流が大きくなければならない。
ディプレッション型ＦＥＴ４及びエンハンスメント型ＦＥＴ５のみの回路構成はＤＣＦＬ（Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）と一般的に言われるが、この構成だけで出力電流を大きくするためには、ディプレッション型ＦＥＴ４のＷｇも大きくしなければならない。ディプレッション型ＦＥＴ４はディプレッション型であるので、ディプレッション型ＦＥＴ４のゲート端子とソース端子とを短絡しているこの回路構成では、ＩＮ＿Ｈ端子から入力されるパルス信号がＯＮ／ＯＦＦどちらの場合でも常に電流が流れることになる。そのため消費電力が非常に大きくなる。よって、ハイサイドゲートドライバ８がエンハンスメント型ＦＥＴ６及び７で構成されるハーフブリッジ構成を有するバッファアンプを含み、ローサイドゲートドライバ５６がエンハンスメント型ＦＥＴ１１及び１２で構成されるハーフブリッジ構成を有するバッファアンプを含むことが好ましい。バッファアンプのＦＥＴのＷｇを大きくすることで出力電流を大きくし、ＤＣＦＬ部のＦＥＴのＷｇを小さくすることでゲートドライバ全体の消費電力を抑制することが可能である。なお、図１Ａの回路構成では、１段のバッファアンプのみが用いられているが、２段以上のバッファアンプが用いられても構わない。
図２は、本実施の形態を実現するためのデバイスの断面構造を示す図である。このデバイス構造は、ディプレッション型ＦＥＴ３０とエンハンスメント型ＦＥＴ２９とを同時に含む。ここで、ディプレッション型ＦＥＴ３０は、上述したディプレッション型ＦＥＴ４及び９に対応し、エンハンスメント型ＦＥＴ２９は、エンハンスメント型ＦＥＴ５〜７及び１０〜１２、並びに、ハイサイドパワーＦＥＴ１及びローサイドパワーＦＥＴ２に対応する。
シリコン（Ｓｉ）からなる導電性のＳｉ基板１８の上に窒化アルミニウム（ＡｌＮ）からなる厚さが１００ｎｍのバッファ層１９が形成されている。その上に厚さが１〜２μｍのアンドープの窒化ガリウム（ＧａＮ）からなる第１の層２０と、厚さが１０〜２０ｎｍのアンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）からなる第２の層２１が積層されている。第１の層２０と第２の層２１とのヘテロ界面近傍には、自発分極及びピエゾ分極による電荷が生じる。これにより、シートキャリア濃度が１×１０１３ｃｍ−２以上でかつ移動度が１０００ｃｍ２Ｖ／ｓｅｃ以上の二次元電子ガス（２ＤＥＧ）層であるチャネル領域が生成されている。なお、以下では、Ｓｉ基板１８〜第２の層２１を半導体層積層体８７と呼ぶ。
半導体層積層体８７上にエンハンスメント型ＦＥＴ２９を構成するゲート電極２３（第２のゲート電極）、ソース電極２４（第２のソース電極）及びドレイン電極２５（第２のドレイン電極）と、ディプレッション型ＦＥＴ３０を構成するゲート電極２６（第１のゲート電極）、ソース電極２７（第１のソース電極）及びドレイン電極２８（第１のドレイン電極）とが形成される。ドレイン電極２５及び２８とソース電極２４及び２７とは、積層されたチタン（Ｔｉ）とアルミニウム（Ａｌ）とで構成され、チャネル領域とオーミック接触をしている。
第２の層２１の上において、ドレイン電極２５とソース電極２４との間の領域に、ｐ型窒化物半導体層２２を介してゲート電極２３が形成されている。ゲート電極２３は、積層されたパラジウム（Ｐｄ）と金（Ａｕ）とで構成されており、ｐ型窒化物半導体層２２とオーミック接触している。
ｐ型窒化物半導体層２２は、厚さが１００〜３００ｎｍで、マグネシウム（Ｍｇ）がドープされたＡｌＧａＮからなる。ｐ型窒化物半導体層２２と第２の層２１とによりＰＮ接合が形成される。これにより、ゲート電極に印加する電圧が０Ｖの場合においても、第２の層２１及び第１の層２０中に、ｐ型窒化物半導体層２２から、Ｓｉ基板１８側及びソース電極２４又はドレイン電極２５に向かって空乏層が形成される。したがって、ゲート電極２３に印加する電圧が０Ｖの場合においても、チャネル領域を流れる電流が遮断されるため、ノーマリオフ動作を実現できる。つまり、エンハンスメント型ＦＥＴが実現する。
また、ゲート電極２３にＰＮ接合のビルトインポテンシャルを超える３Ｖ以上のゲート電圧が印加された場合に、チャネル領域に正孔を注入することができる。窒化物半導体において、正孔の移動度は、電子の移動度よりもはるかに低いため、チャネル領域に注入された正孔は電流を流す担体としてはほとんど寄与しない。このため、注入された正孔は、同量の電子をチャネル領域内に発生させ、チャネル領域内に電子を発生させる効果を向上させるドナーイオンのような機能を発揮する。つまり、チャネル領域内においてキャリア濃度の変調を行うことが可能となるため、動作電流が大きく、低抵抗なノーマリオフ型のパワー半導体素子を実現することが可能となる。
ゲート電極２６は、ソース電極２７とドレイン電極２８との間に形成されており、低抵抗な金（Ａｕ）などが積層されたメタル電極であり、第２の層２１とショットキー接触している。それぞれのＦＥＴ同士が干渉し合わない様にイオン注入等でアイソレーション層３１が形成されている。
図３は、デバイス上の上位配線の断面構造を示す図である。図２で示した半導体層積層体８７上に形成されたＦＥＴ用電極上に誘電体層３２（第１の絶縁層）が堆積されている。誘電体層３２は、例えば、シリコンナイトライド（ＳｉＮ）からなる。誘電体層３２上に第１次厚膜配線３４（第１の配線層）が形成されており、第１次厚膜配線３４とＦＥＴの各電極とはビアホール３３（第１のビアホール）を介して接続されている。
第１次厚膜配線３４上に厚膜化が可能な誘電体層３５（第２の絶縁層）が堆積されている。誘電体層３５は、例えば、厚膜化が可能で、比誘電率が低いポリベンゾオキサドール（ＰＢＯ）又はベンゾシクロブテン（ＢＣＢ）からなる。誘電体層３５上に第２次厚膜配線３７（第２の配線層）が形成されており、第２次厚膜配線３７と第１次厚膜配線３４とはビアホール３６（第２のビアホール）を介して接続されている。
第２次厚膜配線３７上に誘電体層３８が堆積されている。例えば、誘電体層３８には、誘電体層３５と同じ材料が用いられる。第２次厚膜配線３７上の誘電体層３８に開口が形成され、この部分がパッド３９として機能する。また、図３に示すように、誘電体層３２及びその内部に構成される要素を含む層を薄膜配線層４０と呼び、誘電体層３５及び３８及びその内容に構成される要素を含む層を厚膜配線層４１と呼ぶ。
図４は、デバイス上の上位配線断面構造の変形例を示す図である。図３で示したデバイスの上位配線断面構造と同じ構成要素には同一の符号を付すことにより、説明を省略する。
誘電体層３２上に薄膜追加配線４２が形成されている。ＦＥＴの各電極と薄膜追加配線４２とはビアホール３３を介して接続されている。薄膜追加配線４２を挿入する理由としては、この薄膜追加配線４２を、厚膜配線層４１の上位配線では配線幅及び配線間隔等の制限により実現できない微細な箇所のブリッジ配線に用いること、及び、各電極の配線抵抗を低減するための積層配線に利用することが挙げられる。
薄膜追加配線４２上に、例えばＳｉＮからなる誘電体層４３が堆積されている。さらにその上に厚膜誘電体層４５が堆積されている。厚膜誘電体層４５上に第１次厚膜配線４６が形成されており、第１次厚膜配線４６と薄膜追加配線４２とはビアホール４４を介して接続されている。
図５Ａ及び図５ＢはＦＥＴ（ディプレッション型ＦＥＴ３０又はエンハンスメント型ＦＥＴ２９）の平面レイアウトを示す図である。図５Ａは、薄膜配線層４０の電極の１部のレイアウトを示し（薄膜追加配線４２は省略している）、図５Ｂは、第１次厚膜配線３４までの厚膜配線層４１のレイアウトを示している。図５Ａに示すようにゲート電極４７とソース電極４８とドレイン電極４９とは同じ方向に延在し、ゲート電極４７と、ソース電極４８又はドレイン電極４９とが交互に配置されている。ゲート電極４７は、ゲート抵抗を低減するために、それぞれのゲート電極の両端部を全て接続した梯子型である。
また、図５Ｂに示しているように、ゲート引上げ配線５３は、ゲート電極４７の両端部を接続した箇所からビアホール５０を介してゲート電極４７と接続されている。ソース引上げ配線５４は、ソース電極４８とビアホール５１を介して接続されており、ドレイン引上げ配線５５はドレイン電極４９とビアホール５２を介して接続されている。図５Ｂでは、ソース引上げ配線５４は２本であり、ドレイン引上げ配線５５は１本であるが、でそれぞれ何本であっても構わない。これは、ビアホール５１及び５２の個数及び配置を変更することで実現できる。
図６Ａは、本実施の形態に係る半導体装置の具体的なレイアウト構成を示す図である。ハイサイドゲートドライバ８の右隣にハイサイドパワーＦＥＴ１が配置されており、ハイサイドゲートドライバ８の下にローサイドゲートドライバ５６が配置されており、ローサイドゲートドライバ５６の右隣にローサイドパワーＦＥＴ２が配置されている。ハイサイドパワーＦＥＴ１とローサイドパワーＦＥＴ２とは、例えば同じ横幅である。ハイサイドパワーＦＥＴ１とローサイドパワーＦＥＴ２とは、できるだけ近く（例えば２０μｍ程度）に配置される。
ハイサイドパワーＦＥＴ１及びローサイドパワーＦＥＴ２には図５Ａ及び図５Ｂに示した構造が用いられている。パワーＦＥＴのＷｇに応じて、図５Ａ及び５Ｂに示すユニットが複数個縦に並べられる。本実施の形態では、ハイサイドパワーＦＥＴ１は１個のユニット６０を含み、ローサイドパワーＦＥＴ２は３個のユニット６１を含む。
ハイサイドパワーＦＥＴ１は、ハイサイドパワーＦＥＴ１のゲート電極（第３のゲート電極）に接続されているゲート引上げ配線６２（第１のゲート引上げ配線）と、ハイサイドパワーＦＥＴ１のソース電極（第３のソース電極）に接続されているソース引上げ配線６３（第１のソース引上げ配線）と、ハイサイドパワーＦＥＴ１のドレイン電極（第３のドレイン電極）に接続されているドレイン引上げ配線６４（第１のドレイン引上げ配線）とを有する。これらは、第１次厚膜配線３４を用いて形成されている。
ドレイン引上げ配線６４はビアホール６６を介してドレイン電極パッドＤ（第１のドレイン電極パッド）に接続されている。ソース引上げ配線６３はビアホール６５を介してドレイン／ソース電極パッドＤＳ（第１のソース電極パッド）に接続されている。また、ドレイン電極パッドＤ及びドレイン／ソース電極パッドＤＳは、第２次厚膜配線３７を用いて形成されており、横方向（第１の方向）に並んで交互に配置されている。
ドレイン引上げ配線６４と、ソース引上げ配線６３とは平行に横方向（第１の方向）に延在する。
ゲート引上げ配線６２は、ドレイン引上げ配線６４及びソース引上げ配線６３を囲むように形成されている。また、ゲート引上げ配線６２の４辺の内、ハイサイドゲートドライバ８に最も近い１辺では、引上げ配線が除去されており、薄膜配線層で形成されたゲート電極のみが配置されている。
ローサイドパワーＦＥＴ２は、ローサイドパワーＦＥＴ２のゲート電極（第４のゲート電極）に接続されているゲート引上げ配線６７（第２のゲート引上げ配線）と、ローサイドパワーＦＥＴ２のソース電極（第４のソース電極）に接続されているソース引上げ配線６８（第２のソース引上げ配線）と、ローサイドパワーＦＥＴ２のドレイン電極（第４のドレイン電極）に接続されているドレイン引上げ配線６９（第２のドレイン引上げ配線）とを有する。これらは、第１次厚膜配線３４を用いて形成されている。
ドレイン引上げ配線６９はビアホール７１を介してドレイン／ソース電極パッドＤＳ（第２のドレイン電極パッド）に接続されている。ここで、ハイサイドパワーＦＥＴ１及びローサイドパワーＦＥＴ２のドレイン／ソース電極パッドＤＳ（第１のドレイン／ソース電極パッド）は、第２次厚膜配線３７で互いに接続されており、共通化されている。つまり、複数の第１のソース電極パッドと複数の第２のドレイン電極パッドとは一対一に対応し、対応する第１のソース電極パッドと第２のドレイン電極パッドとは接続されており、単一の第１のドレイン／ソース電極パッドを構成している。
ソース引上げ配線６８はビアホール７０を介してソース電極パッドＳに接続されている。また、ソース電極パッドＳ及びドレイン／ソース電極パッドＤＳは、第２次厚膜配線３７を用いて形成されており、横方向（第１の方向）に並んで交互に配置されている。
ドレイン引上げ配線６９と、ソース引上げ配線６８とは平行に横方向（第１の方向）に延在する。
ゲート引上げ配線６７は、ドレイン引上げ配線６９及びソース引上げ配線６８を囲むように形成されている。また、ゲート引上げ配線６７の４辺の内、ローサイドゲートドライバ５６に最も近い１つのユニット（中央のユニット）の１辺では、引上げ配線が除去されており、薄膜配線層で形成されたゲート電極のみが配置されている。
パワーデバイスの基板実装手法は、寄生インダクタンスが大きいワイヤーボンディングよりも、半田等のバンプを用いるフリップチップ実装が好ましい。フリップチップ実装を用いることで、基板上に形成した各電極間の寄生インダクタンスを大幅に抑制することができる。フリップチップ実装を用いる場合、例えば、各パッド開口幅は２００μｍ程度以上であり、パッド開口間隔は１００μｍ程度以上である。各電極パッド開口は、各電極パッドの内部に形成される。
ハイサイドゲートドライバ８上に、ドレイン電極パッドＨＤ＿Ｇ（電源印加パッド）、及びパルス信号入力パッドＩＮ＿Ｈ（信号入力パッド）が形成されている。また、ハイサイドゲートドライバ８の出力端子８５（信号出力配線）、及びソース端子５８（ソース端子配線）が第１次厚膜配線３４（又は４６）を用いて形成されている。
ローサイドゲートドライバ５６上に、ドレイン電極パッドＬＤ＿Ｇ（電源印加パッド）、及びパルス信号入力パッドＩＮ＿Ｌ（信号入力パッド）が形成されている。また、ローサイドゲートドライバ５６の出力端子８６（信号出力配線）、及びソース端子５９（ソース端子配線）が第１次厚膜配線３４（又は４６）を用いて形成されている。
ゲートドライバ領域とパワーＦＥＴ領域との境界線５７で、ハイサイドゲートドライバ８の出力端子８５は、ゲート引上げ配線６２の薄膜配線層のみで形成された箇所と接続されている。なお、出力端子８５と薄膜配線とは配線層が異なるので、これらはビアホール３３を介して接続されている。ハイサイドゲートドライバ８のソース端子５８は、ソース引上げ配線６３と接続されている。
ローサイドゲートドライバ５６の出力端子８６は、ゲート引上げ配線６７の薄膜配線層のみで形成された箇所と接続されている。なお、出力端子８６と薄膜配線とは配線層が異なるので、これらはビアホール３３を介して接続されている。ローサイドゲートドライバ５６のソース端子５９は、ソース引上げ配線６８と接続されている。
また、図６Ｂに示す回路図の配線１４、配線１５、配線１６及び配線１７と同じ番号をレイアウト図（図６Ａ）にも示している。ゲートドライバ領域とパワーＦＥＴ領域は、境界線５７上で配線１４、配線１５、配線１６及び配線１７を介して接続されている。レイアウト図でも確認できるように、配線１４、１６、１７を、ワンチップ集積化した場合での最短長で形成することができるが、配線１５は、ドレイン電極パッドＤを通過して、ドレイン／ソース電極パッドＤＳまで延在する必要がある。よって、配線１５には、寄生インダクタンスが残存する。
（第１の実施の形態の変形例）
以下、第１の実施の形態の変形例に係る半導体装置について添付の図面を参照して説明する。
図７において、図１Ａ〜図６Ｂで示した構造と同じ構成要素には同一の符号を付すことにより、説明を省略する。図７に示す構造は、図６Ａに示す構造と、第１次厚膜配線３４（又は４６）までの構造が同じである。図７では、図６Ａに対して、ハイサイドパワーＦＥＴ１内のビアホール６５及び６６と、ローサイドパワーＦＥＴ２内のビアホール７０及び７１との配置が入れ替えられており、ドレイン電極パッドＤ及びソース電極パッドＳと、ドレイン／ソース電極パッドとの位置も入れ替えられている。つまり、この配置では、ゲートドライバと最短距離の電極パッドはドレイン／ソース電極パッドＤＳである。
図７に示す配置だと、配線１４、配線１５及び配線１６に最短距離の配線を用いることができるが、ローサイドゲートドライバ５６のソース端子５９とソース電極パッドＳとは距離が離れているため、配線１７の寄生インダクタンスは大きくなる。
つまり、図６Ａに示す配置を用いることで、配線１７の寄生インダクタンスを低減できる。また、図７に示す配置を用いることで、配線１５の寄生インダクタンスを低減できる。
（第２の実施の形態）
以下、第２の実施の形態に係る半導体装置について添付の図面を参照して説明する。図８において、図１Ａ〜図７で示した構造と同じ構成要素には同一の符号を付すことにより、説明を省略する。図８に示す構造は、図６Ａに示す構造と、第１次厚膜配線３４（又は４６）までの構造が同じである。図８では、図６Ａに対して、電極パッドの配置もほぼ同じであるが、ハイサイドパワーＦＥＴ１の、ハイサイドゲートドライバ８から最短距離に配置されているドレイン電極パッド７２（第１の電極パッド）が異なる。
ドレイン電極パッド７２は、ハイサイドパワーＦＥＴ１が有する複数のドレイン電極パッドＤ及び複数のドレイン／ソース電極パッドＤＳのうち、ハイサイドゲートドライバ８に最も近い位置に配置されている電極パッドである。
ドレイン電極パッド７２は、フリップチップ実装可能な程度にできるだけ小さくし形成されている。ドレイン電極パッド７２の左側の空いた領域のソース引上げ配線６３上にビアホール７３が形成され、第２次厚膜配線３７にて配線７４（ソース追加配線）が形成されている。この配線７４はフリップチップ実装に使用されないので、１００μｍ以下の細さであっても構わない。
なお、ドレイン電極パッド７２の幅は、他のドレイン電極パッドＤと同じ幅であってもよい。この場合、ドレイン電極パッド７２と垂直方向（図８の下方向）に並んで配置される、ローサイドパワーＦＥＴ２のソース電極パッドＳの幅を、その他の電極パッドの幅よりも大きくすることで、ドレイン電極パッド７２の左隣に空き領域が設けられる。
また、ゲートドライバ領域とパワーＦＥＴ領域との間の空いている領域にドレイン／ソース電極パッド７５（第２のドレイン／ソース電極パッド）が設けられる。このドレイン／ソース電極パッド７５は、配線７４と接続されている。チップサイズを抑制するためには、図８に示すような位置にドレイン／ソース電極パッド７５を設けることが好ましいが、ドレイン／ソース電極パッド７５はハイサイドパワーＦＥＴ１の上部（図８の上方向）に配置されても構わない。
（第２の実施の形態の変形例）
以下、第２の実施の形態の変形例に係る半導体装置について添付の図面を参照して説明する。図９において、図１Ａ〜図８で示した構造と同じ構成要素には同一の符号を付すことにより、説明を省略する。図９に示す構造は、図７に示す構造と、第１次厚膜配線３４（又は４６）までの構造が同じである。図９では、図７に対して、電極パッドの配置もほぼ同じであるが、ローサイドパワーＦＥＴ２の、ローサイドゲートドライバ５６から最短距離に配置されているドレイン／ソース電極パッド７６（第１の電極パッド）が異なる。
ドレイン／ソース電極パッド７６は、ハイサイドパワーＦＥＴ１上に配置されている複数のドレイン電極パッドＤ及び複数のドレイン／ソース電極パッドＤＳのうち、ハイサイドゲートドライバ８に最も近い位置に配置されている電極パッドである。また、ドレイン／ソース電極パッド７６は、ローサイドパワーＦＥＴ２上に配置されている複数のソース電極パッドＳ及び複数のドレイン／ソース電極パッドＤＳのうち、ローサイドゲートドライバ５６に最も近い位置に配置されている電極パッドである。
ローサイドパワーＦＥＴ２上のドレイン／ソース電極パッド７６は、フリップチップ実装可能な程度にできるだけ小さく形成されている。ハイサイドパワーＦＥＴ１上の共通のドレイン／ソース電極パッドＤＳは、図７と同じように、ハイサイドゲートドライバ８とできるだけ近くなるように形成されている。ドレイン／ソース電極パッド７６の左側の空いた領域のソース引上げ配線６８上にビアホール７８が形成されており、第２次厚膜配線３７にて配線７７（ソース追加配線）が形成されている。この配線７７はフリップチップ実装に使用されないので、１００μｍ以下の細さであっても構わない。
なお、ローサイドパワーＦＥＴ２上のドレイン／ソース電極パッド７６の幅は、他のドレイン／ソース電極パッドＤＳと同じ幅であってもよい。この場合、ハイサイドパワーＦＥＴ１上のドレイン／ソース電極パッドＤＳの幅をその他の電極パッドの幅よりも大きくすることで、ローサイドパワーＦＥＴ２上のドレイン／ソース電極パッド７６の左隣に空き領域が設けられる。
また、ゲートドライバ領域とパワーＦＥＴ領域との間の空いている領域にソース電極パッド７９（第３のソース電極パッド）が設けられる。このソース電極パッド７９は、配線７７と接続されている。
なお、図１０に示すように、ローサイドパワーＦＥＴ２の上部（図１０の上方向）にソース電極パッド８０（第４のソース電極パッド）が形成されても構わない。このソース電極パッド８０は、第２次厚膜配線３７を用いて形成されている。また、チップサイズが大きくならないように配置できる領域があれば、ソース電極パッド７９とソース電極パッド８０とが同時に形成されても構わない。この場合、このソース電極パッド８０は、配線７７を介してソース電極パッド７９と接続される。また、ソース電極パッド７９とソース電極パッド８０とのいずれか一方のみが形成されてもよい。
（第３の実施の形態）
以下、第３の実施の形態に係る半導体装置について添付の図面を参照して説明する。図１１において、図１Ａ〜図１０で示した構造と同じ構成要素には同一の符号を付すことにより、説明を省略する。図１１では、ハイサイドゲートドライバ８のソース端子５８は、ハイサイドパワーＦＥＴ１のソース引上げ配線６３とは接続されておらず、境界線５７まで形成されている。ハイサイドゲートドライバ８の出力端子８５は、ハイサイドパワーＦＥＴ１のゲート引上げ配線６２と接続されている。
図７〜図１０の構成では、ゲート引上げ配線６２の、ハイサイドゲートドライバ８と面している１辺では、第１次厚膜配線３４（又は４６）が除去されており、薄膜配線層で形成されたゲート電極のみが配置されていたが、本実施の形態では４辺ともに第１次厚膜配線３４（又は４６）の配線が形成されている。また、このゲート引上げ配線６２は、出力端子８５と接続されている。
ローサイドゲートドライバ５６、及びローサイドパワーＦＥＴ２のレイアウト構造は図６Ａと同じである。
ドレイン電極パッド７２は、図８と同じようにドレイン電極パッド７２の左隣に領域が確保できるようなパッド幅である。その空き領域内のソース引上げ配線６３上にビアホール７３が形成されており、第２次厚膜配線３７にて配線８１が形成されている。この配線８１は、境界線５７まで形成された、ハイサイドゲートドライバ８のソース端子５８と重なるように形成されている。配線８１は、ソース端子５８とビアホール８２を介して接続されている。また、配線８１は、電極パッドとしてフリップチップ実装に用いられる。
つまり、配線８１は、ハイサイドパワーＦＥＴ１が有する複数のドレイン電極パッドＤ及び複数のドレイン／ソース電極パッドＤＳのうち、ハイサイドゲートドライバ８に最も近い位置に配置されている第１の電極パッドである。また、ハイサイドゲートドライバ８のソース端子５８は、配線８１を介して、ソース引上げ配線６３に接続されている。
このような構成により、ゲート引上げ配線６２を４辺とも第１次厚膜配線３４（又は４６）で形成することで、ハイサイドパワーＦＥＴ１のゲート抵抗を低減することができる。
（第３の実施の形態の変形例）
以下、第３の実施の形態の変形例に係る半導体装置について添付の図面を参照して説明する。図１２において、図１Ａ〜図１１で示した構造と同じ構成要素には同一の符号を付すことにより、説明を省略する。図１２では、ローサイドゲートドライバ５６のソース端子５９は、ローサイドパワーＦＥＴ２のソース引上げ配線６８とは接続されておらず、境界線５７まで形成されている。ローサイドゲートドライバ５６の出力端子８６は、ローサイドパワーＦＥＴ２のゲート引上げ配線６７と接続されている。
図７〜図１１の構成では、ゲート引上げ配線６７の、ローサイドゲートドライバ５６と面している１辺では、第１次厚膜配線３４（又は４６）が除去されており、薄膜配線層で形成されたゲート電極のみが配置されていたが、本実施の形態の変形例では４辺とも第１次厚膜配線３４（又は４６）の配線が形成されている。また、このゲート引上げ配線６７は、出力端子８６と接続されている。
ハイサイドゲートドライバ８、及びハイサイドパワーＦＥＴ１のレイアウト構造は図６Ａと同じである。
ドレイン／ソース電極パッド７６は、図９と同じようにドレイン／ソース電極パッド７６の左隣に領域を確保できるようなパッド幅である。その空き領域内のソース引上げ配線６８上にビアホール７８が形成されており、第２次厚膜配線３７にて配線８３が形成されている。この配線８３は、境界線５７まで形成された、ローサイドゲートドライバ５６のソース端子５９と重なるように形成されている。配線８３は、ソース端子５９とビアホール８４を介して接続されている。また、配線８３は、電極パッドとしてフリップチップ実装に用いられる。
つまり、配線８３は、ローサイドパワーＦＥＴ２が有する複数のソース電極パッドＳ及び複数のドレイン／ソース電極パッドＤＳのうち、ローサイドゲートドライバ５６に最も近い位置に配置されている第２の電極パッドである。また、ローサイドゲートドライバ５６のソース端子５９は、配線８３を介して、ソース引上げ配線６８に接続されている。
このような構成により、ゲート引上げ配線６７を４辺とも第１次厚膜配線３４（又は４６）で形成することで、ローサイドパワーＦＥＴ２のゲート抵抗の低減することができる。
以上、本開示の実施の形態に係る半導体装置について説明したが、本開示は、この実施の形態に限定されるものではない。
例えば、上記説明において示した、トランジスタを構成するゲート電極のゲート長（Ｌｇ）、ソース電極長（Ｌｓ）、ドレイン電極長（Ｌｄ）、ゲート−ソース間距離（Ｌｇｓ）、ゲート−ドレイン間距離（Ｌｇｄ）、及びゲート幅（Ｗｇ）は一例であり、これらはどのような値であっても構わない。
また、それぞれの電極或いは配線の厚さ、又は誘電体層の厚さもどのような値であっても構わない。
また、上記説明では、２層の厚膜配線層が２用いられているが、２層以上の厚膜配線層が用いられても構わない。
また、上記説明では、パワー半導体素子としてはＡｌＧａＮ／ＧａＮ系のＦＥＴが用いられているが、パワー半導体素子はこれに限らない。例えば、パワー半導体素子は、Ｓｉを構成材料としたＦＥＴでもよく、ＳｉＣを構成材料としたＦＥＴでもよく、ＳｉＧｅ又はＳｉＧｅＣを材料としたＦＥＴでもよく、ＧａＡｓ又はＡｌＧａＡｓ等のＩＩＩ−Ｖ族化合物を材料としたＦＥＴでもよい。
また、ＡｌＧａＮ及びＧａＮの組成は適宜選択されてもよい。また、ＦＥＴは、上記に説明したＦＥＴ以外であってもよい。例えば、ＦＥＴは、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）、ＭＯＳＦＥＴ又はゲート絶縁膜トランジスタ（ＭＩＳＦＥＴ）であってもよい。
また、パワー半導体素子としてＦＥＴ以外にバイポーラトランジスタ、又はＩＧＢＴ等が用いられてもよい。
また、上記平面図及び断面図等は、本開示に係る構成を模式的に示す図である。つまり、上記各図において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本開示に含まれる。
また、上記回路図に示す回路構成は、一例であり、本開示は上記回路構成に限定されない。つまり、上記回路構成と同様に、本開示の特徴的な機能を実現できる回路も本開示に含まれる。例えば、上記回路構成と同様の機能を実現できる範囲で、ある素子に対して、直列又は並列に、スイッチング素子（トランジスタ）、抵抗素子、又は容量素子等の素子を接続したものも本開示に含まれる。言い換えると、上記実施の形態における「接続されている」とは、２つの端子（ノード）が直接接続されている場合に限定されるものではなく、同様の機能が実現できる範囲において、当該２つの端子（ノード）が、素子を介して接続されている場合も含む。
また、上記で用いた数字は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、本開示を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。さらに、上で示した論理回路の構成は本開示を具体的に説明するために例示するものであり、異なる構成の論理回路により同等の入出力関係を実現することも可能である。また、上記で示した各構成要素の材料は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された材料に制限されない。また、構成要素間の接続関係は、本開示を具体的に説明するために例示するものであり、本開示の機能を実現する接続関係はこれに限定されない。
以上、一つまたは複数の態様に係る半導体装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。
本開示に係る半導体装置は、ゲートドライバとパワー半導体素子と接続する際に発生する寄生インダクタンスによる電力損失を低減できるので、ＤＣ−ＤＣコンバータ等の電力変換回路に有用である。
１ ハイサイドパワーＦＥＴ
２ ローサイドパワーＦＥＴ
３ パワーデバイス段
４，９，３０ ディプレッション型ＦＥＴ
５，６，７，１０，１１，１２，２９ エンハンスメント型ＦＥＴ
８，８Ａ ハイサイドゲートドライバ
１３，１３Ａ 半導体装置
１４，１５，１６，１７，７４，７７，８１，８３ 配線
１８ Ｓｉ基板
１９ バッファ層
２０ 第１の層
２１ 第２の層
２２ ｐ型窒化物半導体層
２３，２６，４７ ゲート電極
２４，２７，４８ ソース電極
２５，２８，４９ ドレイン電極
３１ アイソレーション層
３２，３５，３８，４３，４５ 誘電体層
３３，３６，４４，５０，５１，５２，６５，６６，７０，７１，７３，７８，８２，８４ ビアホール
３４，４６ 第１次厚膜配線
３７ 第２次厚膜配線
３９ パッド
４０ 薄膜配線層
４１ 厚膜配線層
４２ 薄膜追加配線
５３，６２，６７ ゲート引上げ配線
５４，６３，６８ ソース引上げ配線
５５，６４，６９ ドレイン引上げ配線
５６，５６Ａ ローサイドゲートドライバ
５７ 境界線
５８，５９ ソース端子
６０，６１ ユニット
７２ ドレイン電極パッド
７５，７６ ドレイン／ソース電極パッド
７９，８０ ソース電極パッド
８５，８６ 出力端子
８７ 半導体層積層体
図１Ａは、第１の実施の形態に係る半導体装置の回路図である。 図１Ｂは、第１の実施の形態に係る半導体装置の別の例の回路図である。 図２は、第１の実施の形態に係るＦＥＴの断面図である。 図３は、第１の実施の形態に係る半導体装置の断面図である。 図４は、第１の実施の形態に係る半導体装置の別の例の断面図である。 図５Ａは、第１の実施の形態に係るＦＥＴの平面図である。 図５Ｂは、第１の実施の形態に係るＦＥＴの平面図である。 図６Ａは、第１の実施の形態に係る半導体装置の平面図である。 図６Ｂは、第１の実施の形態に係る半導体装置の回路図である。 図７は、第１の実施の形態の変形例に係る半導体装置の平面図である。 図８は、第２の実施の形態に係る半導体装置の平面図である。 図９は、第２の実施の形態の変形例に係る半導体装置の平面図である。 図１０は、第２の実施の形態の変形例に係る半導体装置の別の例の平面図である。 図１１は、第３の実施の形態に係る半導体装置の平面図である。 図１２は、第３の実施の形態の変形例に係る半導体装置の平面図である。
シリコン（Ｓｉ）からなる導電性のＳｉ基板１８の上に窒化アルミニウム（ＡｌＮ）からなる厚さが１００ｎｍのバッファ層１９が形成されている。その上に厚さが１〜２μｍのアンドープの窒化ガリウム（ＧａＮ）からなる第１の層２０と、厚さが１０〜２０ｎｍのアンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）からなる第２の層２１が積層されている。第１の層２０と第２の層２１とのヘテロ界面近傍には、自発分極及びピエゾ分極による電荷が生じる。これにより、シートキャリア濃度が１×１０ １３ ｃｍ −２ 以上でかつ移動度が１０００ｃｍ ２ Ｖ／ｓｅｃ以上の二次元電子ガス（２ＤＥＧ）層であるチャネル領域が生成されている。なお、以下では、Ｓｉ基板１８〜第２の層２１を半導体層積層体８７と呼ぶ。
また、上記説明では、２層の厚膜配線層が用いられているが、２層以上の厚膜配線層が用いられても構わない。

Claims (15)

  1. 電界効果トランジスタであるディプレッション型トランジスタと、電界効果トランジスタである第１のエンハンスメント型トランジスタとを各々が含む第１のゲートドライバ及び第２のゲートドライバと、
    電界効果トランジスタである第１のパワートランジスタ及び第２のパワートランジスタとを有し、
    前記第１のパワートランジスタのソース端子と、前記第２のパワートランジスタのドレイン端子とは接続されており、
    前記第１のパワートランジスタのドレイン端子は電源に接続されており、
    前記第２のパワートランジスタのソース端子は接地されており、
    前記第１のゲートドライバの出力端子は、前記第１のパワートランジスタのゲート端子と接続されており、
    前記第１のゲートドライバの接地端子は、前記第１のパワートランジスタのソース端子と接続されており、
    前記第２のゲートドライバの出力端子は、前記第２のパワートランジスタのゲート端子と接続されており、
    前記第２のゲートドライバの接地端子は、前記第１のパワートランジスタのソース端子と接続されており、
    前記第１のゲートドライバと前記第２のゲートドライバと前記第１のパワートランジスタと前記第２のパワートランジスタとは同一チップ内に集積化されている
    半導体装置。
  2. 前記第１のゲートドライバ及び前記第２のゲートドライバの各々において、
    前記ディプレッション型トランジスタのドレイン端子は電源に接続されており、
    前記ディプレッション型トランジスタのゲート端子及びソース端子と、前記第１のエンハンスメント型トランジスタのドレイン端子とは、前記出力端子に接続されており、
    前記第１のエンハンスメント型トランジスタのソース端子は前記接地端子に接続されている
    請求項１記載の半導体装置。
  3. 前記第１のゲートドライバ及び前記第２のゲートドライバの各々は、さらに、
    第２のエンハンスメント型トランジスタと、
    第３のエンハンスメント型トランジスタとを含み、
    前記第１のゲートドライバ及び前記第２のゲートドライバの各々において、
    前記ディプレッション型トランジスタのドレイン端子は電源に接続されており、
    前記ディプレッション型トランジスタのゲート端子及びソース端子と、前記第１のエンハンスメント型トランジスタのドレイン端子と、前記第２のエンハンスメント型トランジスタのゲート端子とは接続されており、
    前記第３のエンハンスメント型トランジスタのゲート端子と、前記第１のエンハンスメント型トランジスタのゲート端子とは接続されており、
    前記第２のエンハンスメント型トランジスタのソース端子と前記第３のエンハンスメント型トランジスタのドレイン端子とは前記出力端子に接続されており、
    前記第２のエンハンスメント型トランジスタのドレイン端子は電源に接続されており、
    前記第１のエンハンスメント型トランジスタのソース端子と前記第３のエンハンスメント型トランジスタのソース端子とは前記接地端子に接続されている
    請求項１記載の半導体装置。
  4. 前記半導体装置は、
    半導体層積層体と、
    前記半導体層積層体上に形成されている、前記ディプレッション型トランジスタの第１のゲート電極、第１のソース電極、及び第１のドレイン電極と、
    前記半導体層積層体上に形成されている、前記第１のエンハンスメント型トランジスタの第２のゲート電極、第２のソース電極、及び第２のドレイン電極と、
    前記第１のゲート電極、前記第１のソース電極、前記第１のドレイン電極、前記第２のゲート電極、前記第２のソース電極、及び前記第２のドレイン電極上に形成された第１の絶縁層と、
    前記第１の絶縁層上に形成された第１の配線層と、
    前記第１の絶縁層に形成され、前記第１のゲート電極、前記第１のソース電極、前記第１のドレイン電極、前記第２のゲート電極、前記第２のソース電極、及び前記第２のドレイン電極と、前記第１の配線層とを接続する複数の第１のビアホールと、
    前記第１の配線層上に形成された第２の絶縁層と、
    前記第２の絶縁層上に形成された第２の配線層と、
    前記第２の絶縁層に形成され、前記第１の配線層と前記第２の配線層とを接続する複数の第２のビアホールとを備える
    請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記第１のゲートドライバ及び前記第２のゲートドライバの各々は、
    前記第１のエンハンスメント型トランジスタのゲート端子に接続されている信号入力パッドと、
    前記第ディプレッション型トランジスタのドレイン端子に接続されている電源印加パッドと、
    前記第１の配線層を用いて形成され、前記出力端子に対応する信号出力配線と、
    前記第１の配線層を用いて形成され、前記接地端子に対応するソース端子配線とを備える
    請求項４記載の半導体装置。
  6. 前記第１のパワートランジスタは、
    前記半導体層積層体上に形成されている、第３のゲート電極、第３のソース電極及び第３のドレイン電極と、
    前記第１の配線層を用いて形成されており、前記複数の第１のビアホールのいずれかを介して前記第３のドレイン電極と接続されている第１のドレイン引上げ配線と、
    前記第１の配線層を用いて形成されており、前記複数の第１のビアホールのいずれかを介して前記第３のソース電極と接続されている第１のソース引上げ配線と、
    前記第１の配線層を用いて形成されており、前記複数の第１のビアホールのいずれかを介して前記第３のゲート電極と接続されている第１のゲート引上げ配線とを備え、
    前記第１のドレイン引上げ配線と、前記第１のソース引上げ配線とは平行に第１の方向に延在し、
    前記第１のゲート引上げ配線は、前記第１のドレイン引上げ配線及び前記第１のソース引上げ配線を囲むように形成されており、
    前記第１のパワートランジスタは、さらに、
    前記第２の配線層を用いて形成されており、前記複数の第２のビアホールのいくつかを介して前記第１のドレイン引上げ配線と接続されている複数の第１のドレイン電極パッドと、
    前記第２の配線層を用いて形成されており、前記複数の第２のビアホールのいくつかを介して前記第１のソース引上げ配線と接続されている複数の第１のソース電極パッドとを備え、
    前記複数の第１のドレイン電極パッドと、前記複数の第１のソース電極パッドとは、前記第１の方向に並んで交互に配置され、
    前記第２のパワートランジスタは、
    前記半導体層積層体上に形成されている、第４のゲート電極、第４のソース電極及び第４のドレイン電極と、
    前記第１の配線層を用いて形成されており、前記複数の第１のビアホールのいずれかを介して前記第４のドレイン電極と接続されている第２のドレイン引上げ配線と、
    前記第１の配線層を用いて形成されており、前記複数の第１のビアホールのいずれかを介して前記第４のソース電極と接続されている第２のソース引上げ配線と、
    前記第１の配線層を用いて形成されており、前記複数の第１のビアホールのいずれかを介して前記第４のゲート電極と接続されている第２のゲート引上げ配線とを備え、
    前記第２のドレイン引上げ配線と、前記第２のソース引上げ配線とは平行に前記第１の方向に延在し、
    前記第２のゲート引上げ配線は、前記第２のドレイン引上げ配線及び前記第２のソース引上げ配線を囲むように形成されており、
    前記第２のパワートランジスタは、さらに、
    前記第２の配線層を用いて形成されており、前記複数の第２のビアホールのいくつかを介して前記第２のドレイン引上げ配線と接続されている複数の第２のドレイン電極パッドと、
    前記第２の配線層を用いて形成されており、前記複数の第２のビアホールのいくつかを介して前記第２のソース引上げ配線と接続されている複数の第２のソース電極パッドとを備え、
    前記複数の第２のドレイン電極パッドと、前記複数の第２のソース電極パッドとは、前記第１の方向に並んで交互に配置され、
    前記複数の第１のソース電極パッドと前記複数の第２のドレイン電極パッドとは一対一に対応し、対応する前記第１のソース電極パッドと前記第２のドレイン電極パッドとは接続されており、単一の第１のドレイン／ソース電極パッドを構成している
    請求項５記載の半導体装置。
  7. 前記第１のゲートドライバの前記信号出力配線は、前記第１のゲート引上げ配線に接続されており、
    前記第１のゲートドライバの前記ソース端子配線は、前記第１のソース引上げ配線に接続されており、
    前記第２のゲートドライバの前記信号出力配線は、前記第２のゲート引上げ配線に接続されており、
    前記第２のゲートドライバの前記ソース端子配線は、前記第２のソース引上げ配線に接続されている
    請求項６記載の半導体装置。
  8. 前記複数の第１のドレイン電極パッド及び複数の前記第１のドレイン／ソース電極パッドのうち、前記第１のゲートドライバに最も近い位置に配置されている第１の電極パッドは、前記第１のドレイン電極パッドであり、
    前記半導体装置は、さらに、
    前記第１の電極パッドよりも前記第１のゲートドライバに近い位置に前記第２の配線層を用いて形成されており、前記第２のビアホールのいずれかを介して前記第１のソース引上げ配線と接続されているソース追加配線と、
    前記第２の配線層を用いて形成されており、前記ソース追加配線と接続されている第２のドレイン／ソース電極パッドとを備える
    請求項７記載の半導体装置。
  9. 前記複数の第１のドレイン電極パッド及び複数の前記第１のドレイン／ソース電極パッドのうち、前記第１のゲートドライバに最も近い位置に配置されている第１の電極パッドは、前記第１のドレイン／ソース電極パッドであり、
    前記複数の第２のソース電極パッド及び前記複数の第１のドレイン／ソース電極パッドのうち、前記第２のゲートドライバに最も近い位置に配置されている電極パッドは、前記第１の電極パッドである前記第１のドレイン／ソース電極パッドであり、
    前記第１のパワートランジスタ上の前記第１の電極パッドは、前記第２のパワートランジスタ上の前記第１の電極パッドより、前記第１方向の幅が広く、
    前記第１の電極パッドよりも前記第２のゲートドライバに近い位置に前記第２の配線層を用いて形成されており、前記第２のビアホールのいずれかを介して前記第２のソース引上げ配線と接続されているソース追加配線と、
    前記第２の配線層を用いて形成されており、前記ソース追加配線と接続されている第３のソース電極パッドとを備える
    請求項７記載の半導体装置。
  10. 前記半導体装置は、さらに、
    前記第２の配線層を用いて形成されており、前記ソース追加配線を介して前記第３のソース電極パッドと接続されている第４のソース電極パッドを備える
    請求項９記載の半導体装置。
  11. 前記第１のゲートドライバの前記信号出力配線は、前記第１のゲート引上げ配線に接続されており、
    前記第２のゲートドライバの前記信号出力配線は、前記第２のゲート引上げ配線に接続されている
    請求項６記載の半導体装置。
  12. 前記複数の第１のドレイン電極パッド及び前記複数の第１のドレイン／ソース電極パッドのうち、前記第１のゲートドライバに最も近い位置に配置されている第１の電極パッドは、前記第１のドレイン／ソース電極パッドであり、
    前記第１のゲートドライバの前記ソース端子配線は、前記第１の電極パッドを介して、前記第１のソース引上げ配線に接続されている
    請求項１１記載の半導体装置。
  13. 前記複数の第２のソース電極パッド及び前記複数の前記第１のドレイン／ソース電極パッドのうち、前記第２のゲートドライバに最も近い位置に配置されている第２の電極パッドは、前記第２のソース電極パッドであり、
    前記第２のゲートドライバの前記ソース端子配線は、前記第２の電極パッドを介して、前記第２のソース引上げ配線に接続されている
    請求項１１記載の半導体装置。
  14. 前記ディプレッション型トランジスタ、前記第１のエンハンスメント型トランジスタ、前記第１のパワートランジスタ及び前記第２のパワートランジスタは、窒化物半導体で構成されている
    請求項１〜１３のいずれか１項に記載の半導体装置。
  15. 前記半導体装置は、さらに、
    前記第２のゲート電極と前記半導体層積層体との間に形成されているｐ型半導体層を備える
    請求項４〜１３のいずれか１項に記載の半導体装置。
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