JP6584783B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えば、パワートランジスタを含む半導体装置に適用して有効な技術に関する。
特開２０１４−１１０３１１号公報（特許文献１）には、３相インバータに関する技術が記載されており、個々のアームを構成するパワートランジスタとこのパワートランジスタと逆並列接続されるフリーホイールダイオードとを同一の半導体チップに形成する技術が記載されている。
特開２０１４−１１０３１１号公報
３相インバータ回路では、スイッチング時における電流の転流（電流経路の切り替え）が１つのアームを構成するパワートランジスタとフリーホイールダイオードの間で生じる。このことから、１つのアームを構成するパワートランジスタとフリーホイールダイオードとを同一の半導体チップに形成することが考えられる。この場合、パワートランジスタとフリーホイールダイオードとの間の寄生インダクタンスを小さくすることができるため、寄生インダクタンスに起因するスイッチング波形のリンギングを抑制することができ、これによって、高速スイッチング動作を実現することができる。
ところが、フルブリッジ回路やハーフブリッジ回路では、３相インバータ回路とは異なり、上アーム（ハイサイド側）のダイオードと下アーム（ローサイド側）のパワートランジスタとの間で、スイッチング時における電流の転流が生じる。したがって、１つのアームを構成するパワートランジスタとこのパワートランジスタと逆並列接続されたフリーホイールダイオードとを同一の半導体チップに形成して寄生インダクタンスを低減する構成をフルブリッジ回路やハーフブリッジ回路に適用しても、スイッチング波形のリンギングを抑制する効果は期待できない。つまり、フルブリッジ回路やハーフブリッジ回路においては、寄生インダクタンスに起因するスイッチング波形のリンギングを抑制するためには、３相インバータ回路とは異なる新たな工夫が必要とされる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置は、パワートランジスタと、このパワートランジスタと直列接続されたダイオードとを同一の半導体チップに有する。さらに言えば、一実施の形態における半導体装置は、上アームを構成するパワートランジスタおよびダイオードと、下アームを構成するパワートランジスタおよびダイオードとが、同一の半導体チップに形成されている。
一実施の形態によれば、スイッチング波形のリンギングを抑制することができ、この結果、高速スイッチング動作による性能向上を図ることができる。
実施の形態１におけるフルブリッジ回路の構成を示す回路図である。 実施の形態１におけるフルブリッジ回路を示す回路図である。 実施の形態１における半導体チップのレイアウト構成を示す平面図である。 実施の形態１における半導体チップのレイアウト構成を示す平面図である。 実施の形態１における半導体チップの実装構成を示す平面図である。 図５のＡ−Ａ線で切断した断面図である。 実施の形態１におけるパワートランジスタのデバイス構造を示す断面図である。 実施の形態１におけるダイオードのデバイス構造を示す断面図である。 変形例における半導体チップの実装構成を示す平面図である。 図９のＡ−Ａ線で切断した断面図である。 実施の形態２における半導体チップのレイアウト構成を示す平面図である。 実施の形態２における半導体チップのレイアウト構成を示す平面図である。 （ｂ）は、実施の形態２における半導体装置の構成を示す断面図であり、（ａ）は、（ｂ）の左側側面に対応した側面図であり、（ｃ）は、（ｂ）の右側側面に対応した側面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
＜フルブリッジ回路の構成＞
本実施の形態１では、例えば、インバータやＤＣ−ＤＣコンバータなどに使用されるスイッチング電源に着目し、特に、フルブリッジ回路やハーフブリッジ回路から構成されるスイッチング電源について説明する。以下では、本実施の形態１における技術的思想をフルブリッジ回路に適用する例について説明するが、これに限らず、本実施の形態１における技術的思想は、ハーフブリッジ回路にも適用可能である。フルブリッジ回路やハーフブリッジ回路は、例えば、直流から交流を生成する回路（インバータ回路）に使用される。
図１は、本実施の形態１におけるフルブリッジ回路の構成を示す回路図である。図１において、本実施の形態１におけるフルブリッジ回路は、直流電源Ｅと電気的に接続されており、２つのハーフブリッジ回路を備えている。そして、２つのハーフブリッジ回路は、互いに並列接続され、かつ、直流電源Ｅと電気的に接続されている。
まず、２つのハーフブリッジ回路のうちの一方のハーフブリッジ回路は、上アームを構成するパワートランジスタＱ１と、下アームを構成するパワートランジスタＱ２とを有し、パワートランジスタＱ１とパワートランジスタＱ２とは直列接続されている。このとき、パワートランジスタＱ１は、ハイサイド側（正電位側）に配置され、パワートランジスタＱ２は、ローサイド側（負電位側）に配置されている。そして、パワートランジスタＱ１と逆並列にダイオードＤ１が電気的に接続され、パワートランジスタＱ２と逆並列にダイオードＤ２が電気的に接続されている。つまり、パワートランジスタＱ１のドレインとダイオードＤ１のカソードとが電気的に接続され、かつ、パワートランジスタＱ１のソースとダイオードＤ１のアノードとが電気的に接続されている。同様に、パワートランジスタＱ２のドレインとダイオードＤ２のカソードとが電気的に接続され、かつ、パワートランジスタＱ２のソースとダイオードＤ２のアノードとが電気的に接続されている。
次に、２つのハーフブリッジ回路のうちの他方のハーフブリッジ回路は、上アームを構成するパワートランジスタＱ３と、下アームを構成するパワートランジスタＱ４とを有し、パワートランジスタＱ３とパワートランジスタＱ４とは直列接続されている。このとき、パワートランジスタＱ３は、ハイサイド側（正電位側）に配置され、パワートランジスタＱ４は、ローサイド側（負電位側）に配置されている。そして、パワートランジスタＱ３と逆並列にダイオードＤ３が電気的に接続され、パワートランジスタＱ４と逆並列にダイオードＤ４が電気的に接続されている。つまり、パワートランジスタＱ３のドレインとダイオードＤ３のカソードとが電気的に接続され、かつ、パワートランジスタＱ３のソースとダイオードＤ３のアノードとが電気的に接続されている。同様に、パワートランジスタＱ４のドレインとダイオードＤ４のカソードとが電気的に接続され、かつ、パワートランジスタＱ４のソースとダイオードＤ４のアノードとが電気的に接続されている。
続いて、図１に示すように、２つのハーフブリッジ回路のうちの一方のハーフブリッジ回路のノードＡと、２つのハーフブリッジ回路のうちの他方のハーフブリッジ回路のノードＢとの間に、例えば、インダクタＬが電気的に接続されている。以上のようにして、本実施の形態１におけるフルブリッジ回路が構成されている。
＜フルブリッジ回路の簡単な動作＞
次に、本実施の形態１におけるフルブリッジ回路の簡単な動作について説明する。図１において、直流電源ＥからノードＡとノードＢとの間に交流電圧を発生させるために、交流電圧の正電圧成分を生成する動作モードと交流電圧の負電圧成分を生成する動作モードが存在する。ここでは、例えば、交流電圧の正電圧成分を発生させる動作モードについて簡単に説明する。図１において、交流電圧の正電圧成分を発生させる動作モードは、パワートランジスタＱ１をオン固定し、かつ、パワートランジスタＱ２およびパワートランジスタＱ３をオフ固定した状態で、パワートランジスタＱ４のオン／オフを切り替え制御する（ＰＷＭ制御）。このＰＷＭ制御により、ノードＡとノードＢとの間に交流電圧の正電圧成分を発生させることができる。具体的に、この動作モードでは、ＰＷＭ制御により、パワートランジスタＱ４がオンし、かつ、パワートランジスタＱ３がオフしている状態では、オン固定されているパワートランジスタＱ１→ノードＡ→インダクタＬ→ノードＢ→パワートランジスタＱ４の経路で電流Ｉ１が流れる。次に、パワートランジスタＱ４をオフする。このとき、電流Ｉ１は流れなくなるが、インダクタＬに存在するインダクタンスの働きによって、ノードＡからノードＢの向き（電流Ｉ１の流れる向き）に電流を流し続けようとする。この場合、ノードＢからオフしているパワートランジスタＱ４へは電流を流すことができないため、オフしているパワートランジスタＱ３と逆並列に接続されているダイオードＤ３に電流が流れる。すなわち、パワートランジスタＱ３とパワートランジスタＱ４の両方がオフしている場合、オン固定されているパワートランジスタＱ１→ノードＡ→インダクタＬ→ノードＢ→ダイオードＤ３の経路で電流Ｉ２が流れる。したがって、本実施の形態１におけるフルブリッジ回路において、交流電圧の正電圧成分を発生させる動作モードでは、パワートランジスタＱ４を電流Ｉ１が流れる状態と、ダイオードＤ３を電流Ｉ２が流れる状態とが交互に発生することがわかる。すなわち、本実施の形態１におけるフルブリッジ回路では、例えば、上アーム（ハイサイド側）のダイオードＤ３と下アーム（ローサイド側）のパワートランジスタＱ４との間で、スイッチング時における電流の転流が生じるのである。
このことから、本実施の形態１におけるフルブリッジ回路において、互いに直列接続されたパワートランジスタＱ４とダイオードＤ３との間の寄生インダクタンスが大きくなると、スイッチング時における電流の転流が生じる際、寄生インダクタンスに起因するスイッチング波形のリンギング（振動）が発生しやすくなる。このようなリンギングが発生すると、高速スイッチング動作が阻害されることになる。つまり、本実施の形態１におけるフルブリッジ回路では、リンギングを抑制して、高速スイッチング動作を実現する観点から、互いに直列接続されたパワートランジスタＱ４とダイオードＤ３との間の寄生インダクタンスを低減する必要があることを本発明者は見出したのである。そこで、本実施の形態１では、フルブリッジ回路におけるリンギングを抑制するため、例えば、互いに直列接続されたパワートランジスタＱ４とダイオードＤ３との間の寄生インダクタンスを低減する工夫を施している。以下に、この工夫を施した本実施の形態１における技術的思想について、図面を参照しながら説明する。
＜実施の形態１における着目点＞
図２は、本実施の形態１におけるフルブリッジ回路ＦＢを示す回路図である。図２に示すように、本実施の形態１におけるフルブリッジ回路ＦＢは、ハーフブリッジ回路ＨＢ１とハーフブリッジ回路ＨＢ２とから構成されている。そして、ハーフブリッジ回路ＨＢ１は、単位ユニットＵ１と単位ユニットＵ２から構成され、ハーフブリッジ回路ＨＢ２は、単位ユニットＵ３と単位ユニットＵ４から構成されている。
単位ユニットＵ１は、互いに直列接続されたパワートランジスタＱ１とダイオードＤ２から構成され、単位ユニットＵ２は、互いに直列接続されたダイオードＤ１とパワートランジスタＱ２から構成されている。同様に、単位ユニットＵ３は、互いに直列接続されたパワートランジスタＱ３とダイオードＤ４から構成され、単位ユニットＵ４は、互いに直列接続されたダイオードＤ３とパワートランジスタＱ４から構成されている。
以上のことから、本実施の形態１におけるフルブリッジ回路ＦＢは、４つの単位ユニットＵ１〜Ｕ４から構成されており、本実施の形態１では、単位ユニットＵ１〜Ｕ４に着目し、これらの単位ユニットＵ１〜Ｕ４のそれぞれにおいて、直列接続されたパワートランジスタとダイオードとの間の寄生インダクタンスを低減する工夫を施している。
＜半導体チップ（フルブリッジ回路用）の構成＞
図３は、本実施の形態１における半導体チップＣＨＰ（ＦＢ）のレイアウト構成例を示す平面図である。図３において、本実施の形態１における半導体チップＣＨＰ（ＦＢ）は、例えば、矩形形状をしており、半導体チップＣＨＰ（ＦＢ）の内部に、フルブリッジ回路の構成要素となる回路素子が形成されている。
具体的には、図３に示すように、本実施の形態１における半導体チップＣＨＰ（ＦＢ）には、パワートランジスタＱ１〜Ｑ２およびダイオードＤ１〜Ｄ２が形成されている。例えば、図３に示すように、ｘ方向に沿って、互いに逆並列接続されるパワートランジスタＱ１とダイオードＤ１とが並ぶように配置され、かつ、互いに逆並列接続されるダイオードＤ２とパワートランジスタＱ２とが並ぶように配置されている。一方、互いに直列接続されるパワートランジスタＱ１とダイオードＤ２とは、ｘ方向と直交するｙ方向に沿って、並ぶように配置され、かつ、互いに直列接続されるダイオードＤ１とパワートランジスタＱ２とは、ｙ方向に沿って、並ぶように配置されている。
そして、本実施の形態１における半導体チップＣＨＰ（ＦＢ）では、図３に示すように、パワートランジスタＱ１およびダイオードＤ１を挟むように配線Ｌ１と配線Ｌ２とが配置されており、この配線Ｌ１および配線Ｌ２のそれぞれは、ｘ方向に延在している。さらに、ダイオードＤ２およびパワートランジスタＱ２を挟むように配線Ｌ２と配線Ｌ３とが配置されており、この配線Ｌ２および配線Ｌ３のそれぞれも、ｘ方向に延在している。
このようにして、本実施の形態１における半導体チップＣＨＰ（ＦＢ）には、パワートランジスタＱ１〜Ｑ２と、ダイオードＤ１〜Ｄ２と、配線Ｌ１〜Ｌ３からなるユニットが形成されており、このユニットによって、フルブリッジ回路の構成要素となる２つのハーフブリッジ回路のうちの１つのハーフブリッジ回路が形成されることになる。
さらに、本実施の形態１における半導体チップＣＨＰ（ＦＢ）には、フルブリッジ回路の構成要素となる２つのハーフブリッジ回路のうちのもう１つのハーフブリッジ回路を構成するユニットも形成されている。つまり、本実施の形態１における半導体チップＣＨＰ（ＦＢ）には、ハーフブリッジ回路の構成要素を含むユニットが複数形成されている。
具体的には、図３に示すように、本実施の形態１における半導体チップＣＨＰ（ＦＢ）には、パワートランジスタＱ３〜Ｑ４およびダイオードＤ３〜Ｄ４も形成されている。例えば、図３に示すように、ｘ方向に沿って、互いに逆並列接続されるパワートランジスタＱ３とダイオードＤ３とが並ぶように配置され、かつ、互いに逆並列接続されるダイオードＤ４とパワートランジスタＱ４とが並ぶように配置されている。一方、互いに直列接続されるパワートランジスタＱ３とダイオードＤ４とは、ｘ方向と直交するｙ方向に沿って、並ぶように配置され、かつ、互いに直列接続されるダイオードＤ３とパワートランジスタＱ４とは、ｙ方向に沿って、並ぶように配置されている。
そして、本実施の形態１における半導体チップＣＨＰ（ＦＢ）では、図３に示すように、パワートランジスタＱ３およびダイオードＤ３を挟むように配線Ｌ４と配線Ｌ５とが配置されており、この配線Ｌ４および配線Ｌ５のそれぞれは、ｘ方向に延在している。さらに、ダイオードＤ４およびパワートランジスタＱ４を挟むように配線Ｌ５と配線Ｌ６とが配置されており、この配線Ｌ５および配線Ｌ６のそれぞれも、ｘ方向に延在している。
このようにして、本実施の形態１における半導体チップＣＨＰ（ＦＢ）には、パワートランジスタＱ１〜Ｑ２と、ダイオードＤ１〜Ｄ２と、配線Ｌ１〜Ｌ３からなるユニット（第１ユニット）とともに、パワートランジスタＱ３〜Ｑ４と、ダイオードＤ３〜Ｄ４と、配線Ｌ４〜Ｌ６からなるユニット（第２ユニット）も形成されている。そして、本実施の形態１では、この２つのユニット（第１ユニット＋第２ユニット）によって、フルブリッジ回路の構成要素が形成されることになる。
＜半導体チップ（ハーフブリッジ回路用）の構成＞
例えば、上述したように、半導体チップＣＨＰ（ＦＢ）には、フルブリッジ回路の構成要素となるパワートランジスタＱ１〜Ｑ４とダイオードＤ１〜Ｄ４とを形成することができる。ただし、フルブリッジ回路が２つのハーフブリッジ回路から構成されていることを考慮すると、半導体チップに、最小単位である１つのハーフブリッジ回路の構成要素を形成することも考えられる。そこで、以下では、１つのハーフブリッジ回路の構成要素が形成された半導体チップＣＨＰ（ＨＢ）を取り上げて、半導体チップＣＨＰ（ＨＢ）のレイアウト構成の詳細について説明する。
図４は、本実施の形態１における半導体チップＣＨＰ（ＨＢ）のレイアウト構成例を示す平面図である。図４に示す半導体チップＣＨＰ（ＨＢ）には、ハーフブリッジ回路の構成要素が形成されており、例えば、図１〜図３に示すパワートランジスタＱ３〜Ｑ４とダイオードＤ３〜Ｄ４とが形成されている。
図４において、本実施の形態１における半導体チップＣＨＰ（ＨＢ）は、例えば、矩形形状をしている。この半導体チップＣＨＰ（ＨＢ）には、図４に示すように、パワートランジスタＱ３と、パワートランジスタＱ３と逆並列接続されたダイオードＤ３と、パワートランジスタＱ３と直列接続されたダイオードＤ４と、ダイオードＤ３と直列接続され、かつ、ダイオードＤ４と逆並列接続されたパワートランジスタＱ４とが形成されている。
ここで、パワートランジスタＱ３は、平面視において、互いに離間して配置されたドレインおよびソースと、ドレインとソースとの間を流れる電流のオン／オフを制御するゲート電極ＧＥ３とを有する。同様に、パワートランジスタＱ４も、平面視において、互いに離間して配置されたドレインおよびソースと、ドレインとソースとの間を流れる電流のオン／オフを制御するゲート電極ＧＥ４とを有する。
一方、ダイオードＤ３は、パワートランジスタＱ３のドレインと電気的に接続されたカソードと、パワートランジスタＱ３のソースおよびパワートランジスタＱ４のドレインと電気的に接続されたアノードとを有する。同様に、ダイオードＤ４は、パワートランジスタＱ３のソースおよびパワートランジスタＱ４のドレインと電気的に接続されたカソードと、パワートランジスタＱ４のソースと電気的に接続されたアノードとを有する。
さらに、本実施の形態１における半導体チップＣＨＰ（ＨＢ）は、図４に示すように、パワートランジスタＱ３のドレインおよびダイオードＤ３のカソードとして機能する配線Ｌ４を有する。また、半導体チップＣＨＰ（ＨＢ）は、パワートランジスタＱ３のソースおよびダイオードＤ４のカソードとして機能し、かつ、パワートランジスタＱ４のドレインおよびダイオードＤ３のアノードとして機能する配線Ｌ５と、パワートランジスタＱ４のソースおよびダイオードＤ４のアノードとして機能する配線Ｌ６とを有する。
そして、図４に示すように、パワートランジスタＱ３とダイオードＤ３とは、ｘ方向に並んで配置され、ダイオードＤ４とパワートランジスタＱ４とは、ｘ方向に並んで配置されている。一方、パワートランジスタＱ３とダイオードＤ４とは、ｙ方向に並んで配置され、ダイオードＤ３とパワートランジスタＱ４とは、ｙ方向に並んで配置されている。また、配線Ｌ４〜Ｌ６のそれぞれは、互いに離間して、それぞれｘ方向に延在している。
次に、図４に示すように、パワートランジスタＱ３は、互いに並列接続された複数の単位トランジスタＵＴ３から構成されており、パワートランジスタＱ３を構成する複数の単位トランジスタＵＴ３のそれぞれは、平面視において、互いに離間してｙ方向に延在するドレイン電極ＤＥ３およびソース電極ＳＥ３を含む。
同様に、パワートランジスタＱ４は、互いに並列接続された複数の単位トランジスタＵＴ４から構成されており、パワートランジスタＱ４を構成する複数の単位トランジスタＵＴ４のそれぞれは、平面視において、互いに離間してｙ方向に延在するドレイン電極ＤＥ４およびソース電極ＳＥ４を含む。
このとき、パワートランジスタＱ３を構成する複数の単位トランジスタＵＴ３のそれぞれのドレイン電極ＤＥ３は、パワートランジスタＱ３のドレインとして機能する配線Ｌ４と電気的に接続され、パワートランジスタＱ３を構成する複数の単位トランジスタＵＴ３のそれぞれのソース電極ＳＥ３は、パワートランジスタＱ３のソースとして機能する配線Ｌ５と電気的に接続されている。一方、パワートランジスタＱ４を構成する複数の単位トランジスタＵＴ４のそれぞれのドレイン電極ＤＥ４は、パワートランジスタＱ４のドレインとして機能する配線Ｌ５と電気的に接続され、パワートランジスタＱ４を構成する複数の単位トランジスタＵＴ４のそれぞれのソース電極ＳＥ４は、パワートランジスタＱ４のソースとして機能する配線Ｌ６と電気的に接続されている。
続いて、図４に示すように、ダイオードＤ３は、互いに並列接続された複数の単位ダイオードＵＤ３から構成され、複数の単位ダイオードＵＤ３のそれぞれは、平面視において、互いに離間してｙ方向に延在するアノード電極ＡＥ３およびカソード電極ＣＥ３からなる。同様に、ダイオードＤ４は、互いに並列接続された複数の単位ダイオードＵＤ４から構成され、複数の単位ダイオードＵＤ４のそれぞれは、平面視において、互いに離間してｙ方向に延在するアノード電極ＡＥ４およびカソード電極ＣＥ４からなる。
ここで、ダイオードＤ３を構成する複数の単位ダイオードＵＤ３のそれぞれのカソード電極ＣＥ３は、ダイオードＤ３のカソードとして機能する配線Ｌ４と電気的に接続され、ダイオードＤ３を構成する複数の単位ダイオードＵＤ３のそれぞれのアノード電極ＡＥ３は、ダイオードＤ３のアノードとして機能する配線Ｌ５と電気的に接続されている。一方、ダイオードＤ４を構成する複数の単位ダイオードＵＤ４のそれぞれのカソード電極ＣＥ４は、ダイオードＤ４のカソードとして機能する配線Ｌ５と電気的に接続され、ダイオードＤ４を構成する複数の単位ダイオードＵＤ４のそれぞれのアノード電極ＡＥ４は、ダイオードＤ４のアノードとして機能する配線Ｌ６と電気的に接続されている。
以上のようにして、本実施の形態１における半導体チップＣＨＰ（ＨＢ）のレイアウト構成が実現されていることになる。
＜半導体チップの実装構成＞
次に、本実施の形態１における半導体チップＣＨＰ（ＨＢ）の実装構成例について、図面を参照しながら説明する。
図５は、本実施の形態１における半導体チップＣＨＰ（ＨＢ）の実装構成を示す平面図である。図５に示すように、本実施の形態１における半導体チップＣＨＰ（ＨＢ）は、例えば、矩形形状をしたチップ搭載部ＴＡＢ上に搭載されている。そして、半導体チップＣＨＰ（ＨＢ）が搭載されたチップ搭載部ＴＡＢの周囲には、高電位端子ＨＶＴと、低電位端子ＬＶＴと、負荷端子ＬＴと、ゲート端子ＧＴ１およびゲート端子ＧＴ２が形成されている。高電位端子ＨＶＴは、例えば、図１および図２に示す直流電願Ｅの正電位側（正極）と電気的に接続されている一方、低電位端子ＬＶＴは、例えば、図１および図２に示す直流電願Ｅの負電位側（負極）と電気的に接続されている。また、負荷端子ＬＴは、図１および図２に示すインダクタＬ（負荷）と電気的に接続されている。さらに、ゲート端子ＧＴ１およびゲート端子ＧＴ２は、例えば、図示しないゲート制御回路（ＰＷＭ制御回路）と電気的に接続されている。
そして、図５に示すように、ゲート端子ＧＴ１と、半導体チップＣＨＰ（ＨＢ）に形成されているゲート電極ＧＥ３とは、例えば、金線からなるワイヤＷで接続されている。同様に、ゲート端子ＧＴ２と、半導体チップＣＨＰ（ＨＢ）に形成されているゲート電極ＧＥ４とは、例えば、金線からなるワイヤＷで接続されている。
また、半導体チップＣＨＰ（ＨＢ）に形成されている配線Ｌ４と、高電位端子ＨＶＴとは、例えば、金線からなるワイヤＷ４で接続されている。同様に、半導体チップＣＨＰ（ＨＢ）に形成されている配線Ｌ５と、負荷端子ＬＴとは、例えば、金線からなるワイヤＷ５で接続され、半導体チップＣＨＰ（ＨＢ）に形成されている配線Ｌ６と、低電位端子ＬＶＴとは、例えば、金線からなるワイヤＷ６で接続されている。
このとき、ワイヤＷ４は、配線Ｌ４に対して多点ボンディングされている。同様に、ワイヤＷ５は、配線Ｌ５に対して多点ボンディングされ、ワイヤＷ６は、配線Ｌ６に対して多点ボンディングされている。
図６は、図５のＡ−Ａ線で切断した断面図である。図６において、半導体基板１Ｓ上には、エピタキシャル層ＥＰが形成されており、このエピタキシャル層ＥＰ上に、例えば、周囲を表面保護膜（酸化シリコン膜）ＰＡＳで囲まれたアルミニウム膜からなる配線Ｌ４が形成されている。そして、この配線Ｌ４上にワイヤＷ４がボンディングされて、配線Ｌ４とワイヤＷ４とが電気的に接続されている。
以上のようにして、本実施の形態１における半導体チップＣＨＰ（ＨＢ）が実装構成されていることになる。
＜実施の形態１における特徴（レイアウト上の特徴）＞
続いて、本実施の形態１における特徴点について説明する。本実施の形態１における第１特徴点は、例えば、図４に示すように、パワートランジスタＱ３のソースおよびダイオードＤ４のカソードとして機能し、かつ、パワートランジスタＱ４のドレインおよびダイオードＤ３のアノードとして機能する配線Ｌ５を設けている点にある。すなわち、本実施の形態１における第１特徴点は、パワートランジスタと、このパワートランジスタと直列接続されたダイオードとを同一の半導体チップに形成し、かつ、パワートランジスタのドレインとして機能する配線とダイオードのアノードとして機能する配線とを共有化している点にある。これにより、本実施の形態１によれば、互いに直列接続されたパワートランジスタとダイオードとの間の寄生インダクタンスを低減することができる。この結果、本実施の形態１によれば、スイッチング時における電流の転流が生じる際において、互いに直列接続されたパワートランジスタとダイオードとの間の寄生インダクタンスに起因するスイッチング波形のリンギングを抑制することができる。これにより、本実施の形態１によれば、高速スイッチング動作による性能向上を図ることができる。
本実施の形態１における第１特徴点では、まず、フルブリッジ回路やハーフブリッジ回路を構成するパワートランジスタと、このパワートランジスタと直列接続されたダイオードとが同一の半導体チップに形成されている。これにより、パワートランジスタと、このパワートランジスタと直列接続されたダイオードとを別々の半導体チップに形成する場合に比べて、パワートランジスタとダイオードとの接続距離を短くすることができる。このことは、パワートランジスタと、このパワートランジスタと直列接続されたダイオードとの間の寄生インダクタンスを低減できることを意味し、これによって、寄生インダクタンスに起因するスイッチング波形のリンギングを抑制することができる（第１工夫点）。
次に、本実施の形態１における第１特徴点では、例えば、パワートランジスタのドレインと、このパワートランジスタと直列接続されたダイオードのアノードとが１つの配線で共有化されている（第２工夫点）。これにより、本実施の形態１によれば、パワートランジスタのドレインと、このパワートランジスタと直列接続されたダイオードのアノードとの接続距離を短くすることができる。この結果、互いに直列接続されたパワートランジスタとダイオードとの間で電流の転流が生じる回路（例えば、フルブリッジ回路やハーフブリッジ回路）において、互いに直列接続されたパワートランジスタとダイオードとの間の寄生インダクタンスに起因するスイッチング波形のリンギングを抑制することができる。
このように、本実施の形態１では、互いに直列接続されたパワートランジスタとダイオードとの間で電流の転流が生じる回路に使用することを前提とする。そして、本実施の形態１における第１特徴点は、互いに直列接続されたパワートランジスタとダイオードとを同一の半導体チップに形成する点（第１工夫点）と、パワートランジスタのドレインと、このパワートランジスタと直列接続されたダイオードのアノードとを１つの共通配線で共有化している点（第２工夫点）とを有する。この結果、本実施の形態１によれば、第１工夫点による寄生インダクタンスの低減効果と、第２工夫点による寄生インダクタンスの低減効果との相乗効果によって、寄生インダクタンスに起因するスイッチング波形のリンギングを効果的に抑制することができる。このため、本実施の形態１における半導体装置によれば、高速スイッチング動作による性能向上を図ることができる。
さらに、本実施の形態１における第１特徴点によれば、互いに直列接続されたパワートランジスタとダイオードとの間の寄生インダクタンスを大幅に低減できる効果に加えて、半導体装置の小型化を図ることができるという効果も得ることができる。なぜなら、本実施の形態１における第１特徴点によれば、互いに直列接続されたパワートランジスタとダイオードとを同一の半導体チップに形成することにより、パワートランジスタが形成された半導体チップとダイオードが形成された半導体チップの両方とを用意する必要がなくなるからである。すなわち、本実施の形態１における半導体装置によれば、半導体装置に含まれる半導体チップの数を削減することができることから、これによって、半導体装置の小型化を図ることができるのである。さらに、本実施の形態１における第１特徴点によれば、パワートランジスタのドレインと、このパワートランジスタと直列接続されたダイオードのアノードとを１つの共通配線で共有化している。このため、同一の半導体チップにパワートランジスタと、このパワートランジスタと直列接続されたダイオードとを形成する構成において、パワートランジスタのドレインと、このパワートランジスタと直列接続されたダイオードのアノードとを別々の配線で形成する場合に比べて、配線の省スペース化を図ることができる。この結果、本実施の形態１における第１特徴点によれば、半導体装置の小型化を図ることができる。
次に、本実施の形態１における第２特徴点は、例えば、図５に示すように、配線Ｌ４と高電位端子ＨＶＴとを接続するワイヤＷ４が、配線Ｌ４に対して多点ボンディングされている点にある。同様に、本実施の形態１における第２特徴点は、例えば、図５に示すように、配線Ｌ５と負荷端子ＬＴとを接続するワイヤＷ５が、配線Ｌ５に対して多点ボンディングされ、かつ、配線Ｌ６と低電位端子ＬＶＴとを接続するワイヤＷ６が、配線Ｌ６に対して多点ボンディングされている点にある。
これにより、本実施の形態１における第２特徴点によれば、配線Ｌ４と高電位端子ＨＶＴとの接続抵抗、配線Ｌ５と負荷端子ＬＴとの接続抵抗、配線Ｌ６と低電位端子ＬＶＴとの接続抵抗を低減することができる。特に、本実施の形態１では、図５に示すように、配線Ｌ４〜配線Ｌ６は、ｘ方向に長く延在していることから、ワイヤＷ４〜Ｗ６の多点ボンディングを実施することにより、接続抵抗を効果的に低減することができる。さらには、
ワイヤＷ４〜Ｗ６の多点ボンディングにより、ワイヤＷ４〜Ｗ６に起因する寄生インダクタンスも低減することができる。この結果、本実施の形態１における第２特徴点によれば、半導体装置全体の配線抵抗および配線インダクタンスを効果的に抑制することができ、これによって、半導体装置の性能向上を図ることができる。
＜半導体チップのデバイス構造＞
続いて、本実施の形態１における半導体チップＣＨＰ（ＨＢ）のデバイス構造について説明する。具体的には、まず、半導体チップＣＨＰ（ＨＢ）に形成されているパワートランジスタ（パワートランジスタＱ３およびパワートランジスタＱ４）のデバイス構造について説明し、その後、ダイオード（ダイオードＤ３およびダイオードＤ４）のデバイス構造について説明する。
昨今、低炭素化社会に向けて更なるエネルギーの高効率利用が重要かつ早急な課題となっている。エネルギーの高効率利用のためには、例えば、インバータにおける電力損失の低減効果が寄与できるため、インバータを構成するパワートランジスタの開発が重要となる。このような研究開発状況の中、パワートランジスタの材料として、Ｓｉ（シリコン）に代えて、ＧａＮ（窒化ガリウム）への転換が検討されている。これは、ＧａＮ（窒化ガリウム）は、Ｓｉ（シリコン）と比較して、絶縁破壊電界強度および禁制帯幅（バンドギャップ）が大きいことから、ＧａＮ（窒化ガリウム）を使用することにより、オン抵抗の低減と絶縁耐圧の両立を図ることができる高性能のパワーデバイスを提供できるからである。したがって、本実施の形態１においては、パワーデバイスの材料として、ＧａＮを使用したパワートランジスタに着目しており、このパワートランジスタのデバイス構造について、図面を参照しながら説明する。
図７は、本実施の形態１におけるパワートランジスタのデバイス構造を示す断面図である。図７に示すように、本実施の形態１におけるパワートランジスタでは、例えば、シリコンからなる半導体基板１Ｓ上に、バッファ層ＢＵＦが形成されており、このバッファ層ＢＵＦ上に、例えば、ＧａＮからなるチャネル層（電子走行層）ＣＨが形成されている。そして、チャネル層ＣＨ上に、例えば、ＡｌＧａＮからなる電子供給層ＥＳが形成されている。
ここで、バッファ層ＢＵＦは、半導体基板１Ｓを構成するシリコン（Ｓｉ）の格子間隔と、チャネル層ＣＨを構成する窒化ガリウム（ＧａＮ）の格子間隔の不整合を緩和する目的で形成される。すなわち、シリコンからなる半導体基板１Ｓ上に、直接、窒化ガリウム（ＧａＮ）からなるチャネル層ＣＨを形成すると、チャネル層ＣＨに結晶欠陥が多数形成されることになり、パワートランジスタの性能低下を招くことになる。このことから、半導体基板１Ｓとチャネル層ＣＨとの間に格子緩和を目的としたバッファ層ＢＵＦを挿入しているのである。このバッファ層ＢＵＦを形成することにより、バッファ層ＢＵＦ上に形成されるチャネル層ＣＨの品質を向上させることができ、これによって、パワートランジスタの性能向上を図ることができる。
なお、本実施の形態１では、半導体基板１Ｓとしてシリコン（Ｓｉ）を使用する例について説明しているが、これに限らず、炭化シリコン（ＳｉＣ）、サファイア（Ａｌ２Ｏ３）、窒化ガリウム（ＧａＮ）、ダイヤモンド（Ｃ）などから構成される基板を使用してもよい。
続いて、図７に示すように、本実施の形態１におけるパワートランジスタでは、電子供給層ＥＳの表面から、電子供給層ＥＳとチャネル層ＣＨとの界面を超えて、チャネル層ＣＨに達するトレンチ（溝）ＴＲが形成されている。このトレンチＴＲの内壁には、例えば、酸化シリコン膜や酸化アルミニウム膜からなるゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸを介して、トレンチＴＲの内部には、ゲート電極ＧＥが埋め込まれている。
また、図７に示すように、電子供給層ＥＳ上に、ドレイン電極ＤＥおよびソース電極ＳＥが形成されており、このドレイン電極ＤＥおよびソース電極ＳＥを覆うように、例えば、酸化シリコン膜からなる表面絶縁膜ＰＡＳが形成されている。このとき、ドレイン電極ＤＥおよびソース電極ＳＥは、例えば、アルミニウム膜から構成されている。
このように構成されている窒化物半導体材料を使用した本実施の形態１におけるパワートランジスタにおいては、チャネル層ＣＨと電子供給層ＥＳの界面近傍に、２次元電子ガスが生成される。すなわち、チャネル層ＣＨと電子供給層ＥＳの電子親和力の相違に基づく伝導帯オフセットと、チャネル層ＣＨおよび電子供給層ＥＳに存在するピエゾ分極と自発分極の影響により、チャネル層ＣＨと電子供給層ＥＳの界面近傍にフェルミ準位よりも低い井戸型ポテンシャルが生成される。この結果、この井戸型ポテンシャル内に電子が蓄積されることになり、これによって、チャネル層ＣＨと電子供給層ＥＳの界面近傍に２次元電子ガス２ＤＥＧが生成されるのである。
ここで、ゲート電極ＧＥが埋め込まれたトレンチＴＲがチャネル層ＣＨと電子供給層ＥＳの界面を超えて、チャネル層ＣＨにまで達しているのは以下の理由による。例えば、ゲート電極ＧＥが電子供給層ＥＳ上に配置されている場合には、ゲート電極ＧＥに電圧を印加しない状態でも、ゲート電極ＧＥ直下のチャネル層ＣＨと電子供給層ＥＳとの界面に２次元電子ガス２ＤＥＧが生成されてしまう。つまり、ゲート電極ＧＥに電圧を印加しない状態でも、ドレイン電極ＤＥとソース電極ＳＥの間に電位差を生じさせるとオン電流が流れるノーマリオン状態となる。
すなわち、窒化物半導体をチャネル層ＣＨおよび電子供給層ＥＳに用いた場合、チャネル層ＣＨと電子供給層ＥＳとの間の伝導帯オフセットによる井戸型ポテンシャルに加え、窒化物半導体を用いたことによるピエゾ分極と自発分極とにより、井戸型ポテンシャルの底が押し下げられる。この結果、ゲート電極ＧＥがトレンチ構造をしていない場合、ゲート電極ＧＥに電圧を印加しなくとも、チャネル層ＣＨの電子供給層ＥＳとの界面近傍に２次元電子ガス２ＤＥＧが発生する。この結果、ノーマリオン型デバイスになってしまうのである。
ところが、パワートランジスタに代表される電力制御用トランジスタでは、ノーマリオフ型デバイスであることが要求される。このため、図７に示すように、ゲート電極ＧＥをトレンチＴＲに埋め込んだ構造のパワートランジスタが提案されている。
このようなトレンチ構造をしたゲート電極ＧＥを有するパワートランジスタの場合、トレンチ構造のゲート電極ＧＥによって、チャネル層ＣＨと電子供給層ＥＳの界面が遮られることになる。このため、ゲート電極ＧＥに印加される電圧がしきい値電圧以下の場合、ソース電極ＳＥとドレイン電極ＤＥとが２次元電子ガスによって導通することがない。
一方、本実施の形態１におけるパワートランジスタでは、ゲート電極ＧＥにしきい値電圧以上の電圧を印加すると、ゲート電極ＧＥに印加された正電圧によって、ゲート電極ＧＥの底面近傍に電子が集まり蓄積領域が形成される。この結果、ゲート電極ＧＥにしきい値電圧以上の電圧を印加する場合、ソース電極ＳＥとドレイン電極ＤＥとが２次元電子ガス２ＤＥＧおよび蓄積領域によって導通することになる。この結果、ドレイン電極ＤＥからソース電極ＳＥに向かってオン電流が流れる。言い換えれば、ソース電極ＳＥからドレイン電極ＤＥに向かって電子が流れる。このようにして、図７に示される構成のパワートランジスタでは、ノーマリオフ型デバイスを実現することができる。つまり、トレンチ構造のゲート電極ＧＥは、ノーマリオフ型デバイスを実現するために採用されていることになる。
次に、図７に示すように、電子供給層ＥＳ上には、ドレイン電極ＤＥおよびソース電極ＳＥが形成されているが、この電子供給層（窒化物半導体層）ＥＳとドレイン電極ＤＥ、あるいは、電子供給層（窒化物半導体層）ＥＳとソース電極ＳＥは、オーミック接触している。ここで、オーミック接触とは、抵抗性接触であり、ショットキー接触のように整流特性を有していない接触として定義される。
なお、本実施の形態１では、トレンチ構造のパワートランジスタについて説明したが、パワートランジスタのデバイス構造は、これに限らず、例えば、ゲート電極と電子供給層とがショットキー接触しているＨＥＭＴ構造などであってもよい。
続いて、上述したパワートランジスタと同一の半導体チップに形成されているダイオードのデバイス構造について、図面を参照しながら説明する。
図８は、本実施の形態１におけるダイオードのデバイス構造を示す断面図である。図８に示すように、半導体基板１Ｓ上に、バッファ層ＢＵＦが形成されており、このバッファ層ＢＵＦ上に、例えば、ＧａＮからなるチャネル層（電子走行層）ＣＨが形成されている。そして、チャネル層ＣＨ上に、例えば、ＡｌＧａＮからなる電子供給層ＥＳが形成されている。このとき、チャネル層ＣＨと電子供給層ＥＳとの界面には、井戸型ポテンシャルが形成される。そして、電子供給層ＥＳ上に、互いに離間して、アノード電極ＡＥおよびカソード電極ＣＥが形成されており、このアノード電極ＡＥおよびカソード電極ＣＥを覆うように、例えば、酸化シリコン膜からなる表面絶縁膜ＰＡＳが形成されている。さらに、本実施の形態１では、図８に示すように、アノード電極ＡＥの下層に、チャネル層ＣＨと電子供給層ＥＳのいずれともショットキー接合するショットキー接合部ＳＢＵが形成されている。例えば、ショットキー接合部ＳＢＵを構成する材料としては、ニッケル（Ｎｉ）、金（Ａｕ）、プラチナ（Ｐｔ）、タングステン（Ｗ）、ｐ型ポリシリコン（Ｓｉ）などを挙げることができる。ここで、ショットキー接触とは、整流特性を有する接触として定義される。具体的に、この整流特性は、アノード電極ＡＥからカソード電極ＣＥへは電流が流れる一方、カソード電極ＣＥからアノード電極ＡＥへの電流が遮断される。以上のようにして、ショットキーバリアダイオードが形成されていることになる。
＜実施の形態１における特徴（デバイス構造上の特徴）＞
次に、本実施の形態１におけるデバイス構造上の特徴点について説明する。本実施の形態１における第１特徴点は、パワートランジスタとして、「縦型パワートランジスタ」ではなく、「横型パワートランジスタ」を採用している点にある。これにより、例えば、図４に示す本実施の形態１におけるレイアウト上の特徴点を実現することができる。
以下に、この点について説明する。「縦型パワートランジスタ」とは、半導体チップの厚さ方向に離間してドレインとソースが形成されているデバイス構造のパワートランジスタを意味する。例えば、「縦型パワートランジスタ」では、半導体チップの表面側にソースが形成され、かつ、半導体チップの裏面側にドレインが形成されており、半導体チップの厚さ方向に電流が流れる。一方、「横型パワートランジスタ」とは、平面視において、半導体チップの主面に離間してドレインとソースが形成されているデバイス構造のパワートランジスタを意味する。例えば、「横型パワートランジスタ」では、半導体チップの表面（主面）にドレインとソースの両方が形成されており、半導体チップの表面と並行する方向に沿って電流が流れる。
ここで、「縦型パワートランジスタ」は、半導体チップの表面にソースが形成され、半導体チップの裏面にドレインが形成されている。このことから、例えば、ハーフブリッジ回路の上アームを構成するパワートランジスタと下アームを構成するパワートランジスタのように、互いに直列接続される２つのパワートランジスタを１つの半導体チップに形成することが困難となる。つまり、例えば、互いに並列接続される２つの「縦型パワートランジスタ」では、半導体チップの表面に形成されるソースと、半導体チップの裏面に形成されるドレインとを共有することができるため、１つの半導体チップに形成することができる。ところが、互いに直列接続される２つのパワートランジスタを「縦型パワートランジスタ」から構成する場合には、一方の「縦型パワートランジスタ」の表面側のソースと、他方の「縦型パワートランジスタ」の裏面側のドレインとを接続しなければならず、この結果、互いに直列接続される２つの「縦型パワートランジスタ」を同一の半導体チップに形成することは困難になるのである。このことは、「縦型パワートランジスタ」では、例えば、図４に示す本実施の形態１における半導体チップＣＨＰ（ＨＢ）のレイアウトを実現することは困難となることを意味することになる。
これに対し、「横型パワートランジスタ」は、半導体チップの表面にドレインとソースの両方が形成されている。このことから、例えば、ハーフブリッジ回路の上アームを構成するパワートランジスタと下アームを構成するパワートランジスタのように、互いに直列接続される２つのパワートランジスタを１つの半導体チップに形成することが容易となる。つまり、互いに直列接続される２つのパワートランジスタを「横型パワートランジスタ」から構成する場合には、一方の「横型パワートランジスタ」の表面側のソースと、他方の「横型パワートランジスタ」の表面側のドレインとを接続すればよいのである。すなわち、一方の「横型パワートランジスタ」のソースと他方の「横型パワートランジスタ」のドレインとが、ともに同じ表面側に存在することから、互いに直列接続される２つの「横型パワートランジスタ」を１つの半導体チップに形成することが容易となるのである。この結果、「横型パワートランジスタ」を採用することにより、例えば、図４に示す本実施の形態１における半導体チップＣＨＰ（ＨＢ）のレイアウトを実現することができる。言い換えれば、パワートランジスタとして、「横型パワートランジスタ」を採用するからこそ、図４に示す本実施の形態１におけるレイアウトを実現することができるのである。
そして、図４に示す本実施の形態１におけるレイアウトは、特に、「横型パワートランジスタ」として「ＧａＮパワートランジスタ」を採用する際に有用となるのである。以下に、この点について説明する。
例えば、「Ｓｉパワートランジスタ」では、セルの集積度を向上させてオン抵抗を低減することができる「縦型パワートランジスタ」が主流であり、かつ、デバイス構造から必然的にボディダイオードが形成される。したがって、「Ｓｉパワートランジスタ」では、「横型パワートランジスタ」を前提とし、かつ、パワートランジスタとダイオードとを別の構成要素として形成する図４に示すレイアウトを適用する有用性は低いのである。
これに対し、「ＧａＮパワートランジスタ」では、図７に示すように、チャネル層ＣＨと電子供給層ＥＳとの界面に局在する２次元電子ガス２ＤＥＧを使用することから、必然的に「横型パワートランジスタ」となり、かつ、デバイス構造からボディダイオードは形成されない。したがって、「ＧａＮパワートランジスタ」は、「横型パワートランジスタ」である点と、ボディダイオードが形成されない点とによって、「横型パワートランジスタ」を前提とし、かつ、パワートランジスタとダイオードとを別の構成要素として形成する図４に示すレイアウトを適用する有用性が高くなるのである。
そして、「ＧａＮパワートランジスタ」を採用しながら、図４に示すレイアウトを実現することによって、本実施の形態１によれば、「ＧａＮパワートランジスタ」によるオン抵抗の低減と絶縁耐圧の両立を図りながら、さらに、互いに直列接続されたパワートランジスタとダイオードとの間の寄生インダクタンスに起因するスイッチング波形のリンギングを抑制することができるのである。これにより、本実施の形態１によれば、高性能なパワーデバイスを提供することができるという顕著な効果を得ることができる。
続いて、本実施の形態１における第２特徴点は、パワートランジスタと同一の半導体チップに搭載されるダイオードをショットキーバリアダイオードから構成する点にある。これにより、本実施の形態１における半導体装置によれば、消費電力を低減することができる。すなわち、ショットキーバリアダイオードは、ｐｎ接合ダイオードに比べて、順方向電圧降下が小さいという性質がある。このため、例えば、本実施の形態１における半導体装置では、スイッチング時における電流の転流が生じて、ダイオードに電流が流れるが、順方向電圧降下の小さなショットキーバリアダイオードを使用することにより、ダイオードに電流が流れることによる消費電力を低減することができるのである。
以上のことから、本実施の形態１における半導体装置によれば、レイアウト上の特徴点とデバイス構造上の特徴点との相乗効果によって、高性能なパワーデバイスを提供することができるという優れた効果を発揮することができる。
＜変形例＞
次に、本実施の形態１における半導体チップＣＨＰ（ＨＢ）の実装構成の変形例について、図面を参照しながら説明する。図９は、本変形例における半導体チップＣＨＰ（ＨＢ）の実装構成を示す平面図である。図９に示すように、本変形例において、配線Ｌ４〜配線Ｌ６は、表面保護膜ＰＡＳから露出しながら、互いに離間して、それぞれｘ方向に延在している。そして、配線Ｌ４上から表面保護膜ＰＡＳ上にわたって配置されながらｘ方向に延在し、かつ、配線Ｌ４と電気的に接続されたアルミニウムリボンＡＲ４（第１導電性部材）が形成されている。また、配線Ｌ５上から表面保護膜ＰＡＳ上にわたって配置されながらｘ方向に延在し、かつ、配線Ｌ５と電気的に接続されたアルミニウムリボンＡＲ５（第２導電性部材）が形成されている。同様に、配線Ｌ６上から表面保護膜ＰＡＳ上にわたって配置されながらｘ方向に延在し、かつ、配線Ｌ６と電気的に接続されたアルミニウムリボンＡＲ６（第３導電性部材）が形成されている。
図１０は、図９のＡ−Ａ線で切断した断面図である。図１０に示すように、半導体基板１Ｓ上には、エピタキシャル層ＥＰが形成されており、このエピタキシャル層ＥＰ上に、例えば、周囲を表面保護膜（酸化シリコン膜）ＰＡＳで囲まれたアルミニウム膜からなる配線Ｌ４が形成されている。そして、この配線Ｌ４上にアルミニウムリボンＡＲ４がボンディングされて、配線Ｌ４とアルミニウムリボンＡＲ４とが電気的に接続されている。以上のようにして、本変形例における半導体チップＣＨＰ（ＨＢ）が実装構成されている。
ここで、アルミニウムリボンＡＲ４は、ワイヤＷ４（図５参照）よりも幅広で抵抗値が低いことから、高電位端子ＨＶＴと配線Ｌ４との接続抵抗をさらに低減することができる。同様に、アルミニウムリボンＡＲ５は、ワイヤＷ５（図５参照）よりも幅広で抵抗値が低いことから、負荷端子ＬＴと配線Ｌ５との接続抵抗をさらに低減することができるとともに、アルミニウムリボンＡＲ６は、ワイヤＷ６（図５参照）よりも幅広で抵抗値が低いことから、低電位端子ＬＶＴと配線Ｌ６との接続抵抗をさらに低減することができる（第１利点）。その上、本変形例においても、アルミニウムリボンＡＲ４は、配線Ｌ４に対して多点ボンディングされ、アルミニウムリボンＡＲ５は、配線Ｌ５に対して多点ボンディングされ、アルミニウムリボンＡＲ６は、配線Ｌ６に対して多点ボンディングされている（第２利点）。この結果、本変形例によれば、第１利点と第２利点との相乗効果によって、半導体装置のさらなる寄生抵抗の低減を図ることができる。
（実施の形態２）
続いて、本実施の形態２における半導体装置の構成について、図面を参照しながら説明する。図１１は、本実施の形態２における半導体チップＣＨＰ１のレイアウト構成例を示す平面図である。図１１に示す本実施の形態２における半導体チップＣＨＰ１には、例えば、図２に示す単位ユニットＵ１の構成要素が形成されている。具体的に、図１１に示すように、本実施の形態２における半導体チップＣＨＰ１には、ゲート電極ＧＥ１を有するパワートランジスタＱ１とダイオードＤ２とがｘ方向に並ぶように配置されている。そして、平面視において、パワートランジスタＱ１を挟むように、配線ＷＬ１と配線ＷＬ２とが形成されており、配線ＷＬ１および配線ＷＬ２のそれぞれは、ｙ方向に延在している。また、平面視において、ダイオードＤ２を挟むように、配線ＷＬ２と配線ＷＬ３とが形成されており、配線ＷＬ２および配線ＷＬ３のそれぞれは、ｙ方向に延在している。
これにより、本実施の形態２における半導体チップＣＨＰ１においても、前記実施の形態１で説明したレイアウト上の特徴点が実現されている。すなわち、本実施の形態２においても、互いに直列接続されたパワートランジスタＱ１とダイオードＤ２とを同一の半導体チップに形成する点（第１工夫点）と、パワートランジスタＱ１のソースと、このパワートランジスタＱ１と直列接続されたダイオードＤ２のカソードとを１つの共通配線（配線ＷＬ２）で共有化している点（第２工夫点）とが実現されている。
次に、図１２は、本実施の形態２における半導体チップＣＨＰ２のレイアウト構成例を示す平面図である。図１２に示す本実施の形態２における半導体チップＣＨＰ２には、例えば、図２に示す単位ユニットＵ２の構成要素が形成されている。具体的に、図１２に示すように、本実施の形態２における半導体チップＣＨＰ２には、ダイオードＤ１とゲート電極ＧＥ２を有するパワートランジスタＱ２とがｘ方向に並ぶように配置されている。そして、平面視において、ダイオードＤ１を挟むように、配線ＷＬ４と配線ＷＬ５とが形成されており、配線ＷＬ４および配線ＷＬ５のそれぞれは、ｙ方向に延在している。また、平面視において、パワートランジスタＱ２を挟むように、配線ＷＬ５と配線ＷＬ６とが形成されており、配線ＷＬ５および配線ＷＬ６のそれぞれは、ｙ方向に延在している。
これにより、本実施の形態２における半導体チップＣＨＰ２においても、前記実施の形態１で説明したレイアウト上の特徴点が実現されている。すなわち、本実施の形態２においても、互いに直列接続されたダイオードＤ１とパワートランジスタＱ２とを同一の半導体チップに形成する点（第１工夫点）と、ダイオードＤ１のアノードと、このダイオードＤ１と直列接続されたパワートランジスタＱ２のドレインとを１つの共通配線（配線ＷＬ５）で共有化している点（第２工夫点）とが実現されている。
図１３は、本実施の形態２における半導体装置の構成を示す図である。具体的に、図１３（ｂ）は、本実施の形態２における半導体装置の構成を示す断面図であり、（ａ）は、（ｂ）の左側側面に対応した側面図であり、（ｃ）は、（ｂ）の右側側面に対応した側面図である。
図１３（ａ）〜（ｃ）に示すように、本実施の形態２における半導体装置は、例えば、基板ＷＢと、半導体チップＣＨＰ１と、半導体チップＣＨＰ２とを有し、基板ＷＢの表面に半導体チップＣＨＰ１が搭載され、基板ＷＢの裏面に半導体チップＣＨＰ２が搭載されている。ここで、図１３（ａ）〜（ｃ）に示すように、基板ＷＢには、基板ＷＢを貫通する貫通電極ＰＬＧ１、ＰＬＧ２、ＰＬＧ３が形成されている。そして、半導体チップＣＨＰ１に形成された配線ＷＬ１と、半導体チップＣＨＰ２に形成された配線ＷＬ４とが、貫通電極ＰＬＧ１を介して電気的に接続されている。同様に、半導体チップＣＨＰ１に形成された配線ＷＬ２と、半導体チップＣＨＰ２に形成された配線ＷＬ５とが、貫通電極ＰＬＧ２を介して電気的に接続され、半導体チップＣＨＰ１に形成された配線ＷＬ３と、半導体チップＣＨＰ２に形成された配線ＷＬ６とが、貫通電極ＰＬＧ３を介して電気的に接続されている。以上のようにして、図２に示すハーフブリッジ回路ＨＢ１を実現する半導体装置が形成されることになる。このように構成されている本実施の形態２における半導体装置においても、前記実施の形態１と同様に、寄生インダクタンスの低減効果を得ることができ、これによって、寄生インダクタンスに起因するスイッチング波形のリンギングを効果的に抑制することができる。このため、本実施の形態２における半導体装置によっても、高速スイッチング動作による性能向上を図ることができる。
さらに、本実施の形態２によれば、図２に示すハーフブリッジ回路ＨＢ１の構成要素を１つの半導体チップに形成するのではなく、ハーフブリッジ回路ＨＢ１を構成する単位ユニットＵ１と単位ユニットＵ２とを別々の半導体チップ（半導体チップＣＨＰ１、半導体チップＣＨＰ２）に形成している。このため、本実施の形態２によれば、個々の半導体チップのチップサイズ（平面サイズ）を縮小化することができ、これによって、半導体装置の小型化を図ることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＣＨＰ（ＨＢ） 半導体チップ
Ｄ１ ダイオード
Ｄ２ ダイオード
Ｄ３ ダイオード
Ｄ４ ダイオード
ＧＥ３ ゲート電極
ＧＥ４ ゲート電極
Ｌ４ 配線
Ｌ５ 配線
Ｌ６ 配線
Ｑ１ パワートランジスタ
Ｑ２ パワートランジスタ
Ｑ３ パワートランジスタ
Ｑ４ パワートランジスタ

Claims (10)

  1. 第１パワートランジスタと、
    前記第１パワートランジスタと逆並列接続された第１ダイオードと、
    前記第１パワートランジスタと直列接続された第２ダイオードと、
    前記第１ダイオードと直列接続され、かつ、前記第２ダイオードと逆並列接続された第２パワートランジスタと、
    が形成された半導体チップを備え、
    前記第１パワートランジスタは、
    平面視において、互いに離間して配置された第１ドレインおよび第１ソースと、
    前記第１ドレインと前記第１ソースとの間を流れる電流のオン／オフを制御する第１ゲート電極と、
    を有し、
    前記第２パワートランジスタは、
    平面視において、互いに離間して配置された第２ドレインおよび第２ソースと、
    前記第２ドレインと前記第２ソースとの間を流れる電流のオン／オフを制御する第２ゲート電極と、
    を有し、
    前記第１ダイオードは、
    前記第１ドレインと電気的に接続された第１カソードと、
    前記第１ソースおよび前記第２ドレインと電気的に接続された第１アノードと、
    を有し、
    前記第２ダイオードは、
    前記第１ソースおよび前記第２ドレインと電気的に接続された第２カソードと、
    前記第２ソースと電気的に接続された第２アノードと、
    を有し、
    前記半導体チップは、
    前記第１パワートランジスタの前記第１ドレインおよび前記第１ダイオードの前記第１カソードとして機能する第１配線と、
    前記第１パワートランジスタの前記第１ソースおよび前記第２ダイオードの前記第２カソードとして機能し、かつ、前記第２パワートランジスタの前記第２ドレインおよび前記第１ダイオードの前記第１アノードとして機能する第２配線と、
    前記第２パワートランジスタの前記第２ソースおよび前記第２ダイオードの前記第２アノードとして機能する第３配線と、
    を有し、
    前記第１パワートランジスタと前記第１ダイオードとは、第１方向に並んで配置され、
    前記第２ダイオードと前記第２パワートランジスタとは、前記第１方向に並んで配置され、
    前記第１パワートランジスタと前記第２ダイオードとは、前記第１方向と交差する第２方向に並んで配置され、
    前記第１ダイオードと前記第２パワートランジスタとは、前記第２方向に並んで配置され、
    前記第１配線乃至前記第３配線は、互いに離間して、それぞれ前記第１方向に延在している、半導体装置。
  2. 第１パワートランジスタと、
    前記第１パワートランジスタと逆並列接続された第１ダイオードと、
    前記第１パワートランジスタと直列接続された第２ダイオードと、
    前記第１ダイオードと直列接続され、かつ、前記第２ダイオードと逆並列接続された第２パワートランジスタと、
    が形成された半導体チップを備え、
    前記第１パワートランジスタは、
    平面視において、互いに離間して配置された第１ドレインおよび第１ソースと、
    前記第１ドレインと前記第１ソースとの間を流れる電流のオン／オフを制御する第１ゲート電極と、
    を有し、
    前記第２パワートランジスタは、
    平面視において、互いに離間して配置された第２ドレインおよび第２ソースと、
    前記第２ドレインと前記第２ソースとの間を流れる電流のオン／オフを制御する第２ゲート電極と、
    を有し、
    前記第１ダイオードは、
    前記第１ドレインと電気的に接続された第１カソードと、
    前記第１ソースおよび前記第２ドレインと電気的に接続された第１アノードと、
    を有し、
    前記第２ダイオードは、
    前記第１ソースおよび前記第２ドレインと電気的に接続された第２カソードと、
    前記第２ソースと電気的に接続された第２アノードと、
    を有し、
    前記半導体チップは、
    前記第１パワートランジスタの前記第１ドレインおよび前記第１ダイオードの前記第１カソードとして機能する第１配線と、
    前記第１パワートランジスタの前記第１ソースおよび前記第２ダイオードの前記第２カソードとして機能し、かつ、前記第２パワートランジスタの前記第２ドレインおよび前記第１ダイオードの前記第１アノードとして機能する第２配線と、
    前記第２パワートランジスタの前記第２ソースおよび前記第２ダイオードの前記第２アノードとして機能する第３配線と、
    を有し、
    前記第１配線乃至前記第３配線は、互いに離間して、それぞれ第１方向に延在し、
    前記第１パワートランジスタおよび前記第２パワートランジスタのそれぞれは、互いに並列接続された複数の単位トランジスタから構成され、
    前記複数の単位トランジスタのそれぞれは、平面視において、互いに離間して前記第１方向と交差する第２方向に延在するドレイン電極およびソース電極を含み、
    前記第１パワートランジスタを構成する複数の単位トランジスタのそれぞれのドレイン電極は、前記第１ドレインとして機能する前記第１配線と電気的に接続され、
    前記第１パワートランジスタを構成する複数の単位トランジスタのそれぞれのソース電極は、前記第１ソースとして機能する前記第２配線と電気的に接続され、
    前記第２パワートランジスタを構成する複数の単位トランジスタのそれぞれのドレイン電極は、前記第２ドレインとして機能する前記第２配線と電気的に接続され、
    前記第２パワートランジスタを構成する複数の単位トランジスタのそれぞれのソース電極は、前記第２ソースとして機能する前記第３配線と電気的に接続されている、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記半導体チップは、電子走行層と前記電子走行層上に形成された電子供給層とを含み、
    前記電子走行層と前記電子供給層との界面に井戸型ポテンシャルが形成され、
    前記複数の単位トランジスタのそれぞれの前記ドレイン電極および前記ソース電極は、前記電子供給層上に、互いに離間して形成されている、半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記電子走行層および前記電子供給層は、窒化物半導体層から形成されている、半導体装置。
  5. 第１パワートランジスタと、
    前記第１パワートランジスタと逆並列接続された第１ダイオードと、
    前記第１パワートランジスタと直列接続された第２ダイオードと、
    前記第１ダイオードと直列接続され、かつ、前記第２ダイオードと逆並列接続された第２パワートランジスタと、
    が形成された半導体チップを備え、
    前記第１パワートランジスタは、
    平面視において、互いに離間して配置された第１ドレインおよび第１ソースと、
    前記第１ドレインと前記第１ソースとの間を流れる電流のオン／オフを制御する第１ゲート電極と、
    を有し、
    前記第２パワートランジスタは、
    平面視において、互いに離間して配置された第２ドレインおよび第２ソースと、
    前記第２ドレインと前記第２ソースとの間を流れる電流のオン／オフを制御する第２ゲート電極と、
    を有し、
    前記第１ダイオードは、
    前記第１ドレインと電気的に接続された第１カソードと、
    前記第１ソースおよび前記第２ドレインと電気的に接続された第１アノードと、
    を有し、
    前記第２ダイオードは、
    前記第１ソースおよび前記第２ドレインと電気的に接続された第２カソードと、
    前記第２ソースと電気的に接続された第２アノードと、
    を有し、
    前記半導体チップは、
    前記第１パワートランジスタの前記第１ドレインおよび前記第１ダイオードの前記第１カソードとして機能する第１配線と、
    前記第１パワートランジスタの前記第１ソースおよび前記第２ダイオードの前記第２カソードとして機能し、かつ、前記第２パワートランジスタの前記第２ドレインおよび前記第１ダイオードの前記第１アノードとして機能する第２配線と、
    前記第２パワートランジスタの前記第２ソースおよび前記第２ダイオードの前記第２アノードとして機能する第３配線と、
    を有し、
    前記第１配線乃至前記第３配線は、互いに離間して、それぞれ第１方向に延在し、
    前記第１ダイオードおよび前記第２ダイオードのそれぞれは、互いに並列接続された複数の単位ダイオードから構成され、
    前記複数の単位ダイオードのそれぞれは、平面視において、互いに離間して前記第１方向と交差する第２方向に延在するアノード電極およびカソード電極からなり、
    前記第１ダイオードを構成する複数の単位ダイオードのそれぞれのカソード電極は、前記第１カソードとして機能する前記第１配線と電気的に接続され、
    前記第１ダイオードを構成する複数の単位ダイオードのそれぞれのアノード電極は、前記第１アノードとして機能する前記第２配線と電気的に接続され、
    前記第２ダイオードを構成する複数の単位ダイオードのそれぞれのカソード電極は、前記第２カソードとして機能する前記第２配線と電気的に接続され、
    前記第２ダイオードを構成する複数の単位ダイオードのそれぞれのアノード電極は、前記第２アノードとして機能する前記第３配線と電気的に接続されている、半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記半導体チップは、電子走行層と前記電子走行層上に形成された電子供給層とを含み、
    前記電子走行層と前記電子供給層との界面に井戸型ポテンシャルが形成され、
    前記複数の単位ダイオードのそれぞれの前記アノード電極および前記カソード電極は、前記電子供給層上に、互いに離間して形成され、
    前記電子走行層と前記電子供給層のいずれともショットキー接合するショットキー接合部が形成されている、半導体装置。
  7. 第１パワートランジスタと、
    前記第１パワートランジスタと逆並列接続された第１ダイオードと、
    前記第１パワートランジスタと直列接続された第２ダイオードと、
    前記第１ダイオードと直列接続され、かつ、前記第２ダイオードと逆並列接続された第２パワートランジスタと、
    が形成された半導体チップを備え、
    前記第１パワートランジスタは、
    平面視において、互いに離間して配置された第１ドレインおよび第１ソースと、
    前記第１ドレインと前記第１ソースとの間を流れる電流のオン／オフを制御する第１ゲート電極と、
    を有し、
    前記第２パワートランジスタは、
    平面視において、互いに離間して配置された第２ドレインおよび第２ソースと、
    前記第２ドレインと前記第２ソースとの間を流れる電流のオン／オフを制御する第２ゲート電極と、
    を有し、
    前記第１ダイオードは、
    前記第１ドレインと電気的に接続された第１カソードと、
    前記第１ソースおよび前記第２ドレインと電気的に接続された第１アノードと、
    を有し、
    前記第２ダイオードは、
    前記第１ソースおよび前記第２ドレインと電気的に接続された第２カソードと、
    前記第２ソースと電気的に接続された第２アノードと、
    を有し、
    前記半導体チップは、
    前記第１パワートランジスタの前記第１ドレインおよび前記第１ダイオードの前記第１カソードとして機能する第１配線と、
    前記第１パワートランジスタの前記第１ソースおよび前記第２ダイオードの前記第２カソードとして機能し、かつ、前記第２パワートランジスタの前記第２ドレインおよび前記第１ダイオードの前記第１アノードとして機能する第２配線と、
    前記第２パワートランジスタの前記第２ソースおよび前記第２ダイオードの前記第２アノードとして機能する第３配線と、
    を有し、
    前記第１配線乃至前記第３配線は、絶縁膜から露出しながら、互いに離間して、それぞれ第１方向に延在し、
    前記第１配線上から前記絶縁膜上にわたって配置されながら前記第１方向に延在し、かつ、前記第１配線と電気的に接続された第１導電性部材と、
    前記第２配線上から前記絶縁膜上にわたって配置されながら前記第１方向に延在し、かつ、前記第２配線と電気的に接続された第２導電性部材と、
    前記第３配線上から前記絶縁膜上にわたって配置されながら前記第１方向に延在し、かつ、前記第３配線と電気的に接続された第３導電性部材と、
    を有する、半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記第１導電性部材は、前記第１配線に対して多点ボンディングされ、
    前記第２導電性部材は、前記第２配線に対して多点ボンディングされ、
    前記第３導電性部材は、前記第３配線に対して多点ボンディングされている、半導体装置。
  9. 基板と、
    前記基板の表面に搭載された第１半導体チップと、
    前記基板の前記表面とは反対側の裏面に搭載された第２半導体チップと、
    を備え、
    前記第１半導体チップには、
    第１パワートランジスタと、
    前記第１パワートランジスタと直列接続された第２ダイオードと、
    が形成され、
    前記第２半導体チップには、
    第２パワートランジスタと、
    前記第２パワートランジスタと直列接続された第１ダイオードと、
    が形成され、
    前記第１パワートランジスタは、
    平面視において、互いに離間して配置された第１ドレインおよび第１ソースと、
    前記第１ドレインと前記第１ソースとの間を流れる電流のオン／オフを制御する第１ゲート電極と、
    を有し、
    前記第２パワートランジスタは、
    平面視において、互いに離間して配置された第２ドレインおよび第２ソースと、
    前記第２ドレインと前記第２ソースとの間を流れる電流のオン／オフを制御する第２ゲート電極と、
    を有し、
    前記第１ダイオードは、
    前記第１ドレインと電気的に接続された第１カソードと、
    前記第１ソースおよび前記第２ドレインと電気的に接続された第１アノードと、
    を有し、
    前記第２ダイオードは、
    前記第１ソースおよび前記第２ドレインと電気的に接続された第２カソードと、
    前記第２ソースと電気的に接続された第２アノードと、
    を有する、半導体装置であって、
    前記第１半導体チップは、
    前記第１パワートランジスタの前記第１ドレインとして機能する第１配線と、
    前記第１パワートランジスタの前記第１ソースおよび前記第２ダイオードの前記第２カソードとして機能する第２配線と、
    前記第２ダイオードの前記第２アノードとして機能する第３配線と、
    を有し、
    前記第２半導体チップは、
    前記第１ダイオードの前記第１カソードとして機能する第４配線と、
    前記第１ダイオードの前記第１アノードおよび前記第２パワートランジスタの前記第２ドレインとして機能する第５配線と、
    前記第２パワートランジスタの前記第２ソースとして機能する第６配線と、
    を有し、
    前記第１配線と前記第４配線とは、前記基板を貫通する第１貫通電極で電気的に接続され、
    前記第２配線と前記第５配線とは、前記基板を貫通する第２貫通電極で電気的に接続され、
    前記第３配線と前記第６配線とは、前記基板を貫通する第３貫通電極で電気的に接続されている、半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記第１半導体チップに形成されている前記第１パワートランジスタと前記第２ダイオードとは、第１方向に並んで配置され、
    前記第２半導体チップに形成されている前記第１ダイオードと前記第２パワートランジスタとは、前記第１方向に並んで配置され、
    前記第１半導体チップに形成されている前記第１配線乃至前記第３配線は、それぞれ前記第１方向と交差する第２方向に延在し、
    前記第２半導体チップに形成されている前記第４配線乃至前記第６配線は、それぞれ前記第２方向に延在している、半導体装置。
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