CN105870116B - 半导体器件 - Google Patents

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Abstract

本发明涉及一种半导体器件。限制了半导体器件的切换波形的振铃。例如，安置互连(L5)，其用作功率晶体管(Q3)的源极和二极管(D4)的阴极，并且还用作功率晶体管(Q4)的漏极和二极管(D3)的阳极。换句话讲，功率晶体管和与这个功率晶体管串联耦合的二极管形成在同一半导体芯片中；另外，用作功率晶体管的漏极的互连和用作二极管的阳极的互连彼此共用。这个结构使得可以减小彼此串联耦合的功率晶体管和二极管之间的寄生电感。

Description

半导体器件
相关申请的交叉引用
包括说明书、附图和摘要的、2015年2月6日提交的日本专利申请No.2015-022113的公开的全部内容以引用方式并入本文中。
技术领域
本发明涉及半导体器件，特别地，涉及可用于应用于例如包括功率晶体管的半导体器件的技术。
背景技术
以下列出的专利文献1描述了关于三相逆变器的技术，在该三相逆变器中，包括在各臂中的功率晶体管和与这个功率晶体管反并联耦合的续流二极管形成在同一半导体芯片中。
专利文献1：JP 2014-110311 A
在三相逆变器电路中，包括在单个臂中的其功率晶体管和其续流二极管之间，在切换电路时产生电流的换向(电流路径的切换)。根据这点，能料想到，包括在单个臂中的功率晶体管和续流二极管形成在同一半导体芯片中。在这种情况下，可以使功率晶体管和续流二极管之间的寄生电感小，使得因寄生电感造成的切换波形的振铃可受到限制。这种方式使得电路可以实现高速切换动作。
然而，在全桥电路或半桥电路中，造成与任何三相逆变器电路中的情形不同的以下情形：当进行电路切换时，在电路的上臂(高侧)的二极管和电路的下臂(低侧)中的功率晶体管之间产生电流换向。因此，即使在向全桥电路或半桥电路应用包括在单个臂中的功率晶体管和与这个功率晶体管反并联耦合的续流二极管形成在同一半导体芯片中以减小寄生电感的结构的情况下，不可能期望有限制切换波形的振铃的效果。换句话讲，为了在全桥电路或半桥电路中限制因寄生电感造成的切换波形振铃，必须进行与任何三相逆变器电路中的设计不同的设计。
根据对说明书的描述和附图，本发明的其它目的和新颖特征将显而易见。
发明内容
本发明的一个方面的半导体器件在单个半导体芯片中具有功率晶体管和与这个功率晶体管串联耦合的二极管。在这个方面的半导体器件中，更具体地，包括在上臂中的功率晶体管和二极管和包括在下臂中的功率晶体管和二极管形成在单个半导体芯片中。
根据这个方面的半导体器件，其切换波形的振铃可受到限制，使得半导体器件的性能因高速切换动作而有所提高。
附图说明
图1是示出实施例1的全桥电路的结构的电路图。
图2是示出第一实施例的全桥电路的电路图。
图3是示出第一实施例的半导体芯片的布局结构的平面图。
图4是示出第一实施例的半导体芯片的布局结构的平面图。
图5是示出第一实施例的半导体芯片的封装结构的平面图。
图6是通过沿图5中的A-A线切割芯片而得到的剖视图。
图7是示出第一实施例中的功率晶体管的器件结构的剖视图。
图8是示出第一实施例中的二极管的器件结构的剖视图。
图9是示出修改例的半导体芯片的封装结构的平面图。
图10是通过沿图9中的A-A线切割封装结构而得到的剖视图。
图11是示出第二实施例的半导体芯片的布局结构的平面图。
图12是示出第二实施例的半导体芯片的布局结构的平面图。
图13A是与第二实施例的半导体器件的左侧侧表面对应的侧视图，图13B是半导体器件的结构的剖视图，图13C是与半导体器件的右侧侧表面对应的侧视图。
具体实施方式
在本文中，为了方便起见，在有需要时，在将本发明划分成多个部分或实施例的状态下描述本发明。这些部分或实施例彼此相关，除非明确阐述这些部分或实施例彼此不相关。因此，这些部分或实施例中的一个可具有例如这种关系，使得它是另一个部分或实施例的一部分或全部的变化示例或应用示例、关于该一部分或全部的详细或补充描述。
在下述的实施例中，在涉及元件的数量的情况下，元件的数目或大小、元件的任何性质、或任何其它、数量等不限于在该项中描述的与其相关的任何指定数值或范围，例如，除非明确阐述数量等不限于指定数值或范围，或者除非数量等依照与之相关的原理或理论而明确限于指定数值或范围。因此，数量等可大于或小于所描述的数值或范围。
在实施例中，描述的任何所描述的构成要素(或步骤)不是本发明必需的，例如，除非权利要求书叙述了该构成要素或步骤，或者除非该构成要素或步骤与根据权利要求书的本发明范围在理论上等同的范围相关。
类似地，当在实施例中引用任何构成要素的形状、构成要素之间的位置关系或任何其它构思时，形状等可以是基本上类似或大致的形状，如上所述的数值或范围同样如此，例如，除非明确阐述形状等限于指定形状等，或者除非依照与之相关的原理，形状等明确限于指定形状等。
在为了描述实施例而参照附图时，相同的参考符号分别附于具有相同功能的构件，并且省略重复对其进行描述。为了使得附图中的任一个容易观看或理解，即使当附图是平面图时，其中也可附带阴影。
第一实施例
<全桥电路的结构>
在本实施例即第一实施例中，关注的是用在例如逆变器或直流-直流转换器中的切换电源，特别地，将描述包括全桥电路或半桥电路的切换电源。描述是关于第一实施例的技术思路应用于全桥电路的示例。然而，应用该思路的范围不限于这个电路。因此，技术思路可应用于半桥电路。全桥电路或半桥电路用在例如用直流产生交流的电路(逆变器电路)中。
图1是示出第一实施例的全桥电路的结构的电路图。在图1中，第一实施例的全桥电路电耦合到直流电源E，并且具有两个半桥电路。这两个半桥电路彼此并联耦合，并且还电耦合到直流电源E。
第一，这两个半桥电路中的一个具有被构造为上臂的功率晶体管Q1和被构造为下臂的功率晶体管Q2。功率晶体管Q1和Q2彼此串联耦合。在这种情况下，功率晶体管Q1布置在半桥电路的高侧(正电压侧)，而功率晶体管Q2布置在半桥电路的低侧(负电压侧)。二极管D1反并联电耦合到功率晶体管Q1，而二极管D2反并联电耦合到功率晶体管Q2。换句话讲，功率晶体管Q1的漏极电耦合到二极管D1的阴极，另外，功率晶体管Q1的源极电耦合到二极管D1的阳极。以相同方式，功率晶体管Q2的漏极电耦合到二极管D2的阴极，另外，功率晶体管Q2的源极电耦合到二极管D2的阳极。
第二，这两个半桥电路中的另一个具有被构造为上臂的功率晶体管Q3和被构造为下臂的功率晶体管Q4。功率晶体管Q3和Q4彼此串联耦合。在这种情况下，功率晶体管Q3布置在半桥电路的高侧(正电压侧)，而功率晶体管Q4布置在半桥电路的低侧(负电压侧)。二极管D3反并联电耦合到功率晶体管Q3，而二极管D4反并联电耦合到功率晶体管Q4。换句话讲，功率晶体管Q3的漏极电耦合到二极管D3的阴极，另外，功率晶体管Q3的源极电耦合到二极管D3的阳极。以相同方式，功率晶体管Q4的漏极电耦合到二极管D4的阴极，另外，功率晶体管Q4的源极电耦合到二极管D4的阳极。
此外，如图1中所示，这两个半桥电路中的一个的节点A通过例如电感器L电耦合到这两个半桥电路中的另一个的节点B。如以上描述的，在第一实施例中，构造了全桥电路。
<全桥电路的简单动作>
以下将描述第一实施例的全桥电路的简单动作。在图1中，为了使从直流电源E在节点A和B之间产生交流电压，存在产生交流电压的正电压分量的动作模式和产生交流电压的负电压分量的动作模式。这里，进行关于例如产生交流电压的正电压分量的动作模式的描述。在图1中，在产生交流电压的正电压分量的动作模式中，进行控制，以分别在将功率晶体管Q1固定于导通状态并且另外将功率晶体管Q2和Q3分别固定于截止状态的状况下，在功率晶体管Q4的导通状态和截止状态相互之间进行切换(PWM控制)。通过此PWM控制，可在节点A和B之间产生交流电压的正分量。具体地讲，根据此动作模式下的PWM控制，当功率晶体管Q4处于导通状态并且功率晶体管Q3处于截止状态时，电流I1在导通状态的功率晶体管Q1→节点A→电感器L→节点B→功率晶体管Q4的路径上流动。接下来，功率晶体管Q4截止。此时，电流I1没有流动。然而，因电感器L中存在电感的效果，全桥电路试图使电流在从节点A到节点B的方向上(电流I1流动方向)连续流动。在这种情况下，可不使电流从节点B流向截止状态的功率晶体管Q4，使得电流流入与截止状态的功率晶体管Q3反并联耦合的二极管D3中。换句话讲，当功率晶体管Q3和Q4均处于截止状态时，电流I2在固定于导通状态的功率晶体管Q1→节点A→电感器L→节点B→二极管D3的路径上流动。因此，在第一实施例的全桥电路中，在产生交流电压的正电压分量的模式中，要理解，以下是交替产生的：电流I1流入功率晶体管Q4中的状态；电流I2流入二极管D3中的状态。总结来说，在第一实施例的全桥电路中，例如，在上臂(高侧)的二极管D3和下臂(下侧)的功率晶体管Q4之间，在进行切换时，产生电流换向。
依照这一点，在第一实施例的全桥电路中，当在彼此串联耦合的功率晶体管Q4和二极管D3之间的寄生电感变大的情况下进行切换时产生这种电流换向时，容易造成以下现象：切换波形的振铃，该振铃是由于寄生电感造成的。当造成振铃时，妨碍了全桥电路进行高速切换动作。总结来说，发明人已经发现，为了限制第一实施例的全桥电路中的振铃以实现电路中的高速切换操作，必须减小彼此串联耦合的功率晶体管Q4和二极管D3之间的寄生电感。在第一实施例中，因此，为了限制全桥电路中的振铃，例如，进行减小彼此串联耦合的功率晶体管Q4和二极管D3之间的寄生电感的设计。下文中，参照附图中的一些，将进行关于应用本设计的第一实施例的技术思路的描述。
<第一实施例中关注的一些点>
图2是示出第一实施例的全桥电路的电路图，该全桥电路是电路FB。如图2中所示，第一实施例的全桥电路FB具有半桥电路中的一个即半桥电路HB1，和另一个半桥电路即半桥电路HB2。半桥电路HB1具有单位单元U1和单位单元U2。半桥电路HB2具有单位单元U3和单位单元U4。
单位单元U1具有彼此串联耦合的功率晶体管Q1和二极管D2。单位单元U2具有彼此串联耦合的二极管D1和功率晶体管Q2。以相同方式，单位单元U3具有彼此串联耦合的功率晶体管Q3和二极管D4。单位单元U4具有彼此串联耦合的二极管D3和功率晶体管Q4。
根据上述这些点，第一实施例的全桥电路FB具有四个单位单元U1至U4。在第一实施例中，关注单位单元U1至U4，并且在单位单元U1至U4中的每一个中，进行减小彼此串联耦合的功率晶体管和二极管之间的寄生电感的设计。
<(用于全桥电路的)半导体芯片的结构>
图3是示出第一实施例的全桥电路FB的布局结构示例的平面图，该全桥电路FB是半导体芯片CHP1。在图3中，第一实施例的半导体芯片CHP(HB)是例如矩形形式。在半导体芯片CHP(HB)的内部，形成用作全桥电路的构成元件的电路元件。
具体地讲，如图3中所示，在第一实施例的半导体芯片CHP(HB)中，形成功率晶体管Q1和Q2和二极管D1和D2。如图3中所示，例如，彼此反并联耦合的功率晶体管Q1和二极管D1在x方向上并排布置，此外，彼此反并联耦合的二极管D2和功率晶体管Q2在x方向上并排布置。同时，彼此串联耦合的功率晶体管Q1和二极管D2在与x方向上正交的y方向上并排布置，彼此串联耦合的二极管D1和功率晶体管Q2在与y方向上并排布置。
在第一实施例的半导体芯片CHP(HB)中，如图3中所示，互连L1和互连L2按使功率晶体管Q1和二极管D1夹在其间的方式布置。互连L1和互连L2均向x方向延伸。此外，互连L2和互连L3按使二极管D2和功率晶体管Q2夹在其间的方式布置。互连L2和互连L3也均向x方向延伸。
如上所述，在第一实施例的半导体芯片CHP(HB)中，形成具有功率晶体管Q1和Q2、二极管D1和D2和互连L1至L3的单元。这个单元形成作为全桥电路构成元件的两个半桥电路中的一个。
此外，在第一实施例的半导体芯片CHP(HB)中，形成了形成作为全桥电路构成元件的两个半桥电路中的另一个的单元。简言之，在第一实施例的半导体芯片CHP(HB)中，形成均包括半桥电路构成元件的多个单元。
具体地讲，如图3中所示，在第一实施例的半导体芯片CHP(HB)中，还形成功率晶体管Q3和Q4和二极管D3和D4。如图3中所示，例如，彼此反并联耦合的功率晶体管Q3和二极管D3在x方向上并排布置，彼此反并联耦合的二极管D4和功率晶体管Q4在x方向上并排布置。同时，彼此串联耦合的功率晶体管Q3和二极管D4在与x方向上正交的y方向上并排布置，彼此串联耦合的二极管D3和功率晶体管Q4在与y方向上并排布置。
在第一实施例的半导体芯片CHP(HB)中，如图3中所示，互连L4和互连L5按使功率晶体管Q3和二极管D3夹在其间的方式布置。互连L4和互连L5均向x方向延伸。此外，互连L5和互连L6均按使二极管D4和功率晶体管Q4夹在其间的方式布置。互连L5和互连L6也均向x方向延伸。
如上所述，在第一实施例的半导体芯片CHP(HB)中，形成具有功率晶体管Q1和Q2、二极管D1和D2和互连L1至L3的单元(第一单元)，以及具有功率晶体管Q3和Q4、二极管D3和D4和互连L4至L6的单元(第二单元)。在第一实施例中，这两个单元(第一单元+第二单元)形成全桥电路的构成元件。
<(用于半桥电路的)半导体芯片的结构>
例如，如上所述，在半导体芯片CHP(HB)中，可形成作为全桥电路构成元件的功率晶体管Q1至Q4和二极管D1至D4。然而，考虑到全桥电路具有两个半桥电路，可料想到，在半导体芯片中，形成作为最小单元的单个半桥电路的构成元件。因此，在给定其中形成单个半桥电路的构成元件的半导体芯片CHP(HB)的情况下，以下将描述半导体芯片CHP(HB)的布局结构的细节。
图4是示出第一实施例的半导体芯片的布局结构示例的平面图。在图4中示出的半导体芯片CHP(HB)中，形成半桥电路的构成元件。例如，形成图1至图3中示出的功率晶体管Q3和Q4和二极管D3和D4。
在图4中，第一实施例的半导体芯片CHP(HB)是例如矩形形式。如图4中所示，在这个半导体芯片CHP(HB)中，形成以下部件：功率晶体管Q3；与功率晶体管Q3反并联耦合的二极管D3；与功率晶体管Q3串联耦合的二极管D4；与二极管D3串联耦合并且与二极管D4反并联耦合的功率晶体管Q4。
当在平面中观察时，功率晶体管Q3具有彼此分开布置的漏极和源极和用于进行漏极和源极之间流动的电流的通/断控制的栅电极GE3。以相同方式，当在平面中观察时，功率晶体管Q4还具有彼此分开布置的漏极和源极和用于进行漏极和源极之间流动的电流的通/断控制的栅电极GE4。
同时，二极管D3具有与功率晶体管Q3的漏极电耦合的阴极和与功率晶体管Q3的源极和功率晶体管Q4的漏极电耦合的阳极。以相同方式，二极管D4具有与功率晶体管Q3的源极和功率晶体管Q4的漏极电耦合的阴极和与功率晶体管Q4的源极电耦合的阳极。
此外，如图4中所示，第一实施例的半导体芯片CHP(HB)具有互连L4，互连L4用作功率晶体管Q3的漏极和二极管D3的阴极。此外，半导体芯片CHP(HB)具有互连L5和互连L6，互连L5用作功率晶体管Q3的源极和二极管D4的阴极并且还用作功率晶体管Q4的漏极和二极管D3的阳极，互连L6用作功率晶体管Q4的源极和二极管D4的阳极。
如图4中所示，功率晶体管Q3和二极管D3在x方向上并排布置，二极管D4和功率晶体管Q4在x方向上并排布置。同时，功率晶体管Q3和二极管D4在y方向上并排布置，二极管D3和功率晶体管Q4在y方向上并排布置。此外，互连L4至L6在x方向上延伸以彼此分开。
此外，如图4中所示，功率晶体管Q3具有彼此并联耦合的多个单位晶体管UT3。当在平面中观察时，包括在功率晶体管Q3中的单位晶体管UT3中的每一个具有漏电极DE3和源电极SE3，漏电极DE3和源电极SE3在y方向上延伸以彼此分开。
以相同方式，功率晶体管Q4具有彼此并联耦合的多个单位晶体管UT4。当在平面中观察时，包括在功率晶体管Q4中的单位晶体管UT4中的每一个具有漏电极DE4和源电极SE4，漏电极DE4和源电极SE4在y方向上延伸以彼此分开。
在这种情况下，包括在功率晶体管Q3中的单位晶体管UT3中的每一个的漏电极DE3电耦合到用作功率晶体管Q3的漏极的互连L4。包括在功率晶体管Q3中的单位晶体管UT3中的每一个的源电极SE3电耦合到用作功率晶体管Q3的源极的互连L5。同时，包括在功率晶体管Q4中的单位晶体管UT4中的每一个的漏电极DE4电耦合到用作功率晶体管Q4的漏极的互连L5。包括在功率晶体管Q4中的单位晶体管UT4中的每一个的源电极SE4电耦合到用作功率晶体管Q4的源极的互连L6。
另外，如图4中所示，二极管D3具有彼此并联耦合的多个单位二极管UD3。当在平面中观察时，单位二极管UD3中的每一个具有阳极电极AE3和阴极电极CE3，阳极电极AE3和阴极电极CE3在y方向上延伸以彼此分开。以相同方式，二极管D4具有彼此并联耦合的多个单位二极管UD4。当在平面中观察时，单位二极管UD4中的每一个具有阳极电极AE4和阴极电极CE4，阳极电极AE4和阴极电极CE4在y方向上延伸以彼此分开。
包括在二极管D3中的单位二极管UD3中的每一个的阴极电极CE3电耦合到用作二极管D3的阴极的互连L4。包括在二极管D3中的单位二极管UD3中的每一个的阳极电极AE3电耦合到用作二极管D3的阳极的互连L5。同时，包括在二极管D4中的单位二极管UD4中的每一个的阴极电极CE4电耦合到用作二极管D4的阴极的互连L5。包括在二极管D4中的单位二极管UD4中的每一个的阳极电极AE4电耦合到用作二极管D4的阳极的互连L6。
如上所述，实现第一实施例的半导体芯片CHP(HB)的布局结构。
<半导体芯片的封装结构>
以下参照附图中的一些描述第一实施例的半导体芯片CHP(HB)的封装结构示例。
图5是示出第一实施例的半导体芯片CHP(HB)的封装结构的平面图。如图5中所示，第一实施例的半导体芯片CHP(HB)以矩形形式安装在例如芯片安装部分TAB上。围绕芯片安装部分TAB，形成以下部件：高电压端子HVT；低电压端子LVT；负载端子LT；栅极端子GT1；栅极端子GT2。高压端子HVT电耦合到例如直流电源E的正电压侧(正极)，而低压端子LVT电耦合到例如直流电源E的负电压侧(负极)。负载端子LT电耦合到图1和图2中示出的电感器L(负载)。此外，栅极端子GT1和GT2电耦合到例如未示出的栅控制电路(PWM控制电路)。
如图5中所示，栅极端子GT1通过例如是金线的布线W耦合到半导体芯片CHP(HB)中形成的栅电极GE3。以相同方式，栅极端子GT2通过例如是金线的另一布线W耦合到半导体芯片CHP(HB)中形成的栅电极GE4。
此外，半导体芯片CHP(HB)中形成的互连L4通过例如是金线的布线W4耦合到高压端子HVT。以相同方式，半导体芯片CHP(HB)中形成的互连L5通过例如是金线的布线W5耦合到负载端子LT。半导体芯片CHP(HB)中形成的互连L6通过例如是金线的布线W6耦合到低压端子LVT。
在这种情况下，布线W4多点结合到互连L4。以相同方式，布线W5多点结合到互连L5，布线W6多点结合到互连L6。
图6是通过沿图5中的A-A线切割芯片而得到的剖视图。在图6中，在半导体衬底1S上形成外延层EP。在外延层EP上形成互连L4，互连L4是例如其周围被表面保护膜(氧化硅膜)PAS包围的铝膜。布线W4结合到这个互连L4上，使得互连L4电耦合到布线W4。
如上所述，第一实施例的半导体芯片CHP(HB)被封装构造。
<第一实施例的特征(其布局的特征)>
接下来，将描述第一实施例的特征。第一实施例的特征中的第一个特征是如例如图4中所示，互连L5被布置成用作功率晶体管Q3的源极和二极管D4的阴极并且还用作功率晶体管Q4的漏极和二极管D3的阳极的特征。换句话讲，第一实施例的第一特征在于，功率晶体管中的一个和与这个功率晶体管串联耦合的二极管形成在单个半导体芯片，并且另外用作功率晶体管的漏极的互连和用作二极管的阳极的互连是彼此共用的。根据第一实施例，这个特征可以使彼此串联耦合的功率晶体管和二极管之间的寄生电感减小。因此，第一实施例使得可以在进行本电路切换的过程中产生电流换向时限制以下现象：因彼此串联耦合的功率晶体管和二极管之间的寄生电感造成的切换波形的振铃。以这种方式，第一实施例使得可以通过高速切换动作改进本电路的性能。
第一，第一实施例的第一特征在于，包括在全桥电路或半桥电路中的功率晶体管和与这个功率晶体管串联耦合的二极管形成在同一半导体芯片中。以这种方式，这个实施例使得相比于功率晶体管和与这个功率晶体管串联耦合的二极管分别形成在不同半导体芯片的情况，可以使功率晶体管和二极管之间的耦合距离更短。这意味着可减小功率晶体管和与这个功率晶体管串联耦合的二极管之间的寄生电感。这种方式使得可以限制因寄生电感造成的切换波形的振铃(第一设计)。
第二，第一实施例的第一特征在于，例如，通过单个互连使功率晶体管的漏极和与这个功率晶体管串联耦合的阳极彼此共用(第二设计)。以这种方式，第一实施例使得可以缩短彼此串联耦合的功率晶体管的漏极和二极管的阳极之间的耦合距离。结果，在彼此串联耦合的功率晶体管和二极管之间产生电流换向的电路(例如，全桥电路或半桥电路)中，可以限制因彼此串联耦合的功率晶体管和二极管之间的寄生电感造成的切换波形的振铃。
如上所述，在第一实施例中预先假定使用在彼此串联耦合的功率晶体管和二极管之间产生电流换向的电路。第一实施例的第一特征的技术点在于，彼此串联耦合的功率晶体管和二极管形成在同一半导体芯片中(第一设计)，并且另一个技术点在于，通过单个公共互连使功率晶体管的漏极和与这个功率晶体管串联耦合的二极管的阳极彼此共用(第二设计)。结果，第一实施例使得可以通过基于第一设计的寄生电感减小效果和基于第二设计的寄生电感减小效果的合成有益效果，限制因寄生电感造成的切换波形的振铃。因此，可通过高速切换动作，改进第一实施例的半导体器件的性能。
此外，第一实施例的第一特征还可产生使半导体器件的尺寸小的有益效果以及使彼此串联耦合的功率晶体管和二极管之间的寄生电感可大大减小的有益效果。这是因为，通过将彼此串联耦合的功率晶体管和二极管形成在同一半导体芯片中，第一实施例的第一特征使得不必制备其中形成功率晶体管的半导体芯片和其中形成二极管的半导体芯片二者。换句话讲，第一实施例的半导体器件使得可以减少半导体器件中包括的半导体芯片的数量，从而使半导体器件的尺寸小。此外，根据第一实施例的第一特征，通过单个公共互连使功率晶体管的漏极和与这个功率晶体管串联耦合的二极管的阳极彼此共用。这种情况使得相比于功率晶体管的漏极和与这个功率晶体管串联耦合的二极管的阳极分别由不同互连制成的任何情况，在功率晶体管和与这个功率晶体管串联耦合的二极管形成在同一半导体芯片中的结构中，可以使供其互连的间隔更小。结果，根据第一实施例的第一特征，可使半导体器件的尺寸小。
此外，第一实施例的第二特征在于，如例如图5中所示的，互连L4和高压端子HVT通过其彼此耦合的布线W4多点结合到互连L4。以相同方式，第一实施例的第二特征还在于，如例如图5中所示的，互连L5和负载端子LT通过其彼此耦合的布线W5多点结合到互连L5，另外，互连L6和低电压端子LVT通过其彼此耦合的布线W6多点结合到互连L6。
以这种方式，第一实施例的第二特征可以使互连L4和高压端子HVT之间的耦合电阻、互连L5和负载端子LT之间的耦合电阻、互连L6和低压端子LVT之间的耦合电阻降低。如图5中所示，在第一实施例中，特别地讲，互连L4至L6长距离延伸向x方向；因此，通过执行布线W4至W6的多点结合，相应耦合电阻可有效减小。此外，通过布线W4至W6的多点结合，通过布线W4至W6造成的相应寄生电感也可减小。结果，第一实施例的第二特征使得可以有效限制半导体器件整体的互连电阻和互连电感，以改进半导体器件的性能。
<半导体芯片的器件结构>
以下将描述第一实施例的半导体芯片CHP(HB)的器件结构。将初始地进行关于半导体芯片CHP(HB)中形成的功率晶体管(功率晶体管Q3和功率晶体管Q4)的器件结构的具体描述，随后将进行关于半导体芯片CHP(HB)中形成的二极管(二极管D3和二极管D4)的器件结构的具体描述。
现今，更高效使用能量对于低碳社会是愈来愈重要和迫切的需要。例如，减小任何逆变器的电力损耗的效果可促使高效使用能量。因此，包括在逆变器中的功率晶体管的开发是重要的。在这种研究和开发情形下，研究将功率晶体管材料从Si(硅)转换成GaN(氮化镓)。这是因为，GaN(氮化镓)的介电击穿场强度和带隙大于Si(硅)，因此通过使用GaN(氮化镓)，可以提供一种高性能功率器件，该功率器件能够兼顾其耐压地减小导通电阻。因此，在第一实施例中，关注使用GaN作为功率器件材料的功率晶体管。参照图7，下文中将描述功率晶体管的器件结构。
图7是示出第一实施例中的功率晶体管的器件结构的剖视图。如图7中所示，在第一实施例中的功率晶体管中的每一个中，在包括例如硅的半导体衬底1S上形成缓冲层BUF。在这个缓冲层BUF上形成包括例如GaN的沟道层(电子传输层)CH。在沟道层CH上形成包括例如AlGaN的电子供应层ES。
缓冲层BUF被形成为减轻半导体衬底1S中包括的Si的晶格间隔和沟道层CH中包括的氮化镓(GaN)的晶格间隔之间的不一致。具体地讲，当包括氮化镓(GaN)的沟道层CH直接形成在包括硅的半导体衬底1S上时，在沟道层CH中形成许多晶体缺陷，使得功率晶体管的性能降低；依照这样，缓冲层BUF插入半导体衬底1S和沟道层CH之间，以实现晶格减轻。通过形成这个缓冲层BUF，可提高缓冲层BUF上形成的沟道层CH的质量，由此功率晶体管的性能可改进。
在第一实施例中，描述了硅(Si)用于半导体衬底1S的示例。然而，半导体衬底不限于这个示例。因此，能使用不同衬底，包括例如碳化硅(SiC)、蓝宝石(Al2O3)、氮化镓(GaN)或金刚石(C)。
此外，如图7中所示，在第一实施例中的功率晶体管中的每一个中，形成沟槽TR，沟槽TR从电子供应层ES的前表面延伸，经过电子供应层ES和沟道层CH之间的界面并且进一步到达沟道层CH。在沟槽TR的任何内壁上形成栅绝缘膜GOX，栅绝缘膜GOX是例如氧化硅膜或氧化铝膜。在沟槽TR内部形成栅电极GE，栅电极GE是栅电极GE3或GE4。
如图7中所示，在电子供应层ES上形成漏电极DE和源电极SE，漏电极DE是漏电极DE3或DE4，源电极SE是源电极SE3或SE4。为了覆盖漏电极DE和源电极SE，形成表面绝缘膜PAS，表面绝缘膜PAS是例如氧化硅膜。在这种情况下，漏电极DE和源电极SE均是例如铝膜。
在使用氮化物半导体材料的如上所述构造的第一实施例中的功率晶体管中的每一个中，在沟道层CH和电子供应层ES之间的界面附近，产生二维电子气2DEG。具体地讲，因基于沟道层CH和电子供应层ES之间的电子亲和力差异的导带偏移和沟道层CH和电子供应层ES中存在的压电极化和自发极化的效果，在沟道层CH和电子供应层ES之间的界面附近，产生比费米能级低的方势阱。结果，在方势阱内累积电子，由此，在沟道层CH和电子供应层ES之间的界面附近，产生二维电子气2DEG。
其中嵌入栅电极GE的沟槽TR经过沟道层CH和电子供应层ES之间的界面到达沟道层CH的原因如下：当栅电极GE布置在例如电子供应层ES上时，在沟道层CH和电子供应层ES之间的界面附近不利地产生二维电子气2DEG，这个界面在栅电极GE正下方，即使是在没有向栅电极GE施加电压的状态下。换句话讲，即使是在没有向栅电极GE施加电压的状态下，当在漏电极DE和源电极SE之间产生电压差时，功率晶体管也变成有导通电流在功率晶体管中流动的常开状态。
具体地讲，在将氮化硅半导体用于沟道层CH和电子供应层ES的情况下，因沟道层CH和电子供应层ES之间的导电偏移，产生方势阱，另外，因基于使用氮化硅半导体的压电极化和自发极化，方势阱的底部被下推。结果，在栅电极GE没有沟槽结构的情况下，即使当没有向栅电极GE施加电压时，在沟道层CH和电子供应层ES之间的界面附近，也产生二维电子气2DEG。结果，功率晶体管不利地变成常开型器件。
然而，要求其典型示例是功率晶体管的用于电力控制的晶体管是常关型器件。因此，如图7中所示，提出均具有栅电极GE被嵌入沟槽TR中的结构的功率晶体管。
在包括具有这个沟槽结构的栅电极GE的功率晶体管中的每一个的情况下，沟道层CH和电子供应层ES之间的界面被具有沟槽结构的栅电极GE阻碍。因此，当施加到栅电极GE的电压是阈值电压或更小时，没有通过二维电子气在源电极SE和漏电极DE之间实现导电。
同时，当向第一实施例中的功率晶体管中的每一个中的栅电极GE施加等于或大于阈值电压的电压时，电子聚集在栅电极GE的底表面附近，使得形成电子累积区域。结果，当向栅电极GE施加等于或大于阈值电压的电压时，通过二维电子气2DEG和电子累积区域，在源电极SE和漏电极DE之间实现导电。因此，导通电流从漏电极DE流向源电极SE。换句话讲，电子从源电极SE流向漏电极DE。以这种方式，具有图7中示出的结构的功率晶体管Q可实现常关型器件。简言之，采用具有沟槽结构的栅电极GE实现常关型器件。
另外，如图7中示出的，在电子供应层ES上形成漏电极DE和源电极SE。使电子供应层(氮化物半导体层)ES与漏电极DE欧姆接触；电子供应层(氮化物半导体层)ES还与源电极SE欧姆接触。欧姆接触指代电阻接触，并且被定义为没有在肖特基接触中发现的整流性质的接触。
在第一实施例中，描述了均具有沟槽结构的功率晶体管。然而，本发明中的功率晶体管的器件结构不限于这种结构。功率晶体管可具有例如HEMT结构，在该HEMT结构中，使栅电极与电子供应层肖特基接触。
以下将参照图8描述其中形成上述功率晶体管的同一半导体芯片中形成的二极管的器件结构。
图8是示出第一实施例中的二极管的器件结构的剖视图。如图8中所示，在半导体衬底1S上形成缓冲层BUF。在这个缓冲层BUF上，形成包括例如GaN的沟道层(电子传输层)CH。在沟道层CH上形成包括例如AlGaN的电子供应层ES。在这种情况下，在沟道层CH和电子供应层ES之间的界面中，形成方势阱。在电子供应层ES上形成彼此分开的阳极电极AE和阴极电极CE。为了覆盖阳极电极AE和阴极电极CE，形成是例如氧化硅膜的表面绝缘膜PAS。此外，如图8中所示，在第一实施例中，作为阳极电极AE下面的层，形成肖特基结区SBU，肖特基结区SBU与沟道层CH和电子供应层ES中的每一个形成肖特基结。用于形成肖特基结区SBU的材料的示例包括镍(Ni)、金(Au)、铂(Pt)、钨(W)和p型多晶硅(Si)。肖特基接触被定义为具有整流性质的接触。具体地讲，这个整流性质是使电流从阳极电极AE流向阴极电极CE同时阻挡任何电流从阴极电极CE通向阳极电极AE的性质。如上所述，形成肖特基势垒二极管。
<第一实施例的特征(其器件结构的特征)>
以下将描述第一实施例的器件结构的特征。第一实施例的特征中的第一个特征在于，采用为功率晶体管的不是“垂直功率晶体管”而是“横向功率晶体管”。这个特征使得可以实现例如图4中示出的第一实施例的布局的特征。
第一，将详述这个特征。“垂直功率晶体管”指代具有漏极和源极被形成为在半导体芯片厚度方向上彼此分开的器件结构的功率晶体管。在任何“垂直功率晶体管”中，例如，源极形成在半导体芯片的前表面侧，另外，漏极形成在半导体芯片的后表面侧，使得电流在半导体芯片厚度方向上流动。同时，“横向功率晶体管”指代具有当在平面中观察时漏极和源极在半导体芯片主表面中彼此分开形成的器件结构的功率晶体管。在任何“横向功率晶体管”中，例如，漏极和源极二者形成在半导体芯片的前表面(主表面)中，使得电流在与半导体芯片的前表面平行的方向上流动。
如上所述，在任何“垂直功率晶体管”中，源极形成在半导体芯片的前表面中，另外，漏极形成在半导体芯片的后表面中。这样使得难以在单个半导体芯片中形成彼此串联耦合的两个功率晶体管，这两个功率晶体管是例如被构造为半桥电路上臂的功率晶体管和被构造为半桥电路下臂的功率晶体管。换句话讲，在例如彼此并联耦合的两个“垂直功率晶体管”中，使形成在半导体芯片的前表面中的源极和形成在半导体芯片的后表面中的漏极彼此共用；因此，在单个半导体芯片中可形成两个功率晶体管。然而，当彼此串联耦合的两个功率晶体管被构造为“垂直功率晶体管”时，“垂直功率晶体管”中的一个的前表面侧的源极耦合到另一个“垂直功率晶体管”的后表面侧的漏极。因此，难以在同一半导体芯片中形成彼此串联耦合的任何两个“垂直功率晶体管”。这意味着，“垂直功率晶体管”不能实现例如图4中示出的第一实施例的半导体芯片CHP(HB)的布局。
相比之下，在任何“横向功率晶体管”中，漏极和源极二者形成在半导体芯片的表面中。这使得容易在单个半导体芯片中形成彼此串联耦合的两个功率晶体管，这两个功率晶体管是例如被构造为半桥电路上臂的功率晶体管和被构造为半桥电路下臂的功率晶体管。总结来说，当彼此串联耦合的两个功率晶体管被构造为“横向功率晶体管”时，“横向功率晶体管”中的一个的前表面侧的源极耦合到另一个“横向功率晶体管”的前表面侧的漏极是充分的。换句话讲，“横向功率晶体管”中的一个的源极和另一个“横向功率晶体管”的漏极二者存在于芯片的同一表面侧。这样使得容易在单个半导体芯片中形成彼此串联耦合的任何两个“横向功率晶体管”。因此，通过采用“横向功率晶体管”，可以实现例如图4中示出的第一实施例的半导体芯片CHP(HB)的布局。换句话讲，精确地，因为采用“横向功率晶体管”作为功率晶体管，所以可以实现图4中示出的第一实施例中的布局。
图4中示出的第一实施例中的布局可用于采用“GaN功率晶体管”作为“横向功率晶体管”的情况。下文中，将对这一点进行描述。
关于例如“Si功率晶体管”，其主流是“垂直功率晶体管”，这可提高单元集成度并且其导通电阻可减小，另外，依照其器件结构，必须形成体二极管。因此，关于“Si功率晶体管”，可用性低是因为：预先假定晶体管是“垂直功率晶体管”；另外，使用其中功率晶体管被形成为与二极管不同的构成元件的图4中示出的布局。
相比之下，关于“GaN功率晶体管”中的每一个，如图7中示出的，使用位于沟道层CH和电子供应层ES之间的界面附近的二维电子气2DEG必须使本晶体管是“横向功率晶体管”。此外，依照其器件结构，没有形成体二极管。因此，关于“GaN功率晶体管”，因为这些晶体管是“横向功率晶体管”并且没有形成体二极管这两点，高度可用的是：假定晶体管是“横向功率晶体管”，另外使用其中功率晶体管被形成为与二极管不同的构成元件的图4中示出的布局。
当在采用“GaN功率晶体管”的同时实现图4中示出的布局时，第一实施例使得可以限制因功率晶体管中的每一个和与其串联耦合的二极管之间的寄生电感造成的切换波形的振铃，同时通过“GaN功率晶体管”使导通电阻减小和耐压彼此不冲突。通过这样，第一实施例可产生可提供高性能功率器件的显著有利效果。
第二，第一实施例的器件结构的特征中的第二个特征在于，使安装在其中形成功率晶体管的同一半导体芯片中的二极管是肖特基势垒二极管。这个特征使得可以减小第一实施例的半导体器件消耗的电力。具体地讲，肖特基势垒二极管具有正向方向压降比pn结二极管小的性质。因此，例如，在第一实施例的半导体器件中，在切换半导体器件时产生电流换向，使得电流流入二极管中的每一个中。然而，通过使用正向方向压降小的肖特基势垒二极管，可减小基于流入二极管的电流的电力消耗。
上述这样使得第一实施例的半导体器件可以产生优异的有利效果，即通过局部特征和器件结构特征的合成有利效果，提供高性能的功率器件。
<修改例>
以下将参照图9和图10描述第一实施例的半导体芯片CHP(HB)的封装结构的修改例。图9是示出本修改例的半导体芯片CHP(HB)的封装结构的平面图。如图9中所示，在修改例中，互连L4至L6在x方向上延伸以彼此分开同时没有被表面保护膜PAS遮蔽。形成铝带AR4(第一导电构件)，铝带AR4在x方向上延伸并且电耦合到互连L4，同时从互连L4的上部区域向表面保护膜PAS的上部区域布置。此外，形成铝带AR5(第二导电构件)，铝带AR5在x方向上延伸并且电耦合到互连L5，同时从互连L5的上部区域向表面保护膜PAS的上部区域布置。以相同方式，形成铝带AR6(第三导电构件)，铝带AR6在x方向上延伸并且电耦合到互连L6，同时从互连L6的上部区域向表面保护膜PAS的上部区域布置。
图10是通过沿图9中的A-A线切割封装结构而得到的剖视图。如图10中所示，在半导体衬底1S上形成外延层EP。在这个外延层EP上，例如，形成互连L4，互连L4是其周围被表面保护膜(氧化硅膜)PAS包围的铝膜。铝带AR4结合到这个互连L4，并且电耦合到互连L4。如上所述，修改例的半导体芯片CHP(HB)被封装构造。
相比于与图5中的布线W4对应的示例中的布线，铝带AR4的宽度更大并且电阻值更低；因此，高压端子HVT(图9中)和互连L4之间的耦合电阻可进一步减小。以相同方式，相比于与图5中的布线W5对应的示例中的布线，铝带AR5的宽度更大并且电阻值更低；因此，负载端子LT(图9中)和互连L5之间的耦合电阻可进一步减小。另外，相比于与图5中的布线W6对应的示例中的布线，铝带AR6的宽度更大并且电阻值更低；因此，低压端子LVT(图9中)和互连L6之间的耦合电阻可进一步减小(第一优点)。此外，在修改例中，铝带AR4多点结合到互连L4，铝带AR5多点结合到互连L5，另外，铝带AR6多点结合到互连L6(第二优点)。结果，修改例使得可以通过第一优点和第二优点的合成有利效果，进一步减小另外半导体器件的寄生电阻。
第二实施例：
以下将参照附图中的一些描述本实施例(第二实施例)的半导体器件的结构。图11是示出第二实施例中的半导体芯片CHP1的布局结构示例的平面图。在图11中示出的第二实施例中的半导体芯片CHP1中，例如，形成与图2中示出的单位单元U1相同的构成元件。具体地讲，如图11中所示，在第二实施例中的半导体芯片CHP1中，具有栅电极GE1和二极管D2的功率晶体管Q1在x方向上并排布置。当在平面中观察时，互连WL1和互连WL2以使功率晶体管Q1夹在其间的方式形成。互连WL1和互连WL2均在y方向上延伸。当在平面中观察时，互连WL2和互连WL3以使二极管D2夹在其间的方式形成。互连WL2和互连WL3均在y方向上延伸。
以这种方式，同样，在第二实施例中的半导体芯片CHP1中，实现关于第一实施例描述的布局特征。具体地讲，在第二实施例中，同样实现以下：彼此串联耦合的功率晶体管Q1和Q2形成在同一半导体芯片中(第一设计)；通过作为单个公共互连的互连WL2使功率晶体管Q1的源极和与这个功率晶体管Q1串联耦合的二极管D2的阴极彼此共用(第二设计)。
图12是示出第二实施例中的半导体芯片CHP2的布局结构示例的平面图。在图12中示出的第二实施例中的半导体芯片CHP2中，例如，形成与图2中示出的单位单元U2相同的构成元件。具体地讲，如图12中所示，在第二实施例中的半导体芯片CHP2中，二极管D1和具有栅电极GE2的功率晶体管Q2并排布置在x方向上。当在平面中看时，互连WL4和互连WL5以使二极管D1夹在其间的方式形成。互连WL4和互连WL5均在y方向上延伸。当在平面中观察时，互连WL5和互连WL6以使功率晶体管Q2夹在其间的方式形成。互连WL5和互连WL6均在y方向上延伸。
以这种方式，同样，在第二实施例中的半导体芯片CHP2中，实现关于第一实施例描述的布局特征。具体地讲，在第二实施例中，同样实现以下：彼此串联耦合的二极管D1和功率晶体管Q2形成在同一半导体芯片中(第一设计)；通过作为单个公共互连的互连WL5使二极管D1的阳极和与这个二极管D1串联耦合的功率晶体管Q2的漏极彼此共用(第二设计)。
图13A至图13C均是示出第二实施例的半导体器件的结构的视图。具体地讲，图13B是示出第二实施例的半导体器件的结构的剖视图。图13A是与图13B中的半导体器件的左侧侧表面对应的侧视图，图13C是与图13B中的半导体器件的右侧侧表面对应的侧视图。
如图13A至图13C中所示，第二实施例的半导体器件具有例如衬底WB、半导体芯片CHP1和半导体芯片CHP2。半导体芯片CHP1安装在衬底WB的前表面上，半导体芯片CHP2安装在衬底WB的后表面上。如图13A至图13C中所示，在衬底WB中，形成均穿透衬底WB的贯穿电极PLG1、PLG2和PLG3。形成在半导体芯片CHP1中的互连WL1通过贯穿电极PLG1电耦合到形成在半导体芯片CHP2中的互连WL4。以相同方式，形成在半导体芯片CHP1中的互连WL2通过贯穿电极PLG2电耦合到形成在半导体芯片CHP2中的互连WL5，形成在半导体芯片CHP1中的互连WL3通过贯穿电极PLG3电耦合到形成在半导体芯片CHP2中的互连WL6。以这种方式，形成用于实现图2中示出的半桥电路HB1的半导体器件。由此形成的第二实施例的半导体器件也可按与第一实施例中相同的方式获得寄生电感减小效果。这样可以限制因寄生电感造成的切换波形的振铃。因此，还可通过高速切换动作，改进第二实施例的半导体器件。
此外，根据第二实施例，在单个半导体芯片中没有形成图2中示出的半桥电路HB1的构成元件的情况下，作为半桥电路HB1的构成元件的单位单元U1和U2分别形成在不同的半导体芯片(半导体芯片CHP1和CHP2)中。为此原因，第二实施例使得可以减小半导体芯片中的每一个的芯片大小(平面大小)，以使半导体器件的尺寸小。
以上用本发明的实施例的方式具体描述了发明人创造的发明。然而，本发明不限于这些实施例，实施例均可变化成各种形式，只要变化后的实施例没有脱离本发明的主题。

Claims (19)

1.一种半导体器件，所述半导体器件包括半导体芯片，所述半导体芯片包括：
第一功率晶体管，
第一二极管，所述第一二极管反并联耦合到所述第一功率晶体管，
第二二极管，所述第二二极管串联耦合到所述第一功率晶体管，以及
第二功率晶体管，所述第二功率晶体管串联耦合到所述第一二极管，并且还反并联耦合到所述第二二极管；
其中，所述第一功率晶体管包括：
第一漏极和第一源极，所述第一漏极和所述第一源极被布置成在平面图中彼此分开，以及
第一栅电极，所述第一栅电极提供所述第一漏极和所述第一源极之间流动的电流的通/断控制；
其中，所述第二功率晶体管包括：
第二漏极和第二源极，所述第二漏极和所述第二源极被布置成在平面图中彼此分开，以及
第二栅电极，所述第二栅电极提供所述第二漏极和所述第二源极之间流动的电流的通/断控制；
其中，所述第一二极管包括：
第一阴极，所述第一阴极电耦合到所述第一漏极，以及
第一阳极，所述第一阳极电耦合到所述第一源极和所述第二漏极；
其中，所述第二二极管包括：
第二阴极，所述第二阴极电耦合到所述第一源极和所述第二漏极，以及
第二阳极，所述第二阳极电耦合到所述第二源极，
其中，所述半导体芯片包括：
第一互连，所述第一互连用作所述第一功率晶体管的所述第一漏极和所述第一二极管的所述第一阴极，
第二互连，所述第二互连用作所述第一功率晶体管的所述第一源极和所述第二二极管的所述第二阴极，并且还用作所述第二功率晶体管的所述第二漏极和所述第一二极管的所述第一阳极，以及
第三互连，所述第三互连用作所述第二功率晶体管的所述第二源极和所述第二二极管的所述第二阳极，
其中，所述第一功率晶体管和所述第一二极管在第一方向上并排布置，
其中，所述第二二极管和所述第二功率晶体管在所述第一方向上并排布置，
其中，所述第一功率晶体管和所述第二二极管在与所述第一方向交叉的第二方向上并排布置，
其中，所述第一二极管和所述第二功率晶体管在所述第二方向上并排布置，并且
其中，所述第一互连至所述第三互连在所述第一方向上延伸并且彼此分开。
2.根据权利要求1所述的半导体器件，
其中，在所述半导体芯片中形成多个单元，所述多个单元每一个均包括所述第一功率晶体管或所述第二功率晶体管、所述第一二极管或所述第二二极管，以及所述第一互连、所述第二互连或所述第三互连。
3.根据权利要求2所述的半导体器件，
其中，在所述半导体芯片中形成所述单元的成对单元，并且
其中，所述成对单元是全桥电路的构成元件。
4.根据权利要求1所述的半导体器件，包括：
第一布线，所述第一布线多点结合到所述第一互连，
第二布线，所述第二布线多点结合到所述第二互连，以及
第三布线，所述第三布线多点结合到所述第三互连。
5.一种半导体器件，所述半导体器件包括半导体芯片，所述半导体芯片包括：
第一功率晶体管，
第一二极管，所述第一二极管反并联耦合到所述第一功率晶体管，
第二二极管，所述第二二极管串联耦合到所述第一功率晶体管，以及
第二功率晶体管，所述第二功率晶体管串联耦合到所述第一二极管，并且还反并联耦合到所述第二二极管；
其中，所述第一功率晶体管包括：
第一漏极和第一源极，所述第一漏极和所述第一源极被布置成在平面图中彼此分开，以及
第一栅电极，所述第一栅电极提供所述第一漏极和所述第一源极之间流动的电流的通/断控制；
其中，所述第二功率晶体管包括：
第二漏极和第二源极，所述第二漏极和所述第二源极被布置成在平面图中彼此分开，以及
第二栅电极，所述第二栅电极提供所述第二漏极和所述第二源极之间流动的电流的通/断控制；
其中，所述第一二极管包括：
第一阴极，所述第一阴极电耦合到所述第一漏极，以及
第一阳极，所述第一阳极电耦合到所述第一源极和所述第二漏极；
其中，所述第二二极管包括：
第二阴极，所述第二阴极电耦合到所述第一源极和所述第二漏极，以及
第二阳极，所述第二阳极电耦合到所述第二源极，
其中，所述半导体芯片包括：
第一互连，所述第一互连用作所述第一功率晶体管的所述第一漏极和所述第一二极管的所述第一阴极，
第二互连，所述第二互连用作所述第一功率晶体管的所述第一源极和所述第二二极管的所述第二阴极，并且还用作所述第二功率晶体管的所述第二漏极和所述第一二极管的所述第一阳极，以及
第三互连，所述第三互连用作所述第二功率晶体管的所述第二源极和所述第二二极管的所述第二阳极，
其中，所述第一互连至所述第三互连在第一方向上延伸并且彼此分开，
其中，所述第一功率晶体管和所述第二功率晶体管每一个均包括彼此并联耦合的多个单位晶体管，
其中，所述单位晶体管中的每一个包括在平面图中在与所述第一方向交叉的第二方向上延伸并且彼此分开的漏电极和源电极，
其中，所述第一功率晶体管的所述单位晶体管中的每一个的所述漏电极电耦合到用作所述第一漏极的所述第一互连，
其中，所述第一功率晶体管的所述单位晶体管中的每一个的所述源电极电耦合到用作所述第一源极的所述第二互连，
其中，所述第二功率晶体管的所述单位晶体管中的每一个的所述漏电极电耦合到用作所述第二漏极的所述第二互连，并且
其中，所述第二功率晶体管的所述单位晶体管中的每一个的所述源电极电耦合到用作所述第二源极的所述第三互连。
6.根据权利要求5所述的半导体器件，
其中，所述半导体芯片包括电子传输层和形成在所述电子传输层上的电子供应层，
其中，在所述电子传输层和所述电子供应层之间的界面中形成方势阱，并且
其中，所述单位晶体管中的每一个的所述漏电极和所述源电极形成在所述电子供应层上并且彼此分开。
7.根据权利要求6所述的半导体器件，
其中，所述电子传输层和所述电子供应层每一个均是氮化物半导体层。
8.根据权利要求5所述的半导体器件，
其中，在所述半导体芯片中形成多个单元，所述多个单元每一个均包括所述第一功率晶体管或所述第二功率晶体管、所述第一二极管或所述第二二极管，以及所述第一互连、所述第二互连或所述第三互连。
9.根据权利要求8所述的半导体器件，
其中，在所述半导体芯片中形成所述单元的成对单元，并且
其中，所述成对单元是全桥电路的构成元件。
10.根据权利要求5所述的半导体器件，包括：
第一布线，所述第一布线多点结合到所述第一互连，
第二布线，所述第二布线多点结合到所述第二互连，以及
第三布线，所述第三布线多点结合到所述第三互连。
11.一种半导体器件，所述半导体器件包括半导体芯片，所述半导体芯片包括：
第一功率晶体管，
第一二极管，所述第一二极管反并联耦合到所述第一功率晶体管，
第二二极管，所述第二二极管串联耦合到所述第一功率晶体管，以及
第二功率晶体管，所述第二功率晶体管串联耦合到所述第一二极管，并且还反并联耦合到所述第二二极管；
其中，所述第一功率晶体管包括：
第一漏极和第一源极，所述第一漏极和所述第一源极被布置成在平面图中彼此分开，以及
第一栅电极，所述第一栅电极提供所述第一漏极和所述第一源极之间流动的电流的通/断控制；
其中，所述第二功率晶体管包括：
第二漏极和第二源极，所述第二漏极和所述第二源极被布置成在平面图中彼此分开，以及
第二栅电极，所述第二栅电极提供所述第二漏极和所述第二源极之间流动的电流的通/断控制；
其中，所述第一二极管包括：
第一阴极，所述第一阴极电耦合到所述第一漏极，以及
第一阳极，所述第一阳极电耦合到所述第一源极和所述第二漏极；
其中，所述第二二极管包括：
第二阴极，所述第二阴极电耦合到所述第一源极和所述第二漏极，以及
第二阳极，所述第二阳极电耦合到所述第二源极，
其中，所述半导体芯片包括：
第一互连，所述第一互连用作所述第一功率晶体管的所述第一漏极和所述第一二极管的所述第一阴极，
第二互连，所述第二互连用作所述第一功率晶体管的所述第一源极和所述第二二极管的所述第二阴极，并且还用作所述第二功率晶体管的所述第二漏极和所述第一二极管的所述第一阳极，以及
第三互连，所述第三互连用作所述第二功率晶体管的所述第二源极和所述第二二极管的所述第二阳极，
其中，所述第一互连至所述第三互连在第一方向上延伸并且彼此分开，
其中，所述第一二极管和所述第二二极管每一个均包括彼此并联耦合的多个单位二极管，
其中，在平面图中，所述单位二极管中的每一个包括在与所述第一方向交叉的第二方向上延伸的阳极电极和阴极电极，
其中，所述第一二极管的所述单位二极管中的每一个的所述阴极电极电耦合到用作所述第一阴极的所述第一互连，
其中，所述第一二极管的所述单位二极管中的每一个的所述阳极电极电耦合到用作所述第一阳极的所述第二互连，
其中，所述第二二极管的所述单位二极管中的每一个的所述阴极电极电耦合到用作所述第二阴极的所述第二互连，并且
其中，所述第二二极管的所述单位二极管中的每一个的所述阳极电极电耦合到用作所述第二阳极的所述第三互连。
12.根据权利要求11所述的半导体器件，
其中，所述半导体芯片包括电子传输层和形成在所述电子传输层上的电子供应层，
其中，在所述电子传输层和所述电子供应层之间的界面中形成方势阱，
其中，所述单位二极管中的每一个的所述阳极电极和所述阴极电极形成在所述电子供应层上并且彼此分开，并且
其中，形成肖特基结区，所述肖特基结区与所述电子传输层和所述电子供应层中的每一个形成肖特基结。
13.根据权利要求11所述的半导体器件，
其中，在所述半导体芯片中形成多个单元，所述多个单元每一个均包括所述第一功率晶体管或所述第二功率晶体管、所述第一二极管或所述第二二极管，以及所述第一互连、所述第二互连或所述第三互连。
14.根据权利要求13所述的半导体器件，
其中，在所述半导体芯片中形成所述单元的成对单元，并且
其中，所述成对单元是全桥电路的构成元件。
15.根据权利要求11所述的半导体器件，包括：
第一布线，所述第一布线多点结合到所述第一互连，
第二布线，所述第二布线多点结合到所述第二互连，以及
第三布线，所述第三布线多点结合到所述第三互连。
16.一种半导体器件，所述半导体器件包括半导体芯片，所述半导体芯片包括：
第一功率晶体管，
第一二极管，所述第一二极管反并联耦合到所述第一功率晶体管，
第二二极管，所述第二二极管串联耦合到所述第一功率晶体管，以及
第二功率晶体管，所述第二功率晶体管串联耦合到所述第一二极管，并且还反并联耦合到所述第二二极管；
其中，所述第一功率晶体管包括：
第一漏极和第一源极，所述第一漏极和所述第一源极被布置成在平面图中彼此分开，以及
第一栅电极，所述第一栅电极提供所述第一漏极和所述第一源极之间流动的电流的通/断控制；
其中，所述第二功率晶体管包括：
第二漏极和第二源极，所述第二漏极和所述第二源极被布置成在平面图中彼此分开，以及
第二栅电极，所述第二栅电极提供所述第二漏极和所述第二源极之间流动的电流的通/断控制；
其中，所述第一二极管包括：
第一阴极，所述第一阴极电耦合到所述第一漏极，以及
第一阳极，所述第一阳极电耦合到所述第一源极和所述第二漏极；
其中，所述第二二极管包括：
第二阴极，所述第二阴极电耦合到所述第一源极和所述第二漏极，以及
第二阳极，所述第二阳极电耦合到所述第二源极，
其中，所述半导体芯片包括：
第一互连，所述第一互连用作所述第一功率晶体管的所述第一漏极和所述第一二极管的所述第一阴极，
第二互连，所述第二互连用作所述第一功率晶体管的所述第一源极和所述第二二极管的所述第二阴极，并且还用作所述第二功率晶体管的所述第二漏极和所述第一二极管的所述第一阳极，以及
第三互连，所述第三互连用作所述第二功率晶体管的所述第二源极和所述第二二极管的所述第二阳极，
其中，所述第一互连至所述第三互连在第一方向上延伸并且彼此分开，同时从绝缘层暴露，以及
其中，所述半导体器件包括：
第一导电构件，所述第一导电构件在从所述第一互连的上部区域布置到所述绝缘层的上部区域的同时，在所述第一方向上延伸并且还电耦合到所述第一互连，
第二导电构件，所述第二导电构件在从所述第二互连的上部区域布置到所述绝缘层的上部区域的同时，在所述第一方向上延伸并且还电耦合到所述第二互连，以及
第三导电构件，所述第三导电构件在从所述第三互连的上部区域布置到所述绝缘层的上部区域的同时，在所述第一方向上延伸并且还电耦合到所述第三互连。
17.根据权利要求16所述的半导体器件，
其中，所述第一导电构件多点结合到所述第一互连，
其中，所述第二导电构件多点结合到所述第二互连，并且
其中，所述第三导电构件多点结合到所述第三互连。
18.根据权利要求16所述的半导体器件，
其中，在所述半导体芯片中形成多个单元，所述多个单元每一个均包括所述第一功率晶体管或所述第二功率晶体管、所述第一二极管或所述第二二极管，以及所述第一互连、所述第二互连或所述第三互连。
19.根据权利要求18所述的半导体器件，
其中，在所述半导体芯片中形成所述单元的成对单元，并且
其中，所述成对单元是全桥电路的构成元件。
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