CN111415916A - 半导体装置以及半导体封装 - Google Patents

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Abstract

一种半导体装置以及半导体封装，实施方式的半导体装置防止常导通晶体管的上升速度及下降速度的降低，降低开关损耗。半导体装置具备：具有第1源极、第1漏极以及第1栅极的常关断晶体管；具有第2源极、第2漏极以及第2栅极的常导通晶体管；对上述第1栅极及上述第2栅极进行驱动的栅极驱动电路；第1电阻；第2电阻以及第1电容器；具有第1阳极和第1阴极的第1整流元件；具有第2阳极和第2阴极的第2整流元件；第1电感器；电连接在上述栅极驱动电路的基准电位节点与上述第1源极之间的第2电感器；串联连接在上述第1源极与上述第2源极之间的第2电容器及第3电感器。

Description

半导体装置以及半导体封装
本申请以日本专利申请(专利申请2019－000280，申请日：2019年1月4日)为基础，基于该申请享受优先权。通过参照该申请而包含该申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
作为下一代功率半导体器件用的材料，III族氮化物例如GaN(氮化镓)类半导体受到期待。GaN类半导体与Si(硅)相比具有较大的带隙。因此，GaN类半导体器件与Si半导体器件相比，能够实现小型且高耐压的功率半导体器件。此外，由此能够减小寄生电容器，从而能够实现高速驱动的功率半导体器件。
在GaN类的晶体管中，通常采用将二维电子气(2DEG)作为载流子的HEMT(HighElectron Mobility Transistor)构造。通常的HEMT是即使不对栅极施加电压也接通的常导通晶体管。
在处理几百V～1千V这样的大电力的电源电路等中，重视安全方面而要求常关断的动作。因此，提出了将常导通的GaN类晶体管与常关断的Si晶体管级联(cascode)连接、实现常关断动作的电路结构。
此外，在流过漏极－源极间的主电路电流和流过栅极－源极间的驱动电流共用源极电感器的电路结构的情况下，受到随着主电路电流的时间变化而在源极电感器产生的电动势的影响，驱动电流被调制。随之，产生了功率半导体器件的上升速度及下降速度降低这样的延迟、漏极电流及源极电压剧烈地进行时间变化的阻尼振荡(ringing)的问题。因此，提出了主电路电流和栅极驱动电流不共用源极电感器、采用了开尔文连接的电路结构。
但是，即使是利用了开尔文连接的电路结构，有时也无法完全消除由于主电路电流的影响而驱动电流受到调制的问题，依然产生常导通晶体管的上升速度、下降速度降低等问题。常导通晶体管的上升速度、下降速度的降低成为开关损耗增大的要因，所以需要适当的对策。
发明内容
本发明的一个实施方式提供防止常导通晶体管的上升速度及下降速度的降低并能够降低开关损耗的半导体装置以及半导体封装。
根据本实施方式，提供半导体装置，其具备：
常关断晶体管，具有第1源极、第1漏极以及第1栅极；
常导通晶体管，具有与上述第1漏极电连接的第2源极、第2漏极以及第2栅极；
栅极驱动电路，对上述第1栅极及上述第2栅极进行驱动；
第1电阻，连接在上述栅极驱动电路的输出节点与上述第1栅极之间；
第2电阻及第1电容器，串联连接在上述输出节点与上述第2栅极之间；
第1整流元件，具有与上述第2栅极电连接的第1阳极、及与上述第1源极或上述第1漏极电连接的第1阴极；
第2整流元件，具有与上述栅极驱动电路电连接的第2阳极、及与上述第1栅极电连接的第2阴极；
第1电感器，连接在上述第1漏极与上述第2源极之间；
第2电感器，电连接在上述栅极驱动电路的基准电位节点与上述第1源极之间；以及
第2电容器及第3电感器，串联连接在上述第1源极与上述第2源极之间。
附图说明
图1是一实施方式的半导体装置的电路图。
图2是一比较例的半导体装置的电路图。
图3是表示图1的半导体装置的电流通路的图。
图4是表示图2的半导体装置的电流通路的图。
图5的(a)、(b)、(c)是对图1和图2的半导体装置的栅极电压波形和栅极电流波形进行比较的图。
图6的(a)、(b)、(c)是常导通晶体管、常关断晶体管、第1及第2整流元件的剖面图。
图7是本实施方式的半导体装置的示意性布局图。
图8是一变形例的半导体装置的电路图。
图9是图8的半导体装置的示意性布局图。
符号说明
1 半导体装置，2 常关断晶体管，2a 第1源极，2b 第1漏极，2c 第1栅极，3 常导通晶体管，3a 第2源极，3b 第2漏极，3c 第2栅极，4 栅极驱动电路，5 第1电阻，6 第2电阻，7第1电容器，8 第1整流元件，8a 第1阳极，8b 第1阴极，9 第2整流元件，9a 第2阳极，9b 第2阴极，10 第1电感器，11 第2电感器，12 第2电容器，13 第3电感器，14 第4电感器，15 源极端子，16 漏极端子，51 主电路电流通路，52 第1电流通路，53 第2电流通路
具体实施方式
以下，参照附图来说明本发明的实施方式。以下的实施方式中，主要说明半导体装置内的特征性结构及动作，但在半导体装置中可以存在以下的说明中省略了的结构及动作。
本说明书中的半导体装置是包含如下部件的概念，所述部件为：使分立半导体等多个半导体元件组合而成的功率模块、或者在分立半导体等多个元件中植入了对这些元件进行驱动的驱动电路及自我保护功能的智能功率模块、或者具备功率模块及智能功率模块的系统整体。
本说明书中，“GaN类半导体”是具备GaN(氮化镓)、AlN(氮化铝)、InN(氮化铟)以及它们的中间组分的III－IV族半导体的总称。
图1是一实施方式的半导体装置1的电路图。图1的半导体装置1示出了例如额定电压为600V～1200V的功率模块的至少一部分结构。图1的半导体装置1具备常关断晶体管2、常导通晶体管3、栅极驱动电路4、第1电阻5、第2电阻6、第1电容器7、第1整流元件8、第2整流元件9、第1电感器10、第2电感器11、第2电容器12和第3电感器13。
常关断晶体管2具有第1源极2a、第1漏极2b以及第1栅极2c。常关断晶体管2是在不向第1栅极2c施加电压的情况下不流过漏极电流的晶体管。常关断晶体管2是例如使用了Si(硅)半导体的纵型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)。另外，常关断晶体管2具备未图示的寄生体二极管。常关断晶体管2的耐压是例如10V～30V以下。
常导通晶体管3具有与常关断晶体管2的第1漏极2b电连接的第2源极3a、第2漏极3b和第2栅极3c。常导通晶体管3是在不向栅极施加电压的情况下也流过漏极电流的晶体管。常导通晶体管3是例如使用了GaN类半导体的HEMT。常导通晶体管3的耐压比常关断晶体管2的耐压高。常导通晶体管3的耐压是例如600V～1200V。常关断晶体管2和常导通晶体管3均为N型。
图1的半导体装置1通过将常关断晶体管2和常导通晶体管3进行级联连接而实现常关断动作。这里，所谓级联连接是指将常关断晶体管2的第1源极2a与常导通晶体管3的第2漏极3b电连接。实际上，在将第1源极2a与第2漏极3b用键合线50等连接时产生寄生电感器。本说明书中，将在第1源极2a与第2漏极3b之间存在的寄生电感器称作第1电感器10。
栅极驱动电路4对常关断晶体管2的第1栅极2c与常导通晶体管3的第2栅极3c进行驱动。更具体而言，栅极驱动电路4根据从信号源17输出的信号，输出对第1栅极2c和第2栅极3c进行驱动的信号。信号源17输出例如方形波等信号。
栅极驱动电路4可以是将栅极驱动电路4内的多个半导体元件在同一半导体基板上形成并封装化而成的IC，也可以是安装有栅极驱动电路4内的多个半导体元件的电子电路基板。栅极驱动电路4具有基准电位节点Vs。该基准电位节点Vs与例如0V的接地节点电连接。
另外，本说明书中，将任意的半导体元件的输入输出部称作节点。节点可以是端子，也可以是进行向其他半导体元件的电连接的接触件、键合线50等的连接部位。
第1电阻5连接在栅极驱动电路4的输出节点与第1栅极2c之间。第1电阻5是常关断晶体管2的栅极电阻。栅极驱动电路4的输出节点是输出对第1栅极2c和第2栅极3c进行驱动的信号的节点。
第2电阻6和第1电容器7在栅极驱动电路4的输出节点与第2栅极3c之间串联连接。第2电阻6是常导通晶体管3的栅极电阻。第1电阻5和第2电阻6可以包含键合线50和/或布线图案的寄生电阻。
第1整流元件8具有与第2栅极3c电连接的第1阳极8a、和与第1源极2a或第1漏极2b电连接的第1阴极8b。第1整流元件8可以是二极管，也可以是被进行了二极管连接而成的晶体管。图1中，示出了将第1整流元件8的第1阴极8b与第1漏极2b连接的例子。
第2整流元件9具有与栅极驱动电路4的输出节点电连接的第2阳极9a、和与第1栅极2c电连接的第2阴极9b。第2整流元件9可以是二极管，也可以是被进行了二极管连接而成的晶体管。第2整流元件9与第1电阻5并联连接。
第1电感器10连接在第1漏极2b与第2源极3a之间。如上所述，第1电感器10可以包含键合线50和/或布线图案等的寄生电感器。
第2电感器11电连接在栅极驱动电路4的基准电位节点Vs与第1源极2a之间。第2电感器11可以包含与栅极驱动电路4的基准电位节点Vs连接的键合线50和/或布线图案的寄生电感器。
第2电容器12及第3电感器13在第1源极2a与第2源极3a之间串联连接。更详细而言，第2电容器12连接在第3电感器13的一端部与第2源极3a之间。第2电感器11连接于第3电感器13的另一端部与栅极驱动电路4的基准电位节点Vs之间的连接节点。第3电感器13可以包含与常关断晶体管2的第1源极2a连接的键合线50和/或布线图案的寄生电感器。优选的是，第2电容器12具有第1电容器7以上的电容。
图1的半导体装置1可以具备第4电感器14。第4电感器14连接在第2电容器12的另一端部与第3电感器13的一端部之间。
除此以外，图1的半导体装置1可以具备连接在常导通晶体管3的第2栅极3c与常关断晶体管2的第1漏极2b之间的未图示的第3电容器。该第3电容器可以包含寄生电容器。
图1的半导体装置1具备源极端子15和漏极端子16。源极端子15与第3电感器13的一端部电连接。源极端子15可以与接地节点等基准电位节点连接，也可以与各种半导体元件连接。例如，在将图1的半导体装置1纵续连接多个的情况下，源极端子15与其他半导体装置1内的第2漏极3b连接。漏极端子16与常导通晶体管3的漏极连接。漏极端子16可以与电源电压节点连接，也可以与各种半导体元件连接。
接着，对本实施方式的半导体装置1的动作进行说明。例如，栅极驱动电路4输出使0V和能够使常关断晶体管2接通的电压Va交替地重复的方形波信号。当向第1栅极2c输入电压Va，则常关断晶体管2接通，当向第1栅极2c输入电压0V，则常关断晶体管2关断。
当栅极驱动电路4输出电压Va，则第1电容器7的一端部的电压上升，经由第1整流元件8向源极端子15流过电流。向第2栅极3c，输入与第1整流元件8的正向电压VF相应的电压。因而，常导通晶体管3接通。
当栅极驱动电路4的输出信号从Va变化为0V，则与第1电容器7连接的第2栅极3c的电压从VF降低Va，成为负电压(VF－Va)。因而，常导通晶体管3关断。
这里，优选的是，当本实施方式的半导体装置1从关断向接通转移时，常关断晶体管2比常导通晶体管3先接通。这是因为，如果常导通晶体管3先接通，则高电压施加于第1漏极2b与第2源极3a的连接部，因此有可能耐压低的常关断晶体管2的特性劣化。
在本实施方式的半导体装置1中，当半导体装置1从关断状态向接通状态转变时，电流流过与第1电阻5并联地设置的第2整流元件9。因此，第1栅极2c的充电不受第1电阻5的影响。因而，能够将第1栅极2c迅速充电。由此，当半导体装置1从关断状态向接通状态转移时，能够可靠地使常关断晶体管2比常导通晶体管3先接通，不会向常关断晶体管2的第1漏极2b施加超过耐压的高电压。
此外，通过设置第1电阻5和第2电阻6，能够使常关断晶体管2的关断定时和常导通晶体管3的关断定时延迟所希望的时间。因而，当半导体装置1从接通状态向关断状态转移时，能够使常导通晶体管3比常关断晶体管2先关断。
图2是一比较例的半导体装置1的电路图。图2的半导体装置1的第2电感器11的一端部的连接部位不同于图1的半导体装置1。更具体而言，图2的第2电感器11的一端部电连接于第3电感器13与第4电感器14的连接节点。相对于此，在图1的半导体装置1中，第2电感器11的一端部电连接于常导通晶体管3的第1源极2a。
图3是表示图1的半导体装置1的电流通路的图，图4是表示图2的半导体装置1的电流通路的图。图1和图2的半导体装置1均在接通状态时经过常导通晶体管3的第1漏极2b－第1源极2a间与常关断晶体管2的第2漏极3b－第2源极3a间向源极端子15流过电流。该电流通路是主电路电流通路。
图3和图4的半导体装置1均除了主电路电流通路51以外还具有沿着主电路电流通路51流过电流的第1电流通路52、和从第1电流通路52迂回的其他电流通路。将该电流通路在图1的半导体装置1中称作第2电流通路53，在图4的半导体装置1中称作第3电流通路54。第2电流通路53和第3电流通路54的电流流过的通路局部是不同的。
第2电流通路53和第3电流通路54的共通点均在于从常导通晶体管3的第2源极3a向第2电容器12→第4电感器14→第3电感器13→栅极驱动电路4的基准电位节点Vs流动的电流通路。由此，能够迂回常导通晶体管3的源极电感器而进行开尔文连接。通过设置这样的电流通路，能够缩短常导通晶体管3从接通向关断、以及从关断向接通转变时的延迟时间，并且能够抑制向常导通晶体管3的第2栅极3c流过的电流的阻尼振荡。
图1的半导体装置1与图2的半导体装置1相比，特征在于能够进一步缩短常导通晶体管3的转变时的延迟时间、降低开关损耗。
关于图1和图2的半导体装置1中的第1电流通路52，更详细而言，如图3和图4的箭头线所示，是依次通过第2电阻6→常导通晶体管3的第2栅极3c→第2源极3a间的寄生电容(第3电容器)→常关断晶体管2的第1漏极2b－第1源极2a间→第2电感器11的电流通路。
除此之外，图1的半导体装置1具有第2电流通路53。第2电流通路53是依次通过常导通晶体管3的第2源极3a→第2电容器12→第4电感器14→第3电感器13→第2电感器11的电流通路。
这样，在图1的半导体装置1中，流过第3电感器13的电流的朝向在主电路电流通路51和第2电流通路53中相反。由此，通过流过第1电流通路52的电流变化，流过常导通晶体管3的第2栅极3c的驱动电流不易受到影响，能够提高流过常导通晶体管3的第2栅极3c的电流和电压的转变速度。将常导通晶体管3的第2源极3a进行开尔文连接的理由是，为了防止驱动电流由于随着流过主电路电流通路51(第1电流通路52)的电流的时间变化而在源极电感器中产生的电动势从而被调制。在图1的半导体装置1中，如图3所示，在主电路电流通路51和第2电流通路53中流过第3电感器13的电流的朝向彼此相反，所以能够抑制在源极电感器中产生的电动势，结果，能够使常导通晶体管3的第2栅极3c从关断到接通、或者从接通到关断时的转变速度高速化。由于常导通晶体管3的转变速度高速化，从而开关损耗也能够降低。
另一方面，图2的半导体装置1如图4所示那样具有第3电流通路54。第3电流通路54是依次通过常导通晶体管3的第2源极3a→第2电容器12→第4电感器14→第2电感器11的电流通路。
图2的半导体装置1中的第3电流通路54中，电流不流向第3电感器13。由此，在第3电感器13中，电流仅在主电路电流通路51和第1电流通路52的电流的朝向上流动，从而常导通晶体管3从关断向接通转变时的转变速度比图1的半导体装置1降低。
图5的(a)是对图1和图2的半导体装置1中的常导通晶体管3从关断向接通转变时的栅极电流波形进行比较的图。图5的(a)的横轴是时间，纵轴是电流值。在图5的(a)～(c)中，图1的半导体装置的栅极电流波形是实线，图2的半导体装置的栅极电流波形是虚线。
图5的(b)是将图5的(a)的一部分时间区域放大了的图。如观察图5的(b)的框内的栅极电流和栅极电压的波形可知的那样，图1的半导体装置1与图2的半导体装置1相比转变速度明显提高。此外，与一比较例相比，框18内的栅极电流的阻尼振荡也得到抑制。
图5的(c)是对图1和图2的半导体装置1中的常导通晶体管3从接通向关断转变时的栅极电流波形进行比较、并且对栅极电压波形进行比较的图。常导通晶体管3从接通向关断转变的情况下，图1的半导体装置1与图2的半导体装置1相比，栅极电流和栅极电压的波形更剧烈地变化，转变速度提高。
图6的(a)是常导通晶体管3的示意性剖面图。图6的(a)的常导通晶体管3具有在Si基板21上依次层叠了缓冲层22、GaN层23、AlGaN层24的构造。图6的(a)的常导通晶体管3示出了沟道与层叠面大致平行地被形成的横型晶体管的例子，第2栅极3c、第2漏极3b以及第2源极3a配置在AlGaN层24的上方。另外，本实施方式的常导通晶体管3也可以是将第2漏极3b设置在第2栅极3c以及第2源极3a的相反侧的纵型晶体管。
图6的(b)是常关断晶体管2的示意性剖面图。图6的(b)的常关断晶体管2，在Si基板21上形成源极扩散区域25，在其之上配置第1源极2a和第1栅极2c，并且在相反的面侧隔着漏极扩散区域26而配置有第1漏极2b。
图6的(c)是第1及第2整流元件8、9的示意性剖面图。图6的(c)示出了将第1及第2整流元件8、9设为纵型构造的例子。在阳极电极45之上配置有阳极区域46，在其之上隔着pn结层47而配置有阴极区域48。阴极区域48和阴极电极49通过键合线50电连接。
图7是本实施方式的半导体装置1的示意性布局图。在基底基板上，配置有第1漏极2b用的第1漏极区域32、电连接于漏极端子16的第2漏极区域33、电连接于源极端子15的第1源极区域34、第2源极3a用的第2源极区域35、开尔文源极区域36、和第1～第5布线图案区域37～41。
在第1漏极区域32上，配置有图6的(a)的剖面构造的常导通晶体管3和图6的(b)的剖面构造的常关断晶体管2。常关断晶体管2以第1漏极2b与第1漏极区域32接触的方式配置。第2电容器12以与第2源极区域35及第1源极区域34接触的方式配置。
在第1布线图案区域37，电连接着图7中未图示的栅极驱动器的输出节点。第2电阻6以与第1布线图案区域37及第2布线图案区域38接触的方式配置。第1电容器7以与第2布线图案区域38及第3布线图案区域39接触的方式配置。
在第3布线图案区域39上，接触着第1整流元件8的阳极面。第1整流元件8的阴极8b经由键合线50而与第1漏极区域32连接。开尔文源极区域36经由键合线50而与常关断晶体管2的第1源极2a连接。
第2整流元件9以与第1布线图案区域37及第6布线图案区域40接触的方式配置。在第1布线图案区域37和第6布线图案区域40上，接触着第2整流元件9的阳极面。第2整流元件9的阴极9b经由键合线50而与第7布线图案区域41连接。第1电阻5以与第6布线图案40及第7布线图案41接触的方式配置，与其并联地配置有第2整流元件9。
在图7的布局图中，特征性结构在于，在第1电流通路52(主电路电流通路51)上流动的电流的朝向和在第2电流通路53上流动的电流的朝向在将常关断晶体管2的第1源极2a与第1源极区域34连接的键合线50中不同。流过该键合线50的电流的方向在第1电流通路52和第2电流通路53中相反，从而能够使图1的半导体装置1从关断向接通以及从接通向关断转变时的转变速度高速化。
图1的半导体装置1，示出了将阳极8a与常导通晶体管3的第2栅极3c连接的第1整流元件8的阴极8b电连接于常导通晶体管3的第2源极3a的例子，但也可以如图8的一变形例的半导体装置的电路图所示那样，将第1整流元件8的阴极8b电连接于常关断晶体管2的第1源极2a。
与图8的半导体装置1对应的布局图成为例如图9那样。图9中，第1整流元件8的阴极经由键合线50而与开尔文源极区域36连接。
在图9的布局图中，也与图7同样地，在主电路电流通路51上流动的电流的朝向与在第2电流通路53上流动的电流的朝向在将常关断晶体管2的第1源极2a和第1源极区域34连接的键合线50中不同，可得到与图7的布局图同样的转变速度。
这样，在本实施方式中，在将常导通晶体管3和常关断晶体管2级联连接的半导体装置1中，除了主电路电流通路51以外，还设有第1电流通路52和第2电流通路53，使得经过主电路电流通路51的电流穿过第3电感器13的朝向和经过第2电流通路53的电流穿过第3电感器13的电流的朝向相反，从而能够使流过常导通晶体管3的第1栅极2c的栅极电流和栅极电压的转变速度高速化。
另外，能够将上述的实施方式总结成以下的技术方案。
技术方案1
一种半导体装置，具备：
常关断晶体管，具有第1源极、第1漏极以及第1栅极；
常导通晶体管，具有与上述第1漏极电连接的第2源极、第2漏极以及第2栅极；
栅极驱动电路，对上述第1栅极以及上述第2栅极进行驱动；
第1电阻，连接在上述栅极驱动电路的输出节点与上述第1栅极之间；
第2电阻以及第1电容器，串联连接在上述输出节点与上述第2栅极之间；
第1整流元件，具有与上述第2栅极电连接的第1阳极、以及与上述第1源极或上述第1漏极电连接的第1阴极；
第2整流元件，具有与上述栅极驱动电路电连接的第2阳极、以及与上述第1栅极电连接的第2阴极；
第1电感器，连接在上述第1漏极与上述第2源极之间；
第2电感器，电连接在上述栅极驱动电路的基准电位节点与上述第1源极之间；以及
第2电容器以及第3电感器，串联连接在上述第1源极与上述第2源极之间。
技术方案2
根据技术方案1记载的半导体装置，
上述第2电容器连接在上述第3电感器的一端部与上述第2源极之间；
上述第2电感器连接在上述第3电感器的另一端部与上述基准电位节点之间。
技术方案3
根据技术方案2记载的半导体装置，
具备在上述第2电容器与上述第3电感器的一端部之间连接的第4电感器；
上述第2电容器、上述第4电感器以及上述第3电感器串联连接在上述第1源极与上述第2源极之间。
技术方案4
根据技术方案1～3中任一项记载的半导体装置，具备：
主电路电流通路，按上述第2源极、上述第1电感器、上述第1漏极、上述第1源极以及上述第2电感器的顺序流过电流；
第1电流通路，按上述第2电阻、上述第1电容器、上述第1电感器、上述第1漏极、上述第1源极以及上述第2电感器的顺序流过电流；以及
第2电流通路，按上述第2源极、上述第2电容器、上述第3电感器以及上述第2电感器的顺序流过电流。
技术方案5
根据技术方案1～4中任一项记载的半导体装置，
具备在半导体基板上的各个不同的部位分离地配置的第1漏极区域、第2漏极区域、源极区域以及开尔文源极区域；
上述第1漏极与上述第1漏极区域电连接；
上述第1电感器是将上述第1漏极区域与上述第2源极电连接的第1布线的寄生电感器；
上述第2电感器是将上述第1源极与上述开尔文源极区域电连接的第2布线的寄生电感器；
上述第3电感器是将上述第1源极与上述源极区域电连接的第3布线的寄生电感器。
技术方案6
根据技术方案5记载的半导体装置，
具有将上述第1阴极与上述第1漏极区域电连接的第4布线。
技术方案7
根据技术方案5记载的半导体装置，
具有将上述第1阴极与上述开尔文源极区域电连接的第5布线。
技术方案8
一种半导体封装，具备：
常关断晶体管，具有第1源极、第1漏极以及第1栅极；
常导通晶体管，具有与第1漏极电连接的第2源极、第2漏极以及第2栅极；
第1电阻，连接在对上述第1栅极及上述第2栅极进行驱动的栅极驱动电路的输出节点与上述第1栅极之间；
第2电阻以及第1电容器，串联连接在上述输出节点与上述第2栅极之间；
第1电容器，电连接在上述栅极驱动电路的输出节点与上述第2栅极之间；
第1整流元件，具有与上述第2栅极电连接的第1阳极、和与上述第1源极或上述第1漏极电连接的第1阴极；
第2整流元件，具有与上述栅极驱动电路电连接的第2阳极、和与上述第1栅极电连接的第2阴极；
第1电感器，连接在上述第1漏极与上述第2源极之间；
第2电感器，电连接在上述栅极驱动电路的基准电位节点与上述第1源极之间；以及
第2电容器以及第3电感器，串联连接在上述第1源极与上述第2源极之间。
技术方案9
根据技术方案8记载的半导体封装，
上述第2电容器连接在上述第3电感器的一端部与上述第2源极之间；
上述第2电感器连接在上述第3电感器的另一端部与上述基准电位节点之间。
技术方案10
根据技术方案9记载的半导体封装，
具有连接在上述第2电容器与上述第3电感器的一端部之间的第4电感器；
上述第2电容器、上述第4电感器以及上述第3电感器串联连接在上述第1源极与上述第2源极之间。
技术方案11
根据技术方案8～10中任一项记载的半导体封装，具备：
主电路电流通路，按上述第2源极、上述第1电感器、上述第1漏极、上述第1源极以及上述第2电感器的顺序流过电流；
第1电流通路，按上述第2电阻、上述第1电容器、上述第1电感器、上述第1漏极、上述第1源极以及上述第2电感器的顺序流过电流；以及
第2电流通路，按上述第2源极、上述第2电容器、上述第3电感器以及上述第2电感器的顺序流过电流。
技术方案12
根据技术方案8～11中任一项记载的半导体封装，
具备在半导体基板上的各个不同的部位分离地配置的第1漏极区域、第2漏极区域、源极区域以及开尔文源极区域；
上述第1漏极与上述第1漏极区域电连接；
上述第1电感器是将上述第1漏极区域与上述第2源极电连接的第1布线的寄生电感器；
上述第2电感器是将上述第1源极与上述开尔文源极区域电连接的第2布线的寄生电感器；
上述第3电感器是将上述第1源极与上述源极区域电连接的第3布线的寄生电感器。
技术方案13
根据技术方案12记载的半导体封装，
具有将上述第1阴极和上述第1漏极区域电连接的第4布线。
技术方案14
在技术方案12记载的半导体封装中，
具有将上述第1阴极和上述开尔文源极区域电连接的第5布线。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，并不意欲限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明主旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求所记载的发明及其等同范围内。

Claims (14)

1.一种半导体装置，其中，
具备：
常关断晶体管，具有第1源极、第1漏极以及第1栅极；
常导通晶体管，具有与上述第1漏极电连接的第2源极、第2漏极以及第2栅极；
栅极驱动电路，对上述第1栅极以及上述第2栅极进行驱动；
第1电阻，连接在上述栅极驱动电路的输出节点与上述第1栅极之间；
第2电阻以及第1电容器，串联连接在上述输出节点与上述第2栅极之间；
第1整流元件，具有与上述第2栅极电连接的第1阳极、及与上述第1源极或上述第1漏极电连接的第1阴极；
第2整流元件，具有与上述栅极驱动电路电连接的第2阳极、及与上述第1栅极电连接的第2阴极；
第1电感器，连接在上述第1漏极与上述第2源极之间；
第2电感器，电连接在上述栅极驱动电路的基准电位节点与上述第1源极之间；以及
第2电容器以及第3电感器，串联连接在上述第1源极与上述第2源极之间。
2.如权利要求1所述的半导体装置，其中，
上述第2电容器连接在上述第3电感器的一端部与上述第2源极之间；
上述第2电感器连接在上述第3电感器的另一端部与上述基准电位节点之间。
3.如权利要求2所述的半导体装置，其中，
具备连接在上述第2电容器与上述第3电感器的一端部之间的第4电感器；
上述第2电容器、上述第4电感器以及上述第3电感器串联连接在上述第1源极与上述第2源极之间。
4.如权利要求1～3中任一项所述的半导体装置，其中，
具备：
主电路电流通路，按上述第2源极、上述第1电感器、上述第1漏极、上述第1源极以及上述第2电感器的顺序流过电流；
第1电流通路，按上述第2电阻、上述第1电容器、上述第1电感器、上述第1漏极、上述第1源极以及上述第2电感器的顺序流过电流；以及
第2电流通路，按上述第2源极、上述第2电容器、上述第3电感器以及上述第2电感器的顺序流过电流。
5.如权利要求1～4中任一项所述的半导体装置，其中，
具备在半导体基板上的各个不同的部位分离地配置的第1漏极区域、第2漏极区域、源极区域以及开尔文源极区域；
上述第1漏极与上述第1漏极区域电连接；
上述第1电感器是将上述第1漏极区域与上述第2源极电连接的第1布线的寄生电感器；
上述第2电感器是将上述第1源极与上述开尔文源极区域电连接的第2布线的寄生电感器；
上述第3电感器是将上述第1源极与上述源极区域电连接的第3布线的寄生电感器。
6.如权利要求5所述的半导体装置，其中，
具有将上述第1阴极与上述第1漏极区域电连接的第4布线。
7.如权利要求5所述的半导体装置，其中，
具有将上述第1阴极与上述开尔文源极区域电连接的第5布线。
8.一种半导体封装，其中，
具备：
常关断晶体管，具有第1源极、第1漏极以及第1栅极；
常导通晶体管，具有与第1漏极电连接的第2源极、第2漏极以及第2栅极；
第1电阻，连接在对上述第1栅极及上述第2栅极进行驱动的栅极驱动电路的输出节点与上述第1栅极之间；
第2电阻以及第1电容器，串联连接在上述输出节点与上述第2栅极之间；
第1电容器，电连接在上述栅极驱动电路的输出节点与上述第2栅极之间；
第1整流元件，具有与上述第2栅极电连接的第1阳极、及与上述第1源极或上述第1漏极电连接的第1阴极；
第2整流元件，具有与上述栅极驱动电路电连接的第2阳极、及与上述第1栅极电连接的第2阴极；
第1电感器，连接在上述第1漏极与上述第2源极之间；
第2电感器，电连接在上述栅极驱动电路的基准电位节点与上述第1源极之间；以及
第2电容器以及第3电感器，串联连接在上述第1源极与上述第2源极之间。
9.如权利要求8所述的半导体封装，其中，
上述第2电容器连接在上述第3电感器的一端部与上述第2源极之间；
上述第2电感器连接在上述第3电感器的另一端部与上述基准电位节点之间。
10.如权利要求9所述的半导体封装，其中，
具备连接在上述第2电容器与上述第3电感器的一端部之间的第4电感器；
上述第2电容器、上述第4电感器以及上述第3电感器串联连接在上述第1源极与上述第2源极之间。
11.如权利要求8～10中任一项所述的半导体封装，其中，
具备：
主电路电流通路，按上述第2源极、上述第1电感器、上述第1漏极、上述第1源极以及上述第2电感器的顺序流过电流；
第1电流通路，按上述第2电阻、上述第1电容器、上述第1电感器、上述第1漏极、上述第1源极以及上述第2电感器的顺序流过电流；以及
第2电流通路，按上述第2源极、上述第2电容器、上述第3电感器以及上述第2电感器的顺序流过电流。
12.如权利要求8～11中任一项所述的半导体封装，其中，
具备在半导体基板上的各个不同的部位分离地配置的第1漏极区域、第2漏极区域、源极区域以及开尔文源极区域；
上述第1漏极与上述第1漏极区域电连接；
上述第1电感器是将上述第1漏极区域与上述第2源极电连接的第1布线的寄生电感器；
上述第2电感器是将上述第1源极与上述开尔文源极区域电连接的第2布线的寄生电感器；
上述第3电感器是将上述第1源极与上述源极区域电连接的第3布线的寄生电感器。
13.如权利要求12所述的半导体封装，其中，
具有将上述第1阴极与上述第1漏极区域电连接的第4布线。
14.如权利要求12所述的半导体封装，其中，
具有将上述第1阴极与上述开尔文源极区域电连接的第5布线。
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