CN115868026A - 用于集成iii-氮化物器件的模块配置 - Google Patents

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CN115868026A
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transistor
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low
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大卫·迈克尔·罗兹
吴毅锋
芮成海
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Abstract

一种用于半桥电路的电子模块包括具有在第一金属层和第二金属层之间的绝缘层的基底衬底。穿过第一金属层形成的沟槽将第一金属层的第一部分、第二部分和第三部分彼此电隔离。高侧开关包括增强型晶体管和耗尽型晶体管。耗尽型晶体管包括导电衬底上的III‑N材料结构。耗尽型晶体管的漏电极连接到第一部分，增强型晶体管的源电极连接到第二部分，增强型晶体管的漏电极连接到耗尽型晶体管的源电极，耗尽型晶体管的栅电极连接到导电衬底，并且导电衬底连接到第二部分。

Description

用于集成III-氮化物器件的模块配置
技术领域
所公开的技术涉及被设计成实现提高的性能和可靠性的半导体电子模块。
背景技术
目前，典型的功率半导体器件，包括诸如晶体管、二极管、功率MOSFET和绝缘栅双极晶体管(IGBT)的器件，是用硅(Si)半导体材料制造的。近年来，宽带隙材料(SiC、III-N、III-O、金刚石)由于其优异的性能而被考虑用于功率器件。III-氮化物或III-N半导体器件，诸如氮化镓(GaN)器件，现在正成为承载大电流、支持高电压并提供非常低的接通电阻和快速开关时间的有吸引力的候选。
图1A示出了半桥电路示意图100，其包括高侧开关晶体管102和低侧开关晶体管103。半桥电路具有高电压节点111和低电压或接地节点113。位于高侧晶体管102的源极和低侧晶体管103的漏极之间的半桥的输出节点112连接到负载电机(电感组件104)。为了确保图1A中电路的正常操作，DC高电压节点111必须保持为AC接地。也就是说，通过将电容器106的一个端子连接到高电压节点111并将电容器的另一端子连接到DC接地113，节点111可以电容耦合到接地113。因此，当晶体管102或103中的任一个被接通或关断时，电容器106可以根据需要充电或放电，以提供在电路的高电压侧和低电压侧保持基本恒定的电压所需的电流。
图1B示出了被配置为驱动三相电机的三相全桥电路120的电路示意图。电路120中的三个半桥122、124和126中的每一个都包括两个晶体管(141至146)，诸如图1A的半桥。三个半桥中的每一个都具有输出节点137、138或139。该电路中的每个晶体管能够在第一方向上阻挡电压，并且能够在第一方向上或者可选地在两个方向上传导电流。
当在图1A和图1B的电路中使用时，一种类型的显示出颇有前景的益处的晶体管是III-N高电子迁移率晶体管(HEMT)，其可以用作图1A的半桥中的晶体管102和/或晶体管103，或者用作图1B的桥电路中的任何晶体管。大多数传统的III-N HEMT和相关的晶体管器件通常是接通的(即，具有负阈值电压)，这意味着它们在零栅极电压下传导电流。这些具有负阈值电压的器件被称为耗尽型(D型)器件。在功率电子器件中，优选地具有常关器件(即，具有正阈值电压的器件)，当相对于源极向栅极施加零伏时，这些器件处于关断状态，以防止器件的意外接通，这可能导致器件或其它电路组件的损坏。常关器件通常被称为增强型(E型)器件。
迄今为止，高电压III-N E型晶体管的可靠制造和操作被证明是非常困难的。单个高电压E型晶体管的一种替代方案是将高电压D型III-N晶体管与低电压硅E型FET以共源共栅配置组合。如图2所示，共源共栅配置200包括被封围在封装205中的高电压D型晶体管223和低电压E型晶体管222。晶体管223的源电极234连接到晶体管222的漏电极213。晶体管223的栅电极235和晶体管222的源电极211相互连接，并连接到封装205的源极引线207。晶体管222的栅电极212连接到封装205的栅极引线208。晶体管223的漏电极236连接到封装205的漏极引线209。E型FET晶体管222包括形成在源极211和漏极213之间的本征体二极管237。在图2的共源共栅配置200中配置的器件可以以与单个高电压E型晶体管相同的方式操作，引线207、208和209分别用作器件的源极、栅极和漏极，并且在许多情况下实现与单个高电压E型晶体管相同或相似的输出特性。
图1A和图1B的电路的普通操作方法包括开关的硬开关(即晶体管或共源共栅开关)。硬开关电路配置是这样一种配置，其中开关一接通就有高电流(例如，大于10A)通过它们，并且开关一关断就有高电压通过它们。在这些条件下切换的开关被称为“硬开关”。替代的电路配置利用附加的无源和/或有源组件，或者替代的信号定时技术，以允许开关被“软开关”。软开关电路配置是这样一种配置，其中开关在零电流(或接近零电流)条件下接通，在零电压(或接近零电压)条件下关断。已经开发了软开关方法和配置来解决在硬开关电路中观察到的高水平电磁干扰(EMI)和相关振铃，尤其是在高电流和/或高电压应用中。虽然软开关在许多情况下可以缓解这些问题，但是软开关所需的电路通常包括许多附加组件，导致总成本和复杂性增加。软开关通常还要求电路被配置为仅在满足零电流或零电压条件的特定时间进行开关，因此限制了可以施加的控制信号，并且在许多情况下降低了电路性能。因此，为了保持足够低的EMI水平以及降低电路电感和提高开关速度稳定性，对于硬开关电源开关电路来说，需要替代的配置和方法。
发明内容
本文描述了用于集成III-N器件的模块配置，其中低电压增强型器件和高电压耗尽型III-N器件被集成到单个电子组件模块中，以形成半桥和全桥功率开关电路。当不需要区分晶体管、开关或二极管时，术语“器件”通常用于表示它们。
在第一方面，描述了一种电子模块。电子模块包括基底衬底，基底衬底包括在第一金属层和第二金属层之间的绝缘层，第一金属层包括第一部分、第二部分和第三部分，穿过第一金属层形成的沟槽将第一金属层的第一部分、第二部分和第三部分彼此电隔离。电子模块还包括高侧开关，高侧开关包括增强型晶体管和耗尽型晶体管，其中，耗尽型晶体管包括导电衬底上的III-N材料结构。电子模块还包括低侧开关。耗尽型晶体管的漏电极电连接到第一金属层的第一部分，增强型晶体管的源电极电连接到第一金属层的第二部分，增强型晶体管的漏电极电连接到耗尽型晶体管的源电极，耗尽型晶体管的栅电极电连接到导电衬底，并且导电衬底电连接到第一金属层的第二部分。
在第二方面，描述了一种半桥电路。半桥电路包括高侧开关和低侧开关，各自被封围在单个电子封装中，其中，封装包括高电压端子、输出端子和接地端子。高侧开关包括以共源共栅配置布置的第一增强型晶体管和第一耗尽型晶体管。低侧开关包括以共源共栅配置布置的第二增强型晶体管和第二耗尽型晶体管。第一III-N晶体管的漏电极电连接到高电压端子，第一耗尽型III-N晶体管的导电衬底电连接到输出端子，第二III-N晶体管的漏电极电连接到输出端子，第二耗尽型III-N晶体管的导电衬底电连接到接地端子。
在第三方面，描述了一种半桥电路。半桥电路包括高侧开关和低侧开关，各自封装在单个电子封装中。高侧开关连接到高电压节点，低侧开关连接到接地节点，电感器连接到配置在高侧开关和低侧开关之间的封装的输出端子。低侧开关包括以共源共栅配置布置的低电压增强型晶体管和高电压III-N耗尽型晶体管。半桥电路被配置为使得在第一操作模式中，电流在第一方向上流过高侧开关并流过电感器，同时高侧开关被偏置为接通，低侧开关被偏置为关断。在第二操作模式中，电流在第二方向上流过低侧开关并流过电感器，同时高侧开关被偏置为关断，低侧开关被偏置为关断。在第三操作模式中，电流在第二方向上流过低侧开关并流过电感器，同时高侧开关被偏置为关断，低侧开关被偏置为接通，其中，在第二操作模式期间，低侧开关被配置为传导大于50A的反向DC电流，并且其中，在第三操作模式期间，III-N耗尽型晶体管的接通电阻相对于第一型的增加小于5％。
这里描述的每个电子模块和/或晶体管可以包括一个或多个以下特征。高侧开关和低侧开关可以形成半桥电路。耗尽型晶体管可以被配置为当高侧开关被偏置为关断时阻挡至少600V，并且当高侧开关被偏置为接通时传导大于30A。电子模块可以包括电容器，其中，电容器的第一端子电连接到第一金属层的第一部分，电容器的第二端子电连接到第一金属层的第三部分。电容器可以垂直地形成在沟槽上。电容器可以是包括串联的电阻和电容组件的混合电容器。电阻组件可以大于0.1ohm，电容组件可以大于0.1nF。栅电极、源电极和漏电极可以在III-N材料结构的与形成导电衬底相反的一侧。III-N材料结构可以包括穿过衬底形成的通路孔，并且耗尽型晶体管的栅电极通过通路孔电连接到衬底。电子模块可以包括封装，其中，衬底、高侧开关和低侧开关被封围在封装内。电子模块可以包括装在封装内的栅极驱动器，其中，栅极驱动器的第一端子连接到高侧开关的栅电极，栅极驱动器的第二端子连接到低侧开关的栅电极。栅极驱动器可以与高侧和低侧开关的E型晶体管集成。第二高侧开关可以并联连接到高侧开关，第二低侧开关可以并联连接到低侧开关。第一金属层的第二部分连接到电子模块的输出节点。模块被配置为使得在操作期间，第一金属层的第一部分连接到DC电压源，并且第一金属层的第三部分连接到DC接地。具有第一端子和第二端子的铁氧体磁珠(ferrite bead)，其中，铁氧体磁珠的第一端子连接到第一金属层的第二部分，第二端子连接到输出端子。第一和/或第二耗尽型III-N晶体管的衬底是硅掺杂p型的衬底，其空穴浓度大于1×1019空穴/cm3。在第二操作模式期间，反向DC电流流过增强型晶体管的寄生体二极管和III-N耗尽型晶体管的器件沟道。在第三操作模式期间，反向DC电流流过增强型晶体管的沟道和III-N耗尽型晶体管的器件沟道。
如这里所使用的，“混合增强型电子器件或组件”，或简称为“混合器件或组件”，是由耗尽型晶体管和增强型晶体管形成的电子器件或组件，其中，与增强型晶体管相比，耗尽型晶体管能够具有更高的操作和/或击穿电压，并且混合器件或组件被配置为类似于单个增强型晶体管操作，其击穿和/或操作电压大约与耗尽型晶体管一样高。也就是说，混合增强型器件或组件包括至少3个具有以下特性的节点。当第一节点(源极节点)和第二节点(栅极节点)保持在相同的电压时，混合增强型器件或组件可以阻挡相对于源极节点被施加到第三节点(漏极节点)的正高电压(即，大于增强型晶体管能够阻挡的最大电压的电压)。当栅极节点相对于源极节点保持在足够正的电压(即，大于增强型晶体管的阈值电压)时，当相对于源极节点向漏极节点施加足够正的电压时，电流从源极节点流向漏极节点或者从漏极节点流向源极节点。当增强型晶体管是低电压器件而耗尽型晶体管是高电压器件时，混合组件可以类似于单个高电压增强型晶体管地操作。耗尽型晶体管的击穿电压和/或最大操作电压可以是增强型晶体管的至少两倍、至少三倍、至少五倍、至少十倍或至少二十倍。
这里使用的术语III-氮化物或III-N材料、层、器件等指的是由根据化学计量公式BwAlxInyGazN的化合物半导体材料组成的材料或器件，其中w+x+y+z约为1，其中0≤w≤1，0≤x≤1，0≤y≤1，0≤z≤1。III-N材料、层或器件可以通过直接生长在合适的衬底上(例如，通过金属有机化学气相沉积)，或者生长在合适的衬底上，从原始衬底分离，并结合到其它衬底上来形成或制备。
如本文所使用的，如果两个或更多个触点或诸如导电沟道或组件之类的其他项目通过足够导电的材料连接，以确保在任何偏置条件下，每个触点或其他项目处的电势都相同，例如大致相同，则它们被称为“电连接”。
如本文所使用的，“阻挡电压”指的是当在晶体管、器件或组件两端施加电压时，晶体管、器件或组件防止大电流(诸如，大于正常传导期间操作电流的0.001倍的电流)流过晶体管、器件或组件的能力。换句话说，当晶体管、器件或组件阻挡施加在其两端的电压时，通过晶体管、器件或组件的总电流不会大于正常传导期间操作电流的0.001倍。关态电流大于该值的器件表现出高损耗和低效率，通常不适合许多应用，尤其是电源开关应用。
如本文所使用的，“高电压器件”，例如高电压开关晶体管、HEMT、双向开关或四象限开关(FQS)，是为高电压应用而优化的电子器件。也就是说，当器件关断时，它能够阻挡高电压，诸如约300V或更高、约600V或更高、或约1200V或更高，而当器件接通时，它对于使用它的应用具有足够低的接通电阻(RON)，例如，当相当大的电流流过器件时，它经历足够低的传导损耗。高电压器件至少能够阻挡等于高电压电源的电压或使用它的电路中的最大电压。高电压器件可能能够阻挡300V、600V、1200V、1700V、2500V或应用所需的其他合适的阻挡电压。换句话说，高电压器件可以阻挡0V和至少Vmax之间的所有电压，其中Vmax是电路或电源可以提供的最大电压，Vmax可以是例如300V、600V、1200V、1700V、2500V或应用所需的其他合适的阻挡电压。对于双向或四象限开关，当开关关断时，阻挡电压可以是小于某一最大值的任何极性(±Vmax，例如±300V或±600V、±1200V等)，当开关接通时，电流可以是任一方向。
如这里所使用的，“III-N器件”是具有在III-N材料中形成的导电沟道的器件。III-N器件可以被设计成作为晶体管或开关操作，其中器件的状态由栅极端子控制；或者作为双端子器件操作，其在没有栅极端子的情况下阻挡一个方向上的电流并传导另一个方向上的电流。III-N器件可以是适用于高电压应用的高电压器件。在这种高电压器件中，当器件被偏置为关断时(例如，栅极上相对于源极的电压小于器件阈值电压)，它至少能够支持小于或等于使用该器件的应用中的高电压的所有源极-漏极电压，其例如可以是100V、300V、600V、1200V、1700V、2500V或更高。当高电压器件被偏置为接通时(例如，栅极上相对于源极或相关联的电源端子的电压大于器件阈值电压)，它能够以低接通电压(即，源极和漏极端子之间或相对的电源端子之间的低电压)传导大量电流。最大允许接通电压是在使用该器件的应用中可以维持的最大接通状态电压。
本文使用的术语“上”、“下”、“之间”和“上”是指一层相对于其它层的相对位置。这样，例如，设置在另一层之上或之下的一个层可以直接与另一层接触，或者可以具有一个或多个中间层。此外，设置在两层之间的一个层可以与两层直接接触，或者可以具有一个或多个中间层。相反，“在”第二层“上”的第一层与该第二层接触。此外，提供一个层相对于其它层的相对位置是假设相对于衬底执行操作，而不考虑衬底的绝对定向。
在使用高电压开关晶体管的典型电源开关应用中，晶体管在大部分时间处于两种状态之一。在通常被称为“接通状态”的第一状态中，栅电极相对于源电极的电压高于晶体管阈值电压，并且大量电流流过晶体管。在这种状态下，源极和漏极之间的电压差通常很低，通常不超过几伏，诸如大约0.1至5伏。在通常被称为“关断状态”的第二状态中，栅电极相对于源电极的电压低于晶体管阈值电压，除了关断状态的漏电流之外，基本没有电流流过晶体管。在该第二状态中，源极和漏极之间的电压可以在从大约0V到电路高电压电源的值的任何范围内，在一些情况下，其可以高达100V、300V、600V、1200V、1700V或更高，但是可以小于晶体管的击穿电压。在一些应用中，电路中的电感元件引起源极和漏极之间的电压甚至高于电路高电压电源。此外，在栅极接通或关断之后，有一小段时间晶体管处于上述两种状态之间的过渡模式。当晶体管处于关断状态时，它被称为在源极和漏极之间“阻挡电压”。如这里所使用的，“阻挡电压”指的是当在晶体管、器件或组件两端施加电压时，晶体管、器件或组件防止显著电流(诸如大于常规接通状态传导期间的平均操作电流的0.001倍的电流)流过晶体管、器件或组件的能力。换句话说，当晶体管、器件或组件阻挡施加在其两端的电压时，流过晶体管、器件或组件的总电流不会大于正常接通传导期间平均操作电流的0.001倍。
本说明书中描述的主题的一个或多个公开实施方案的细节在附图和以下描述中阐述。附加的特征和变化也可以包括在实施方案中。根据描述、附图和权利要求，其他特征、方面和优点将变得显而易见。
附图说明
图1A是半桥电路的电路图。
图1B是三相桥式电路的电路示意图。
图2是以共源共栅配置布置的混合常关器件的示意图。
图3A是以半桥为特征的电子模块的平面图。
图3B是沿着图3A的电子模块的一部分的剖视图。
图4A是耦合到高电压耗尽型III-N晶体管以形成共源共栅开关的低电压增强型晶体管的平面图。
图4B是沿着图4A的共源共栅开关的一部分的剖视图。
图5A是以半桥为特征的电子模块的平面图。
图5B是沿着图5A的电子模块的一部分的剖视图。
图6是耦合到高电压耗尽型III-N晶体管以形成共源共栅开关的低电压增强型晶体管的平面图。
图7A至图7E是操作半桥的不同模式的电路示意图。
图8是以半桥为特征的电子模块的平面图。
图9至图12是电子模块的平面图，每个电子模块以SMPD型封装中的半桥为特征。
图13A和图13B分别示出了密封的SMPD型封装的侧视图和俯视图。
图14是以并联配置的两个半桥为特征的电子模块的平面图。
图15是以三相桥式电路为特征的电子模块的平面图。
图16是以具有集成栅极驱动器的半桥为特征的电子模块的平面图。
图17是以具有集成栅极驱动器的半桥为特征的电子模块的平面图。
不同附图中类似的参考符号表示类似的元件。
具体实施方式
本文描述了适于保持低水平EMI从而允许更高的电路稳定性和改进的性能的电子模块及其操作方法。模块的设计与模块中使用的开关的设计相耦合，可以使得电感以及其他寄生效应的降低，从而得到上述性能的改善。电子模块还可以具有减小的尺寸，并且可以比传统模块更容易组装，从而允许更低的生产成本。
图3A和图3B分别示出了电子模块300的平面图和剖视图。模块300包括共源共栅开关382和383，它们以图1A所示的半桥配置连接。在图4A和图4B中分别示出了可以用于开关382和383中的每一个的共源共栅开关400的平面图和剖视图(可以替代地使用其他共源共栅配置来代替共源共栅开关400)。
参考图4A和图4B，共源共栅开关400包括直接安装在高电压D型晶体管423的源极焊盘434上的低电压E型晶体管422，E型晶体管422的漏极焊盘453直接接合到D型晶体管423的源极电极434。E型晶体管422可以例如是硅FET，D型晶体管可以例如是III-N HEMT。共源共栅开关400可以以与单个高电压E型III-N晶体管相同的方式操作，并且在许多情况下实现与单个高电压E型III-N晶体管相同或相似的输出特性。D型晶体管423具有比E型晶体管422更大的击穿电压(例如，至少大三倍)。当共源共栅开关400被偏置为关断状态时，其可以阻挡的最大电压至少与D型晶体管423的最大阻挡或击穿电压一样大。
E型晶体管422包括半导体主体层455。晶体管422还包括在半导体主体层455的第一侧上的FET源电极451和FET栅电极452，以及在半导体主体层455的与FET源电极451相对的第二侧上的FET漏电极453。
D型晶体管423包括生长在合适的衬底411上的III-N材料结构418，例如GaN和AlGaN的组合，衬底411可以是导电半导体，诸如硅(例如p型或n型Si)、GaN(例如p型或n型GaN)、或任何其他足够导电的衬底、或绝缘(例如蓝宝石)衬底、或半绝缘(例如半绝缘碳化硅)衬底。
III-N材料结构418可以包括生长在衬底411上的III-N缓冲层412，例如GaN或AlGaN。可以使缓冲层412绝缘或者基本上没有无意的n型载流子。缓冲层412可以具有完全均匀的成分，或者成分可以变化。缓冲层412的厚度和成分可以针对高电压应用进行优化。也就是说，缓冲层能够阻挡等于高电压电源的电压或使用它的电路中的最大电压。例如，缓冲层412能够阻挡大于600V或大于900V的电压。缓冲层412的厚度可以大于2μm。例如，III-N缓冲层的厚度可以在5μm和10μm之间。
III-N材料结构还可以包括III-N缓冲层412上的III-N沟道层413(例如，GaN)，以及III-N沟道层413上的III-N势垒层414(例如，AlGaN、AlInN或AlGaInN)。III-N势垒层414的带隙大于III-N沟道层413的带隙。III-N沟道层413具有与III-N势垒层414不同的成分，并且III-N势垒层414的厚度和成分被选择成使得二维电子气(2DEG)沟道419(由图4B中的虚线表示)在邻近层414和413之间的界面的III-N沟道层413中被感应。
通常，III-N高电子迁移率晶体管(HEMT)由外延(即，epi)III-N材料结构形成，该外延III-N材料结构通过分子束外延(MBE)或金属有机化学气相沉积(MOCVD)在反应器中生长。III-N材料结构可以以III族极性(例如Ga极性)定向生长，诸如与如图4B所示的器件一样的[0 0 0 1](C面)定向。替代地，III-N HEMT可以形成在以N极性(即N面)定向生长的III-N材料结构上，例如[0 0 0 -1]定向(未示出)。在N极性器件中，III-N势垒层可以在III-N缓冲层上，III-N沟道层可以在III-N势垒层上。N极性III-N材料具有与III族极性III-N材料相反方向的极化场，因此能够实现使用III族极性结构不能形成的III-N器件结构。
绝缘体层415(例如，电介质层)生长或沉积在III-N材料结构418的顶面上。绝缘体层415可以例如由氧化铝(Al2O3)、二氧化硅(SiO2)、SixNy、Al1-xSixN、Al1-xSixO、Al1-xSixON或任何其他宽带隙绝缘体形成或包括这些材料。尽管绝缘体层115被示为单层，但是它可以替代地由在不同处理步骤期间沉积的若干层和/或材料形成，以形成单个组合绝缘体层。
源电极434和漏电极436形成在D型晶体管423的与衬底相对的一侧上，使得器件423被表征为侧向III-N器件(即，源极和漏极在器件的同一侧上，并且电流在源极434和漏极436之间侧向流过器件)。源电极434和漏电极436欧姆接触并电连接到在层413中形成的器件2DEG沟道419。源电极和漏电极434和436可以各自由多个金属层的堆叠形成。例如，每个金属堆叠可以是Ti/Al/Ni/Au、Ti/Al或另一种合适的金属层堆叠。
D型晶体管423还包括栅电极435。如图4B所示，可以形成栅电极435，使得绝缘体层415在栅电极435和III-N材料结构418之间延伸，并将栅电极435和III-N材料结构418分开。替代地，栅电极435可以形成为使得其与III-N材料结构418接触(未示出)。栅电极435可以由合适的导电材料形成，诸如金属堆叠，例如钛/铝(Ti/Al)或镍/金(Ni/Au)。栅电极435替代地可以是另一种导电材料或材料堆叠，包括一种或多种具有大功函数的材料，诸如具有大功函数的半导体材料(例如，p型多晶硅、氧化铟锡、氮化钨、氮化铟或氮化钛)。
低电压E型器件422电连接到高电压D型III-N型器件423以形成共源共栅开关400，其可以是混合III-N型器件。这里，E型晶体管422的漏电极453直接接触(例如，安装在其上)III-N型晶体管423的源电极434并与之电连接。E型晶体管422的漏电极453可以连接到D型晶体管423的源电极434，例如，使用焊料、焊膏、导电环氧树脂、导电带或其他合适的附着方法，其允许FET漏电极453和D型晶体管的源电极434之间的高质量的机械、热和电连接。如图4B所示，E型晶体管422可以安装在2DEG沟道419之上，或者器件422可以部分或全部安装在器件有源区之外的区域中，使得FET 422不在2DEG沟道层之上。共源共栅开关400的栅极节点可以连接到E型器件422的栅电极452。传统共源共栅开关的D型和E型晶体管通常并排共同封装在诸如AlN垫片的陶瓷绝缘衬底上，并且需要外部导线连接器来实现共源共栅配置中所需的FET漏极到HEMT源极的连接。然而，如图4A和图4B所示，将E型器件422直接安装在D型器件423上，可以消除对外部接线器和陶瓷衬底的需要。这可以大幅降低电路的寄生电感，从而实现更高的额定电流和更快的开关速度。
尽管在图4A或图4B中没有示出D型晶体管423的栅电极435连接到E型晶体管422的源电极451(如共源共栅开关正常操作所需要的)，但是一旦共源共栅开关400安装到图3A和图3B的模块300上，这两个电极实际上是电连接的，因为两个电极都引线接合到公共金属层。这可以在图3A和图3B中看到，并在下面更详细地描述。
现在回头参考图3A和图3B，模块300包括直接接合的铜(DBC)衬底310(在图3B中看得最清楚)，其可以是模块的基底衬底。通过在高温熔化和扩散过程中将纯铜直接接合到诸如AlN或Al2O3的陶瓷绝缘体上来形成DBC衬底。DBC衬底310包括绝缘(例如，陶瓷或AlN)衬底315，在该绝缘衬底315上，顶部金属层(例如，铜或镍)被图案化成至少用作高电压板的第一部分311、用作输出板的第二部分312和用作接地板的第三部分313。部分311、312和313通过穿过顶部金属层形成的沟槽314彼此电隔离。如图3B所示，DBC衬底可以包括在绝缘衬底315的与顶部金属层(311/312/313)相对的一侧上的背金属层316(例如，铜或镍)。通过穿过绝缘衬底315形成金属通孔317，接地板313可以可选地电连接到背金属层316。如图4A和图4B所示，高侧开关382和低侧开关383每个都是共源共栅开关。高侧开关382直接安装在输出板312上，低侧开关383直接安装在接地板313上。
对于高侧开关382，D型晶体管的漏电极436经由连接器341电连接到高电压板311，并且D型晶体管的栅电极435和E型晶体管的源电极451都分别经由导线连接器340和342电连接到输出板312。对于低侧开关383，D型晶体管的漏电极436’经由连接器343电连接到输出板312，D型晶体管的栅电极435’和E型晶体管的源电极451’分别经由导线连接器346和348电连接到接地板313。
电子模块300可以可选地包括封围电子组件的封装，该封装包括第一输入引线372、第二输入引线373、高电压引线391、接地引线393和输出引线392。第一输入引线372连接到高侧开关382的E型晶体管的栅电极452，第二输入引线373连接到低侧开关383的E型晶体管的栅电极452’，高电压引线391连接到高电压板311，接地引线393连接到接地板313，输出引线392连接到输出板312。
为了确保由图3A和图3B的电子模块300形成的半桥电路的正确操作，高电压节点391应该保持为AC接地。也就是说，通过将电容器375的第一端子连接到高电压板311并将电容器375的第二端子连接到接地板393，节点391可以电容耦合到DC接地节点393。如图3A所示，电容器375可以直接位于通孔314的一部分上。当开关382或383接通或关断时，电容器375可以根据需要充电或放电，以提供在电路的高电压侧和低电压侧保持基本恒定电压所需的电流。此外，电容器375也可以是包括电容和电阻组件的混合电容器。例如，电容器375可以被构造为串联的电容器和电阻器。由于高电流操作时需要较大的di/dt，高侧开关或低侧开关关断时可能会出现振铃和电压尖峰。通常，可以在100mHz范围内观察到振铃频率。与仅使用去耦电容器相反，串联电阻和电容可以有效抑制这种振铃振荡。在30A左右的操作电流下，电容值可以在.01nF到100nF的范围内，电阻值可以在0.1ohm到100ohm的范围内。设计人员也可以选择更高的电阻和电容值向欠阻尼条件偏置。
图5A和图5B分别示出了与模块300相比能够提供改进的性能和可靠性以及降低的复杂性的另一电子模块500的平面图和剖视图。模块500利用图6所示的共源共栅开关600，分别用于其高侧和/或低侧开关582和583。如下文更详细描述的，用于开关582和583的共源共栅开关600的设计允许在模块500中消除某些外部连接器，这样使得模块500的复杂性降低并且性能和可靠性提高。
如图6所示，模块500中使用的共源共栅开关600类似于模块300中使用的共源共栅开关400，但是增加了一些特征。首先，上面形成III-N材料结构618的衬底611是导电衬底(例如，由p型硅、n型硅、p型GaN、n型GaN或n型SiC形成)，使得衬底电连接(即，短路)到上面安装衬底的模块500的顶部金属层。
此外，高电压D型晶体管623的栅电极635通过穿过III-N材料结构618的一部分形成的通孔638(例如，贯穿外延通孔或TEV)电连接到导电衬底611。通孔638可以穿过III-N材料结构618的整个厚度形成，并且一直延伸到衬底611，如图6中的虚线区域638所示。栅电极635的金属至少部分地形成在通孔638中，并且与导电衬底611欧姆接触，使得III-N晶体管623的栅电极635电连接到导电衬底611。尽管图6中的虚线区域示出了穿过2DEG沟道619的通孔638，但是通孔638以这样的方式形成，使得2DEG沟道619分别在D型器件的源电极634和漏电极636之间是连续的(例如，通孔可以形成在III-N晶体管的有源区之外的III-N材料的一部分中)。
最后，背金属层617(例如，Ti/Ni/Ag)可以可选地形成在导电衬底611的与III-N材料结构618相对的背面上。背金属层617可以用作结合层，以允许衬底611通过焊料、焊膏、导电环氧树脂、导电带或其他合适的附着方法附着到模块500中的下层金属平面，这些附着方法允许器件衬底611到金属层的高质量机械、热和电连接。
返回参考图5A和图5B，为了形成半桥模块500，第一共源共栅开关(诸如开关600)直接安装在输出板512上以形成高侧开关582，第二共源共栅开关(诸如开关600)直接安装在接地板513上以形成低侧开关583。对于高侧开关582，因为D型晶体管的栅电极635通过通孔638电连接到导电衬底611，并且导电衬底直接安装到输出板512，所以栅电极635电连接到输出板512，而不需要外部连接器(诸如图3A和图3B中的连接器340)。类似地，对于低侧开关583，因为D型晶体管的栅电极635’通过通孔电连接到导电衬底，并且导电衬底直接安装到接地板513，所以栅电极635’电连接到接地板513，而不需要外部连接器(诸如图3A和图3B中的连接器346)。因此，简化了模块500的组装，并且降低了电路电感，从而降低了开关噪声和EMI。
为了完整性，模块500和模块500中使用的共源共栅开关600的其他方面和特征如下。参考图6，共源共栅开关600包括直接安装在高电压D型晶体管623的源极焊盘634上的低电压E型晶体管622，E型晶体管622的漏极焊盘653直接接合到D型晶体管623的源电极634。E型晶体管622可以例如是硅FET，D型晶体管可以例如是III-NHEMT。共源共栅开关600可以以与单个高电压E型III-N晶体管相同的方式操作，并且在许多情况下实现与单个高电压E型III-N晶体管相同或相似的输出特性。D型晶体管623具有比E型晶体管622更大的击穿电压(例如，至少大三倍)。当共源共栅开关600被偏置为关断状态时，其可以阻挡的最大电压至少与D型晶体管623的最大阻挡或击穿电压一样大。
E型晶体管622包括半导体主体层655。晶体管622还包括在半导体主体层655的第一侧上的FET源电极651和FET栅电极652，以及在半导体主体层655的与FET源电极651相对的第二侧上的FET漏电极653。
D型晶体管623包括生长在导电衬底611上的III-N材料结构618，例如GaN和AlGaN的组合，导电衬底611可以是例如硅(例如p型或n型Si)、GaN(例如p型或n型GaN)、n型SiC或任何其他足够导电的衬底。
III-N材料结构618可以包括生长在衬底611上的III-N缓冲层612，例如GaN或AlGaN。可以使缓冲层612绝缘或者基本上没有无意的n型载流子。缓冲层612可以具有完全均匀的成分，或者成分可以变化。缓冲层612的厚度和成分可以针对高电压应用进行优化。也就是说，缓冲层能够阻挡等于高电压电源的电压或使用它的电路中的最大电压。例如，缓冲层612能够阻挡大于600V或大于900V的电压。缓冲层612的厚度可以大于2μm。例如，III-N缓冲层的厚度可以在5μm和10μm之间。
III-N材料结构还可以包括III-N缓冲层612上的III-N沟道层613(例如，GaN)，以及III-N沟道层613上的III-N势垒层614(例如，AlGaN、AlInN或AlGaInN)。III-N势垒层614的带隙大于III-N沟道层613的带隙。III-N沟道层613具有与III-N势垒层614不同的成分，并且III-N势垒层614的厚度和成分选择成使得在邻近层614和613之间的界面的III-N沟道层613中感应出二维电子气(2DEG)沟道619(由图6中的虚线表示)。
通常，III-N高电子迁移率晶体管(HEMT)由外延(即，epi)III-N材料结构形成，该外延III-N材料结构通过分子束外延(MBE)或金属有机化学气相沉积(MOCVD)在反应器中生长。III-N材料结构可以以III族极性(例如Ga极性)定向生长，诸如与如图6所示的器件一样的[0 0 0 1](C面)定向。替代地，III-N HEMT可以形成在以N极性(即N面)定向生长的III-N材料结构上，诸如[0 0 0 -1]定向(未示出)。在N极性器件中，III-N势垒层可以在III-N缓冲层上，III-N沟道层可以在III-N势垒层上。N极性III-N材料具有与III族极性III-N材料相反方向的极化场，因此能够实现使用III族极性结构不能形成的III-N器件结构。
绝缘体层615(例如，电介质层)生长或沉积在III-N材料结构618的顶面上。绝缘体层615可以例如由氧化铝(Al2O3)、二氧化硅(SiO2)、SixNy、Al1-xSixN、Al1-xSixO、Al1-xSixON或任何其他宽带隙绝缘体形成或包括这些材料。尽管绝缘体层115被示为单层，但是它可以替代地由在不同处理步骤期间沉积的若干层和/或材料形成，以形成单个组合绝缘体层。
源电极634和漏电极636形成在D型晶体管623的与衬底相对的一侧上，使得器件623被表征为侧向III-N器件(即，源极和漏极在器件的同一侧上，并且电流在源极634和漏极636之间侧向流过器件)。源电极和漏电极634和636可以各自由多个金属层的堆叠形成。例如，每个金属叠层可以是Ti/Al/Ni/Au、Ti/Al或另一种合适的金属层的堆叠。
D型晶体管623还包括栅电极635。如图6所示，可以形成栅电极635，使得绝缘体层615至少部分位于栅电极和III-N材料结构618之间。栅电极435可以由合适的导电材料形成，诸如金属堆叠，例如钛/铝(Ti/Al)或镍/金(Ni/Au)。
低电压E型器件622电连接到高电压D型III-N器件623以形成共源共栅开关600。这里，E型晶体管622的漏电极653直接接触(例如，安装在其上)III-N晶体管623的源电极634并与之电连接。E型晶体管622的漏电极653可以连接到D型晶体管623的源电极634，例如，使用焊料、焊膏、导电环氧树脂、导电带或其他合适的附着方法，其允许FET漏电极653和D型晶体管的源电极634之间的高质量的机械、热和电连接。如图6所示，E型晶体管622可以安装在2DEG沟道619之上，或者器件622可以部分或全部安装在器件的有源区之外的区域中，使得FET 622不在2DEG沟道层之上。
现在回头参考图5A和图5B，模块500包括直接接合的铜(DBC)衬底510(在图5B中看得最清楚)，其可以是模块的基底衬底。DBC衬底510包括绝缘(例如，陶瓷)衬底515，在该绝缘衬底515上，顶部金属层(例如，铜)被图案化成至少用作高电压板的第一部分511、用作输出板的第二部分512和用作接地板的第三部分513。部分511、512和513通过穿过顶部金属层形成的沟槽514彼此电隔离。DBC衬底510可选地包括背金属层516，背金属层516位于绝缘衬底515的与顶部金属层(511/512/513)相对的一侧。通过穿过绝缘衬底515形成金属通孔517，接地板513可以可选地电连接到背金属层516。高侧开关582和低侧开关583每个都是如图6所示的共源共栅开关。高侧开关582直接安装在输出板512上，低侧开关583直接安装在接地板513上。
对于高侧开关582，D型晶体管的漏电极636经由连接器541电连接到高电压板511，E型晶体管的源电极651经由导线连接器542电连接到输出板512。对于低侧开关583，D型晶体管的漏电极636’经由连接器543电连接到输出板512，E型晶体管的源电极651’经由导线连接器544电连接到接地板513。连接器541至544可以包括单个导线接合(如图所示)或多个平行导线接合、带、导电金属夹或包括导电材料如铝(Al)、金(Au)、铜(Cu)或其他适当材料的其他连接器。
电子模块500可以可选地包括封围电子组件的封装，该封装包括第一输入引线572、第二输入引线573、高电压引线591、接地引线593和输出引线592。第一输入引线572连接到高侧开关582的E型晶体管的栅电极652，第二输入引线573连接到低侧开关583的E型晶体管的栅电极652’，高电压引线591连接到高电压板511，接地引线593连接到接地板513，输出引线592连接到输出板512。
为了确保由图5A和图5B的电子模块500形成的半桥电路的正确操作，高电压节点591应该保持为AC接地。也就是说，通过将电容器575的第一端子连接到高电压板511并将电容器575的第二端子连接到接地板593，节点591可以电容耦合到DC接地节点593。如图5A所示，电容器575可以直接位于通孔514的一部分上。当开关582或583接通或关断时，电容器575可以根据需要充电或放电，以提供在电路的高电压侧和低电压侧保持基本恒定电压所需的电流。此外，电容器575也可以是包括电容和电阻组件的混合电容器。例如，电容器575可以被构造为包括串联的电容器和电阻器的单个组件。由于高电流操作时需要较大的di/dt，高侧开关或低侧开关关断时可能会出现振铃和电压尖峰。通常，可以在100mHz范围内观察到振铃频率。与仅使用去耦电容器相比，串联电阻器和电容器可以有效抑制这种振铃振荡。对于大约30A的操作电流，电容值可以大于0.1nF，例如在0.1nF到100nF的范围内，电阻值可以大于0.1ohm，例如在0.1ohm到100ohm的范围内。设计人员也可以选择更高的电阻和电容值来向欠阻尼条件偏置。
图7A、图7B和图7C示出了类似于图1A的半桥的半桥降压转换器电路的三种不同操作模式。半桥电路包括连接到高电压节点111的高侧开关102和连接到接地节点113的低侧开关103。电感器104连接在节点112(位于低侧开关103和高侧开关102之间)和电路的输出节点VOUT之间。第一电容器106连接在高电压节点111和DC接地113之间。第二电容器107连接在电路的输出节点VOUT和DC接地113之间。低侧开关103和高侧开关102被选择为具有提高降压转换器电路效率的特性。具体地，开关102和103应该具有低接通电阻(RDS(ON))和低开关损耗。开关102和/或103可以例如由图2的共源共栅开关200形成。或者，开关102和/或开关103可以被实现为装配在图5A的半桥模块500中的图6的共源共栅开关600。
图7A至图7C的降压转换器半桥可以如下操作：参考图7A，在第一操作模式中，高侧开关102的栅极被偏置为接通(即VGS102>VTH)，低侧开关103的栅极被偏置为关断(即VGS103<VTH)。电流97从高电压节点111正向流过高侧开关102到达节点112。电流被低侧开关103阻挡，并流过电感器104，如电流路径97所示。当器具在第一操作模式下操作时，如果高侧开关102的栅极-源极电压被切换到低或关断(即，到VGS102<VTH)，使得开关102和103的栅极都被偏置为关断，则半桥切换到图7B所示的第二操作模式。电流继续流过电感器104。
图7D和图7E示出了共源共栅开关(例如图2的共源共栅开关200)的电路示意图，并且还指示了共源共栅配置中固有的各种寄生电感和电容。D型III-N晶体管223的寄生栅极-漏极电容(CGD)被表示为电容器57。E型FET 222的本征体二极管由二极管237表示。E型FET222的源极连接的寄生电感表示为电感器54，D型III-N晶体管223的栅极连接的寄生电感表示为电感器53。当图7D和图7E的电路被实现为半桥模块中的低侧开关383时，类似于图3A的模块300，电感器54表示将E型晶体管的源极451’连接到接地板313的导线(例如，图3A中的导线348)的电感。为了使开关383的D型晶体管的栅电极435’连接到开关383的E型晶体管的源电极451’，使用外部栅极线连接器346将D型晶体管的栅电极435’连接到接地板313。该栅极线连接器346引起D型晶体管的栅电极435和接地板313之间的显著电感(由图7D中的电感器53表示)。寄生电感53和54会减慢模块的接通和关断时间，并增加开关损耗，从而降低电路的性能。
图7D示出了在图7A和图7B所示的第一操作模式和第二操作模式之间的过渡时间T1期间，通过低侧开关103的共源共栅配置的详细电流路径。在过渡时间T1期间，节点112处的电压(如图7A至图7B所示)被拉低，直到它变成负值，并且位移电流流过D型III-N晶体管223的寄生栅极-漏极电容器57，如图7D中的电流路径IAC所示。当节点112处的电压变得足够负时，尽管低侧开关103的栅极被偏置为关断(即，VGS<VTH)，但是E型FET晶体管222的本征体二极管237被接通，并且开关103变得反向传导。这被称为反向传导模式(即续流二极管模式)。在过渡时间T1结束时，开关103从关断过渡到反向传导，并且电流突然从通过D型晶体管223的栅极-漏极电容器57(如图7D所示)的位移电流过渡成反向DC电流，该反向DC电流流过E型晶体管222的本征体二极管237和D型晶体管223的沟道，如图7E中的电流路径IDC所示。
当通过电感器104的操作电流较高时，电流路径过渡可能会引起D型晶体管223的栅极两端的电压尖峰和振铃。该电压尖峰将电荷注入到D型晶体管的栅极电介质(例如，绝缘体层415或615)中，并使得D型晶体管的沟道接通电阻(RON)增加，从而增加了共源共栅开关383的接通电阻。因为电感器104中的电流必须是持续的，所以即使开关103的栅极被偏置为关断，开关103的反向接通也发生在图7B的电路中。
返回参考图7C，在关断高侧102的栅极之后，如图7B所示，低侧开关103被接通(即，VGS>VTH)，使得降压转换器在第三操作模式下操作，其中电流98继续以与第二模式相同的方向(相反方向)流过低侧开关103，但是低侧开关103被偏置为接通。与第二操作模式相比，在第三操作模式期间将低侧开关偏置为接通减小了E型晶体管222上反向的电压降，并且允许比第二操作模式更高的效率。关断高侧开关102和接通低侧开关103之间足够的死区时间用于防止高电压节点111l与接地节点113意外短路。
共源共栅开关和相关模块的设计可能是确定反向传导模式期间低侧开关103性能的关键因素。通过将器件600实现在半桥模块500中作为低侧器件103，从而消除了在开关583的D型晶体管和模块500中的接地板513之间的外部栅极线连接(诸如图3A的导线346)的需要(因为D型晶体管栅极通过通孔638连接到接地板513)，半桥模块中的寄生电感(由图7D中的电感器53示出)减小了。这又减少了在第一操作模式和第二操作模式之间的电流路径过渡期间在开关583的D型晶体管的栅极处经历的电压尖峰和振铃。令人惊讶的是，与具有外部栅极线的传统模块相比，当在非常高的反向DC电流下操作时，这被示出显著降低了开关的沟道接通电阻的退化(即，增加)。这个结果出乎意料。发明人认为耗尽型晶体管的栅极线电感对模块开关性能的贡献可以忽略，因为没有DC电流在该路径中流动，并且低侧开关的耗尽型晶体管的栅极电压通常被固定到接地。这种接通电阻的下降通常被称为电流崩溃或分散，这是在半桥电路中实现III-N器件的主要问题。当共源共栅开关600在半桥模块500中实现为低侧开关583时，开关583能够在第二和第三操作模式期间以大于50A或者甚至大于70A的反向DC电流操作，而接通电阻几乎没有增加。例如，相对于第一操作模式，接通电阻的增加可以小于5％。即使在30A或更小的反向DC电流下操作，具有外部栅极线连接的传统模块通常也可以表现出大于30％或更多的接通电阻增加。在第一操作模式期间，低侧开关583能够阻挡大于600V的电压。
此外，高侧开关582可以在某些开关序列期间以反向传导模式操作。这里，共源共栅开关582的D模式III-N晶体管和输出板512之间的栅极连接通过通孔638连接，并且电子模块中的寄生电感进一步减小。这进一步减少了当切换到反向导通模式时，在电流路径过渡期间共源共栅开关582经历的电压尖峰和振铃。
图8是集成电子模块800的俯视图，该集成电子模块800形成类似于图5A的集成电子半桥模块500的半桥电路，该半桥电路具有替代的DBC 810布局，与图5A的模块500相比，该布局使得高电压板811、输出板812和接地板813的定向更加紧凑。这可以减小电子模块的尺寸和占地面积，以及降低成本。模块800还包括高侧源极感测节点896和低侧源极感测节点897。尽管图5A中未示出，模块500也可以包括感测节点896和897。高侧源极感测节点896连接到输出板812，低侧源极感测节点897连接到接地板813。第一输入引线872、高侧源极感测节点896、第二输入引线873和低侧源极感测节点897(统称为栅极节点)从模块800的第一侧延伸，使得所有栅极节点从模块的同一侧延伸，并且被配置为连接到外部栅极驱动器。在一些情况下，高侧栅极节点可以连接到高侧栅极驱动器，低侧栅极节点可以连接到低侧栅极驱动器。高电压节点891、接地节点893和输出节点892从模块800的与第一侧相对的第二侧延伸，其中高电压节点891被配置成连接到电路高电压电源，接地节点893被配置成连接到电路接地，输出节点892被配置成连接到电感组件或电路负载。与模块800中的低侧开关883相比，高侧开关882以90°旋转定向，以允许模块组件的更紧凑布置，并允许到DBC 810的更短的导线接合连接。具体地，在高侧开关882中，源电极634和漏电极634沿着第一轴布置，而在低侧开关883中，源电极634’和漏电极634’沿着垂直于第一轴的第二轴布置。
图9是集成电子模块900的俯视图，其形成集成到表面安装功率器件(即SMPD)型封装中的半桥电路。电子模块600中配置的半桥电路类似于图5A的模块500，但是包括DBC 910上的附加金属布线层和连接器引线，以容纳源极感测引脚和栅极连接铁氧体磁珠。电子模块900包括高侧开关582和低侧开关583，它们可以与图5A的模块500相同。模块900包括DBC910，其包括高电压板911、输出板912和接地板913，其中每个板被形成在DBC 910的顶部金属层中的沟槽914分开。DBC 910可以以与图5A和图5B的DBC 510类似的方式构造，然而，与沟槽914的分离图案得到交替的顶部金属层配置。电子模块900还包括连接到高电压板911的高电压引线991、连接到输出板912的输出引线992和连接到接地板913的接地引线993。电子模块900还包括第一输入引线961(可以是多个引线)、高侧源极感测引线962、第二输入引线963(可以是多个引线)和低侧源极感测引线964。类似于图5A的模块500，模块900包括连接在高电压板911和接地板913之间的混合电容器575。
图9还包括可选的高侧铁氧体磁珠68和可选的低侧铁氧体磁珠69。高侧铁氧体磁珠68包括电耦合到第一输入引线961的第一端子和电耦合到高侧栅极连接器65的第一侧的第二端子。高侧栅极连接器65包括连接到共源共栅开关582的E型晶体管的栅电极的第二侧。低侧铁氧体磁珠69包括电耦合到第二输入引线963的第一端子和电耦合到低侧栅极连接器67的第一侧的第二端子。低侧栅极连接器67包括连接到共源共栅开关583的E型晶体管的栅电极的第二侧。电子模块900还包括源极感测连接器66，其具有电连接到高侧源极感测节点962的第一侧和电连接到输出板912的第二侧。连接器66用于桥接接地板913，并允许高侧源极感测节点962处于与高侧开关582的源极相同的电势。连接器65、66和67可以包括单条导线接合(如图所示)或多条平行导线接合、带、导电金属夹或包括导电材料如铝(Al)、金(Au)、铜(Cu)或其他合适材料的其他连接器。
如图9所示，高侧开关582直接安装到输出板912，这使得共源共栅开关582的D型III-N晶体管的栅极通过共源共栅开关582的衬底直接电连接到输出板912，而不使用外部导线连接器。此外，低侧开关583直接安装到接地板913，这使得共源共栅开关583的D型III-N晶体管的栅极通过开关583的衬底电连接到接地板912，而不使用外部导线连接器。混合电容器575连接在模块900的输入侧，其在第一输入引线931和高侧开关582之间。将共源共栅开关582和583集成到SMPD型封装中允许将半桥电路简化并有效地集成到工业标准功率器件封装中。
图10是类似于图9的电子模块900的集成电子模块1000的俯视图，然而，与图9所示的模块的输入侧相比，模块1000在模块1000的输出侧将混合电容器1075连接在高电压板1011和接地板1013之间。模块1000包括DBC 1010，其包括高电压板1011、输出板1012和接地板1013，其中每个板被形成在DBC 1010的顶部金属层中的沟槽1014分开。DBC 1010可以以与图5A和图5B的DBC 510类似的方式构造，然而，与沟槽1014的分离图案产生交替的顶部金属层配置。这里，高侧开关582和源极感测引线962都直接连接到第一输出板1012，并且取消了图6的连接器66。模块1000的连接器66’具有连接到输出板1012的第一侧和连接到第二输出板1012’的第二侧。输出节点992直接接触第二输出板1012’，使得输出节点992和共源共栅开关582的源极处于相同的电势。
图11是类似于图10的电子模块1000的集成电子模块1100的俯视图，然而，模块1100包括电容器1174和电阻器1175，作为串联连接的两个单独的分立组件(与使用单个混合组件1075的模块1000相反)，以将高电压板1111连接到接地板1113，从而将高电压板1111保持到DBC 1110上的AC接地。使用两个单独的分立组件允许电路设计者使用额外的组件选择来修改封装性能。此外，串联电路中电容器1174和电阻器1175的相对顺序可以切换。
图12是类似于图10的电子模块1000的集成电子模块1200的俯视图，然而模块1200使用源极铁氧体磁珠1266实现，该源极铁氧体磁珠1266具有电耦合到高侧开关582的源电压的第一端子和电耦合到输出引线992的第二端子。源极铁氧体磁珠1266可以被实现为使得铁氧体磁珠桥接高电压板1011，类似于图10中的连接器66’。用源极铁氧体磁珠1266代替使用连接器66’来实现模块1200可以用来减少输出节点处的电压振铃和其他开关噪声，这可以进一步改善半桥模块的操作。
图13A和图13B分别示出了可用于模块900至1200的完全囊封的SMPD型封装的外观侧视图和俯视图。囊封封装包括模制化合物1311，其可以是塑料、环氧树脂、金属或其他合适的材料，以气密密封和电密封集成电子模块的组件。
集成电子模块900、1000、1100和1200示出了表面安装功率器件(SMPD)封装类型，然而可以使用替代的模块封装，诸如四方扁平无引线(QFN)或无损耗封装(LFPAK)或其他类型的适当模块封装，其可以充分容纳高侧开关582和低侧开关583以形成半桥电路。此外，模块900至1200的组件可以以最适合设计者和封装类型需求的方式定向或布置。
图14是类似于图5A的电子模块500的集成电子模块1400的俯视图，然而模块1400是使用并联连接的两个高侧开关(582和582a)和并联连接的两个低侧开关(583和583a)实现的。连接器41a将高电压板11连接到高侧开关582a的D型晶体管的漏电极36a。连接器42a将高侧开关582a的E型晶体管的源电极51a连接到输出板12。连接器43a将输出板12连接到低侧开关583a的D型晶体管的漏电极36a’，连接器44a将低侧开关583a的E型晶体管的源电极51a’连接到接地板13。第一输入引线572连接到每个高侧开关582和82a的E型晶体管的栅电极，第二输入引线573连接到每个低侧开关583和583a的E型晶体管的栅电极。这里，第一高侧开关582的衬底和第二高侧开关582a的衬底都接触并电连接到DBC 1410的顶部金属层的形成输出板12的相同部分。此外，第一低侧开关583的衬底和第二低侧开关583a的衬底都接触并电连接到DBC 1410的顶部金属层的形成接地板13的相同部分。通过将开关安装到顶部金属层的相同部分来配置具有并联连接的多个开关的模块1400可以提高模块的操作性能，并且能够实现更高的整体额定功率。
在模块1400的操作期间，当第一输入引线572接通或关断时，开关582和582a同时接通或关断。类似地，当第二输入引线573接通或关断时，开关583和583a同时接通或关断。通常，当半桥电路使用多个分立组件并联时，会使用外部布线，这在高速开关时会产生电路匹配问题。将开关晶体管集成到同一电子模块中可以减少开关失配问题，并提高整体电路性能。虽然图14中示出了两个高侧开关和两个低侧开关，但是可以有例如3或4个并联的高侧开关和低侧开关。理论上，以这种方式并联的开关数量没有限制。
回头参考图1B，示出了三相全桥电路120的电路示意图。电路120中的三个半桥122、124和126中的每一个都可以用集成电子模块来实现，例如本说明书中描述的电子模块300至1400。
图15是电子模块1500的俯视图，该电子模块1500在单个封装中包括集成的三相全桥电路，诸如图1B的电路120。第一相半桥电路包括高侧开关82和低侧开关83。第二相半桥电路包括高侧开关82’和低侧开关83’。第三相半桥电路包括高侧开关82”和低侧开关83”。所有高侧和低侧开关都可以用图6的共源共栅开关600来实现。模块1500包括DBC层1510，其中DBC 1510的顶部金属层被图案化成由沟槽1514分隔的至少五个部分，沟槽1514穿过DBC1510的顶部金属层形成。第一部分用作高电压板14，其被配置为通过高电压引线91连接到DC高电压输入端。第二部分用作输出板15，其连接到第一相92的输出节点。第三部分用作输出板16，其连接到第二相92’的输出节点。第四部分用作输出板17，其连接到第三相92”的输出节点。第五部分用作接地板18，其被配置成通过接地引线93连接到DC接地。
高侧开关82、82’和82”的衬底分别接触并电连接到输出板15、16和17。低侧开关83、83’和83”的衬底接触并电连接到接地板18，使得所有低侧开关接触并电连接到DBC1510的同一金属部分。高侧开关82、82’和82”的衬底每个都彼此电绝缘。高侧开关82的D型晶体管节点的漏电极36通过连接器41连接到高电压板14，高侧开关82’的D型晶体管的漏电极36’通过连接器41’连接到高电压板14，高侧开关82”的D型晶体管的漏电极36”通过连接器41”连接到高电压板14。高侧开关82的E型晶体管节点的源电极34通过连接器42连接到输出板15，高侧开关82’的E型晶体管的源电极34’通过连接器42’连接到输出板16，高侧开关82”的E型晶体管的源电极34”通过连接器42”连接到输出板17。低侧开关83的D型晶体管的漏电极56通过连接器43连接到第一相位输出板15，低侧开关83’的D型晶体管的漏电极56’通过连接器43’连接到第二相位输出板16，低侧开关83”的D型晶体管的漏电极56”通过连接器43”连接到第三相位输出板17。低侧开关83的E型晶体管节点的源电极54通过连接器44连接到接地板18，低侧开关83’的E型晶体管的源电极54’通过连接器44’连接到接地板18，低侧开关83”的E型晶体管的源电极54”通过连接器44”连接到接地板18。
栅极驱动器使用三个独立的栅极信号操作模块1500以操作高侧开关，并使用三个独立的栅极信号操作低侧开关。来自栅极驱动器的每个独立高侧栅极信号可以连接到栅极输入节点94、94’和94”，而来自栅极驱动器的每个独立低侧栅极信号可以连接到栅极输入节点95、95’和95”。将图1B的三相全桥电路120集成到单个集成电子设备模块1500中可以大大提高开关效率，同时降低电路复杂性。虽然为了简单起见没有示出，但是模块1500可以包括与模块1500的组件被封围在同一封装中的集成栅极驱动器。栅极驱动器可以以类似于下面参照图16描述的方式配置。
图16是集成电子模块1600的俯视图，其形成了类似于图5A的集成电子半桥模块500的半桥电路。然而，模块1600还包括集成在与高侧开关582和低侧开关583相同的模块封装内的栅极驱动器1620。相似编号的组件包括与模块500中相同或相似的特征。模块1600包括DBC 1610。DBC 1610包括高电压板511、输出板512和接地板513，以及可选的驱动器板515，所有这些都由沟槽516隔开。栅极驱动器1620可以安装到驱动器板515上，或者替代地，栅极驱动器1620可以直接安装到模块的结构封装底座上，诸如铜或Ni引线框(未示出)。驱动器板515可以被配置成多个部分，以便容纳和附接从栅极驱动器1620延伸或连接到栅极驱动器1620的多个引线。栅极驱动器1620至少包括第一端子1622(VIN 582)，其连接到高侧开关582的E型晶体管的栅电极652。栅极驱动器1620包括第二端子1623，第二端子1623是高侧源电流感测节点，并且连接到输出板512，或者可选地直接连接到高侧开关582的E型晶体管的源电极651(未示出)。栅极驱动器1620包括第三端子1624(VIN 583)，其连接到低侧开关583的E型晶体管的栅电极652’。栅极驱动器1620包括第四端子1626，第四端子1626是低侧源电流感测节点，并且连接到接地板513，或者可选地直接连接到高侧开关583的E型晶体管的源电极651’(未示出)。尽管与模块500相比，将栅极驱动器1620集成到模块1600中增加了成本和复杂性，但是模块1600的整体性能可以优于利用外部栅极驱动器操作的模块500。此外，可以减小模块1600可以并入的电子电路组件的整体尺寸，从而节省成本并具有其他优点。尽管未示出，但是栅极驱动器1620可以替代地是两个分立的栅极驱动器，使得第一栅极驱动器连接到高侧开关，第二栅极驱动器连接到低侧开关。
图17是集成电子模块1700的俯视图，其形成了类似于图16的集成电子半桥模块1600的半桥电路。然而，模块1700包括栅极驱动器1720，其中高侧开关582的E型晶体管和低侧开关583的E型晶体管集成在栅极驱动器1720内。高侧D型III-N晶体管1782安装在输出板512上，低侧D型III-N晶体管1783安装在接地板513上。栅极驱动器1720至少包括第一端子1721，其将高侧开关的集成E型晶体管的源极连接到输出板512。这种连接将E型晶体管的源极耦合到输出端子592以及高侧D型III-N晶体管1782的导电衬底。栅极驱动器1722包括第二端子1722，其将高侧开关的集成E型晶体管的漏极连接到高侧D型III-N晶体管1782的源电极634。栅极驱动器1720包括第三端子1724，其将低侧开关的集成E型晶体管的源极连接到接地板513。这种连接将E型晶体管的源极耦合到接地端子593以及低侧D型III-N晶体管1783的导电衬底。栅极驱动器1722包括第四端子1725，其将低侧开关的集成E型晶体管的漏极连接到低侧D型III-N晶体管1783的源极634’。与模块1600相比，将高侧和低侧开关的E型晶体管集成到栅极驱动器1720中可以降低模块1700的复杂性，并降低总组装成本。尽管未示出，但是栅极驱动器1720可以替代地是两个分立的栅极驱动器，使得第一栅极驱动器连接到高侧开关，第二栅极驱动器连接到低侧开关。
已经描述了许多实施方式。然而，应该理解，在不脱离这里描述的技术和设备的精神和范围的情况下，可以进行各种修改。因此，其他实施方式也在所附权利要求的范围内。

Claims (27)

1.一种电子模块，包括：
基底衬底，所述基底衬底包括在第一金属层和第二金属层之间的绝缘层，所述第一金属层包括第一部分、第二部分和第三部分，其中，穿过所述第一金属层形成的沟槽将所述第一金属层的所述第一部分、所述第二部分和所述第三部分彼此电隔离；
高侧开关，所述高侧开关包括增强型晶体管和耗尽型晶体管，其中，所述耗尽型晶体管包括在导电衬底上的III-N材料结构；和
低侧开关；其中，
所述耗尽型晶体管的漏电极电连接到所述第一金属层的所述第一部分；
所述增强型晶体管的源电极电连接到所述第一金属层的所述第二部分；
所述增强型晶体管的漏电极电连接到所述耗尽型晶体管的源电极；
所述耗尽型晶体管的栅电极电连接到所述导电衬底；并且
所述导电衬底电连接到所述第一金属层的所述第二部分。
2.根据权利要求1所述的电子模块，其中，所述低侧开关包括第二增强型晶体管和第二耗尽型晶体管，所述第二耗尽型晶体管包括在第二导电衬底之上的第二III-N材料结构；其中，
所述第二耗尽型晶体管的漏电极电连接到所述第一金属层的所述第二部分；
所述第二增强型晶体管的源电极连接到所述第一金属层的所述第三部分；
所述第二增强型晶体管的漏电极电连接到所述第二耗尽型晶体管的源电极；
所述第二耗尽型晶体管的栅电极电连接到所述第二导电衬底；并且
所述第二导电衬底电连接到所述第一金属层的所述第三部分。
3.根据权利要求2所述的电子模块，其中，所述高侧开关和所述低侧开关形成半桥电路。
4.根据权利要求2所述的电子模块，其中，所述耗尽型晶体管被配置成在所述高侧开关被偏置为关断时能够阻挡至少600V，并且在所述高侧开关被偏置为接通时传导大于30A的电流。
5.根据权利要求2所述的电子模块，还包括电容器，其中，所述电容器的第一端子电连接到所述第一金属层的所述第一部分，并且所述电容器的第二端子电连接到所述第一金属层的所述第三部分。
6.根据权利要求5所述的电子模块，其中，所述电容器在所述沟槽之上垂直延伸。
7.根据权利要求5所述的电子模块，其中，所述电容器是包括串联的电阻性组件和电容性组件的混合电容器。
8.根据权利要求7所述的电子模块，其中，所述电阻性组件大于0.1ohm，并且所述电容性组件大于0.1nF。
9.根据权利要求1所述的电子模块，其中：
所述栅电极、所述源电极和所述漏电极在所述III-N材料结构的与所述导电衬底相反的一侧；
所述III-N材料结构包括形成在其中的通孔，并且
所述栅电极通过所述通孔电连接到所述导电衬底。
10.根据权利要求1所述的电子模块，还包括封装，其中，所述基底衬底、所述高侧开关和所述低侧开关被封围在所述封装内。
11.根据权利要求10所述的电子模块，还包括被封围在所述封装内的栅极驱动器，其中，所述栅极驱动器的第一端子连接到所述第一增强型晶体管的栅电极，并且所述栅极驱动器的第二端子连接到所述第二增强型晶体管的栅电极。
12.根据权利要求1所述的电子模块，其中，还包括与所述高侧开关并联连接的第二高侧开关和与所述低侧开关并联连接的第二低侧开关。
13.根据权利要求1所述的电子模块，其中，所述第一金属层的所述第二部分连接到所述电子模块的输出节点。
14.根据权利要求13所述的电子模块，其中，所述模块被配置为使得在操作期间，所述第一金属层的所述第一部分连接到DC电压源，并且所述第一金属层的所述第三部分连接到DC接地。
15.一种半桥电路，包括：
高侧开关和低侧开关，所述高侧开关和所述低侧开关各自被封围在单个电子封装中，所述封装包括高电压端子、输出端子和接地端子；并且
所述高侧开关包括以共源共栅配置布置的第一增强型晶体管和第一耗尽型III-N晶体管；并且
所述低侧开关包括以共源共栅配置布置的第二增强型晶体管和第二耗尽型III-N晶体管；其中，
所述第一III-N晶体管的漏电极电连接到所述高电压端子，所述第一耗尽型III-N晶体管的导电衬底电连接到所述输出端子，所述第二III-N晶体管的漏电极电连接到所述输出端子，所述第二耗尽型III-N晶体管的导电衬底电连接到所述接地端子。
16.根据权利要求15所述的电路，其中，所述第一耗尽型III-N晶体管的栅电极电连接到所述第一耗尽型III-N晶体管的所述衬底，并且所述第一增强型晶体管的源电极电连接到所述输出端子。
17.根据权利要求16所述的电路，其中，所述第二耗尽型III-N晶体管的栅电极电连接到所述第二耗尽型III-N晶体管的所述衬底，并且所述第二增强型晶体管的源电极电连接到所述接地端子。
18.根据权利要求17所述的电路，其中，所述封装还包括DBC衬底，所述DBC衬底包括第一金属层，所述第一金属层包括第一部分、第二部分和第三部分，其中，穿过所述第一金属层形成的沟槽使得所述第一金属层的所述第一部分、所述第二部分和所述第三部分彼此电隔离；并且
所述第一耗尽型III-N器件的所述衬底直接接触所述第一金属层的所述第二部分；
所述第二耗尽型III-N器件的所述衬底直接接触所述第一金属层的所述第二部分；并且所述第二部分连接到所述输出端子，并且所述第三部分连接到所述接地端子。
19.根据权利要求18所述的电路，还包括具有第一端子和第二端子的铁氧体磁珠，其中，所述铁氧体磁珠的所述第一端子连接到所述第一金属层的所述第二部分，并且所述第二端子连接到所述输出端子。
20.根据权利要求15所述的III-电路，其中，所述第一耗尽型III-N晶体管和所述第二耗尽型III-N晶体管的衬底是p型掺杂的硅，具有大于1×1019空穴/cm3的空穴浓度。
21.根据权利要求15所述的电路，还包括被封围在所述封装内的栅极驱动器，其中，所述栅极驱动器的第一端子连接到所述第一增强型晶体管的栅电极，并且所述栅极驱动器的第二端子连接到所述第二增强型晶体管的栅电极。
22.一种半桥电路，包括：
高侧开关和低侧开关，所述高侧开关和所述低侧开关各自被封围在单个电子封装中，所述高侧开关连接到高电压节点，所述低侧开关连接到接地节点；以及电感器，所述电感器连接到被配置在所述高侧开关和所述低侧开关之间的所述封装的输出端子；所述低侧开关包括以共源共栅配置布置的低电压增强型晶体管和高电压III-N耗尽型晶体管；其中，
所述半桥电路被配置为使得在第一操作模式中，在所述高侧开关被偏置为接通并且所述低侧开关被偏置为关断时，电流在第一方向上流过所述高侧开关并且流过所述电感器；
在第二操作模式中，在所述高侧开关被偏置为关断并且所述低侧开关被偏置为关断时，电流在第二方向上流过所述低侧开关并且流过所述电感器；并且
在第三操作模式中，在所述高侧开关被偏置为关断并且所述低侧开关被偏置为接通时，电流在所述第二方向上流过所述低侧开关并且流过所述电感器；其中，
在所述第二操作模式期间，所述低侧开关被配置为传导大于50A的反向DC电流，并且其中，在所述第三操作模式期间，所述III-N耗尽型晶体管的接通电阻相对于所述第一模式的增加小于5％。
23.根据权利要求22所述的半桥电路，其中，所述III-N耗尽型晶体管的栅电极连接到导电衬底，并且所述导电衬底电连接到所述封装的所述接地端子。
24.根据权利要求23所述的半桥电路，其中，在所述第一操作模式期间，所述低侧开关阻挡大于600V的电压。
25.根据权利要求24所述的半桥电路，其中，所述高侧开关包括以共源共栅配置布置的低电压增强型晶体管和高电压III-N耗尽型晶体管。
26.根据权利要求25所述的半桥电路，其中，在所述第二操作模式期间，所述反向DC电流流过所述增强型晶体管的寄生体二极管并且流过所述III-N耗尽型晶体管的器件沟道。
27.根据权利要求26所述的半桥电路，其中，在所述第三操作模式期间，所述反向DC电流流过所述增强型晶体管的沟道并且流过所述III-N耗尽型晶体管的器件沟道。
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