JP6800906B2 - 半導体装置及び半導体パッケージ - Google Patents

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Description

本発明の実施形態は、半導体装置及び半導体パッケージに関する。
次世代のパワー半導体デバイス用の材料としてＩＩＩ族窒化物、例えば、ＧａＮ（窒化ガリウム）系半導体が期待されている。ＧａＮ系半導体はＳｉ（シリコン）と比較して大きなバンドギャップを備える。このため、ＧａＮ系半導体デバイスはＳｉ（シリコン）半導体デバイスと比較して、小型で高耐圧のパワー半導体デバイスを実現出来る。また、これにより寄生容量を小さく出来るため、高速駆動のパワー半導体デバイスを実現出来る。
ＧａＮ系のトランジスタでは、一般に、２次元電子ガス（２ＤＥＧ）をキャリアとするＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）構造が適用される。通常のＨＥＭＴは、ゲートに電圧を印加しなくても導通してしまう、ノーマリーオントランジスタである。このため、ゲートに電圧を印加しない限り導通しない、ノーマリーオフトランジスタを実現することが困難であるという問題がある。
数百Ｖ〜１千Ｖという大きな電力をあつかう電源回路等では、安全面を重視してノーマリーオフの動作が要求される。そこで、ノーマリーオンのＧａＮ系トランジスタとノーマリーオフのＳｉトランジスタをカスコード接続して、ノーマリーオフ動作を実現する回路構成が提案されている。
また、ドレイン−ソース間を流れる主回路電流とゲート−ソース間を流れる駆動電流がソースインダクタンスを共有する回路構成の場合、主回路電流の時間変化に伴いソースインダクタンスに発生する起電力のため、駆動電流も変調されてしまう。これに伴い発生する、パワー半導体デバイスの立ち上がり速度や立ち下がり速度の低下といった遅延や、ドレイン電流やソース電圧が激しく時間変化するリンギングが問題となっていた。そこで、主回路電流とゲート駆動電流がソースインダクタンスを共有しない、ケルビン接続を用いた回路構成が提案されている。
特開２０１４−１８７７２６号公報
本発明が解決しようとする課題は、遅延及びリンギングの抑制された、ノーマリーオフトランジスタとノーマリーオントランジスタがカスコード接続された半導体装置を提供することにある。
実施形態の半導体装置は、第１のソースと、第１のドレインと、第１のゲートと、を有するノーマリーオフトランジスタと、第１のドレインに電気的に接続された第２のソースと、第２のドレインと、第２のゲートと、を有するノーマリーオントランジスタと、第１の端部と、第２の端部と、を有し、第２の端部は第２のゲートに電気的に接続された第１のコンデンサと、第２の端部と第２のゲートの間に電気的に接続された第１のアノードと、第１のカソードと、を有する第１のダイオードと、第１の端部と第１のゲートの間に電気的に接続された第１の抵抗と、第１の端部に電気的に接続された第２のアノードと、第１のゲートに電気的に接続された第２のカソードと、を有し、第１の抵抗と並列に設けられた第２のダイオードと、第１の抵抗と第２のアノードに電気的に接続されたゲートドライブ回路であって、ゲートドライブ回路の基準電位はゲートドライブ回路に接続された第３の配線を用いて第１のソースに電気的に接続された、ゲートドライブ回路と、第３の端部と第４の端部を有し、第３の端部は第１の配線を用いて第３の配線に電気的に接続され、第４の端部は第２のソースに電気的に接続された第２のコンデンサと、第３の配線と第３の端部の間に電気的に接続された第２の抵抗と、を備えた半導体装置である。
第１の実施形態の半導体装置の回路図である。 第１の実施形態の半導体装置において、ゲートドライブ回路基準電位線と第１の配線の接続のされ方の例を示す模式図である。 第１の実施形態の半導体装置の作用効果を示す模式図である。 第１の実施形態の半導体装置の作用効果を示す模式図である。 第２の実施形態の半導体装置の回路図である。 第３の実施形態の半導体装置の回路図である。 第４の実施形態の半導体装置の回路図である。 第５の実施形態の半導体装置の回路図である。 第６の実施形態の半導体パッケージの模式図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付す場合がある。また、一度説明した部材等については適宜その説明を省略する場合がある。
また、本明細書中、半導体装置とは、ディスクリート半導体等の複数の素子が組み合わされたパワーモジュール、又は、ディスクリート半導体等の複数の素子にこれらの素子を駆動する駆動回路や自己保護機能を組み込んだインテリジェントパワーモジュール、あるいは、パワーモジュールやインテリジェントパワーモジュールを備えたシステム全体を包含する概念である。
また、本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）及びそれらの中間組成を備える半導体の総称である。
（第１の実施形態）
本実施形態の半導体装置は、第１のソースと、第１のドレインと、第１のゲートと、を有するノーマリーオフトランジスタと、第１のドレインに電気的に接続された第２のソースと、第２のドレインと、第２のゲートと、を有するノーマリーオントランジスタと、第１の端部と、第２の端部と、を有し、第２の端部は第２のゲートに電気的に接続された第１のコンデンサと、第２の端部と第２のゲートの間に電気的に接続された第１のアノードと、第１のカソードと、を有する第１のダイオードと、第１の端部と第１のゲートの間に電気的に接続された第１の抵抗と、第１の端部に電気的に接続された第２のアノードと、第１のゲートに電気的に接続された第２のカソードと、を有し、第１の抵抗と並列に設けられた第２のダイオードと、第１の抵抗と第２のアノードに電気的に接続されたゲートドライブ回路であって、ゲートドライブ回路の基準電位はゲートドライブ回路に接続された第３の配線を用いて第１のソースに電気的に接続された、ゲートドライブ回路と、第３の端部と第４の端部を有し、第３の端部は第１の配線を用いて第３の配線に電気的に接続され、第４の端部は第２のソースに電気的に接続された第２のコンデンサと、を備えた半導体装置である。
そして、第１の配線の第１の外縁に平行な線はゲートドライブ回路基準電位線を通る、又はゲートドライブ回路基準電位線の第３の外縁に平行な線は第１の配線を通る。
図１は、本実施形態の半導体装置１００の回路図である。本実施形態の半導体装置１００は、例えば、定格電圧が６００Ｖや１２００Ｖのパワーモジュールである。
本実施形態の半導体装置１００は、ノーマリーオフトランジスタ１０と、ノーマリーオントランジスタ２０と、第１のコンデンサ３０と、第１のダイオード４０と、第１の抵抗４８と、第２のダイオード４４と、ゲートドライブ回路７１と、第２のコンデンサ８０と、信号源６８と、ソース端子５０と、ドレイン端子５２を備える。
ノーマリーオフトランジスタ１０は、第１のソース１１と、第１のドレイン１２と、第１のゲート１３と、を有する。
ノーマリーオフトランジスタ１０は、ゲートに電圧を印加しない場合にはドレイン電流が流れないトランジスタである。ノーマリーオフトランジスタ１０は、例えば、Ｓｉ（シリコン）半導体を用いた縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。なお、ノーマリーオフトランジスタ１０は、図示しない寄生ボディダイオードを備えている。
ノーマリーオフトランジスタ１０の耐圧は、例えば１０Ｖ以上３０Ｖ以下である。
ノーマリーオントランジスタ２０は、第２のソース２１と、第２のドレイン２２と、第２のゲート２３と、を有する。第２のソース２１は、第１のドレイン１２に電気的に接続されている。
ノーマリーオントランジスタ２０は、ゲートに電圧を印加しない場合にもドレイン電流が流れるトランジスタである。ノーマリーオントランジスタ２０は、例えば、ＧａＮ（窒化ガリウム）系半導体を用いたＨＥＭＴである。
ノーマリーオントランジスタ２０の耐圧は、ノーマリーオフトランジスタ１０の耐圧より高い。ノーマリーオントランジスタ２０の耐圧は、例えば６００Ｖ以上１２００Ｖ以下である。
本実施形態の半導体装置１００は、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０を直接に接続した、いわゆるカスコード接続により、ノーマリーオフ動作を実現する回路構成を有する。
第１のソース１１は、第１のソース端子（ソース端子）５０に電気的に接続されている。第２のドレイン２２は、ドレイン端子５２に電気的に接続されている。
第１のインダクタンス７８は、ノーマリーオントランジスタ２０のソースインダクタンスである。第２のインダクタンス７９は、ノーマリーオフトランジスタ１０のソースインダクタンスである。
ドレイン−ソース間を流れる主回路電流は、ドレイン端子５２、ノーマリーオントランジスタ２０、第１のインダクタンス７８、ノーマリーオフトランジスタ１０、第２のインダクタンス７９、ソース端子５０を流れる。主回路配線１５は、主回路電流が流れる配線である。
寄生容量２８は、ノーマリーオントランジスタ２０のゲート−ソース間寄生容量である。
第１のコンデンサ３０は、第１の端部３１と第２の端部３２を有する。第２の端部３２は、第２のゲート２３に電気的に接続されている。
第１のダイオード４０は、第１のアノード４１と、第１のカソード４２と、を有する。第１のアノード４１は、第２の端部３２と第２のゲート２３の間に電気的に接続されている。
図１に示した半導体装置１００において、第１のカソード４２は、第１のソース１１に電気的に接続されている。
第１の抵抗４８は、第１の端部３１と第１のゲート１３の間に電気的に接続されている。
第２のダイオード４４は、第２のアノード４５と、第２のカソード４６と、を有する。第２のアノード４５は第１の端部３１に電気的に接続されている。第２のカソード４６は第１のゲート１３に電気的に接続されている。第２のダイオード４４は、第１の抵抗４８と並列に設けられている。
信号源６８は、例えば方形波等の信号を出力する。
ゲートドライブ回路７１は、信号源６８から出力された信号に基づいて、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０を駆動する信号を出力する。
ゲートドライブ回路７１は、複数の素子がワンチップ化されたＩＣ、又は、複数の電子部品が配置された電子回路基板である。
ゲートドライブ回路７１の基準電位は、ゲートドライブ回路７１に接続されたゲートドライブ回路基準電位線７２を用いて第１のソース１１に電気的に接続されている。なおゲートドライブ回路基準電位線７２は、第３の配線の一例である。
第４の抵抗８８及び第５の抵抗８９は、ゲート抵抗である。
第２のコンデンサ８０は、第３の端部８１と第４の端部８２を有する。第３の端部８１は、第１の配線６０を用いてゲートドライブ回路基準電位線７２に電気的に接続されている。第４の端部８２は、第２のソース２１に電気的に接続されている。
第２のコンデンサ８０の容量は第１のコンデンサ３０の容量以上であることが好ましい。
図２は、本実施形態の半導体装置１００において、ゲートドライブ回路基準電位線７２と第１の配線６０の接続のされ方の例を示す模式図である。なお、主回路配線１５を合わせて図示している。
図２は、例えば、図示しないプリント基板上に、第１の配線６０と、ゲートドライブ回路基準電位線７２と、主回路配線１５が形成された場合を想定した模式図である。
第２のコンデンサ８０を通る変位電流は、第１の配線６０から主回路配線１５の一部を経由し、ゲートドライブ回路基準電位線７２に流れる。
上述の場合、第１の配線６０の第１の外縁６１に平行で第１の配線６０を通る線と、第１の配線６０の第２の外縁６２に平行で第１の配線６０を通る線のいずれか一方が、主回路配線１５を通り、ゲートドライブ回路基準電位線７２を通ることが好ましい。又は、ゲートドライブ回路基準電位線７２の第３の外縁（第２の外縁）７３に平行でゲートドライブ回路基準電位線７２を通る線と、ゲートドライブ回路基準電位線７２の第４の外縁７４に平行でゲートドライブ回路基準電位線７２を通る線のいずれか一方が、主回路配線１５を通り、第１の配線６０を通ることが好ましい。
図２（ａ）は本実施形態の半導体装置１００において、好ましいゲートドライブ回路基準電位線７２と第１の配線６０の接続のされ方の例を示す模式図である。点線で示した、第１の外縁６１及び第２の外縁６２に平行で第１の配線６０を通る線７８ａが、主回路配線１５を通り、ゲートドライブ回路基準電位線７２を通っている。また、点線で示した、第３の外縁７３及び第４の外縁７４に平行でゲートドライブ回路基準電位線７２を通る線７８ｂが、主回路配線１５を通り、第１の配線６０を通っている。なお、図２（ａ）においては、線７８ａ及び線７８ｂは、同一の線となり得る。
図２（ｂ）も、好ましいゲートドライブ回路基準電位線７２と第１の配線６０の接続のされ方の例を示す模式図である。点線で示した、第１の外縁６１及び第２の外縁６２に平行で第１の配線６０を通る線７８ｃが、主回路配線１５を通り、ゲートドライブ回路基準電位線７２を通っている。また、第３の外縁７３及び第４の外縁７４に平行でゲートドライブ回路基準電位線７２を通る線７８ｄが、主回路配線１５を通り、第１の配線６０を通っている。
図２（ｃ）に示した例は、比較形態となる図である。第１の外縁６１及び第２の外縁６２に平行で第１の配線を通る線７８ｅが、ゲートドライブ回路基準電位線７２を通っていない。また、第３の外縁７３及び第４の外縁７４に平行でゲートドライブ回路基準電位線７２を通る線７８ｆが、第１の配線を通っていない。
図２（ｄ）に示した例は、比較形態となる図である。第１の外縁６１及び第２の外縁６２に平行で第１の配線を通る線７８ｆが、ゲートドライブ回路基準電位線７２を通る前に配線が形成されていない部分を通ってしまうため好ましくない。
次に、本実施形態の半導体装置１００の動作について述べる。
例えば信号源６８及びゲートドライブ回路７１を用いて、０Ｖと、ノーマリーオフトランジスタ１０をオンさせることが出来る有限の電圧Ｖａを往復する方形波を出力する。
第１のゲート１３にＶａが入力されているときには、ノーマリーオフトランジスタ１０は、オンになる。また、第１のゲート１３に０Ｖが入力されているときには、ノーマリーオフトランジスタ１０は、オフになる。
ゲートドライブ回路７１からＶａが出力されているとき、第１のコンデンサ３０から第１のダイオード４０を経由してソース端子５０へと電流が流れる。第２のゲート２３には、第１のダイオード４０の順方向電圧ＶＦに相当する電圧が入力される。従って、ノーマリーオントランジスタ２０は、オンになる。一方、ゲートドライブ回路７１から０Ｖが出力されているときには、寄生容量２８から第１のコンデンサ３０へと電流が流れる。第２のゲート２３には、ＶＦとＶａの差分に相当する負の電圧（ＶＦ−Ｖａ）が入力される。従って、ノーマリーオントランジスタ２０は、オフになる。
ここで、半導体装置１００がオフからオンに移行する際に、ノーマリーオントランジスタ２０よりもノーマリーオフトランジスタ１０が先にオンすることが望ましい。もし、ノーマリーオントランジスタ２０が先にオンすると、第１のドレイン１２と第２のソース２１との接続部に高い電圧が加わるため、耐圧の低いノーマリーオフトランジスタ１０の特性が劣化する恐れがあるからである。
本実施形態の半導体装置１００では、半導体装置がオフ状態からオン状態に移行する際には、電流が第１の抵抗４８に並列に設けられた第２のダイオード４４を流れる。このため、第１のゲート１３の充電は、第１の抵抗４８の影響を受けない。従って、第１のゲート１３を速やかに充電出来る。よって、半導体装置がオフ状態からオン状態に移行する際に、ノーマリーオントランジスタ２０よりもノーマリーオフトランジスタ１０を確実に先にオンさせることが可能となる。
また、第１の抵抗４８を設けることにより、ノーマリーオフトランジスタ１０のオフタイミングと、ノーマリーオントランジスタ２０のオフタイミングを所望の時間だけ遅延させることが出来る。従って、半導体装置がオン状態からオフ状態に移行する際に、ノーマリーオフトランジスタ１０よりもノーマリーオントランジスタ２０を先にオフさせることが可能となる。
次に、本実施形態の半導体装置１００の作用効果を記載する。
本実施形態の半導体装置のごとく、第１のソースと、第１のドレインと、第１のゲートと、を有するノーマリーオフトランジスタと、第１のドレインに電気的に接続された第２のソースと、第２のドレインと、第２のゲートと、を有するノーマリーオントランジスタと、第１の端部と、第２の端部と、を有し、第２の端部は第２のゲートに電気的に接続された第１のコンデンサと、第２の端部と第２のゲートの間に電気的に接続された第１のアノードと、第１のカソードと、を有する第１のダイオードと、第１の端部と第１のゲートの間に電気的に接続された第１の抵抗と、第１の端部に電気的に接続された第２のアノードと、第１のゲートに電気的に接続された第２のカソードと、を有し、第１の抵抗と並列に設けられた第２のダイオードと、第１の抵抗と第２のアノードに電気的に接続されたゲートドライブ回路であって、ゲートドライブ回路の基準電位はゲートドライブ回路に接続されたゲートドライブ回路基準電位線を用いて第１のソースに電気的に接続された、ゲートドライブ回路と、第３の端部と第４の端部を有し、第３の端部は第１の配線を用いてゲートドライブ回路基準電位線に電気的に接続され、第４の端部は第２のソースに電気的に接続された第２のコンデンサと、を備えることにより、遅延及びリンギングの抑制された、ノーマリーオフトランジスタとノーマリーオントランジスタがカスコード接続された半導体装置の提供が可能となる。
ノーマリーオントランジスタ２０をケルビン接続させる場合、例えば第２のソース２１を配線等によりソース端子５０に直接的に電気的に接続させることが考えられる。しかしこの場合、ノーマリーオフトランジスタ１０を経由せず、ドレイン端子５２からノーマリーオントランジスタ２０のみを経由してソース端子５０に主回路電流が流れる経路が形成されるため、半導体装置１００はカスコード接続された回路として機能しなくなってしまうという問題があった。
本実施形態の半導体装置１００は、第３の端部８１と第４の端部８２を有し、第３の端部８１はゲートドライブ回路基準電位線７２に電気的に接続され、第４の端部８２は第２のソース２１に電気的に接続された第２のコンデンサ８０を備える。言い換えると、ノーマリーオントランジスタ２０は第２のコンデンサ８０を用いて交流的にソース端子５０に接続されている。
これにより、主回路電流はノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０を流れる。さらに、過渡的に生じる電流は、第２のインダクタンス７９を流れずに、第２のコンデンサ８０を経由してソース端子５０へと流れる。すなわち、過渡的に生じる電流については、ケルビン接続の効果が得られることとなる。これにより、遅延及びリンギングの抑制された、ノーマリーオフトランジスタとノーマリーオントランジスタがカスコード接続された半導体装置１００の提供が可能となる。
図３は、本実施形態の半導体装置１００の作用効果を示す模式図である。言い換えると、図３は、本実施形態の半導体装置１００の作用を調べるための、半導体装置１００ａの回路の模式図である。第２のコンデンサ８０と第２のソース２１の間に、第１のインダクタンス７８及び第２のインダクタンス７９が電気的に接続されている。言い換えると、主回路電流が流れる経路のソースインダクタンスと、第２のコンデンサ８０を流れる電流の経路のインダクタンスを同じにしている。
図４は、本実施形態の半導体装置１００の作用効果を示す模式図である。言い換えると、図４の実線は、図３に示した回路で、トランジスタのスイッチングをさせた際の損失エネルギーを示したものである。また、図４の点線は、第２のコンデンサ８０を通る経路が設けられていない比較形態の半導体装置において、トランジスタのスイッチングをさせた際の損失エネルギーを示したものである。
図４に示されたとおり、比較形態の半導体装置よりも本実施形態の半導体装置の方が、回路で発生する損失が速く消失している。縦軸の損失を時間で積分すると、発生した損失のエネルギーが計算される。比較形態の半導体装置で発生した損失のエネルギーが７１．１μＪであるのに対し、本実施形態の半導体装置での損失のエネルギーは３８．９μＪであった。よって、本実施形態の半導体装置により、スイッチング損失が低減することが明らかとなった。
なお、図３に示した半導体装置では、上述の通り、主回路電流が流れる経路のソースインダクタンスと、第２のコンデンサ８０を流れる電流の経路のインダクタンスを同じにしている。よって、第２のコンデンサ８０を流れる経路のインダクタンスを、主回路電流が流れる経路のインダクタンスよりも小さくすることにより、さらにスイッチング損失が低減するものと考えられる。
第１の配線６０の第１の外縁６１に平行で第１の配線６０を通る線と、第１の配線６０の第２の外縁６２に平行で第１の配線６０を通る線のいずれか一方が、主回路配線１５を通り、ゲートドライブ回路基準電位線７２を通ることが好ましい。又は、ゲートドライブ回路基準電位線７２の第３の外縁（第２の外縁）７３に平行でゲートドライブ回路基準電位線７２を通る線と、ゲートドライブ回路基準電位線７２の第４の外縁７４に平行でゲートドライブ回路基準電位線７２を通る線のいずれか一方が、主回路配線１５を通り、第１の配線６０を通ることが好ましい。なぜなら、これにより、第２のコンデンサ８０を流れる電流が、ゲートドライブ回路基準電位線７２に直接流れ込みやすくなる。そのため、ノーマリーオフトランジスタ１０のソースインダクタンスを迂回して、ノーマリーオントランジスタ２０をより良好にケルビン接続させることが可能であるからである。
第２のコンデンサ８０の容量が第１のコンデンサ３０の容量以上であることは、第１のコンデンサ３０に蓄えられた電荷を迅速に第２のコンデンサ８０からソース端子５０へと流し、ノーマリーオントランジスタ２０の遅延やリンギングを抑制する上で好ましい。
以上、本実施形態の半導体装置によれば、遅延やリンギングの抑制された、ノーマリーオフトランジスタとノーマリーオントランジスタがカスコード接続された半導体装置の提供が可能になる。
（第２の実施形態）
本実施形態の半導体装置は、第３の端部８１が主回路配線１５を介さずに、ゲートドライブ回路基準電位線７２に直接電気的に接続されている点で、第１の実施形態と異なっている。ここで、第１の実施形態と重複する内容については、記載を省略する。
図５は、本実施形態の半導体装置１１０の回路図である。
第３の端部８１が主回路配線１５を介さず、第１の配線６０を用いてゲートドライブ回路基準電位線７２に直接接続されているため、主回路配線１５を流れる主回路電流の影響をより小さくしたケルビン接続が実現可能となる。そのため、遅延やリンギングがさらに抑制される。
本実施形態の半導体装置によれば、遅延やリンギングの抑制された、ノーマリーオフトランジスタとノーマリーオントランジスタがカスコード接続された半導体装置の提供が可能になる。
（第３の実施形態）
本実施形態の半導体装置は、ゲートドライブ回路基準電位線７２と第３の端部８１の間に電気的に接続された第２の抵抗７０をさらに備えた点で、第１の実施形態の半導体装置と異なっている。ここで、第１の実施形態と重複する内容については、記載を省略する。
図６は、本実施形態の半導体装置１２０の回路図である。
第２のコンデンサ８０は、図示しない寄生インダクタンスを有する。そのため、第２のコンデンサ８０自身の容量と、第２のコンデンサ８０の寄生インダクタンスによる共振が発生する点が問題となる。
本実施形態の半導体装置１２０のように第２の抵抗７０をさらに備えることで、上述の共振の発生が抑制されるため、さらに良好なケルビン接続を行うことが出来る。
本実施形態の半導体装置によれば、遅延やリンギングの抑制された、ノーマリーオフトランジスタとノーマリーオントランジスタがカスコード接続された半導体装置の提供が可能になる。
（第４の実施形態）
本実施形態の半導体装置は、第２のソースに電気的に接続された第３のアノードと、第４の端部に電気的に接続された第３のカソードと、を有する第３のダイオードと、第４のアノードと、第２のソースに電気的に接続された第４のカソードと、を有する第４のダイオードと、第５の端部と、第６の端部と、を有し、第５の端部は第２の配線を用いてゲートドライブ回路基準電位線に電気的に接続され、第６の端部は第４のアノードに電気的に接続された第３のコンデンサと、ゲートドライブ回路基準電位線と第５の端部の間に電気的に接続された第３の抵抗と、をさらに備え、第４のダイオード、第３のコンデンサ及び第３の抵抗は、第３のダイオード、第２のコンデンサ及び第２の抵抗と並列に設けられた第２の実施形態の半導体装置と異なっている。ここで、第１乃至第３の実施形態と重複する点については、記載を省略する。
図７は、本実施形態の半導体装置１３０の回路図である。
本実施形態の半導体装置１３０においては、第３のダイオード７５、第２のコンデンサ８０及び第２の抵抗７０を介した経路と、第４のダイオード９０、第３のコンデンサ９５及び第３の抵抗８５を介した経路の両方で、ノーマリーオントランジスタ２０がケルビン接続されている。
例えば、ノーマリーオントランジスタ２０がオン駆動するときとオフ駆動するときで、第３のダイオード７５を経由した経路と第４のダイオード９０を経由した経路それぞれでケルビン接続されるものと想定した回路設計が可能となる。そのため、設計の自由度が増加し、さらに良好なケルビン接続が可能となる。
なお、良好なケルビン接続のため、第２の配線６５の第５の外縁（第３の外縁）に平行で主回路配線１５及び第２の配線６５を通る線はゲートドライブ回路基準電位線７２を通る、又はゲートドライブ回路基準電位線７２の第６の外縁（第４の外縁）に平行で主回路配線１５及びゲートドライブ回路基準電位線７２を通る線は第２の配線６５を通ることが好ましい。
本実施形態の半導体装置によれば、遅延やリンギングの抑制された、ノーマリーオフトランジスタとノーマリーオントランジスタがカスコード接続された半導体装置の提供が可能になる。
（第５の実施形態）
本実施形態の半導体装置は、第１のカソード４２は第２のソース２１に電気的に接続されている点で、第１の実施形態と異なっている。ここで、第１乃至第４の実施形態と重複する点については、記載を省略する。
図８は、本実施形態の半導体装置１４０の回路図である。
本実施形態の半導体装置１４０においても、他の実施形態の半導体装置と同様、過渡的に生じる電流について第２のコンデンサ８０を介したケルビン接続の効果が得られる。これにより、遅延及びリンギングが抑制される。
本実施形態の半導体装置によっても、遅延やリンギングの抑制された、ノーマリーオフトランジスタとノーマリーオントランジスタがカスコード接続された半導体装置の提供が可能になる。
（第６の実施形態）
本実施形態の半導体パッケージは、第１のソースと、第１のドレインと、第１のゲートと、を有するノーマリーオフトランジスタと、第１のドレインに電気的に接続された第２のソースと、第２のドレインと、第２のゲートと、を有するノーマリーオントランジスタと、第１の端部と、第２の端部と、を有し、第２の端部は第２のゲートに電気的に接続された第１のコンデンサと、第２の端部と第２のゲートの間に電気的に接続された第１のアノードと、第１のカソードと、を有する第１のダイオードと、第１の端部と第１のゲートの間に電気的に接続された第１の抵抗と、第１の端部に電気的に接続された第２のアノードと、第１のゲートに電気的に接続された第２のカソードと、を有し、第１の抵抗と並列に設けられた第２のダイオードと、第３の端部と第４の端部を有し、第４の端部は第２のソースに電気的に接続された第２のコンデンサと、第２のドレインに電気的に接続されたドレイン端子と、第１の端部、第１の抵抗及び第２のアノードに電気的に接続されたゲート端子と、第１のソースに電気的に接続された第１のソース端子と、第３の端部に電気的に接続された第２のソース端子と、を備えた半導体パッケージである。ここで、第１乃至第５の実施形態と重複する内容については、記載を省略する。
図９は、本実施形態の半導体パッケージの模式図である。
図９（ａ）は、本実施形態の半導体パッケージに用いられている半導体装置１５０の回路図である。
ゲート端子５４は、第１の抵抗４８、第２のアノード４５及び第１の端部３１に電気的に接続されている。ドレイン端子５２は、第２のドレイン２２に電気的に接続されている。第１のソース端子５０は、第１のソース１１に電気的に接続されている。第２のソース端子５６は、第３の端部８１に電気的に接続されている。
図９（ｂ）は、図９（ａ）に示した回路図を用いた半導体パッケージ２００の模式図である。パッケージ２１０の外に、ゲート端子５４、ドレイン端子５２、第１のソース端子５０及び第２のソース端子５６が設けられている。
第１のソース端子５０と第２のソース端子５６が物理的に別の端子となっているため、良好なケルビン接続を行うことが可能となる。
本実施形態の半導体パッケージによれば、遅延やリンギングの抑制された、ノーマリーオフトランジスタとノーマリーオントランジスタがカスコード接続された半導体パッケージの提供が可能になる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ノーマリーオフトランジスタ
１１ 第１のソース
１２ 第１のドレイン
１３ 第１のゲート
１５ 主回路配線
２０ ノーマリーオントランジスタ
２１ 第２のソース
２２ 第２のドレイン
２３ 第２のゲート
２８ 寄生容量
３０ 第１のコンデンサ
３１ 第１の端部
３２ 第２の端部
４０ 第１のダイオード
４１ 第１のアノード
４２ 第１のカソード
４４ 第２のダイオード
４５ 第２のアノード
４６ 第２のカソード
４８ 第１の抵抗
５０ 第１のソース端子（ソース端子）
５２ ドレイン端子
５４ ゲート端子
５６ 第２のソース端子
６０ 第１の配線
６１ 第１の外縁
６２ 第２の外縁
６５ 第２の配線
７０ 第２の抵抗
７１ ゲートドライブ回路
７２ ゲートドライブ回路基準電位線（第３の配線）
７３ 第３の外縁（第２の外縁）
７４ 第４の外縁
７５ 第３のダイオード
７６ 第３のアノード
７７ 第３のカソード
８０ 第２のコンデンサ
８１ 第３の端部
８２ 第４の端部
８５ 第３の抵抗
８８ 第４の抵抗
８９ 第５の抵抗
９０ 第４のダイオード
９１ 第４のアノード
９２ 第４のカソード
９５ 第３のコンデンサ
９６ 第５の端部
９７ 第６の端部
１００ 半導体装置
１１０ 半導体装置
１２０ 半導体装置
１３０ 半導体装置
１４０ 半導体装置
１５０ 半導体装置
２００ 半導体パッケージ
２１０ パッケージ

Claims (7)

  1. 第１のソースと、第１のドレインと、第１のゲートと、を有するノーマリーオフトランジスタと、
    前記第１のドレインに電気的に接続された第２のソースと、第２のドレインと、第２のゲートと、を有するノーマリーオントランジスタと、
    第１の端部と、第２の端部と、を有し、前記第２の端部は前記第２のゲートに電気的に接続された第１のコンデンサと、
    前記第２の端部と前記第２のゲートの間に電気的に接続された第１のアノードと、第１のカソードと、を有する第１のダイオードと、
    前記第１の端部と前記第１のゲートの間に電気的に接続された第１の抵抗と、
    前記第１の端部に電気的に接続された第２のアノードと、前記第１のゲートに電気的に接続された第２のカソードと、を有し、前記第１の抵抗と並列に設けられた第２のダイオードと、
    前記第１の抵抗と前記第２のアノードに電気的に接続されたゲートドライブ回路であって、前記ゲートドライブ回路の基準電位は前記ゲートドライブ回路に接続された第３の配線を用いて第１のソースに電気的に接続された、前記ゲートドライブ回路と、
    第３の端部と第４の端部を有し、前記第３の端部は第１の配線を用いて前記第３の配線に電気的に接続され、前記第４の端部は前記第２のソースに電気的に接続された第２のコンデンサと、
    前記第３の配線と前記第３の端部の間に電気的に接続された第２の抵抗と、
    を備えた半導体装置。
  2. 前記第２のソースに電気的に接続された第３のアノードと、前記第４の端部に電気的に接続された第３のカソードと、を有する第３のダイオードと、
    第４のアノードと、前記第２のソースに電気的に接続された第４のカソードと、を有する第４のダイオードと、
    第５の端部と、第６の端部と、を有し、前記第５の端部は第２の配線を用いて前記第３の配線に電気的に接続され、前記第６の端部は前記第４のアノードに電気的に接続された第３のコンデンサと、
    前記第３の配線と前記第５の端部の間に電気的に接続された第３の抵抗と、
    をさらに備え、
    前記第４のダイオード、前記第３のコンデンサ及び前記第３の抵抗は、前記第３のダイオード、前記第２のコンデンサ及び前記第２の抵抗と並列に設けられた請求項１記載の半導体装置。
  3. 前記第１のカソードは前記第１のソースに電気的に接続された請求項１又は請求項２記載の半導体装置。
  4. 前記第１のカソードは前記第２のソースに電気的に接続された請求項１又は請求項２記載の半導体装置。
  5. 第１のソースと、第１のドレインと、第１のゲートと、を有するノーマリーオフトランジスタと、
    前記第１のドレインに電気的に接続された第２のソースと、第２のドレインと、第２のゲートと、を有するノーマリーオントランジスタと、
    第１の端部と、第２の端部と、を有し、前記第２の端部は前記第２のゲートに電気的に接続された第１のコンデンサと、
    前記第２の端部と前記第２のゲートの間に電気的に接続された第１のアノードと、第１のカソードと、を有する第１のダイオードと、
    前記第１の端部と前記第１のゲートの間に電気的に接続された第１の抵抗と、
    前記第１の端部に電気的に接続された第２のアノードと、前記第１のゲートに電気的に接続された第２のカソードと、を有し、前記第１の抵抗と並列に設けられた第２のダイオードと、
    前記第１の抵抗と前記第２のアノードに電気的に接続されたゲートドライブ回路であって、前記ゲートドライブ回路の基準電位は前記ゲートドライブ回路に接続された第３の配線を用いて第１のソースに電気的に接続された、前記ゲートドライブ回路と、
    第３の端部と第４の端部を有し、前記第３の端部は第１の配線を用いて前記第３の配線に電気的に接続され、前記第４の端部は前記第２のソースに電気的に接続された第２のコンデンサと、
    を備え、
    前記第２のコンデンサの容量は前記第１のコンデンサの容量以上である半導体装置。
  6. 前記第１のカソードは前記第１のソースに電気的に接続された請求項５記載の半導体装置。
  7. 前記第１のカソードは前記第２のソースに電気的に接続された請求項５記載の半導体装置。
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