JP2015008227A - 半導体装置 - Google Patents

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Abstract

【課題】オン電流を大きくする半導体装置を提供する。【解決手段】実施形態の半導体装置は、ソース端子に接続される第１のソース、第１のドレイン、ゲート端子に接続される第１のゲートを有するノーマリーオフトランジスタと、第１のドレインに接続される第２のソース、ドレイン端子に接続される第２のドレイン、ゲート端子に接続される第２のゲートを有するノーマリーオントランジスタと、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
次世代のパワー半導体デバイス用の材料としてＩＩＩ族窒化物、例えば、ＧａＮ（窒化ガリウム）系の半導体が期待されている。ＧａＮ系の半導体デバイスはＳｉ（シリコン）と比較して広いバンドギャップを備え、Ｓｉの半導体デバイスと比較して、高い耐圧、低い損失が実現できる。
ＧａＮ系のトランジスタでは、一般に、２次元電子ガス（２ＤＥＧ）をキャリアとするＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）構造が適用される。通常のＨＥＭＴでは、ゲートに電圧を印加しなくても導通してしまうノーマリーオンのトランジスタとなる。このため、ゲートに電圧を印加しない限り導通しないノーマリーオフのトランジスタを実現することが困難であるという問題がある。
数百Ｖ〜１千Ｖという大きな電力をあつかう電源回路等では、安全面を重視してノーマリーオフの動作が要求される。そこで、ノーマリーオンのＧａＮ系トランジスタとノーマリーオフのＳｉトランジスタとをカスコード接続して、ノーマリーオフ動作を実現する回路構成が提唱されている。
しかし、このような回路構成においては、ノーマリーオンのＧａＮ系トランジスタのゲート電圧が十分高くできず、オン電流を十分に流せないという問題がある。
特開２０１２−２１２８７５号公報
本発明が解決しようとする課題は、オン電流を大きくする半導体装置を提供することにある。
実施形態の半導体装置は、ソース端子に接続される第１のソース、第１のドレイン、ゲート端子に接続される第１のゲートを有するノーマリーオフトランジスタと、第１のドレインに接続される第２のソース、ドレイン端子に接続される第２のドレイン、ゲート端子に接続される第２のゲートを有するノーマリーオントランジスタと、を備える。
第１の実施形態の半導体装置の回路図である。 比較形態の半導体装置の回路図である。 第２の実施形態の半導体装置の回路図である。 第３の実施形態の半導体装置の回路図である。 第４の実施形態の半導体装置の回路図である。 第５の実施形態のノーマリーオントランジスタの模式断面図である。 第６の実施形態の半導体装置の上面模式図である。 第７の実施形態の半導体装置の回路図である。 第８の実施形態の半導体装置の回路図である。 第９の実施形態の半導体装置の回路図である。 第１０の実施形態の半導体装置の回路図である。 第１１の実施形態の半導体装置の回路図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、本明細書中、半導体装置とは、ディスクリート半導体等の複数の素子が組み合わされたパワーモジュール、または、ディスクリート半導体等の複数の素子にこれらの素子を駆動する駆動回路や自己保護機能を組み込んだインテリジェントパワーモジュール、あるいは、パワーモジュールやインテリジェントパワーモジュールを備えたシステム全体を包含する概念である。
また、本明細書中、ノーマリーオントランジスタとは、ソースとゲートが同電位の際に、チャネルがオン状態となり、ソースとドレイン間に電流が流れるトランジスタを意味するものとする。また、本実施形態において、ノーマリーオフトランジスタとは、ソースとゲートが同電位の際に、チャネルがオフ状態となり、ソースとドレイン間に電流が流れないトランジスタを意味するものとする。
また、本明細書中、レベルシフト素子とは、素子の両端の電圧を所定量だけシフトさせる機能を備える素子を意味する。そして、素子の両端の電圧差をシフト電圧と称するものとする。
また、本明細書中、ＧａＮ系半導体とは、窒化物半導体のうち、ＧａＮ、および、ＧａＮとＡｌＮ、ＩｎＮの中間の組成を備えるＡｌＸＧａ１−ＸＮ、ＩｎＧａ１−ＸＮ等の総称である。
（第１の実施形態）
本実施形態の半導体装置は、ソース端子、ゲート端子およびドレイン端子を備える。そして、ソース端子に接続される第１のソース、第１のドレイン、ゲート端子に接続される第１のゲートを有するノーマリーオフトランジスタと、第１のドレインに接続される第２のソース、ドレイン端子に接続される第２のドレイン、ゲート端子に接続される第２のゲートを有するノーマリーオントランジスタと、を備える。
図１は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、例えば、定格電圧が６００Ｖや１２００Ｖのパワーモジュールである。
本実施形態の半導体装置は、電子をキャリアとするｎ型チャネルのノーマリーオフトランジスタ１０と、電子をキャリアとするｎ型チャネルのノーマリーオントランジスタ２０が直列に接続されてパワーモジュールを構成する。ノーマリーオフトランジスタ１０は、例えば、Ｓｉ（シリコン）の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。また、ノーマリーオントランジスタ２０は、例えば、ＧａＮ（窒化ガリウム）系半導体のＨＥＭＴである。ノーマリーオントランジスタ２０は、ゲート絶縁膜を備える。
なお、ノーマリーオフトランジスタ１０は、図示しない寄生ボディダイオードを備えている。
ノーマリーオフトランジスタ１０は、ノーマリーオントランジスタ２０に比較して、素子耐圧が低い。ノーマリーオフトランジスタ１０の素子耐圧は、例えば、１０〜３０Ｖである。また、ノーマリーオントランジスタ２０の素子耐圧は、例えば、６００〜１２００Ｖである。
半導体装置は、ソース端子１００と、ドレイン端子２００と、ゲート端子３００を備える。そして、ノーマリーオフトランジスタ１０は、ソース端子１００に接続される第１のソース１１と、第１のドレイン１２、ゲート端子３００に接続される第１のゲート１３を有する。
また、ノーマリーオントランジスタ２０は、第１のドレイン１２に接続される第２のソース２１、ドレイン端子２００に接続される第２のドレイン２２、ゲート端子３００に接続される第２のゲート２３を有する。一般に、第２のソース２１よりも高電圧が印加されるノーマリーオントランジスタ２０の第２のドレイン２２は、高い耐圧を備えるようデバイス設計がなされる。例えば、ゲート電極とドレイン電極間の距離を、ゲート電極とソース間の距離よりも長くするよう設計される。
本実施形態の半導体装置は、上記構成により、ソース端子１００と、ドレイン端子２００と、ゲート端子３００を備えるノーマリーオフトランジスタとして機能する。
すなわち、半導体装置のオフ時には、ソース端子１００およびゲート端子３００は、グラウンド電位に固定される。そして、ドレイン端子２００には、例えば、６００〜１２００Ｖの電圧が印可される。この際、ノーマリーオフトランジスタ１０は、第１のソース１１と第１のゲート１３との間の電位差が、閾値以下の０Ｖであるためオフ状態となる。一方、ノーマリーオントランジスタ２０は、第２のソース２１の電位が持ち上がることで第２のソース２１と第２のゲート２３間の電位差が閾値以下となりオフ状態となる。したがって、半導体装置全体がオフ状態となる。
半導体装置のオン時には、ソース端子１００は、グラウンド電位に固定される。そして、ゲート端子３００には、正のゲート電圧、例えば、５Ｖ〜１５Ｖのゲート電圧が印加される。この際、ノーマリーオフトランジスタ１０は、第１のソース１１と第１のゲート１３との間の電位差が閾値以上になりオン状態となる。一方、ノーマリーオントランジスタ２０は、第２のゲート２３に正の電圧が印加されることで第２のソース２１と第２のゲート２３間の電位差が閾値以上になりオン状態となる。したがって、半導体装置がオン状態となる。
図２は、比較形態の半導体装置の回路図である。この半導体装置も、ソース端子１００と、ドレイン端子２００と、ゲート端子３００を備える。そして、ノーマリーオフトランジスタ１０は、ソース端子１００に接続される第１のソース１１と、第１のドレイン１２、ゲート端子３００に接続される第１のゲート１３を有する。また、ノーマリーオントランジスタ２０は、第１のドレイン１２に接続される第２のソース２１、ドレイン端子２００に接続される第２のドレイン２２、ソース端子１００に接続される第２のゲート２３を有する。
比較形態の半導体装置も、上記構成により、ソース端子１００と、ドレイン端子２００と、ゲート端子３００を備えるノーマリーオフトランジスタとして機能する。もっとも、図２の構成では、第２のゲート２３がソース端子１００に接続されるため、ゲートにオーバードライブ、すなわち、正の電圧を印加することができない。半導体装置のオン時には、第２のソース２１が、ノーマリーオフトランジスタ１０のオン抵抗と定格電流の積で表される電圧分だけ、電位が上昇するため、実効的にゲート電圧が負となる。このため、オン電流が十分に引けないおそれがある。
本実施形態では、ノーマリーオフトランジスタ１０の第１のゲート１３と、ノーマリーオントランジスタ２０の第２のゲート２３がともにゲート端子３００に接続されている。したがって、半導体装置のオン時に、ノーマリーオントランジスタ２０の第２のゲート２３にオーバードライブ、すなわち、正の電圧を印加することが可能となる。このため、オン時のチャネル抵抗が低減する。よって、大きなオン電流を得ることが可能となる。
本実施形態の半導体装置では、ノーマリーオフトランジスタ１０のオフ時の第１のソース１１と第１のドレイン間１２の耐圧が、ノーマリーオントランジスタ２０の第２のソース２１と第２のゲート２３間の耐圧よりも低い。具体的には、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧が、ノーマリーオントランジスタ２０のゲート絶縁膜の耐圧よりも低くなるよう設計されている。
ノーマリーオフトランジスタ１０のアバランシェ降伏電圧は、ノーマリーオフトランジスタ１０の寄生ボディダイオードの耐圧、または、チャネル部のパンチスルー耐圧で規定される。ノーマリーオフトランジスタ１０のアバランシェ降伏電圧は、例えば、ノーマリーオフトランジスタ１０を形成する不純物層の不純物濃度や不純物プロファイルを調整することにより調整が可能である。
ノーマリーオフトランジスタ１０のアバランシェ降伏電圧やノーマリーオントランジスタ２０のゲート絶縁膜の耐圧は、例えば、ノーマリーオフトランジスタ１０やノーマリーオントランジスタ２０の電極に、測定針をあてて直接評価することが可能である。
ノーマリーオフトランジスタ１０と、ノーマリーオントランジスタ２０が直列に接続された回路構成では、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０の接続部（以下、単に接続部とも称する）、すなわち、ノーマリーオフトランジスタ１０の第１のドレイン１２、または、ノーマリーオントランジスタ２０の第２のソース２１に、デバイス動作中に過電圧が生じるおそれがある。過電圧は、例えば、半導体装置がオン状態からオフ状態に移行する際に、ソース端子１００とドレイン端子２００との間に印加されている高電圧が、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０の寄生容量の比で分圧されることによって生じ得る。あるいは、半導体装置のオフ時に、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０それぞれのリーク電流比で、ソース端子１００とドレイン端子２００との間に印加されている高電圧が分圧されることにより生じ得る。
過電圧が生じると、ノーマリーオントランジスタ２０の第２のソース２１と、第２のゲート２３との間に高電圧が印加される。この過電圧が、ゲート絶縁膜の耐圧以上となると、ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流が増大する、あるいは、破壊されるおそれがある。ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流が増大する、あるいは、ゲート絶縁膜が破壊されると半導体装置が動作不良となる。このため、半導体装置の信頼性が低下する。
また、ゲート絶縁膜に問題が生じない場合であっても、ノーマリーオントランジスタ２０の第２のソース２１と、第２のゲート２３との間に高電圧が印加されることで、第２のソース２１側に電荷がトラップされる。これにより、電流コラプスが生じるおそれがある。電流コラプスが生じるとオン電流が低下するため動作不良となる。したがって、半導体装置の信頼性がやはり低下する。
本実施形態では、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧が、ノーマリーオントランジスタ２０のゲート絶縁膜の耐圧よりも低くなるよう設計される。これにより、ノーマリーオフトランジスタのオフ時の第１のソースと第１のドレイン間の耐圧を、ノーマリーオントランジスタの第２のソースと第２のゲート間の耐圧よりも低くする。
したがって、例え接続部に過電圧が生じた場合であっても、ノーマリーオフトランジスタ１０のアバランシェ降伏が生じることにより、接続部の電荷を逃がすことができる。したがって、ノーマリーオントランジスタ２０の第２のソース２１と、第２のゲート２３との間に印加される電圧を、ノーマリーオントランジスタ２０のゲート絶縁膜の耐圧より低くすることが可能となる。したがって、ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流の増大、ゲート絶縁膜の破壊が防止される。また、電流コラプスも防止される。よって、半導体装置の信頼性が向上する。
なお、一般に、ノーマリーオントランジスタ２０のゲート絶縁膜の耐圧は３０Ｖを超える。したがって、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧は３０Ｖ以下であることが望ましい。
また、アバランシェ降伏電圧は、ノーマリーオントランジスタ２０の閾値（Ｖｔｈ）の絶対値よりも十分高いことが望ましい。ノーマリーオントランジスタ２０を確実にオフできるようにするためである。この観点からノーマリーオフトランジスタ１０のアバランシェ降伏電圧は、ノーマリーオントランジスタ２０の閾値（Ｖｔｈ）の絶対値＋５Ｖ以上あることが望ましい。仮に、Ｖｔｈ＝−１０Ｖの場合、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧は、１５Ｖ以上であることが望ましい。
また、ノーマリーオフトランジスタ１０のオン抵抗と定格電流との積は、２Ｖ以下であることが望ましい。２Ｖ程度であれば、ノーマリーオフトランジスタ１０で生じる電圧降下によりノーマリーオントランジスタ２０のゲートバイアスが低下することを十分抑制できる。したがって、ゲートバイアスの低下による電流損失が最小限に抑制できる。
（第２の実施形態）
本実施形態の半導体装置は、ゲート端子と第２のゲートとの間に、第２のゲート側の電圧を低下させるレベルシフト素子を、さらに備える点で、第１の実施形態と異なっている。第１の実施形態と重複する内容については記述を省略する。
図３は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、ゲート端子３００と第２のゲート２３との間に、第２のゲート２３側の電圧を低下させるレベルシフト素子を備えている。本実施形態では、レベルシフト素子としてツェナーダイオード（第１のツェナーダイオード）１３０が設けられる。
ツェナーダイオード１３０のアノードは第２のゲート２３に接続され、カソードはゲート端子３００に接続される。
本実施形態では、第１の実施形態と同様、ノーマリーオフトランジスタ１０の第１のゲート１３と、ノーマリーオントランジスタ２０の第２のゲート２３がともにゲート端子３００に接続されている。したがって、半導体装置のオン時に、ノーマリーオントランジスタ２０の第２のゲート２３にオーバードライブ、すなわち、正の電圧を印加することが可能となる。
もっとも、第２のゲート２３に印加される正のゲート電圧が高すぎると、ノーマリーオントランジスタ２０のゲート絶縁膜に印加される電界が大きくなり、ゲート絶縁膜の信頼性不良が生じるおそれがある。特に、上述のようにノーマリーオントランジスタ２０のソース側は高耐圧構造になっていないため、ゲート絶縁膜の信頼性不良が生じやすい。例えば、第２のソース２１と第２のゲート２３間に印加される電圧が５Ｖ以上になると、ゲート絶縁膜の信頼性不良が生じるおそれがある。
本実施形態では、ゲート端子３００に正のゲート電圧が印加される場合、第２のゲート２３に印加される電圧は、ツェナーダイオード１３０のツェナー電圧分低下する。したがって、半導体装置のオン時に第２のソース２１と第２のゲート２３間に印加される電圧が低減される。よって、ノーマリーオントランジスタ２０のゲート絶縁膜の信頼性が向上する。
ツェナーダイオード１３０のシフト電圧、すなわち、ツェナー電圧が、ノーマリーオフトランジスタ１０のオン時に印加されるゲート電圧、すなわち、ゲート端子３００に印加される電圧と、ノーマリーオフトランジスタ１０のオン抵抗と定格電流の積との差よりも小さいことが望ましい。ここで、ノーマリーオフトランジスタ１０のオン抵抗と定格電流の積は、半導体装置のオン時の第１のドレイン１２および第２のソース２１の電圧を表す。
ノーマリーオフトランジスタ１０のオン抵抗は、例えば、ノーマリーオフトランジスタ１０の電極に、測定針をあてて直接評価することが可能である。
例えば、ゲート端子３００に印加される電圧が１０Ｖとする。そして、ノーマリーオフトランジスタ１０のオン抵抗（Ｒｏｎ）が０．１Ω、定格電流（ドレイン電流）が１０Ａとする。この場合、ノーマリーオフトランジスタ１０のオン抵抗と定格電流の積、すなわち、第１のドレイン１２および第２のソース２１の電圧が１Ｖとなる。そうすると、ツェナーダイオード１３０のツェナー電圧は９Ｖ（＝１０Ｖ−１Ｖ）よりも小さいことが望ましい。
上記関係を充足することにより、半導体装置のオン時に、ノーマリーオントランジスタ２０の第２のソース２１と第２のゲート２３の間にオーバードライブ、すなわち、正の電圧を印加することが保証される。よって、半導体装置のオン電流が大きくなる。
ツェナーダイオードは、ツェナー電圧が動作状態、動作環境に関わらず安定である。したがって、シフト電圧が安定し、安定した回路動作を実現することが可能となる。また、ツェナーダイオードでは、幅広い範囲のツェナー電圧を備える製品が存在するため、所望のシフト電圧を１個の部品で実現できるという利点がある。
また、ツェナーダイオード１３０のツェナー電圧が、ノーマリーオフトランジスタ１０のオン時に印加されるゲート電圧と、ノーマリーオフトランジスタ１０のオン抵抗と定格電流の積との差から、５Ｖ減じた電圧よりも大きいことが望ましい。この５Ｖは、ゲート絶縁膜の信頼性を確保されるために許容される電圧である。
例えば、ゲート端子３００に印加される電圧が１０Ｖ、ノーマリーオフトランジスタ１０のオン抵抗と定格電流の積、すなわち、第１のドレイン１２および第２のソース２１の電圧が１Ｖとする。この場合、ツェナーダイオード１３０のツェナー電圧は４Ｖ（＝（１０Ｖ−１Ｖ）−５Ｖ）以上であることが望ましい。
上記関係を充足することにより、半導体装置のオン時に、ノーマリーオントランジスタ２０の第２のソース２１と第２のゲート２３の間に印加される電圧、すなわちゲート絶縁膜に印加される電圧が５Ｖ以下になり、ゲート絶縁膜の信頼性が向上する。
（第３の実施形態）
本実施形態の半導体装置は、レベルシフト素子が第１のダイオードであって、第１のダイオードのアノードがゲート端子側に接続され、第１のダイオードのカソードが第２のゲート側に接続され、ゲート端子と第２のゲートとの間に、第１のダイオードと並列に第２のダイオードが設けられ、第２のダイオードのアノードが第２のゲートに接続され、第２のダイオードのカソードがゲート端子に接続される点で、第１および第２の実施形態と異なっている。第１および第２の実施形態と重複する内容については記述を省略する。
図４は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、直列接続される３個のダイオード（第１のダイオード）１４０ａ、１４０ｂ、１４０ｃと、ダイオード（第２のダイオード）１５０を備えている。本実施形態では、３個のダイオード１４０ａ、１４０ｂ、１４０ｃがレベルシフト素子である。
３個のダイオード（第１のダイオード）１４０ａ、１４０ｂ、１４０ｃのアノードがゲート端子３００側に接続され、カソードが第２のゲート２３側に接続される。そして、ダイオード（第２のダイオード）１５０は、ゲート端子３００と第２のゲート２３との間に、３個のダイオード１４０ａ、１４０ｂ、１４０ｃと並列に設けられる。ダイオード１５０のアノードが第２のゲートに接続され、カソードがゲート端子３００に接続される。
本実施形態では、ゲート端子３００に正のゲート電圧が印加される場合、第２のゲート２３に印加される電圧は、３個のダイオード１４０ａ、１４０ｂ、１４０ｃの順方向降下電圧（Ｖｆ）分だけ低下する。したがって、半導体装置のオン時に第２のソース２１と第２のゲート２３間に印加される電圧が低減される。よって、ノーマリーオントランジスタ２０のゲート絶縁膜の信頼性が向上する。
第２のゲート２３間に印加される電圧は、直列に接続するダイオードの数を最適化することにより調整できる。図４では、ダイオードの数が３個の場合を例示したが、この個数に限られるものではない。
半導体装置をオフ状態にする場合、ゲート端子３００に、例えば、０Ｖが印加される。この際、ノーマリーオントランジスタ２０の第２のゲート２３に蓄積されていた正電荷は、ダイオード１５０を介して、ゲート端子３００に引き抜かれる。ダイオード１５０が設けられることで、オン状態からオフ状態へのスイッチングが速やかに行われる。
ダイオード（第１のダイオード）１４０ａ、１４０ｂ、１４０ｃ、およびダイオード（第２のダイオード）１５０は、例えば、ＰＩＮダイオードまたはショットキーバリアダイオードである。ＰＩＮダイオードは、ショットキーバリアダイオードと比較して順方向降下電圧（Ｖｆ）が大きいため、シフト電圧を大きくする場合には望ましい。一方、ショットキーバリアダイオードはスイッチング速度が速いため、回路動作スピードを向上させる観点から望ましい。
（第４の実施形態）
本実施形態の半導体装置は、ゲート端子と第２のソースとの間に直列接続される第３のダイオードと第２のツェナーダイオードをさらに備え、第３のダイオードのカソードがゲート端子に接続され、第２のツェナーダイオードのカソードが第２のソースに接続される。その他の構成については、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図５は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、ゲート端子３００とノーマリーオントランジスタ２０の第２のソース２３との間に、直列接続されるダイオード（第３のダイオード）２１０とツェナーダイオード（第２のツェナーダイオード）２２０をさらに備える。そして、ダイオード（第３のダイオード）２１０のカソードがゲート端子３００に接続され、ツェナーダイオード（第２のツェナーダイオード）２２０のカソードが第２のソース２１に接続される。また、ダイオード（第３のダイオード）２１０のアノードと、ツェナーダイオード２２０のアノードが接続される。
上述のように、ノーマリーオフトランジスタ１０と、ノーマリーオントランジスタ２０が直列に接続された回路構成では、ノーマリーオントランジスタ２０の第２のソース２１に、デバイス動作中に過電圧が生じるおそれがある。本実施形態では、第２のソース２１に、過電圧が生じた場合、ダイオード２１０に順方向電流が流れ、第２のソース２１の電圧を低下させることが可能となる。したがって、ゲート絶縁膜の破壊が生じにくくなり、半導体装置の信頼性が向上する。
もっとも、半導体装置をオフさせる際には、第２のソース２１の電圧が一定以上上昇し、ノーマリーオントランジスタ２０をオフ状態にすることが必要である。本実施形態では、ツェナーダイオード２２０を設けることにより、半導体装置をオフさせる際、ゲート端子３００が０Ｖとなったとしても、ツェナーダイオード２２０のツェナー電圧までは、第２のソース２１の電圧が上昇する。よって、ノーマリーオントランジスタ２０をオフ状態にすることが可能となる。
本実施形態によれば、第２のソース２１に過電圧が印加された際に、ゲート絶縁膜の信頼性を左右する第２のソース２１と、第２のゲート２３との間にかかる電圧を直接制御することが可能となる。したがって、信頼性にばらつきのない安定した特性の半導体装置を実現することが可能となる。
なお、ダイオード（第３のダイオード）２１０は、例えば、ＰＩＮダイオードまたはショットキーバリアダイオードである。
（第５の実施形態）
本実施形態の半導体装置は、ノーマリーオントランジスタがソースフィールドプレート（以下ＳＦＰとも記述）を有する。その他の構成については、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図６は、本実施形態のノーマリーオントランジスタの模式断面図である。ノーマリーオントランジスタは、ＧａＮ（窒化ガリウム）系半導体の、ゲート絶縁膜を備えるＨＥＭＴである。
このノーマリーオントランジスタ２０（図１）は、基板１６０上の窒化物半導体層１６１上に形成されている。基板１６０は、例えば、シリコン（Ｓｉ）である。
基板１６０と窒化物半導体層１６１との間には、バッファ層（図示せず）が設けられる。バッファ層は基板１６０と窒化物半導体層１６１との間の格子不整合を緩和する機能を備える。バッファ層は、例えば、窒化アルミニウムガリウム（ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１））の多層構造で形成される。
また、窒化物半導体層１６１は、動作層（チャネル層）１６１ａと障壁層（電子供給層）１６１ｂとの積層構造を備える。動作層１６１ａは、例えば、窒化ガリウム（ＧａＮ）であり、障壁層１６１ｂは、例えば、窒化アルミニウムガリウム（ＡｌＧａＮ）である。
動作層１６１ａと障壁層１６１ｂの間に、ヘテロ接合界面が形成されている。
窒化物半導体層１６１上には、第１の窒化珪素膜１６２を間に挟んで、ゲート電極１６４が形成される。第１の窒化珪素膜１６２はゲート絶縁膜として機能する。ゲート電極１６４は、例えば、金属電極である。金属電極は、例えば、ニッケル（Ｎｉ）電極、チタン（Ｔｉ）電極またはアルミニウム（Ａｌ）電極である。
また、窒化物半導体層１６１上には、ゲート電極１６４を間に挟んで、ソース電極１６６とドレイン電極１６８が設けられる。ソース電極１６６とドレイン電極１６８はそれぞれゲート電極１６４と離間している。
ソース電極１６６とゲート電極１６４との間、および、ドレイン電極１６８とゲート電極１６４との間の窒化物半導体層１６１上には、第２の窒化珪素膜１７０が形成される。第２の窒化珪素膜１７０は窒化物半導体層１６１の表面に接して形成されている。第２の窒化珪素膜１７０は、ゲート電極１６４とソース電極１６６、ゲート電極１６４とドレイン電極１６８との間の窒化物半導体層１６１の表面を保護する表面保護膜（またはパッシベーション膜）として機能する。
ソース電極１６６は、第２の窒化珪素膜１７０上でドレイン電極１６８側に伸長する２段のソースフィールドプレート部１６６ａ、１６６ｂを備える。ソースフィールドプレート部１６６ａ、１６６ｂが、ノーマリーオントランジスタ２０がオンした際に、ソースフィールドプレートとして機能する。
ソースフィールドプレート部１６６ａ、１６６ｂは、ソース電極１６６とゲート電極１６６間のソース領域およびゲート電極１６４とドレイン電極１６８間のドレイン領域での電界を緩和し、電流コラプスを抑制する機能を備える。同様の機能を果たす構造として、ゲート電極１６４をドレイン電極１６８側に伸長させるゲートフィールドプレート（以下ＧＦＰとも記述）がある。
一般に、動作速度の低下や損失の増大を避ける観点からトランジスタの寄生容量は小さい方が望ましい。特に、ドレイン−ゲート間容量（Ｃｇｄ）容量は寄生発振やスイッチング速度への影響が大きいため、小さいことが望ましい。
したがって、本実施形態の半導体装置、すなわち、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０を直接接続し、それぞれのゲート電極が共通化される構成では、ゲート−ドレイン間容量（Ｃｇｄ）が小さくなるＳＦＰが、ＧＦＰよりもコラプス低減を実現する構造として望ましい。
本実施形態によれば、第１の実施形態同様の信頼性向上効果に加え、ＳＦＰによりデバイス特性に対する寄生容量の影響を抑えて電流コラプスを抑制することが可能になる。したがって、さらに信頼性の向上した半導体装置が実現される。
なお、ＳＦＰについて、ソース電極１６６自体がドレイン側に伸長する構造を例に説明したが、例えば、ソース電極１６６と同電位のＳＦＰ電極を、ソース電極１６６と別途設ける構成であってもかまわない。また、ソースフィールドプレート部の数は２個に限らず、１個であっても、３個以上であってもかまわない。
（第６の実施形態）
本実施形態の半導体装置は、基板、ソースのリード線、ドレインのリード線、ゲートのリード線をさらに備える。そして、基板上に、ノーマリーオフトランジスタ、ノーマリーオントランジスタ、ツェナーダイオードが実装される。ソースのリード線側からドレインのリード線側に向けて、ノーマリーオフトランジスタ、ノーマリーオントランジスタの順に配置される。また、ソースのリード線側からドレインのリード線側に向けて、第１のツェナーダイオード、ノーマリーオントランジスタの順に配置される。さらに、ソースのリード線と、第１のソースが接続され、ドレインのリード線と、第２のドレインが接続され、ゲートのリード線と第１のゲートおよび第１のツェナーダイオードのカソードが接続される
る。
本実施形態は、第２の実施形態の回路構成を、パワーモジュールとして具体化した形態である。以下、第２の実施形態と重複する内容については記述を省略する。
図７は、本実施形態の半導体装置の上面模式図である。
本実施形態の半導体装置は、基板９０、ソースのリード線９１、ドレインのリード線９２、ゲートのリード線９３、を備える。ソースのリード線９１がソース端子１００、ドレインのリード線９２がドレイン端子２００、ゲートのリード線９３がゲート端子３００に対応する。
基板９０の少なくとも表面には、例えば、金属の第１の導電体９５および第２の導電体９６が存在する。第１の導電体９５および第２の導電体９６は、物理的に分離されている。
基板９０上の第１の導電体９５上に、ノーマリーオフトランジスタ１０、ノーマリーオントランジスタ２０が実装される。また、基板９０上の第２の導電体９５上に、ツェナーダイオード１３０が実装される。ノーマリーオフトランジスタ１０、ノーマリーオントランジスタ２０、ツェナーダイオード１３０は、例えば、半導体チップであり、例えば、導電性ペーストやハンダにより基板の第１および第２の導電体９５、９６上に実装される。
そして、ソースのリード線９１側からドレインのリード線９２側に向けて、ノーマリーオフトランジスタ１０、ノーマリーオントランジスタ２０の順に配置される。また、基板９０のソースのリード線９１側からドレインのリード線９２側に向けて、ツェナーダイオード１３０、ノーマリーオントランジスタ２０の順に配置される。
そして、ソースのリード線９１と、ノーマリーオフトランジスタ１０の第１のソース１１が接続される。そして、ドレインのリード線９２と、第２のドレイン２２が接続される。ゲートのリード線９３と第１のゲート１３、および、ツェナーダイオード１３０のカソードと同電位となる第２の導電体９６が接続される。
また、ツェナーダイオード１３０のアノード１３０ａとノーマリーオントランジスタ２０の第２のゲート２３が接続される。そして、ノーマリーオフトランジスタ１０の第１のドレインと同電位となる第１の導電体９５とノーマリーオントランジスタ２０の第２のソース２１が接続される。
各接続は、例えば、ワイヤボンディングにより行われる。ワイヤボンディングには、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）等の材料が用いられる。
本実施形態によれば、ソースのリード線９１側からドレインのリード線９２側に向けて、ノーマリーオフトランジスタ１０、ノーマリーオントランジスタ２０の順に配置される。これにより、半導体装置のオン電流が流れる経路を短くすることができる。この配置によりオン電流の経路の寄生インダクタンスが極力排除され、導通損失が低減される。
以上、本実施形態によれば、第２の実施形態の効果に加え、各デバイスを適切に配置、接続することにより、特性に優れた半導体装置を実現できる。
本実施形態において、ツェナーダイオード１３０とノーマリーオントランジスタ２０との距離が、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０との距離よりも長いことが望ましい。一般にダイオードの方がトランジスタよりも熱的な影響を受けやすい。そして、ノーマリーオントランジスタ２０は大きな電力を消費するため発熱量が大きい。したがって、ツェナーダイオード１３０とノーマリーオントランジスタ２０の距離を離すことにより、半導体装置の発熱による特性変動を抑制することが可能となる。
（第７の実施形態）
本実施形態の半導体装置は、第１のソースに接続されるアノードと、第１のドレインおよび第２のソースに接続されるカソードを有し、ツェナー電圧がノーマリーオフトランジスタのアバランシェ降伏電圧よりも低い第３のツェナーダイオードを、さらに備える点で、第１の実施形態と異なっている。第１の実施形態と重複する内容については記述を省略する。
図８は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、ノーマリーオフトランジスタ１０に対して並列にツェナーダイオード（第３のツェナーダイオード）２３０が設けられる。
ツェナーダイオード２３０のアノードは、第１のソース１１に接続される。また、カソードは、第１のドレイン１２および第２のソース２１に接続される。
ツェナーダイオード２３０のツェナー電圧が、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧よりも低くなるよう設定される。また、ツェナー電圧は、ノーマリーオントランジスタ２０のゲート絶縁膜の耐圧より低く設定される。これにより、ノーマリーオフトランジスタ１０のオフ時の第１のソース１１と第１のドレイン１２間の耐圧が、ノーマリーオントランジスタ２０の第２のソース２１と第２のゲート２３間の耐圧よりも低くなる。
本実施形態の半導体装置では、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０の接続部に過電圧が生じた場合、過電圧がツェナー電圧に達した時点で、電荷がツェナーダイオード２３０に逃がされ、ソース端子１００へと抜ける。したがって、接続部の電圧上昇が抑制され、ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流の増大、ゲート絶縁膜の破壊が防止される。また、電流コラプスも防止される。よって、半導体装置の信頼性が向上する。
ツェナーダイオード２３０のツェナー電圧は、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧よりも精度よく制御できる。したがって、本実施形態の半導体装置では、ツェナーダイオード２３０を用いることにより、第１の実施形態よりも安定して接続部の過電圧を抑制することが可能となる。また、ノーマリーオフトランジスタ１０の第１のドレイン１２にノイズ等の予期せぬ高電圧が印加された場合であっても、ツェナーダイオード２３０により電荷を逃がすことができるため、ノーマリーオフトランジスタ１０の保護にも寄与する。
（第８の実施形態）
本実施形態の半導体装置は、第１のドレインと第３のツェナーダイオードとの間に設けられ、第１のドレインに接続されるアノードと、第３のツェナーダイオードのカソードに接続されるカソードを有する第４のダイオードと、第３のツェナーダイオードのカソードと、第１のソースとの間に、第３のツェナーダイオードと並列に設けられるコンデンサを、さらに備える点で、第７の実施形態と異なっている。第７の実施形態と重複する内容については記述を省略する。
図９は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、ノーマリーオフトランジスタ１０のドレイン側にダイオード（第４のダイオード）２４０が設けられる。そして、ノーマリーオフトランジスタ１０に並列にツェナーダイオード（第３のツェナーダイオード）２３０が設けられる。さらに、ツェナーダイオード（第３のツェナーダイオード）２３０と並列にコンデンサ２５０が設けられる。
ダイオード２４０は、第１のドレイン１２および第２のソース２１とツェナーダイオード２３０との間に設けられる。ダイオード２４０のアノードは、第１のドレイン１２および第２のソース２１に接続される。また、ダイオード２４０のカソードは、ツェナーダイオード２３０のカソードに接続される。
また、コンデンサ２５０は、ダイオード２４０のカソードおよびツェナーダイオード２３０のカソードと、第１のソース１１との間に、ツェナーダイオード２３０と並列に設けられる。
ダイオード２４０は、コンデンサ２５０側からの電荷の逆流を防止する。ダイオード２４０は、例えば、ＰＩＮダイオードまたはショットキーバリアダイオードである。
本実施形態によれば、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０の接続部に過電圧が生じた場合、その電荷をコンデンサ２５０に一旦蓄積する。そして、蓄積した電荷をツェナーダイオード２３０によりソース端子１００側に逃がす。これにより、接続部の電圧上昇が抑制され、ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流の増大、ゲート絶縁膜の破壊が防止される。また、電流コラプスも防止される。よって、半導体装置の信頼性が向上する。
本実施形態では、電荷をコンデンサ２５０に一旦蓄積するため、ツェナーダイオード２３０を安価な寄生容量の小さなダイオードとすることが可能である。したがって、半導体装置を安価にできる。
また、コンデンサ２５０の容量は、ノーマリーオフトランジスタ１０の第１のソース１１と第２のソース１２間で、ダイオード２４０の容量との直列接続となる。また、ダイオード２４０は、ツェナーダイオードのみで構成する場合に比べ寄生容量が格段に小さい品種を選ぶことができる。したがって、ダイオード２４０の容量をコンデンサ２５０の容量に対し十分小さくすることで、コンデンサ２５０の容量は、ノーマリーオフトランジスタ１０の寄生容量としての寄与が小さくなる。したがって、寄生容量の増大によるノーマリーオフトランジスタ１０の動作速度の低下や、損失の増加を抑制することができる。
また、コンデンサ２５０を設けることで、第７の実施形態のようなツェナーダイオードのみの構成より、ツェナーダイオード２３０のサイズを小さくできる。このため、ツェナーダイオード２３０のリーク電流が小さくできる。したがって、低消費電力の半導体装置が実現される。
また、コンデンサ２５０を設けることで、ツェナーダイオード２３０に対する応答速度の要求が緩和される。したがって、ツェナーダイオード２３０を、熱源であるノーマリーオントランジスタ２０から距離的に遠ざけて配置することが可能となる。したがって、ツェナーダイオード２３０の温度が高温になり特性が変動することを抑制できる。
（第９の実施形態）
本実施形態の半導体装置は、第１のソースに接続されるアノードと、第１のドレインに接続されるカソードを有し、順方向降下電圧が、ノーマリーオフトランジスタの寄生ボディダイオードの順方向降下電圧よりも低く、第１のソースと第１のドレインとの間に、第３のツェナーダイオードと並列に設けられるショットキーバリアダイオードを、さらに備える点で第７の実施形態の半導体装置と異なる。以下、第７の実施形態と重複する内容については記述を省略する。
図１０は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、ノーマリーオフトランジスタ１０に対して並列にツェナーダイオード（第３のツェナーダイオード）２３０が設けられる。さらに、ツェナーダイオード２３０と並列にショットキーバリアダイオード２６０が設けられる。
ショットキーバリアダイオード２６０のアノードは第１のソース１１に接続される。また、ショットキーバリアダイオード２６０のカソードは、第１のドレイン１２および第２のソース２１に接続される。
ショットキーバリアダイオード２６０の順方向降下電圧（Ｖｆ）は、ノーマリーオフトランジスタの寄生ボディダイオード（図示せず）の順方向降下電圧（Ｖｆ）よりも低い。そして、ショットキーバリアダイオード２６０は、第１のドレイン１２および第２のソース２１と、第１のソース１１との間に、ツェナーダイオード（第３のツェナーダイオード）２３０と並列に設けられる。
第７の実施形態のように、ショットキーバリアダイオード２６０を設けない場合には、ソース端子１００がドレイン端子２００に対し正の電圧となる還流モード時に、電流はノーマリーオフトランジスタ１０の寄生ボディダイオードを流れる。本実施形態では、ノーマリーオフトランジスタ１０の寄生ボディダイオードの順方向降下電圧（Ｖｆ）よりも低い順方向降下電圧（Ｖｆ）を有するショットキーバリアダイオード２６０を設ける。これにより、還流モード時に電流はショットキーバリアダイオード２６０を流れる。
ショットキーバリアダイオードは、ＰＩＮダイオードと異なり多数キャリアのみを用いて動作する。したがって、ＰＩＮダイオードと比較してリカバリー特性に優れる。よって、本実施形態では、第７の実施形態の効果に加え、還流モード時のリカバリー特性を向上させることが可能となる。よって、信頼性およびリカバリー特性に優れた半導体装置を実現できる。耐圧の大半はノーマリーオントランジスタ２０が担うためショットキーバリアダイオード２６０は低耐圧の品種を選ぶことができる。これにより、低耐圧品種と同様のＶｆ特性・リカバリー特性を備えつつ高耐圧のボディダイオード動作を達成できる。
また、順方向降下電圧（Ｖｆ）が小さいため、還流モード時の導通損失やスイッチング損失も低減することが可能である。また、ショットキーバリアダイオード２６０の寄生容量により、接続部での過電圧の印加が抑制される。また、ショットキーバリアダイオード２６０のリーク電流によって、接続部から電荷を逃すことできるため、接続部の過電圧の印加が抑制される。したがって、さらに信頼性の向上した半導体装置が実現される。
なお、ショットキーバリアダイオードは、アバランシェ降伏に対する保証がないため、ショットキーバリアダイオード２６０の耐圧は、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧よりも高いことが望ましい。
（第１０の実施形態）
本実施形態の半導体装置は、ソース端子に接続される第１のソース、第１のドレイン、ゲート端子に接続される第１のゲートを有するノーマリーオフトランジスタと、第１のドレインに接続される第２のソース、ドレイン端子に接続される第２のドレイン、ゲート端子に接続される第２のゲートを有するノーマリーオントランジスタと、放電端子に接続されるアノードと、第１のドレインに接続されるカソードを有し、ツェナー電圧がノーマリーオントランジスタの第２のソースと第２のゲート間の耐圧よりも低く、ツェナー電圧がノーマリーオフトランジスタのアバランシェ降伏電圧よりも低いツェナーダイオードを備える。
図１１は、本実施形態の半導体装置の回路図である。ノーマリーオフトランジスタ１０と、ノーマリーオントランジスタ２０が直列接続されてパワーモジュールを構成する点については、第１の実施形態と同様である。以下、第１の実施形態と重複する内容については記述を省略する。
本実施形態の半導体装置は、ソース端子１００と、ドレイン端子２００と、ゲート端子３００と、放電端子４００とを備える。そして、ノーマリーオフトランジスタ１０は、ソース端子１００に接続される第１のソース１１と、第１のドレイン１２、ゲート端子３００に接続される第１のゲート１３を有する。また、ノーマリーオントランジスタ２０は、第１のドレイン１２に接続される第２のソース２１、ドレイン端子２００に接続される第２のドレイン２２、ゲート端子３００に接続される第２のゲート２３を有する。
さらに、ツェナー電圧がノーマリーオントランジスタ２０の第２のソースと第２のゲート間の耐圧よりも低いツェナーダイオード７０を備える。また、ツェナー電圧は、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧よりも低い。
ツェナーダイオード７０のアノードは、放電端子４００に接続される。ツェナーダイオード７０のカソードは、第１のドレイン１２および第２のソース２１に接続される。
また、放電端子４００には、ダイオード８０を介して、電源５００が接続される。ダイオード８０は、例えば、ＰＩＮダイオードである。電源５００は、例えば、直列接続されるノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０を制御する制御回路の電源である。
ダイオード８０のアノードは放電端子４００に接続される。また、ダイオード８０のカソードは電源５００に接続される。ダイオード８０は、接続部に電源５００側から電流が流れ込むことを抑制する。
本実施形態によれば、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０の接続部に過電圧が生じた場合、過電圧がツェナー電圧に達した時点で、電荷がツェナーダイオード７０に逃がされ、放電端子４００へと抜ける。したがって、接続部の電圧上昇が抑制され、ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流の増大、ゲート絶縁膜の破壊が防止される。また、電流コラプスも防止される。よって、半導体装置の信頼性が向上する。また、過電圧により接続部に生じた電荷を、電源５００に入れて回生することにより、半導体装置のシステム全体の省エネルギー化が実現される。
なお、ツェナー電圧は、電源５００の電圧と接続部に許容される電圧の値によって最適化されることが望ましい。例えば、電源５００の電圧が５Ｖであり、接続部に許容される電圧が２０Ｖである場合には、ツェナー電圧を１５Ｖ程度に調整すればよい。
（第１１の実施形態）
本実施形態の半導体装置は、ツェナーダイオードと放電端子との間に、ツェナーダイオードのアノードに接続されるアノードと、放電端子に接続されるカソードを有するダイオードを、さらに備えること以外は、第１０の実施形態と同様である。以下、第１０の実施形態と重複する内容については記述を省略する。
図１２は、本実施形態の半導体装置の回路図である。
本実施形態の半導体装置は、第１０の実施形態と異なり、ダイオード８０が放電端子４００と、ツェナーダイオード７０との間に設けられる。例えば、図１２の点線枠内を１個の半導体パッケージとすることが出来る。
本実施形態によっても、第１０の実施形態と同様の効果を得ることができる。さらに、逆流防止用のダイオード８０を、半導体パッケージ内に実装することで、よりコンパクトなシステムを実現することが可能となる。
以上、実施形態においては、ノーマリーオフトランジスタ１０について、Ｓｉ（シリコン）の縦型ＭＯＳＦＥＴ、ノーマリーオントランジスタ２０について、ＧａＮ（窒化ガリウム）系半導体のｎチャネル型ＨＥＭＴを例に説明したが、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０はこれらに限定されるものではない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ノーマリーオフトランジスタ
１１ 第１のソース
１２ 第１のドレイン
１３ 第１のゲート
２０ ノーマリーオントランジスタ
２１ 第２のソース
２２ 第２のドレイン
２３ 第２のゲート
５０ コンデンサ
７０ ツェナーダイオード
８０ ダイオード
９０ 基板
９１ ソースのリード線
９２ ドレインのリード線
９３ ゲートのリード線
９４ 放電用のリード線
１００ ソース端子
１３０ 第１のツェナーダイオード
１４０ａ 第１のダイオード
１４０ｂ 第１のダイオード
１４０ｃ 第１のダイオード
１５０ 第２のダイオード
１６６ａ ソースフィールドプレート部
１６６ｂ ソースフィールドプレート部
２００ ドレイン端子
２１０ 第３のダイオード
２２０ 第２のツェナーダイオード
２３０ 第３のツェナーダイオード
２４０ 第４のダイオード
２６０ ショットキーバリアダイオード
３００ ゲート端子
４００ 放電端子
５００ 電源

Claims (20)

  1. ソース端子に接続される第１のソース、第１のドレイン、ゲート端子に接続される第１のゲートを有するノーマリーオフトランジスタと、
    前記第１のドレインに接続される第２のソース、ドレイン端子に接続される第２のドレイン、前記ゲート端子に接続される第２のゲートを有するノーマリーオントランジスタと、を備えることを特徴とする半導体装置。
  2. 前記ゲート端子と前記第２のゲートとの間に、前記第２のゲート側の電圧を低下させるレベルシフト素子を、さらに備えることを特徴とする請求項１記載の半導体装置。
  3. 前記レベルシフト素子のシフト電圧が、前記ノーマリーオフトランジスタのオン時に印加されるゲート電圧と、前記ノーマリーオフトランジスタのオン抵抗と定格電流の積との差よりも小さいことを特徴とする請求項２記載の半導体装置。
  4. 前記レベルシフト素子が第１のツェナーダイオードであって、前記第１のツェナーダイオードのアノードが前記第２のゲートに接続され、前記第１のツェナーダイオードのカソードが前記ゲート端子に接続されることを特徴とする請求項２または請求項３記載の半導体装置。
  5. 前記レベルシフト素子が第１のダイオードであって、前記第１のダイオードのアノードが前記ゲート端子側に接続され、前記第１のダイオードのカソードが前記第２のゲート側に接続され、前記ゲート端子と前記第２のゲートとの間に、前記第１のダイオードと並列に第２のダイオードが設けられ、前記第２のダイオードのアノードが前記第２のゲートに接続され、前記第２のダイオードのカソードが前記ゲート端子に接続されることを特徴とする請求項２または請求項３記載の半導体装置。
  6. 前記レベルシフト素子のシフト電圧が、前記ノーマリーオフトランジスタのオン時に印加されるゲート電圧と、前記ノーマリーオフトランジスタのオン抵抗と定格電流の積との差から５Ｖ減じた電圧よりも大きいことを特徴とする請求項２ないし請求項５いずれか一項記載の半導体装置。
  7. 前記ゲート端子と前記第２のソースとの間に、直列接続される第３のダイオードと第２のツェナーダイオードをさらに備え、前記第３のダイオードのカソードが前記ゲート端子に接続され、前記第２のツェナーダイオードのカソードが前記第２のソースに接続されることを特徴とする請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記ノーマリーオントランジスタは、ＧａＮ系半導体のＨＥＭＴであることを特徴とする請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 前記ノーマリーオントランジスタは、ソースフィールドプレートを有することを特徴とする請求項８記載の半導体装置。
  10. 前記ノーマリーオフトランジスタは、Ｓｉの縦型ＭＯＳＦＥＴであることを特徴とする請求項１ないし請求項９いずれか一項記載の半導体装置。
  11. 前記ノーマリーオフトランジスタのオフ時の前記第１のソースと前記第１のドレイン間の耐圧が、前記ノーマリーオントランジスタの前記第２のソースと前記第２のゲート間の耐圧よりも低いことを特徴とする請求項１ないし請求項１０いずれか一項記載の半導体装置。
  12. 前記第１のソースに接続されるアノードと、前記第１のドレインおよび前記第２のソースに接続されるカソードを有し、ツェナー電圧が前記ノーマリーオフトランジスタのアバランシェ降伏電圧よりも低い第３のツェナーダイオードを、さらに備えることを特徴とする請求項１ないし請求項１１いずれか一項記載の半導体装置。
  13. 前記第１のドレインと前記第３のツェナーダイオードとの間に設けられ、前記第１のドレインに接続されるアノードと、前記第３のツェナーダイオードのカソードに接続されるカソードを有する第４のダイオードと、
    前記第４のダイオードのカソードと、前記第１のソースとの間に、前記第３のツェナーダイオードと並列に設けられるコンデンサを、さらに備えることを特徴とする請求項１２記載の半導体装置。
  14. 前記第１のソースに接続されるアノードと、前記第１のドレインに接続されるカソードを有し、順方向降下電圧が、前記ノーマリーオフトランジスタの寄生ボディダイオードの順方向降下電圧よりも低く、前記第１のソースと前記第１のドレインとの間に、前記第３のツェナーダイオードと並列に設けられるショットキーバリアダイオードを、さらに備えることを特徴とする請求項１２記載の半導体装置。
  15. 基板、ソースのリード線、ドレインのリード線、ゲートのリード線をさらに備え、
    前記基板上に、前記ソースのリード線側から前記ドレインのリード線側に向けて、前記ノーマリーオフトランジスタ、前記ノーマリーオントランジスタの順に配置され、
    前記基板上に、前記ソースのリード線側から前記ドレインのリード線側に向けて、前記第１のツェナーダイオード、前記ノーマリーオントランジスタの順に配置され、
    前記ソースのリード線と、第１のソースが接続され、
    前記ドレインのリード線と、前記第２のドレインが接続され、
    前記ゲートのリード線と前記第１のゲートおよび前記第１のツェナーダイオードのカソードが接続されることを特徴とする請求項４記載の半導体装置。
  16. ソース端子に接続される第１のソース、第１のドレイン、ゲート端子に接続される第１のゲートを有するノーマリーオフトランジスタと、
    前記第１のドレインに接続される第２のソース、ドレイン端子に接続される第２のドレイン、前記ゲート端子に接続される第２のゲートを有するノーマリーオントランジスタと、
    放電端子に接続されるアノードと、前記第１のドレインに接続されるカソードを有し、ツェナー電圧が前記ノーマリーオントランジスタの前記第２のソースと前記第２のゲート間の耐圧よりも低く、前記ツェナー電圧が前記ノーマリーオフトランジスタのアバランシェ降伏電圧よりも低いツェナーダイオードを備えることを特徴とする半導体装置。
  17. 前記ゲート端子と前記第２のゲートとの間に、前記第２のゲート側の電圧を低下させるレベルシフト素子を、さらに備えることを特徴とする請求項１６記載の半導体装置。
  18. 前記レベルシフト素子のシフト電圧が、前記ノーマリーオフトランジスタのオン時に印加されるゲート電圧と、前記ノーマリーオフトランジスタのオン抵抗と定格電流の積との差よりも小さいことを特徴とする請求項１７記載の半導体装置。
  19. 前記ツェナーダイオードと前記放電端子との間に、前記ツェナーダイオードのアノードに接続されるアノードと、前記放電端子に接続されるカソードを有するダイオードを、さらに備えることを特徴とする請求項１６ないし請求項１８いずれか一項記載の半導体装置
  20. 前記放電端子は、電源に接続されることを特徴とする請求項１６ないし請求項１９いずれか一項記載の半導体装置。
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