JP2023042412A - 電子回路、方法、電子システム及びコンピュータプログラム - Google Patents

電子回路、方法、電子システム及びコンピュータプログラム Download PDF

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Abstract

Figure 2023042412000001
【課題】半導体スイッチング素子に対する保護機能の評価を容易に行うことが可能な電子回路、方法及び電子システムを提供する。
【解決手段】本実施形態に係る電子回路は、半導体スイッチング素子の一端にカソード側が接続され、第１ノードにアノード側が接続されるダイオードを含む検出回路と、前記第１ノードの電圧と閾値電圧とを比較し、第１信号を生成する比較回路と、前記第１ノードと前記半導体スイッチング素子の他端との間に接続され、前記半導体スイッチング素子のオンを示す制御信号に基づき、第１期間、前記第１ノードの電圧を抑制する第１フィルタと、前記第１信号に基づき、前記閾値電圧及び前記第１期間の少なくとも一方を決定する制御回路と、を備える。
【選択図】図１

Description

本実施形態は、電子回路、方法、電子システム及びコンピュータプログラムに関する。
インバータ回路などで使用されるＩＧＢＴ（Insulated Gate Bipolar Transistor）等のパワーデバイスに過電流が流れると、パワーデバイスを破壊する可能性があるため、短時間で過電流を遮断する必要がある。出力端子間電圧から過電流状態を検出し、自動的にパワーデバイスのゲートを遮断することで、短絡から保護する機能をＤＥＳＡＴ（Desaturation）機能と呼ぶ。
ＤＥＳＡＴ機能を実行する回路（ＤＥＳＡＴ保護回路）の構成方法として、多様なパワーデバイスや基板に対して適切に保護が働くように、外付けの抵抗及び外付けのコンデンサを取り換えながら、回路構成を調整する必要があった。そのため、ＤＥＳＡＴ保護回路を評価系に組み込んで、ＤＥＳＡＴ保護回路の評価試験を行う際に、調整の都度、評価系を解体して部品を取り換え及び再度評価系を組み上げるという手間が発生していた。
米国出願公開第２０２０／０２２８１０９号明細書
スマートゲートドライバカプラ TLP5214A/TLP5214 アプリケーションノート ー応用編ー
本実施形態は、半導体スイッチング素子に対する保護機能の評価を容易に行うことが可能な電子回路、方法、電子システム及びコンピュータプログラムを提供する。
本実施形態に係る電子回路は、半導体スイッチング素子の一端にカソード側が接続され、第１ノードにアノード側が接続されるダイオードを含む検出回路と、前記第１ノードの電圧と閾値電圧とを比較し、第１信号を生成する比較回路と、前記第１ノードと前記半導体スイッチング素子の他端との間に接続され、前記半導体スイッチング素子のオンを示す制御信号に基づき、第１期間、前記第１ノードの電圧を抑制する第１フィルタと、前記第１信号に基づき、前記閾値電圧及び前記第１期間の少なくとも一方を決定する制御回路と、を備える。
本発明の実施形態に係る電子回路のブロック図。 半導体スイッチング素子の制御信号と、放電スイッチのオン・オフ状態の関係を示す図。 ブランキングフィルタの具体例を示す図。 ブランキングフィルタの他の具体例を示す図。 比較回路の具体例を示す図。 比較回路の他の具体例を示す図。 ノイズ除去フィルタの具体例を示す図。 ノイズ除去フィルタの他の具体例を示す図。 制御回路と、ブランキングフィルタ、比較回路及びノイズ除去フィルタとの間に絶縁信号伝送器を設けた例を示す図。 半導体スイッチング素子に入力する制御信号の波形と、ノイズ除去フィルタの出力信号の波形との第１の例を示す図。 半導体スイッチング素子に入力する制御信号の波形と、ノイズ除去フィルタの出力信号の波形との第２の例を示す図。 半導体スイッチング素子に入力する制御信号の波形と、ノイズ除去フィルタの出力信号の波形との第３の例を示す図。 半導体スイッチング素子にターンオンの制御信号（パルス）を２回入力するダブルパルス試験を行った例を示す図。 制御回路の動作の一例を示すフローチャート。 本実施形態に係る電子回路を用いた電子システムとしての電力変換器のブロック図。
以下、図面を参照しながら本発明の実施形態について説明する。図面において同一の構成要素は、同じ番号を付し、説明は、適宜省略する。
図１は、本実施形態に係る電子回路１のブロック図である。電子回路１は、半導体スイッチング素子Ｑと、半導体スイッチング素子Ｑを過電流から保護する保護回路１００とを備えている。半導体スイッチング素子Ｑの制御端子にはバッファ素子２００が接続される。バッファ素子２００は、外部回路又は制御回路１１０から制御端子に入力される制御信号をバッファリングする機能を有する。なお、バッファ素子２００を省略することも可能である。バッファ素子２００の例として、入力電流を１倍又は１倍以上に増幅するアンプを用いてもよい。
半導体スイッチング素子Ｑは、スイッチング動作により負荷装置（図示せず）を駆動するトランジスタである。本実施形態では、半導体スイッチング素子Ｑは、ＩＧＢＴである。ＩＧＢＴには逆流を防止するダイオード２１０が、エミッタ（Ｅ）・コレクタ（Ｃ）間に接続される。ただし、半導体スイッチング素子Ｑは、パワーＭＯＳＦＥＴ、バイポーラトランジスタ、サイリスタなどその他のパワーデバイスでもよい。半導体スイッチング素子Ｑのコレクタは、所定のノードに接続され、エミッタは基準電圧に接続される。エミッタは基準電圧以外の他の電圧に接続されてもよい。所定のノードは、例えば、電源電圧、又は他のトランジスタ等の端子（例えば他のＩＧＢＴのコレクタ）である。
半導体スイッチング素子Ｑは、外部回路又は制御回路１１０から制御端子（ゲート）でオンを示す制御信号を受ける。ゲート電圧（ゲート・エミッタ間電圧）が閾値電圧以上になると、半導体スイッチング素子Ｑは、ターンオンする。制御信号の入力開始時（ターンオン動作開始時）、コレクタ・エミッタ間は導通していないため、コレクタ・エミッタ間電圧は高電圧であり、後述する保護動作開始の基準となる閾値電圧よりも大きい。ゲート電圧の上昇に応じて、コレクタ・エミッタ間電圧は低くなり、ターンオンによりコレクタ・エミッタ間が導通し、コレクタ・エミッタ間電圧は減少する。コレクタ・エミッタ間電圧と寄生インダクタ等に応じて決まる電流（コレクタ電流）が半導体スイッチング素子Ｑを流れる。
保護回路１００は、制御回路１１０、ノイズ除去フィルタ１２０、比較回路１３０、電流源１４０、検出回路１５５（抵抗器１５０、ダイオード１６０）、ブランキングフィルタ１７５（第１フィルタ）を備えている。ブランキングフィルタ１７５は、遅延フィルタ１７０及び放電スイッチ１８０を含む。
検出回路１５５は、ダイオード１６０及び抵抗器１５０を用いて、半導体スイッチング素子Ｑのコレクタの電圧を検出する。ダイオード１６０のカソード側は、半導体スイッチング素子Ｑのコレクタに接続される。これにより、半導体スイッチング素子Ｑのコレクタからの電流の入力を防止する。検出回路１５５と比較回路１３０との間のノードはノードＮ１である。ダイオード１６０のアノード側の端子は抵抗器１５０を介してノードＮ１に接続される。抵抗器１５０を省略する構成も可能である。なお、接続されるとは、実際に接続されることだけでなく、接続されることが可能であることを含む。
ノードＮ１には、電流源１４０が接続される。電流源１４０は、一定の電流を提供する。電流源１４０は、放電スイッチ１８０を介して、半導体スイッチング素子Ｑのエミッタに接続される。電流源１４０は、一例として、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタなどを用いて構成される。
放電スイッチ１８０は、ノードＮ１と半導体スイッチング素子Ｑのエミッタ間を接続するスイッチである。放電スイッチ１８０は一例として、ＰＭＯＳトランジスタ又はＮＭＯＳトランジスタなどである。ただし、放電スイッチ１８０は、バイポーラトランジスタなど、他の種類のトランジスタでもよいし、トランジスタ以外の回路でもよい。放電スイッチ１８０の一端は、ＩＧＢＴ２００のエミッタに電気的に接続される。放電スイッチ１８０の他端が、ノードＮ１に接続される。放電スイッチの制御端子は、遅延フィルタ１７０の出力端子に接続される。放電スイッチ１８０は、遅延フィルタ１７０から、遅延された制御信号を受ける。
放電スイッチ１８０は、制御信号が入力されていない間はオンである。つまり、放電スイッチ１８０は半導体スイッチング素子Ｑがオフ状態の間はオンである。このときノードＮ１の電圧は、半導体スイッチング素子Ｑのエミッタ電圧に応じた電圧に固定されている。エミッタ電圧は、比較回路１３０で用いられる可能性がある閾値電圧より十分に小さい電圧である。制御信号が入力されると放電スイッチ１８０はオフする。放電スイッチ１８０がオフすると、ノードＮ１には、エミッタ・コレクタ間の電圧に応じた電圧が、ダイオード１６０及び抵抗器１５０を介して現れる。
ブランキングフィルタ１７５は、半導体スイッチング素子Ｑのターンオン動作開始時に比較回路１３０に入力される電圧又はノードＮ１の電圧を抑制するフィルタ（第１フィルタ）である。ブランキングフィルタ１７５は、半導体スイッチング素子Ｑのターンオン前に、ノードＮ１の電圧が閾値電圧以上になることを防止するためのものである。これによりターンオン動作時に、過電流の誤検知により、保護動作が開始されることを防止する。外部回路又は制御回路１１０からの半導体スイッチング素子Ｑの制御信号は半導体スイッチング素子Ｑのゲートへ入力されると同時に、ブランキングフィルタ１７５へも入力される。
遅延フィルタ１７０は、制御信号を設定時間（遅延時間）だけ遅延させて、放電スイッチ１８０の制御端子に提供する。放電スイッチ１８０は、半導体スイッチング素子Ｑの制御端子に制御信号が入力されてから、遅延時間だけ遅れて、ターンオフする。
図２は、半導体スイッチング素子Ｑの制御信号と、放電スイッチ１８０のオン・オフ状態の関係を示す。制御信号の立ち上がりから遅れて、放電スイッチ１８０がオフにされる。
放電スイッチ１８０が制御信号を受けてから、第１期間、放電スイッチ１８０はオンであり、ノードＮ１の電圧は抑制される。すなわち、ノードＮ１の電圧は、エミッタ電圧に固定される。第１期間は、例えば、半導体スイッチング素子Ｑのコレクタ・エミッタ電圧が十分下がるまでのブランキング期間である。第１期間は、例えば、少なくとも半導体スイッチング素子Ｑがターンオンするまでの期間を含む。半導体スイッチング素子Ｑへの制御信号の供給開始時、上述のように、コレクタ・エミッタ間電圧は高く、通常、比較回路１３０で用いられ得る閾値電圧以上となっている。このためターンオン動作開始時に、コレクタ・エミッタ間電圧がノードＮ１に出力されてしまうと、比較回路１３０で過電流が誤検知されてしまう。誤検知の結果がノイズ除去フィルタ１２０を介して制御回路１１０に入力され、保護機能の作動により、制御回路１１０からオフを示す制御信号が出力され、半導体スイッチング素子Ｑがターンオフされてしまう。
そこで半導体スイッチング素子Ｑのターンオン動作開始後、コレクタ・エミッタ間電圧が十分小さくなるまでのブランキング期間（第１期間）、放電スイッチ１８０をオンにしておくことで、ノードＮ１をエミッタ電圧に固定しておく。コレクタ・エミッタ間電圧が小さくなった後（例えば半導体スイッチング素子Ｑがオンした後）、放電スイッチ１８０をオフにすることで、ノードＮ１に、コレクタ・エミッタ間の電圧に応じて電圧が現れるようにする。このようにして、ターンオン動作時における過電流の誤検知を防止する。なお本実施形態の評価試験時は、上述の過電流の誤検知が生じた場合に保護機能の作動がしないように制御回路１１０を設定しておく。
遅延フィルタ１７０の遅延時間を調整することにより、半導体スイッチング素子Ｑで制御信号を受けてからノードＮ１の電位を固定しておく期間、換言すれば、ノードＮ１の電位をコレクタ・エミッタ間電圧に追従開始させるまでの期間（第１期間）を制御できる。遅延時間が長すぎると、実際の起動作時に、過電流が発生した際に、過電流を検知するまでの許容時間を超える可能性あるため、当該許容時間以下の値に遅延時間を設定する必要がある。一方、遅延時間が短すぎると、上述した過電流の誤検知が発生し得る。
遅延フィルタ１７０に設定する遅延時間は、制御回路１１０からの調整信号（遅延調整信号）により可変である。制御回路１１０からの遅延調整信号は信号線Ｌ１を介して入力される。遅延調整信号はデジタル信号であるが、アナログ信号であることも可能である。遅延フィルタ１７０は、制御回路１１０から遅延調整信号を受信した場合、遅延調整信号に基づき遅延時間を設定する。遅延時間は、遅延フィルタ１７０又はブランキングフィルタ１７５が制御信号を遅延させる時間、又は上述のブランキング期間（第１期間）に対応する。
図３は、遅延フィルタ１７０の具体例を示す。遅延フィルタ１７０はデジタル制御可能な遅延器１７１と、論理積回路（ＡＮＤロジック回路）１７２とを備える。遅延器１７１の遅延時間は制御回路１１０からの遅延調整信号により調整可能である。外部回路又は制御回路１１０からの制御信号は遅延器１７１と論理積回路１７２に入力される。遅延器１７１は制御信号を設定時間だけ遅延させて出力する。論理積回路１７２は、遅延された制御信号と、外部回路又は制御回路１１０からの制御信号との両方が入力された場合に、オフを示す制御信号を放電スイッチ１８０に出力する。これにより外部回路又は制御回路１１０から半導体スイッチング素子Ｑに制御信号が入力されるタイミングより遅延器１７１で設定された遅延時間だけ遅延されて、制御信号が放電スイッチ１８０に入力される。
図４は、ブランキングフィルタ１７５の他の具体例を示す。放電スイッチ１８０の制御端子には、直接、制御信号が入力される。ノードＮ１と放電スイッチ１８０の一端との間において、スイッチＲｘ（第２スイッチ）とキャパシタＦｘ（第１キャパシタ）との直列接続が、Ｎ個並列に接続されるアレイ１７４（第１）が設けられる。Ｎは１以上の整数である。ｘは１～Ｎの整数である。スイッチＲｘのうちオンするスイッチの個数を調整することで、アレイ１７４の合成容量（ブランキング容量）を調整できる。オンするスイッチを多くするほど、アレイ１７４の合成容量（ブランキング容量）を大きくできる。図４のブランキングフィルタ１７５は、アレイ１７４と放電スイッチ１８０とを含む。
制御回路１１０からオンする１つ以上のスイッチを示す信号（遅延調整信号）が入力され、アレイ１７４は、信号で指示されたスイッチをオンする。放電スイッチ１８０に制御信号（半導体スイッチング素子Ｑのオンを示す信号）が入力されると、放電スイッチ１８０はオフし、ブランキング容量の充電が開始される。充電量の増加に応じて、ノードＮ１の電圧は大きくなる。ブランキング容量の大きさを調整することで、ノードＮ１の電圧の上昇レートを調整できる。充電開始（放電スイッチ１８０のオフ開始）から当該充電のレートで比較回路１３０の閾値電圧又は所定値に達するまでの時間が、一例としてブランキング期間（第１期間）に対応する。ブランキング時間は、上述の過電流検知の許容時間以下になる必要がある。またブランキング時間は、半導体スイッチング素子Ｑのゲート電圧が閾値に達する時間よりも長い必要がある。ブランキング期間は、過電流保護が無効になる期間に対応する。半導体スイッチング素子Ｑがターンオンすると、コレクタ・エミッタ間電圧が低下し、コレクタ・エミッタ間電圧に応じた電圧が、検出回路１５５を介してノードＮ１に出力される。
比較回路１３０は、ノードN1の電圧（対象電圧）と、閾値電圧（ＤＥＳＡＴ電圧）とを比較し、比較結果に応じた信号（第１信号）を出力する。一例として、対象電圧が閾値電圧以上のときはハイレベル信号を出力し、対象電圧が閾値電圧未満のときはローレベル信号を出力する。ただし、比較結果に応じた出力されるハイレベル信号とローレベル信号の関係は逆でもよい。
比較回路１３０で用いる閾値電圧は、制御回路１１０からの調整信号（閾値調整信号）に応じて調整可能である。制御回路１１０からの閾値調整信号は信号線Ｌ２を介して入力される。閾値調整信号はデジタル信号であるが、アナログ信号であることも可能である。比較回路１３０は、制御回路１１０から閾値調整信号を受信した場合、閾値調整信号に基づき閾値電圧を調整する。
図５は、比較回路１３０の具体例を示す図である。比較回路１３０以外の構成は図１と同じである。比較回路１３０はＤＡＣ１３１とアナログ比較器１３２とを備えている。ＤＡＣ１３１は、制御回路１１０から閾値電圧を表すデジタル信号（閾値調整信号）を受け、デジタル信号をアナログ信号に変換する。アナログ比較器１３２は、閾値に対応するアナログ信号の電圧と、ノードＮ１の電圧（検出回路１５５で検出された電圧）とを比較し、比較結果に応じた信号（ハイレベル信号またはローレベル信号）を出力する。
図６は、比較回路１３０の他の具体例を示す図である。比較回路１３０は、ＡＤＣ１３３と、デジタル比較器１３４とを備えている。ＡＤＣ１３３はノードＮ１の電圧を表すアナログ信号を受け、アナログ信号をデジタル信号に変換する。デジタル比較器１３４は、制御回路１１０から閾値電圧を表すデジタル信号を受け、デジタル信号とノードＮ１の電圧を表すデジタル信号とを比較する。デジタル比較器１３４は比較結果に応じた信号（ハイレベル信号またはローレベル信号）を出力する。
ノイズ除去フィルタ１２０は、比較回路１３０から入力される比較結果信号を制御回路１１０に通過させ、他の信号をノイズ信号として通過を除去するフィルタ（第２フィルタ）である。ノイズ信号は、例えば、本電子回路１以外の装置または素子から入力される信号、または、本回路１内の要素から入力される信号などを含む。ノイズ信号の通過を除去することで、過電流の誤検出を防止する。制御回路１１０は、ハイレベルの比較結果信号が入力された場合、過電流の発生を決定して、半導体スイッチング素子Qをオフする制御を行う保護機能を実行する。例えば、制御回路１１０は、制御信号を緩やかに低下して、半導体スイッチング素子Qを緩やかにオフする。制御回路１１０は、ハイレベルの比較結果信号は過電流の検知を意味する。制御回路１１０は、ハイレベルの比較結果信号が一定期間以上入力された場合に、過電流の発生を決定してもよい。これによりノイズ除去フィルタ１２０で除去されなかったノイズ信号が一時的に入力されることに起因する過電流の誤検知を防止できる。ただし、後述する本実施形態の評価試験時は、制御回路１１０にハイレベルの比較結果信号が入力されても、制御回路１１０は保護動作を行わないよう設定しておいてもよい。
ノイズ除去フィルタ１２０がノイズ信号を除去するノイズ除去範囲（時間範囲又は周波数範囲）は制御回路１１０からの調整信号（除去範囲調整信号）に応じて調整可能である。制御回路１１０からの除去範囲調整信号は信号線Ｌ３を介して入力される。除去範囲調整信号はデジタル信号であるが、アナログ信号であることを排除しない。ノイズ除去フィルタ１２０は、制御回路１１０から除去範囲調整信号を受信した場合、除去範囲調整信号に基づきノイズ除去範囲を調整する。
図７は、ノイズ除去フィルタ１２０の具体例を示す図である。ノイズ除去フィルタ１２０は、デジタル制御可能な遅延器１２１と論理積回路（ＡＮＤロジック回路）１２２とを含む。遅延器１２１には、比較回路１３０からの比較結果信号が入力され、遅延器１２１は比較結果信号を、事前に設定された時間（遅延時間）だけ遅延させ、遅延させた信号を出力する。遅延時間は、一例として、ノイズ信号を除去する時間範囲に対応する。ＡＮＤロジック回路１２２には、比較回路１３０からの比較結果信号と、遅延器１２１で遅延された比較結果信号とが入力され、両信号の論理積が出力される。ＡＮＤロジック回路１２２は、両信号がいずれもハイレベルのときはハイレベル信号を出力し、少なくともいずれか一方がローレベルのときはローレベル信号を出力する。これにより、過電流の検知を意味するハイレベルの比較結果信号が一定時間以上入力される場合のみ、ＡＮＤロジック回路１２２からハイレベルの比較結果信号が出力される。短い時間のノイズ信号が一時的にローレベルの比較結果信号に加算されたとしても、ＡＮＤロジック回路１２２からハイレベルの比較結果信号が出力されることは抑制される。遅延器１２１における遅延時間は制御回路１１０からの除去範囲調整信号により調整可能である。遅延器１２１は、制御回路１１０からの除去範囲調整信号に基づき遅延時間（ノイズ除去の時間範囲）を調整する。
図８は、ノイズ除去フィルタ１２０の他の具体例を示す図である。図８のノイズ除去フィルタ１２０は、高周波数の周波数範囲のノイズ信号を除去するローパスフィルタである。ノイズ除去フィルタ１２０は、抵抗器１２３を含む。またノイズ除去フィルタ１２０は、Ｍ（２以上の整数）個のスイッチＳｘ（第３スイッチ）と、Ｍ個のスイッチＳｘに接続されるＭ個のキャパシタＧｘとの組を備えたアレイ１２４（第２回路）を含む。ｘは２～Ｍの整数である。アレイ１２４におけるスイッチＳｘとキャパシタＧｘとの組は、制御回路１１０と抵抗器１２３との間に並列に接続される。キャパシタＧｘの一端は基準電圧に接続されており、他端はスイッチＳｘの一端に接続される。スイッチＳｘの他端は、抵抗器１２３の出力側の端子に接続される。抵抗器１２３の入力側の端子は比較回路１３０の出力端子に接続される。
ノイズ除去フィルタ１２０で除去する周波数範囲を抵抗器１２３の出力側のアレイ１２４の合成容量により調整できる。スイッチＳｘをオンする個数を調整することで、合成容量を調整できる。制御回路１１０からオンするスイッチＳｘを指定する除去範囲調整信号を出力し、除去範囲調整信号で指定されたスイッチＳｘをノイズ除去フィルタ１２０はオンにする。その他のスイッチＳｘをオフにする。これによりノイズ信号を除去する周波数範囲を調整する。
外部からのノイズ信号の主な周波数成分は高周波成分が想定される。比較結果信号は立ち上がり又は立ち下がり部分に高周波数成分を含むものの、基本的にはハイレベルまたはローレベル一定の電圧であり、低周波数成分が支配的である。よって、高周波数成分を除去（抑制）することで、ノイズ信号の除去しつつ、比較結果信号を通過させることが可能である。想定されるノイズ信号の周波数成分の範囲に応じて、合成容量を調整すればよい。
制御回路１１０は、本電子回路１を制御するソフトウェア（プログラム）を実行するマイクロプロセッサ又はプロセッサ等を含む。ただし、制御回路１１０は、デジタル回路又はアナログ回路等の専用回路により構成されていてもよいし、専用回路とプロセッサ等との両方を含んでいてもよい。制御回路１１０は、ブランキングフィルタ１７５、比較回路１３０及びノイズ除去フィルタ１２０を、それぞれと接続された信号線Ｌ１～Ｌ３を介して制御可能である。制御回路１１０は、ブランキングフィルタ１７５、比較回路１３０及びノイズ除去フィルタ１２０を制御して、本実施形態に係る評価試験の動作を行う。これにより、ブランキングフィルタ１７５のブランキング時間、比較回路１３０の閾値電圧、及びノイズ除去フィルタ１２０のノイズ除去範囲を決定し、ブランキング時間、閾値電圧及びノイズ除去範囲を調整する。より詳細には以下の通りである。
制御回路１１０は、評価試験によりブランキングフィルタ１７５で使用するブランキング時間（例えば、図３の例における遅延時間、又は、図４の例におけるオンするスイッチの個数）を決定する。制御回路１１０は、決定したブランキング時間に関する情報を含む遅延調整信号を、信号線Ｌ１を介してブランキングフィルタ１７５に送る。ブランキングフィルタ１７５は、遅延調整信号に基づき、ブランキング時間を調整する。具体的には、図３の例における遅延器１７１の遅延時間を調整、又は、図４の例におけるオンするスイッチＲｘの個数を調整する。
制御回路１１０は、評価試験により比較回路１３０で使用する閾値電圧を決定する。制御回路１１０は、決定した閾値を示す閾値調整信号を比較回路１３０に送る。比較回路１３０は閾値調整信号に基づき、閾値電圧を調整する。
制御回路１１０は、評価試験によりノイズ除去フィルタ１２０で使用するノイズ除去範囲（ノイズ除去の周波数範囲またはノイズ除去の時間範囲）を決定する。制御回路１１０は、決定したノイズ除去範囲を示す除去範囲調整信号を、信号線Ｌ３を介してノイズ除去フィルタ１２０に送る。ノイズ除去フィルタ１２０は、除去範囲調整信号に基づき、ノイズ除去範囲を調整する。具体的には、図８の例における合成容量を調整（周波数範囲を調整）、又は図７の例における遅延時間を調整（ノイズ除去の時間範囲を調整）する。
図１～図８に示した構成では、制御回路１１０はブランキングフィルタ１７５、比較回路１３０、及びノイズ除去フィルタ１２０に信号線Ｌ１～Ｌ３を介して電気的に接続されるが、電気的に分離した構成も可能である。
図９は、制御回路１１０と、ブランキングフィルタ１７５、比較回路１３０、及びノイズ除去フィルタ１２０との間に絶縁信号伝送器１９０を設けた例を示す。絶縁信号伝送器１９０は、制御回路１１０との間で磁気結合、光結合又は容量結合などを介して信号を送受信する。これにより、制御回路１１０側の基準電圧（接地電圧等）と、外部回路（ブランキングフィルタ１７５、比較回路１３０、及びノイズ除去フィルタ１２０等）側の基準電圧が異なる場合でも、制御回路１１０及び外部回路間の動作が可能となる。絶縁信号伝送器１９０の例として、トランス、フォトカプラ及びキャパシタのうちの少なくとも１つを用いることができる。
以下、制御回路１１０が行う評価試験について詳細に記載する。
制御回路１１０は、半導体スイッチング素子Ｑの制御信号を一定期間１回以上出力し、ノイズ除去フィルタ１２０の出力信号を監視することで、評価試験を行う。半導体スイッチング素子Ｑが他の装置（負荷装置または他の半導体スイッチング素子等）と短絡していない場合は、過電流は発生しておらず、制御信号に対する出力信号は基本的にローレベル、すなわちハイレベルと判定される電圧未満であるはずである。制御回路１１０は、制御信号に対する出力信号がローレベルの場合、ノイズ除去フィルタ１２０、ブランキングフィルタ１７５、比較回路１３０のそれぞれの設定はいずれも適正であると決定する。
出力信号にハイレベル信号（以下、パルス）が含まれる場合、ノイズ除去フィルタ１２０、ブランキングフィルタ１７５、比較回路１３０の少なくとも１つの設定が適正でないと考えられる。制御回路１１０は、出力信号にパルスが含まれる場合、出力信号におけるパルスの位置及び長さ等に基づき、設定を調整すべき対象を検出する。制御回路１１０は、検出した対象の設定を調整する。設定を調整すべき対象は、ノイズ除去フィルタ１２０、ブランキングフィルタ１７５、比較回路１３０の少なくともいずれか１つである。以下、具体例を用いて、制御回路１１０が、調整すべき対象を検出する例、検出した対象の設定を調整する例を記載する。半導体スイッチング素子Ｑは短絡を起こしていない（過電流が発生していない）場合を想定する。
図１０は、半導体スイッチング素子Ｑに入力する制御信号の波形と、ノイズ除去フィルタ１２０の出力信号の波形の第１の例を示す。横軸は時間（ｔ）、縦軸は振幅である。ノイズ除去フィルタ１２０の出力信号にパルス（ハイレベル信号）が発生している。
出力信号のパルスの最初の立ち上がりエッジＰ１の位置が、制御信号パルスの最初の立ち上がりエッジＨ１の位置から、一定時間（閾値時間）ＴＨ１以内に収まっている。つまりエッジＨ１の位置からエッジＰ１の位置までの時間長ＬＴ１はＴＨ１以下である。制御回路１１０は、エッジＰ１の位置が、エッジＨ１の位置から一定時間ＴＨ１以内に収まっていることを検出した場合、ブランキングフィルタ１７５におけるブランキング時間を大きくすることを決定する。制御回路１１０は、ブランキング時間が大きくなるように（図３の例における遅延器１７１の遅延時間を大きく、あるいは図４の例におけるアレイ１７４の合成容量を大きくするように）、設定する。ブランキング時間の増加に応じて、エッジＰ１の位置が時間方向に移動する（パルス幅が狭まる）。ブランキング時間の増加により、エッジＰ１が立ち下がりエッジＰ２の位置まで移動すると、出力信号のパルスは消滅する。
ブランキング時間を調整する例として、例えば遅延器１７１の遅延時間を単位時間だけ大きくする、又はアレイ１７４の合成容量を単位量だけ大きくする（図４の例ではオンするスイッチＲｘを単位数増やす）ことがある。制御回路１１０は、出力信号のパルス幅Ｗ１を検出し、パルス幅Ｗ１が大きいほど、ブランキング時間（遅延時間又は合成容量等）を大きくしてもよい。パルス幅Ｗ１とブランキング時間の増加量とを対応づけたテーブル等の情報を、制御回路１１０からアクセス可能な記憶部に予め設定し、当該情報に基づき、パルス幅Ｗ１に応じたブランキング時間の増加量を決定してもよい。これにより評価試験の繰り返し回数を低減し、短時間でブランキング時間の設定を完了することが可能となる。記憶部はメモリでもよいし、レジスタでもよい。
なお、図１０で示した波形は正論理の信号波形であるが、負論理波形でも同様にして処理可能である。
図１１は、半導体スイッチング素子Ｑに入力する制御信号の波形と、ノイズ除去フィルタ１２０の出力信号の波形の第２の例を示す。横軸は時間（ｔ）、縦軸は振幅である。ノイズ除去フィルタ１２０の出力信号にパルス（ハイレベル信号）が発生している。出力信号の後ろのエッジ（立ち下がりエッジ）Ｐ４の位置が、制御信号パルスの後ろのエッジＨ２の位置よりも後ろにある。制御回路１１０は、エッジＰ４の位置がエッジＨ２よりも後ろにあることを検出した場合、比較回路１３０における閾値電圧を大きくすることを決定する。制御回路１１０は、比較回路１３０における閾値電圧を大きく設定する。閾値電圧の増加に応じて、出力信号の立ち上がりエッジＰ３が時間方向に移動する（パルス幅が狭まる）。立ち上がりエッジが立ち下がりエッジＰ４の位置まで移動すると、出力信号のパルスは消滅する。
比較回路１３０における閾値電圧を調整する例として、例えば閾値電圧を単位量だけ大きくすることがある。あるいは、制御回路１１０は、出力信号のパルス幅Ｗ２を検出し、パルス幅Ｗ２に応じて、閾値電圧の変化量（増加量）を決定し、決定した変化量だけ閾値電圧を大きくする。例えば、当該パルス幅Ｗ２が大きいほど、閾値電圧の増加量を大きくする。パルス幅と閾値電圧の増加量とを対応づけたテーブル等の情報を制御回路１１０からアクセス可能な記憶部に予め設定し、当該情報に基づき、パルス幅W２に応じた閾値電圧の増加量を決定してもよい。これにより評価試験の繰り返し回数を低減し、短時間で閾値電圧の設定を完了することが可能となる。記憶部はメモリでもよいし、レジスタでもよい。
なお、図１１で示した波形は正論理の信号波形であるが、負論理波形でも同様にして処理可能である。
図１２は、半導体スイッチング素子Ｑに入力する制御信号の波形と、ノイズ除去フィルタ１２０の出力信号の波形の第３の例を示す。横軸は時間（ｔ）、縦軸は振幅である。ノイズ除去フィルタ１２０の出力信号にパルス（ハイレベル信号）が発生している。
ノイズ除去フィルタ１２０の出力信号の最初のエッジＰ５が、制御信号のパルスの最初のエッジＨ１から一定時間（閾値時間）ＴＨ１以内に収まっていない。また、ノイズ除去フィルタ１２０の出力信号のパルスの後ろのエッジＰ６が、制御信号のパルスの後ろのエッジＨ２よりも前にある。この場合、ブランキング時間及び閾値電圧のいずれの設定も適切であるため、ノイズ除去フィルタのノイズ除去範囲の設定に問題がある。制御回路１１０は、エッジＰ５がエッジＨ１から閾値時間ＴＨ１以内に収まっておらず、かつ、エッジＰ６がエッジＨ２よりも前にあることを検出した場合は、パルス除去範囲を増やすことを決定する。制御回路１１０は、ノイズ除去フィルタ１２０におけるパルス除去範囲を大きく設定する。
ノイズ除去フィルタ１２０におけるノイズ除去範囲を調整する例として、図７の例では、遅延器１２１における遅延時間を単位時間だけ大きくすることがある。単位時間は予め設定しておく。あるいは、制御回路１１０は、出力信号のパルス幅W３を検出し、パルス幅W３に応じて、遅延時間の変化量（増加量）を決定し、決定した変化量だけ遅延時間を大きくする。例えば、当該パルス幅W３が大きいほど、遅延時間の増加量を大きくする。パルス幅と遅延時間の増加量とを対応づけたテーブル等の情報を制御回路１１０からアクセス可能な記憶部に予め設定し、当該情報に基づき、パルス幅W3に応じた遅延時間の増加量を決定してもよい。これにより評価試験の繰り返し回数を低減し、短時間でパルス除去幅の設定を完了することが可能となる。記憶部はメモリでもよいし、レジスタでもよい。
なお、図１２で示した波形は正論理の信号波形であるが、負論理波形でも同様にして処理可能である。
図１３は、半導体スイッチング素子Ｑにオンの制御信号（パルス）を２回入力するダブルパルス試験を行った例を示す。制御信号における最初のパルスは、２回目のパルスより長くなっている。図１３には、半導体スイッチング素子Ｑに入力する制御信号の波形、半導体スイッチング素子Ｑのコレクタ電圧の波形及びコレクタ電流の波形、ノイズ除去フィルタ１２０の出力信号の波形が示される。横軸は時間（ｔ）、縦軸は振幅である。ノイズ除去フィルタ１２０の出力信号にパルス（ハイレベル信号）が３回発生している。図１３の例では半導体スイッチング素子Ｑ以外の装置は動作させておらず、ノイズ信号の入力はないものとする。
ノイズ除去フィルタ１２０の出力信号における最初のパルス（エッジＰ２１－エッジＰ２２）は図１０で説明したケースに相当し、ブランキング時間を調整する必要がある。２回目のパルス（エッジＰ２３－エッジＰ２４）は、図１１で説明したケースに相当し、閾値電圧を調整する必要がある。３回目のパルス（エッジＰ２５－エッジＰ２６）は、図１０で説明したケースのパルスと、図１１で説明したケースのパルスとがつながって１つのパルスになったものである。この理由について説明すると以下の通りである。
制御信号の１回目のパルス（Ｈ１－Ｈ２）が終わると、コレクタ電圧は徐々に上昇する。コレクタ電流は半導体スイッチング素子Ｑの寄生インダクタによって決まる傾きで緩やか上昇するものの、半導体スイッチング素子Ｑがターンオフすると、コレクタ電流は停止する。半導体スイッチング素子の寄生インダクタンスには電流が蓄積されており、制御信号の２回目のパルス（エッジＨ３－エッジＨ４）が入力された際は、半導体スイッチング素子Ｑのターンオンによりコレクタ電圧が低下し、当該蓄積された状態から電流が上昇を開始する。このため１回目の制御信号のパルスの入力時よりも、ノードＮ１の電圧が早く大きくなる。これにより、図１１で説明したケースのパルスの立ち上がりエッジが左側に移動するようにパルスが左側に伸びた形状となり、図１０で説明したケースのパルスと結合される。
制御回路１１０はダブルパルス試験の場合においても、図１０及び図１１で説明したようにブランキングフィルタ１７５及び比較回路１３０の設定を行えばよい。ノイズ除去フィルタ１２０の出力信号のパルスが発生しなくなるまで、ダブルパルス試験を繰り返し行ってもよい。
制御回路１１０は、ダブルパルス試験において、ノイズ除去フィルタ１２０の出力信号に含まれるパルス数に基づいて、ブランキングフィルタ１７５又は比較回路１３０の設定を調整してもよい。パルス数が３以上であれば、制御回路１１０は、ブランキングフィルタ１７５及び比較回路１３０の少なくとも一方の設定が適正でないと判断し、ブランキングフィルタ１７５及び比較回路１３０の少なくとも一方の設定を調整する。例えば、比較回路１３０の設定をブランキングフィルタ１７５よりも先に行い、比較回路１３０の設定が完了したら、例えばパルス数が２以下になったら、ブランキングフィルタ１７５の設定を行うようにしてもよい。
制御回路１１０の処理分解能が低い場合に、ノイズ除去フィルタ１２０の出力信号の２回目のパルスの末尾の立ち下がりエッジＰ２４の時刻が制御信号のパルスの立ち下がりエッジＨ２の時刻と一致すると判断されうる。この場合、エッジＰ２４がエッジＨ２の時刻より後であるにもかかわらず、エッジＰ２４がエッジＨ２より後でないと判断され、比較回路１３０の閾値電圧が適正であると誤判断される。このためパルス数に着目した処理を行うことで、このような分解能が低い場合でも、比較回路１３０の閾値電圧の不適正を検出し、閾値電圧を調整することが可能となる。
上述したダブルパルス試験において他の装置が動作しておらずノイズ信号の混入がないことを前提とした。ただし、この場合においても、本装置において共振により出力信号にノイズ信号が混入する場合もあり得る。共振によるノイズ信号は細いパルス状の信号であり、周波数成分が高い。このノイズ信号をパルス数にカウントされないよう、事前に共振周波数を特定し、共振周波数付近以上の周波数を除去するようノイズ除去フィルタ１２０を設定しておいてもよい。
上述のダブルパルス試験において比較回路１３０及びブランキングフィルタ１７５の設定を完了した後、半導体スイッチング素子Ｑに接続される他の装置等を動作させた状態で再度、ダブルパルス試験等の評価試験を行うことで、ノイズ除去フィルタ１２０の設定を行ってもよい。他の装置の例として、負荷装置、半導体スイッチング素子Ｑのコレクタ又はエミッタに接続される他の半導体スイッチング素子等がある。
なお、図１３で示した波形は正論理の信号波形であるが、負論理波形でも同様にして処理可能である。
図１４は、制御回路１１０の動作の一例を示すフローチャートである。図１４に示す動作は、一例として制御回路１１０におけるプロセッサにコンピュータプログラムを実行させることにより実現される。コンピュータプログラムは制御回路１１０からアクセス可能なメモリ等の記憶装置に格納されている。制御回路１１０は、本フローチャートの動作の開始時に、比較回路１３０で用いる閾値電圧、ブランキングフィルタ１７５で用いるブランキング時間、及び、ノイズ除去フィルタ１２０で用いるノイズ除去範囲の少なくとも１つをリセットしてもよい。リセットとは、例えば閾値電圧、ブランキング時間及びノイズ除去範囲をそれぞれ初期値に設定することである。閾値電圧の初期値は、設定可能な閾値電圧の最小値でもよいし、その他の値でもよい。ブランキング時間の初期値は、設定可能なブランキング時間の最小値でもよいし、その他の値でもよい。ノイズ除去範囲の初期値は、設定可能なノイズ除去範囲の最小範囲でもよいし、その他の範囲でもよい。制御回路１１０は、閾値電圧が予め定めた基準電圧を超えている場合に、リセットを行い、超えていない場合には、閾値電圧のリセットを省略してもよい。制御回路１１０は、ブランキング時間が予め定めた基準時間を超えている場合に、ブランキング時間をリセットし、超えていない場合は、ブランキング時間のリセットを省略してもよい。制御回路１１０は、ノイズ除去範囲が予め定めた基準範囲を超えている場合に、ノイズ除去範囲をリセットし、超えていない場合は、ノイズ除去範囲のリセットを省略してもよい。
制御回路１１０は、半導体スイッチング素子Qをオンにする制御信号を生成し、生成した制御信号を出力する（Ｓ１０１）。本動作例では、制御回路１１０が制御信号を生成するが、制御回路１１０以外の外部回路が制御信号を生成してもよい。この場合、制御回路１１０は、外部回路に制御信号の生成及び出力を指示する指示信号を出力する。このように制御回路１１０は制御信号を生成して半導体スイッチング素子Ｑに出力する制御を行う。
制御回路１１０は、ノイズ除去フィルタ１２０の出力信号を受信し、受信した出力信号に基づき、比較回路１３０における閾値電圧を調整する必要があるか否かを判断する（Ｓ１０２）。判断の方法は、例えば、前述した図１１で説明した方法を用いればよい。制御回路１１０は、閾値電圧を調整する必要があると判断した場合、閾値電圧を単位量増加させることを決定して閾値電圧を単位量増加させ、ステップＳ１０１に戻る。閾値電圧を単位量増加させることは一例であり、出力信号において閾値電圧を調整するとの判断の根拠となったパルスの幅に応じて閾値電圧を増加させてもよい（図１１の説明を参照）。
制御回路１１０は、閾値電圧を調整する必要がないと判断した場合、ブランキング時間の調整が必要か否かを、ノイズ除去フィルタ１２０の出力信号に基づき判断する（Ｓ１０４）。判断の方法は、例えば、前述した図１０で説明した方法を用いればよい。制御回路１１０は、ブランキング時間を調整する必要があると判断した場合、ブランキング時間を単位時間増加させることを決定してブランキング時間を単位時間増加させ（Ｓ１０５）、ステップＳ１０１に戻る。ブランキング時間を単位時間増加させることは一例であり、出力信号においてブランキング時間を調整するとの判断の根拠となったパルスの幅に応じてブランキング時間を増加させてもよい（図１０の説明を参照）。
制御回路１１０は、閾値電圧及びブランキング時間のいずれも調整する必要がないと判断した場合、ノイズ除去範囲の調整が必要か否かを、ノイズ除去フィルタ１２０の出力信号に基づき判断する（Ｓ１０６）。判断の方法は、例えば、前述した図１２で説明した方法を用いればよい。制御回路１１０は、ノイズ除去範囲を調整する必要があると判断した場合、ノイズ除去範囲を単位範囲（例えば遅延器の場合に単位時間、又はローパスフィルタの場合に単位合成容量の増加に応じた周波数範囲）だけ増加させることを決定してノイズ除去範囲を増加させ（Ｓ１０７）、ステップＳ１０１に戻る。出力信号においてノイズ除去範囲を調整するとの判断の根拠となったパルスの幅に応じてノイズ除去範囲を増加させてもよい（図１２の説明を参照）。
制御回路１１０は、閾値電圧、ブランキング時間及びノイズ除去範囲のいずれも調整する必要がないと判断した場合、本動作を終了する。
図１４に示した動作は一例であり、様々に変形可能である。例えばステップＳ１０５の後にステップＳ１０１で制御信号を出力した場合は、ステップＳ１０２をスキップしてステップＳ１０４に進んでもよい。この動作は、閾値電圧の調整が完了した後に、閾値電圧の再調整を行う場合を考慮する必要がない場合に有効である。
また、図１４のフローでは、ステップＳ１０３の後、ステップＳ１０１に戻ったが、ステップＳ１０１に戻らずに、ステップＳ１０４に進んでもよい。つまり１回の制御信号の出力で、ステップＳ１０２、Ｓ１０４の両方の判断を行ってもよい。また、同様に、１回の制御信号の出力で、ステップＳ１０２、Ｓ１０４、Ｓ１０６の３つの判断を行ってもよい。
またステップＳ１０７の後にステップＳ１０１で制御信号を出力した場合は、ステップＳ１０２，Ｓ１０４をスキップして、ステップＳ１０６に進んでもよい。この動作は、閾値電圧及びブランキング時間の調整が完了した後、閾値電圧及びブランキング時間の再調整を行う場合を考慮する必要が無い場合に、有効である。
また図１４のフローではシングルパルスの制御信号を出力する場合を想定したが、図１３で説明したダブルパルスの制御信号を出力してもよい。また２回目以降のステップＳ１０１で制御信号を出力する場合、一定時間待機してから制御信号を出力してもよい。これにより、半導体スイッチング素子Ｑの寄生インダクタに蓄積された電流を放電させるなどしてから、評価試験を行うことができる。
以上、本実施形態によれば、ブランキングフィルタ１７５のブランキング時間、比較回路１３０における閾値電圧、ノイズ除去フィルタのノイズ除去範囲の少なくとも１つを制御回路１１０からソフトウェア制御により自動的に調整できる。これにより、評価試験を行うごとに作業員が素子の入れ替えを行う必要がなく、半導体スイッチング素子Ｑに対する保護機能の評価試験を容易に行うことができる。
図１５は、本実施形態に係る電子回路を用いた電子システムとして電力変換器のブロック図。図１５の電力変換器２１は、三相モータ２２を駆動するための交流電圧を発生させる３相インバータである。電力変換器２１は、複数のアーム２３ａ～２３ｆと、直流電源２４と、コンバータ２５と、平滑コンデンサＣ２と、保護回路１００ａ～１００ｆを有する。
複数のアーム２３ａ～２３ｆのそれぞれは、上述した実施形態で示した半導体スイッチング素子（ＩＧＢＴ）を有する。アーム２３ａ～２３ｆは、それぞれ所定のタイミングでオン又はオフ動作を行う。
コンバータ２５はＤＣ－ＤＣコンバータであり、直流電源２４からの直流電圧を、電圧レベルの異なる直流電圧に変換する。平滑コンデンサＣ２は、コンバータ２５から出力される電圧を平滑化する。
アーム２３ａ～２３ｆのうち、対となる２つのアームが同時にオンし、三相モータ２２内の対応するコイルに電流を流す。同時にオンする２つのアームを順次切り替えることで、モータを三相駆動することができる。すなわち、同時にオンする半導体スイッチング素子の対を順次切り替えることにより、直流電源２４の直流電圧から３相交流を生成することができる。２つのアームを同時にオンするとは、必ずしもオンする開始タイミングが一致している必要はなく、少なくとも一部の期間が２つのアームが同時にオンになっていればよい。
保護回路１００ａ～１００ｆは、複数のアーム２３ａ～２３ｆにおける半導体スイッチング素子の評価試験及び保護動作を行う。図１、図３～図９のいずれかに示した保護回路１００に対応する。図１５では保護回路がアームごとに設けられているが、複数のアームに対して１つの保護回路が設けられてもよい。例えばアーム２３ａ～２３ｆに対して１つの保護回路が設けられていてもよいし、２つのアームに対して１つの保護回路が設けられていてもよいし、３つのアームに対して１つの保護回路が設けられていてもよい。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
１ 電子回路
１００ 保護回路
１１０ 制御回路
１２０ ノイズ除去フィルタ
１２１ 遅延器
１２２ 論理積回路（ＡＮＤロジック回路）
１２３ 抵抗器
１２４ アレイ
１３０ 比較回路
１３２ アナログ比較器
１３４ デジタル比較器
１４０ 電流源
１５０ 抵抗器
１５５ 検出回路
１６０ ダイオード
１６２ 論理積回路（ＡＮＤロジック回路）
１７０ 遅延フィルタ
１７５ ブランキングフィルタ
１７１ 遅延器
１７２ 論理積回路（ＡＮＤロジック回路）
１７４ アレイ
１８０ 放電スイッチ（第１スイッチ）
１９０ 絶縁信号伝送器
２００ バッファ素子
２１０ ダイオード
Ｅ エミッタ
Ｃ コレクタ
Ｃ２ 平滑コンデンサ
Ｆｘ 容量（第２キャパシタ）
Ｇｘ キャパシタ（第３キャパシタ）
Ｈ１～Ｈ４ エッジ
ＩＧＢＴ 半導体スイッチング素子
Ｌ１～Ｌ３ 信号線
ＬＴ１ 時間長
Ｎ１ ノード
Ｐ１～Ｐ６ エッジ
Ｐ２１～Ｐ２６ エッジ
Ｑ 半導体スイッチング素子
Ｓｘ スイッチ（第３スイッチ）
Ｒｘ スイッチ（第２スイッチ）
ＴＨ１ 一定時間（閾値時間）
Ｗ１～Ｗ３ パルス幅
２１ 電力変換器
２２ 三相モータ
２３ａ～２３ｆ アーム

Claims (21)

  1. 半導体スイッチング素子の一端にカソード側が接続され、第１ノードにアノード側が接続されるダイオードを含む検出回路と、
    前記第１ノードの電圧と閾値電圧とを比較し、第１信号を生成する比較回路と、
    前記第１ノードと前記半導体スイッチング素子の他端との間に接続され、前記半導体スイッチング素子のオンを示す制御信号に基づき、第１期間、前記第１ノードの電圧を抑制する第１フィルタと、
    前記第１信号に基づき、前記閾値電圧及び前記第１期間の少なくとも一方を決定する制御回路と
    を備えた電子回路。
  2. 前記第１ノードに接続される電流源をさらに備え、
    前記第１フィルタは、
    前記制御信号を受け、前記制御信号を遅延させる遅延器と、
    前記第１ノードと前記半導体スイッチング素子の他端との間に接続され、遅延された前記制御信号に基づきオフする第１スイッチと
    を含み、
    前記制御回路は、前記遅延器の遅延時間を決定する
    請求項１に記載の電子回路。
  3. 前記第１ノードに接続される電流源をさらに備え、
    前記第１フィルタは、
    前記第１ノードと前記半導体スイッチング素子の他端との間に接続され、前記制御信号を受けてオフする第１スイッチと、
    前記第１ノードと前記第１ノードと前記半導体スイッチング素子の他端との間に接続され、直列に接続される第２スイッチと第１キャパシタとの組が複数並列に接続される第１回路と、
    を含み、
    前記制御回路は、前記第１回路においてオンする前記第２スイッチの個数を決定する
    請求項１に記載の電子回路。
  4. 前記比較回路は、
    前記制御回路から前記閾値電圧を表す第１デジタル信号を受け、前記第１デジタル信号をアナログ信号に変換するＤＡ変換器と、
    前記アナログ信号と前記第１信号とを比較するアナログ比較器と、を含み、
    前記制御回路は、前記第１デジタル信号により表される前記閾値電圧を決定する
    を備えた請求項１～３のいずれか一項に記載の電子回路。
  5. 前記比較回路は、
    前記第１信号を第２デジタル信号に変換するＡＤ変換器と、
    前記制御回路から前記閾値電圧を表す第１デジタル信号を受け、前記第１デジタル信号と前記第２デジタル信号とを比較するデジタル比較器と、を含み、
    前記制御回路は、前記第１デジタル信号により表される前記閾値電圧を決定する
    請求項１～３のいずれか一項に記載の電子回路。
  6. 前記制御回路は、前記制御信号の開始時刻と、前記第１信号に含まれるパルスの開始時刻との関係、及び、前記制御信号の終了時刻と前記第１信号に含まれる前記パルスの終了時刻との関係に基づいて、前記閾値電圧及び前記第１期間のいずれかを決定する
    請求項１～５のいずれか一項に記載の電子回路。
  7. 前記制御回路は、前記パルスの開始時刻と前記制御信号の開始時刻との差が閾値時間以下の場合は、前記第１期間を決定する
    請求項６に記載の電子回路。
  8. 前記制御回路は、前記パルスの終了時刻が前記制御信号の終了時刻よりも遅い場合は、前記閾値電圧を決定する
    請求項６又は７に記載の電子回路。
  9. 前記第１信号からノイズ信号を除去し、ノイズ信号が除去された前記第１信号である第２信号を生成する第２フィルタを備え、
    前記制御回路は、前記制御信号と前記第２信号とに基づき、前記閾値電圧、前記第１期間、及び前記第１信号から除去する前記ノイズ信号の除去範囲の少なくとも１つを決定する
    請求項１～８いずれか一項に記載の電子回路。
  10. 前記第２フィルタは、
    前記第１信号を遅延させる遅延器と、
    前記第１信号と、前記遅延器で遅延された前記第１信号とを受け、前記第２信号を生成する論理積回路と、を含み、
    前記制御回路は、前記遅延器の遅延時間を決定することにより、前記ノイズ信号の除去範囲を決定する
    請求項９に記載の電子回路。
  11. 前記第２フィルタは、
    前記比較回路に接続される抵抗器と、
    直列に接続された第３スイッチと第２キャパシタとの組が複数並列に接続される第２回路と、
    を含み、
    前記制御回路は、前記第２回路においてオンする前記第３スイッチの個数を決定する
    請求項９に記載の電子回路。
  12. 前記制御回路は、前記制御信号の開始時刻と、前記第２信号に含まれるパルスの開始時刻との関係、及び、前記制御信号の終了時刻と前記第２信号に含まれる前記パルスの終了時刻との関係に基づいて、前記閾値電圧、前記第１期間、及び前記ノイズ信号の除去範囲のいずれかを決定する
    請求項９～１１のいずれか一項に記載の電子回路。
  13. 前記制御回路は、前記パルスの開始時刻と前記制御信号の開始時刻との差が閾値時間以下の場合は、前記第１期間を決定する
    請求項１２に記載の電子回路。
  14. 前記制御回路は、前記パルスの終了時刻が前記制御信号の終了時刻よりも遅い場合は、前記閾値電圧を決定する
    請求項１２又は１３に記載の電子回路。
  15. 前記制御回路は、前記パルスの開始時刻と前記制御信号の開始時刻との差が閾値時間より大きく、前記パルスの終了時刻が前記制御信号の終了時刻以前の場合は、前記ノイズ信号の除去範囲を決定する
    請求項１２～１４のいずれか一項に記載の電子回路。
  16. 前記制御回路は、前記パルスの個数をカウントし、前記個数に基づいて、前記第１期間及び前記閾値電圧の少なくともいずれかを決定する
    請求項７、８、１２～１５のいずれか一項に記載の電子回路。
  17. 前記制御回路は、前記個数が３個以上の場合に、前記第１期間を決定するより前に前記閾値電圧を決定する
    請求項１６に記載の電子回路。
  18. 前記第１期間は、少なくとも前記第１フィルタが前記制御信号を受けてから前記半導体スイッチング素子がオンされるまでの期間を含む
    請求項１～１７のいずれか一項に記載の電子回路。
  19. 半導体スイッチング素子の一端にカソード側が接続され、第１ノードにアノード側が接続されるダイオードを含む検出回路を介して第１ノードの電圧を取得し、
    前記第１ノードの電圧と閾値電圧とを比較し、第１信号を生成し、
    前記半導体スイッチング素子のオンを示す制御信号に基づき、第１期間、前記第１ノードの電圧を第１フィルタにより抑制し、
    前記第１信号に基づき、前記閾値電圧及び前記第１期間の少なくとも一方を決定する
    方法。
  20. 複数対の半導体スイッチング素子と、
    前記複数対の半導体スイッチング素子に対応する電子回路と、を備え、
    前記電子回路は、
    前記半導体スイッチング素子の一端にカソード側が接続され、第１ノードにアノード側が接続されるダイオードを含む検出回路と、
    前記第１ノードの電圧と閾値電圧とを比較し、第１信号を生成する比較回路と、
    前記半導体スイッチング素子のオンを示す制御信号に基づき、第１期間、前記第１ノードの電圧を抑制する第１フィルタと、
    前記第１信号に基づき、前記閾値電圧及び前記第１期間の少なくとも一方を決定する制御回路と、を含み、
    少なくとも一部の期間同時にオンする前記半導体スイッチング素子の対を順次切り替えることにより直流電圧から交流電流を生成する、電子システム。
  21. 半導体スイッチング素子に前記半導体スイッチング素子のオンを示す制御信号を供給するステップと、
    カソード側が前記半導体スイッチング素子の一端に接続されるダイオードのアノード側が接続される第１ノードの電圧と閾値電圧とを比較して第１信号を生成する比較回路から前記第１信号を受信するステップと、
    前記第１信号に基づき、
    前記閾値電圧と、
    前記第１ノードと前記半導体スイッチング素子の他端との間に接続される第１フィルタが、前記制御信号に基づき、前記第１ノードの電圧を抑制する第１期間と、
    の少なくとも一方を決定するステップと、
    をコンピュータに実行させるためのコンピュータプログラム。
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