CN106464245B - 复合型半导体装置 - Google Patents

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Abstract

复合型半导体装置(1)包括在第一端子和第二端子(17、19)之间彼此串联连接的常导通型的第一FET(11)和常截止型的第二FET(12)。复合型半导体装置(1)还包括保护电路，该保护电路包括：与第二FET并联连接的放电用开关元件(16)；和配置在第一端子和第二端子(17、19)之间，用于在第一端子被施加浪涌时使放电用开关元件导通的触发电路。

Description

复合型半导体装置
技术领域
本发明涉及复合型半导体装置。
背景技术
由以GaN、SiC等为代表的宽带隙半导体形成的晶体管，与由硅半导体形成的晶体管相比，具有高开关速度、低导通电阻值、低电容等优异的特性。因此，在AC/DC转换器、逆变器等电力转换装置、控制装置中的应用受到期待。
由宽带隙半导体形成的晶体管中，有表现出阈值电压为负的常导通特性的晶体管。不过，准备负的栅极电压在电路设计上成为负担的情况也很多，因此优选采用如图8那样，将作为常导通型晶体管的GaN晶体管901与作为常截止型晶体管的MOSFET902通过共源共栅连接而形成复合型半导体装置900，整体上以正的栅极电压工作的结构。
复合型半导体装置900包括被施加电源电压VDD的漏极端子911、与大地连接的源极端子912、和栅极端子913。漏极端子911与GaN晶体管901的漏极连接，源极端子912与MOSFET902的源极连接，GaN晶体管901的源极和MOSFET902的漏极被共用连接。GaN晶体管901的栅极经由电阻元件903与源极端子912连接，MOSFET902的栅极与栅极端子913连接。另外，GaN晶体管901的衬底端子与大地连接。
这样，当MOSFET902具有的正的阈值电压以上的栅极电压被供给至栅极端子913时，MOSFET902导通，端子911与912之间成为导通状态。在栅极端子913被供给的栅极电压小于该阈值电压的情况下，MOSFET902截止，并且在GaN晶体管901的栅极-源极间也产生比GaN晶体管901的阈值电压低的电压，GaN晶体管901也截止，端子911与912之间成为非导通状态。即，复合型半导体装置900实现1个晶体管那样的动作。
作为产品的形态，大多将2个芯片(GaN晶体管901的芯片和MOSFET902的芯片)封入1个封装内，使用者能够像使用通常的晶体管那样使用复合型半导体装置900。
另一方面，为了保护内部电路不受由人体或机械等所带的静电引起的浪涌即ESD(Electro-Static Discharge：静电放电)浪涌的影响，半导体器件或集成电路大多连接或内置有ESD保护电路。该ESD保护电路仅在被施加ESD浪涌时工作，使ESD浪涌电流迅速流到大地侧。由此，能够抑制内部电路因ESD浪涌而被击穿。
下述专利文献1和2公开了用于保护内部电路不受ESD浪涌的影响的结构。
现有技术文献
专利文献
专利文献1：日本特开2005-072057号公报
专利文献2：日本特开平8-097362号公报
发明内容
发明要解决的技术问题
可是，GaN晶体管901的抗ESD能力(ESD耐受能力)通常低于MOSFET902。例如，在HBM(Human Body Model：人体放电模型)基准中，MOSFET902具有2kV以上的抗ESD能力，而GaN晶体管901只有1kV左右的抗ESD能力。例如，在图8中，当电源电压VDD被施加ESD浪涌(由ESD引起的浪涌)时，ESD浪涌通过漏极端子911流入复合型半导体装置900。此时，当GaN晶体管901和MOSFET902截止时，ESD浪涌流入GaN晶体管901的漏极，流入的ESD浪涌向GaN晶体管901的衬底端子放电(参照图9)。GaN晶体管901比较容易被该放电引起的ESD浪涌电流击穿。期望能够抑制由该路径带来的ESD浪涌电流的流动。
图10是与专利文献1公开的内容对应的包括保护电路的电路的方框结构图。在图10中，开关元件926与内部电路923并联连接。在端子921与922之间被施加由ESD等引起的高电压时，从控制电路925对开关元件926输出控制信号，开关元件926导通，由此，迅速地使ESD浪涌流入大地以保护内部电路923。
不过，图10的结构中，需要开关元件926和对其进行控制的控制电路925，因此结构相应地变得复杂。结构的复杂化会导致芯片面积增大和成本增大等。另外，需要在所施加的ESD浪涌对内部电路923造成损伤之前，使控制电路925动作，进而使开关元件926导通，因此，保护电路必须高速动作。高速动作的必要性对设计等带来种种制约。
图11表示与专利文献2公开的内容对应的保护电路。在图11的结构中，当电源电压Vcc被施加ESD浪涌时，ESD浪涌电流在电容器946与电阻元件947的串联电路中流动，电阻元件947上产生电压。在该产生的电压的作用下，连接在电容器946与电阻元件947间的连接点的共源共栅MOSFET948导通，使ESD浪涌流到大地侧。由此，能够保护与保护电路并联连接的内部电路不被ESD浪涌击穿。
不过，在图11的结构中，使用共源共栅连接的2级的MOSFET结构，因此，动作速度变慢。另外，需要2级的MOSFET结构，结构相应地变得复杂。
在复合型半导体装置中，重要的是要在考虑GaN晶体管的抗ESD能力低的同时，提高复合型半导体装置整体的抗ESD能力。不过，从成本方面考虑，追加使芯片面积大幅增大的复杂的保护电路并不优选。
因此，本发明的目的在于，提供以简单的结构有助于提高对ESD浪涌等的耐受能力的复合型半导体装置。
用于解决技术问题的手段
本发明的复合型半导体装置包括在第一端子和第二端子之间彼此串联连接的常导通型的第一FET和常截止型的第二FET，其特征在于，设置有保护电路，该保护电路包括：与上述第二FET并联连接的放电用开关元件；和配置在上述第一端子和上述第二端子之间，用于在上述第一端子被施加浪涌时使上述放电用开关元件导通的触发电路。
发明效果
根据本发明，能够提供以简单的结构有助于提高对ESD浪涌等的耐受能力的复合型半导体装置。
附图说明
图1是本发明第一实施方式的复合型半导体装置的电路图。
图2是用于对本发明第一实施方式的ESD浪涌电流的放电路径进行说明的图。
图3是本发明第一实施方式的MOSET芯片的布局示意图。
图4是本发明第一实施方式的复合型半导体装置的结构图。
图5是本发明第二实施方式的复合型半导体装置的电路图。
图6是本发明第三实施方式的复合型半导体装置的电路图。
图7是本发明第四实施方式的MOSET芯片的布局示意图，是表示在芯片内应用2种沟道注入的情形的图。
图8是将常导通型晶体管和常截止型晶体管通过共源共栅连接而得到的以往的复合型半导体装置的电路图。
图9是用于说明图8的复合型半导体装置被施加ESD浪涌时的放电路径的图。
图10是与专利文献1公开的内容对应的包括保护电路的电路的方框结构图。
图11是表示与专利文献2公开的内容对应的保护电路的图。
具体实施方式
以下参照附图对本发明实施方式的例子进行具体说明。在参照的各图中，对相同的部分赋予相同的符号，原则上省略关于相同的部分的重复说明。另外，在本说明书中，为了使描述简化，有时通过记载对信息、信号、物理量、状态量或部件等进行参照的记号或符号，省略或简记与该记号或符号对应的信息、信号、物理量、状态量或部件等的名称。
＜第一实施方式＞
对本发明第一实施方式进行说明。图1表示第一实施方式的复合型半导体装置(复合型开关元件)1的电路图。复合型半导体装置1包括：彼此串联连接的场效应晶体管(以下称为FET)11和12；电阻元件13；电容器14；电阻元件15；FET(放电用FET)16；漏极端子17；栅极端子18；和源极端子19。FET11、12和16各自是N沟道型FET。
来自未图示的电源电路的电源电压VDD被施加在漏极端子17上。因此，也能够将漏极端子17称为电源端子。电源电压VDD是从0V(伏特)的接地电位看为正的电压。源极端子19与具有接地电位的大地连接。因此，也能够将源极端子19称为接地端子。
FET11是由GaNFET(Gallium Nitride-Field Effect Transistor：氮化镓场效应晶体管)即氮化镓半导体形成的常导通型的FET。因此，以下也将FET11记作GaNFET11。常导通型的FET即使在栅极电压为0V(伏特)时也导通。即，作为GaNFET11的电特性之一的GaNFET11的阈值电压VTH11具有负的规定值。GaNFET11在施加在GaNFET11上的栅极电压为阈值电压VTH11以上时导通，在施加在GaNFET11上的栅极电压低于阈值电压VTH11时截止。
FET12和16各自是绝缘栅型FET、即MOSFET(Metal Oxide Semiconductor FieldEffect Transistor：金属氧化物半导体场效应晶体管)，是常截止型的FET。因此，以下也将FET12、16分别记作MOSFET12、16。MOSFET12和16能够由硅半导体形成。常截止型的FET在栅极电压为0V(伏特)时截止。即，作为MOSFET12的电特性之一的MOSFET12的阈值电压VTH12具有正的规定值，作为MOSFET16的电特性之一的MOSFET16的阈值电压VTH16具有正的规定值。MOSFET12在施加在MOSFET12上的栅极电压为阈值电压VTH12以上时导通，在施加在MOSFET12上的栅极电压低于阈值电压VTH12时截止。MOSFET16在施加在MOSFET16上的栅极电压为阈值电压VTH16以上时导通，在施加在MOSFET16上的栅极电压低于阈值电压VTH16时截止。
对于任意的FET，栅极电压是指以该FET的源极电位为基准的栅极电位。对于任意的FET，导通是指该FET的漏极与源极之间成为导通状态，截止是指该FET的漏极与源极之间成为非导通状态(断路状态)。
漏极端子17与GaNFET11的漏极连接，源极端子19与MOSFET12的源极连接，栅极端子18与MOSFET12的栅极连接。GaNFET11的源极和MOSFET12的漏极被共用连接。GaNFET11的栅极经由电阻元件13与MOSFET12的源极连接。众所周知，GaNFET因为增益大所以容易振荡。电阻元件13是为了抑制该振荡而插入的。不过，GaNFET11的栅极也可以不经由电阻元件13而直接与MOSFET12的源极连接。这样，GaNFET11和12被共源共栅连接(连接成共源共栅结构)。即，复合型半导体装置1具有在作为源极接地FET的MOSFET12上堆叠有作为栅极接地FET的GaNFET11的结构。
GaNFET11是4端子型的FET，除了漏极、源极和栅极的各端子以外，还具有衬底端子。GaNFET11的衬底端子被连接至大地。MOSFET12也是同样，MOSFET12的衬底端子也被连接至大地(即，在MOSFET12中，衬底端子与源极端子是共用的)。另外，衬底端子也被称为背栅端子或体端子等。
与栅极端子18连接的控制电路(未图示)经由栅极端子18对MOSFET12供给栅极电压，通过控制MOSFET12的栅极电压来控制MOSFET12的导通、截止。在MOSFET12导通时，GaNFET11的栅极电压成为大致0V(伏特)，因此，GaNFET11也导通。当MOSFET12截止时，MOSFET12的漏极电位上升，当该上升使得GaNFET11的栅极电压变得低于阈值电压VTH11时，GaNFET11也截止。结果，在作为1个开关元件发挥作用的复合型半导体装置1中，漏极端子17与源极端子19之间在MOSFET12导通时导通(成为导通状态)，在MOSFET12截止时截止(成为非导通状态)。即，复合型半导体装置1实现1个常截止型FET的动作。
电容器14和电阻元件15的串联电路被配置在漏极端子17与源极端子19之间，电容器14和电阻元件15间的连接点被连接在MOSFET16的栅极上。更具体而言，电容器14的一端与漏极端子17连接，电阻元件15的一端与源极端子19连接，电容器14的另一端和电阻元件15的另一端被共用连接在MOSFET16的栅极上。MOSFET16与MOSFET12并联连接。即，MOSFET16的漏极、源极分别与MOSFET12的漏极、源极共用连接。另外，将MOSFET16的栅极与电阻元件15的连接点称为节点A。
由电容器14、电阻元件15和FET16形成ESD保护电路，由该ESD保护电路保护GaNFET11等不受ESD浪涌的影响。对该保护动作进行说明。
假定当前在MOSFET12截止时漏极端子17上施加了由ESD(Electro-StaticDischarge：静电放电)引起的浪涌(以下称为ESD浪涌)。该ESD浪涌例如从复合型半导体装置1的外部的配线中的应当被施加电源电压VDD的配线流入漏极端子17，或直接施加在漏极端子17上。假设在此考虑的ESD浪涌是以接地电位为基准使漏极端子17的电位上升的浪涌。
当ESD浪涌施加于漏极端子17时，首先如图2所示，由ESD浪涌引起的ESD浪涌电流通过经由电容器14和电阻元件15的放电路径(副放电路径)P1流入具有接地电位的源极端子19。放电路径P1不具有足以使由施加的ESD浪涌引起的全部电流放电的能力(为了具有这样的能力，需要使电容器14的电容增加等，不实用)。
不过，由于ESD浪涌电流通过电阻元件15使得电阻元件15上产生电压，当电阻元件15上产生的电压(即节点A的电压)达到MOSFET16的阈值电压VTH16以上时，MOSFET16导通。于是，到当前为止截止的GaNFET11的源极电位降低而使得GaNFET11导通，作为ESD浪涌电流的放电路径重新形成图2的放电路径(主放电路径)P2。放电路径P2是经由GaNFET11的漏极与源极之间以及MOSFET16的漏极与源极之间的路径。即，当MOSFET16基于电阻元件15上产生的电压而导通时，通过GaNFET11和MOSFET16使来自漏极端子17的ESD浪涌电流放电到源极端子19(即大地)。
通过形成放电路径P2，漏极端子17与源极端子19之间的阻抗降低，能够抑制作为抗ESD能力不足的原因的、GaNFET11的漏极与衬底端子之间的电压上升。即，能够抑制ESD浪涌电流在GaNFET11的漏极与衬底端子之间的流动，能够提高复合型半导体装置1整体的抗ESD能力。在提高抗ESD能力时，需要增加的部件是很少的。即，能够以简单的结构提高抗ESD能力。
可是，在内部包含复合型半导体装置1的电路的本来的动作中，漏极端子17被施加开关信号，由于该施加，漏极端子17的电位发生变化。例如，由于该施加，漏极端子17的电压值成为正的电源电压VDD的电压值，或成为0。需要不会由于该开关信号而形成放电路径P2、仅在施加ESD浪涌时形成放电路径P2。
因此，复合型半导体装置1以满足下述式(1)和(2)的方式形成。
Cx·Rx·(dV/dt)ESD＞VTH16…(1)
Cx·Rx·(dV/dt)SWITCH＜VTH16…(2)
在此，Cx和Rx分别表示电容器14的静电电容值和电阻元件15的电阻值(参照图2)。(dV/dt)ESD表示漏极端子17被施加ESD浪涌时的、漏极端子17的每单位时间的电压变化量。(dV/dt)SWITCH表示对漏极端子17施加的开关信号的每单位时间的电压变化量，即漏极端子17被供给开关信号时的、漏极端子17的每单位时间的电压变化量。漏极端子17的每单位时间的电压变化量可理解为电压的增加方向的变化量、即漏极端子17上的电压增加速度。式(1)是用于在漏极端子17上被施加ESD浪涌时使MOSFET16导通而形成放电路径P2的条件式。式(2)是用于在漏极端子17上被施加开关信号时使MOSFET16不导通的条件式。
(dV/dt)ESD大于(dV/dt)SWITCH。具体而言，例如(dV/dt)SWITCH为“1×1010[V/秒]”的程度，而(dV/dt)ESD为“1×1011[V/秒]”的程度，由ESD浪涌引起的漏极端子17的电压变化速度比由开关信号引起的漏极端子17的电压变化速度快10倍左右。在该数值例中，例如当设静电电容值Cx为0.5pF(皮法)且电阻值Rx为200Ω(欧姆)时，“Cx·Rx·(dV/dt)ESD”为10V左右，而“Cx·Rx·(dV/dt)SWITCH”为1V左右，因此，只要使阈值电压VTH16为5V左右就能够满足上述式(1)和(2)。
参照图3对MOSFET12和16的形成方法进行说明。图3是复合型半导体装置1中的MOSFET芯片的布局示意图。复合型半导体装置1是面向功率元件的半导体装置，为了不损害GaNFET11的低导通电阻特性，MOSFET12的沟道宽度相当大。为了实现这一点，将N根被称为指条(finger)的单位FET并列配置，并列配置的根数N为数十根～数百根。各单位FET是由形成自身的源极、漏极、栅极和源极区域S、漏极区域D、栅极区域G构成的常截止型的MOSFET。不过，彼此相邻的2个单位FET之间共有1个漏极区域D或1个源极区域S。
由N根单位FET形成MOSFET12和16。N根单位FET的源极区域S经由金属配线等彼此被共用连接，N根单位FET的漏极区域D经由金属配线等彼此被共用连接。在假设不设置MOSFET16的情况下，通过将作为N根单位FET的第一～第N单位FET的栅极区域G经由金属配线等彼此共用连接，使N根单位FET作为1个MOSFET12动作即可。不过，在复合型半导体装置1中，将第一～第(N-1)单位FET的栅极区域G经由金属配线等共用连接并与复合型半导体装置1的栅极端子18连接，而将第N单位FET的栅极区域G与第一～第(N-1)单位FET的栅极区域G分离地连接至节点A。
这样，将用于形成MOSFET12的常截止型的多个单位FET的一部分转用来形成ESD放电用的MOSFET16。换而言之，在形成于单个MOSFET芯片内的常截止型的多个单位FET中，使用一部分的单位FET形成MOSFET12，使用剩余的单位FET形成MOSFET16。由此，能够不需要MOSFET16用的特别的芯片布局等而实现期望的动作和结构。结果，能够避免芯片布局面积增大，能够抑制芯片成本增加。因为指条数N原本就很多，所以，即使为了MOSFET16而分出1个指条，对于复合型半导体装置1的动作和规格值(导通电阻值等)等也几乎没有影响。
另外，出于使复合型半导体装置1的抗ESD能力增加等目的，也能够使分配给MOSFET16的指条数NMOSFET16为2以上。即，也可以由第一～第(N-NMOSFET16)单位FET形成MOSFET12，并且由第(N-NMOSFET16+1)～第N单位FET形成MOSFET16(NMOSFET16为1以上且小于N的任意整数，例如2或3)。
图4表示复合型半导体装置1的结构图。复合型半导体装置1具有图4所示的各部件而构成。图4的斜线区域所示的部件为金属体40。金属体40与源极端子19连接而具有接地电位。在金属体40上隔着绝缘膜固定有漏极端子17和栅极端子18。另外，金属体40上固定有散热片110。也可以考虑金属体40也形成散热片110的一部分。
在金属体40上配置有形成有图1的GaNFET11的GaNFET芯片41和形成有图1的MOSFET12和16的MOSFET芯片42。利用MOSFET芯片42内的栅极配线，如上所述，MOSFET芯片42被分割为MOSFET12用的部分(图4的上侧部分)和MOSFET16用的部分(图4的下侧部分)。另外，在MOSFET芯片42内，形成有作为图1的电容器14和电阻元件15发挥作用的电容元件43和电阻元件44。电容元件43由MOSFET芯片42内的2种金属配线层和绝缘膜所构成的MIM(Metal-Insulator-Metal：金属-绝缘体-金属)电容等形成，电阻元件44通过对MOSFET芯片42内的MOSFET的沟道层所使用的层进行布局配置使其用于电阻元件而形成。另外，在GaNFET芯片41上设置有作为图1的电阻元件13发挥作用的电阻元件45。
端子17～19与由部件41～45形成的GaNFET11、MOSFET12和16、电阻元件13和15以及电容器14，利用由金或铝等形成的导线101～107以上述的连接关系连接。
具体而言，导线101和102是将漏极端子17与GaNFET11的漏极连接的导线(以下称为第一电流路径导线)。导线103和104是将GaNFET11的源极与MOSFET12的漏极连接的导线(以下称为第二电流路径导线)。通过设置2根导线101和102作为第一电流路径导线并且设置2根导线103和104作为第二电流路径导线，实现了在漏极端子17与源极端子19之间流动的电流的容量增大。另外，也出于对MOSFET芯片42内的指条组之中的配置在图4的上侧的指条组与配置在图4的下侧的指条组均匀地供给信号的目的，设置有2根导线101和102作为第一电流路径导线并且设置有2根导线103和104作为第二电流路径导线。当然，也能够根据复合型半导体装置1的规格、芯片尺寸等，利用1根或3根以上的导线分别形成第一电流路径导线和第二电流路径导线。
导线105是将漏极端子17与电容元件43(电容器14)连接的导线。导线106是将在MOSFET芯片42上形成的MOSFET12的栅极与栅极端子18连接的导线。电阻元件45的一端经由GaNFET芯片41内的金属配线与GaNFET芯片41内的GaNFET11的栅极连接。电阻元件45的另一端经由GaNFET芯片41内的金属配线与芯片41和42之间的导线107，与MOSFET42芯片内的MOSFET12和16的源极连接。
另外，虽然图4中没有图示，但是，部件41～45和导线101～107的整体以及端子17～19的各一部分被模塑用树脂材料包围并且被固定在模塑用树脂材料内，端子17～19的各剩余部分和散热片110从模塑用树脂材料突出。该模塑用树脂材料作为收纳复合型半导体装置1的封装发挥作用。
＜第二实施方式＞
对本发明第二实施方式进行说明。第二实施方式以及后述的第三和第四实施方式是以第一实施方式为基础的实施方式，关于在第二～第四实施方式中没有特别说明的事项，只要不产生矛盾，第一实施方式的记载就能够应用于第二～第四实施方式中。只要不产生矛盾，也可以将第一～第四实施方式中的任意多个实施方式组合。
在第一实施方式中，通过在漏极端子17和节点A之间设置电容器14来使漏极端子17与节点A之间存在电容成分，但是也可以利用内部包含电容成分的任意元件来使漏极端子17与节点A之间存在电容成分。
例如，也可以如图5所示设置二极管20代替电容器14。图5是第二实施方式的复合型半导体装置1a的电路图。以图1的复合型半导体装置1为基准，通过将电容器14置换为二极管20而形成复合型半导体装置1a。除了该置换以外，装置1和1a彼此相同。在复合型半导体装置1a中，二极管20的阴极与漏极端子17连接，二极管20的阳极连接在MOSFET16的栅极与电阻元件15的连接点(即节点A)。
众所周知，二极管20的阳极与阴极之间存在电容成分(寄生电容成分)，因此，二极管20的电容成分发挥与图1的电容器14相同的功能。因此，在第二实施方式中也能够得到与第一实施方式同样的作用和效果。另外，也能够抑制由配置电容器14而引起的布局面积增加。在图5的结构中，二极管20的阳极与阴极间的电容成分(寄生电容成分)的静电电容值相当于上述“Cx”。
＜第三实施方式＞
对本发明第三实施方式进行说明。图6是第三实施方式的复合型半导体装置1b的电路图。以图1的复合型半导体装置1为基准，通过追加齐纳二极管21而形成复合型半导体装置1b。除了该追加以外，装置1和1b彼此相同。
在复合型半导体装置1b中，齐纳二极管21的阳极与源极端子19连接，齐纳二极管21的阴极连接在MOSFET16的栅极与电阻元件15的连接点(即节点A)。齐纳二极管21的齐纳电压比MOSFET16的阈值电压VTH16高，且比MOSFET16的栅极-源极间的最大额定电压低。通过设置齐纳二极管21，能够防止MOSFET16的栅极被施加过电压。
也可以将在第二实施方式中说明的技术应用于复合型半导体装置1b。即，在复合型半导体装置1b中，也能够将电容器14置换为二极管20。
＜第四实施方式＞
对本发明第四实施方式进行说明。能够将第四实施方式的技术应用于第一～第三实施方式中的任一实施方式中，但是，以下为了使说明具体化，参照第一实施方式的复合型半导体装置1(图1)对第四实施方式的技术进行说明。
如第一实施方式中说明的那样，需要不会由于对漏极端子17施加的开关信号而形成放电路径P2(参照图2)、仅在施加ESD浪涌时形成放电路径P2。因此，复合型半导体装置1应当以满足上述式(1)和(2)的方式形成。但是，在复合型半导体装置1中应用的电源电路等的动作频率变高时，由对漏极端子17施加开关信号而引起的漏极端子17的电压增加速度“(dV/dt)SWITCH”，接近由对漏极端子17施加ESD浪涌而引起的漏极端子17的电压增加速度“(dV/dt)ESD”。这样，为了满足上述式(1)和(2)而能够取的静电电容值Cx和电阻值Rx的范围变窄，并且由于设计裕度的减小，容易由于这些值的波动(偏差)而引起误动作。
例如，在MOSFET16的阈值电压VTH16为5V，静电电容值Cx为0.5pF并且电阻值Rx为200Ω的情况下，当(dV/dt)SWITCH从“1×1010[V/秒]”增大至“3×1010[V/秒]”时，“Cx·Rx·(dV/dt)SWITCH”从1V增大至3V，用于满足式(2)的“Cx·Rx·(dV/dt)SWITCH”与阈值电压VTH16间的裕度从4V(＝VTH16-1V)减小至2V(＝VTH16-3V)。由于该裕度的减小，在施加开关信号时容易发生MOSFET16导通的误动作。
为了避免施加开关信号时的MOSFET16的误动作(导通)，也可以考虑使静电电容值Cx和/或电阻值Rx减小的对策。但是，当例如使电阻值Rx从200Ω减小至100Ω时，由ESD浪涌引起的“Cx·Rx·(dV/dt)ESD”从10V减小至5V，也可能会发生在施加ESD浪涌时ESD保护电路不工作(即MOSFET16不导通)的情况。
另一方面，包括阈值电压VTH12的复合型半导体装置1的电气规格应当在ESD保护电路以外另行规定，不允许为了确保上述裕度而任意改变阈值电压VTH12的情况也很多。因此，在第四实施方式的复合型半导体装置1中，使MOSFET16的阈值电压VTH16比MOSFET12的阈值电压VTH12高规定量。例如，在上述数值例中，将阈值电压VTH12设定为5V并将阈值电压VTH16设定为6V。这样，上述裕度从2V增大到3V(即变成1.5倍)，能够抑制在施加开关信号时MOSFET16导通的误动作。
图7是用于说明使阈值电压VTH16比阈值电压VTH12高的方法的图。在MOSFET的制造工艺中，通过对晶体管区域进行被称为沟道注入的离子注入来控制沟道的杂质浓度，通过该杂质浓度的控制来控制MOSFET的阈值电压。通常，对于1个MOSFET芯片使沟道的杂质浓度为1种，但是如图7所示，对形成MOSFET12的晶体管区域(漏极区域D、源极区域S和栅极区域G)进行沟道注入62，对形成MOSFET16的晶体管区域(漏极区域D、源极区域S和栅极区域G)进行与沟道注入62不同的沟道注入66。通过沟道注入62注入的杂质浓度与通过沟道注入66注入的杂质浓度不同。结果，能够使阈值电压VTH16比阈值电压VTH12高。
另外，如果允许任意改变阈值电压VTH12，则为了确保上述裕度，可以随着“(dV/dt)SWITCH”的增加，使阈值电压VTH12和VTH16在保持彼此相同的同时增大相同的量。如果阈值电压VTH12和VTH16相同，则能够对1个MOSFET芯片使沟道的杂质浓度为1种，制造工艺变得简单。
＜变形等＞
本发明的实施方式能够在权利要求书所示的技术思想的范围内适当进行各种变更。以上的实施方式只是本发明的实施方式的例子，本发明乃至各构成部件的用语的意义不受以上的实施方式中记载的内容限制。上述说明书中给出的具体的数值仅为例示，当然能够将它们变更为各种数值。
在上述的各实施方式中，作为与MOSFET12并联连接的放电用开关元件使用了MOSFET16，但是放电用开关元件也可以为MOSFET以外的半导体开关元件，例如可以为结型场效应晶体管(以下称为JFET)或双极型晶体管。在放电用开关元件为MOSFET以外的半导体开关元件的情况下，放电用开关元件的控制电极也连接在作为电容成分(例如电容器14的一端或二极管20的阳极)与电阻元件15的连接点的节点A。MOSFET和JFET的控制电极为栅极，双极型晶体管的控制电极为基极。
即，在图1、图2或图5的复合型半导体装置1、1a或1b中，在放电用开关元件使用n沟道的JFET的情况下，该JFET的漏极、源极、栅极分别与MOSFET12的漏极、MOSFET12的源极、节点A连接，在放电用开关元件使用NPN双极型晶体管的情况下，该NPN双极型晶体管的集电极、发射极、基极分别与MOSFET12的漏极、MOSFET12的源极、节点A连接。不论哪种情况，当漏极端子17被施加ESD浪涌时，基于电阻元件15上的由放电路径P1的ESD浪涌电流产生的电压，放电用开关元件导通而形成放电路径P2。放电路径P2是经由GaNFET11和放电用开关元件的路径。
另外，在使用MOSFET以外的半导体开关元件作为放电用开关元件的情况下，当然要通过MOSFET12的制造工艺以外的制造工艺来制作放电用开关元件。
另外，在上述的各实施方式中，以使用GaNFET形成常导通型的FET11为前提，但是常导通型的FET11也可以是GaNFET以外的FET，例如SiCFET(由碳化硅形成的FET)。另外，常截止型的FET12也不限定于MOSFET。例如，常截止型的FET12也可以是肖特基栅型FET。另外，FET11和12也可以是P沟道型的FET(不过，在该情况下，需要以电源电压VDD为基准的栅极驱动)。
＜本发明的考察＞
对本发明进行考察。
本发明的一个方面的复合型半导体装置(1、1a、1b)包括在第一端子和第二端子(17、19)之间彼此串联连接的常导通型的第一FET(11)和常截止型的第二FET(12)，其特征在于，设置有保护电路，该保护电路包括：与上述第二FET并联连接的放电用开关元件(16)；和配置在上述第一端子和上述第二端子之间，用于在上述第一端子被施加浪涌时使上述放电用开关元件导通的触发电路。
由此，在上述第一端子被施加浪涌时上述放电用开关元件导通，因此，能够通过第一FET和放电用开关元件使浪涌电流放电至第二端子。即，通过搭载上述保护电路，能够提高复合型半导体装置的抗ESD浪涌等的能力。在提高抗ESD能力时，需要增加的部件很少即可，因此，能够以简单的结构提高抗ESD能力。
另外，在图1或图6的复合型半导体装置1或1b中，可认为触发电路至少包括电容器14、电阻元件15和MOSFT16而构成。在图5的复合型半导体装置1a中，可认为触发电路至少包括二极管20、电阻元件15和MOSFT16而构成。
具体而言，例如可以上述触发电路包括：介于上述第一端子与上述放电用开关元件的控制电极之间的电容成分(14、20)；和配置在上述放电用开关元件的控制电极与上述第二端子之间的电阻元件(15)。
由此，在第一端子被施加浪涌时，能够使电阻元件产生电压而使放电用开关元件导通。
更具体而言，例如可以：上述保护电路在上述第一端子被施加浪涌时，基于上述电阻元件上产生的电压使上述放电用开关元件导通，使来自上述第一端子的浪涌电流通过上述第一FET和上述放电用开关元件放电至上述第二端子。
由此，能够抑制由于浪涌电流流入第一FET的衬底端子等而导致第一FET被击穿或发生劣化。即，能够保护第一FET不被浪涌击穿等，能够提高复合型半导体装置整体的耐受能力。
另外，例如可以：在上述复合型半导体装置(1、1a、1b)中，将用于形成上述第二FET的常截止型的多个单位FET的一部分转用，形成作为上述放电用开关元件的放电用FET。
由此，不需要放电用开关用的特别的芯片布局等就能够实现期望的动作和结构。结果，能够避免芯片布局面积增大，能够抑制芯片成本增加。
另外，例如可以：在上述复合型半导体装置(1、1a、1b)中，使作为上述放电用开关元件的放电用FET的阈值电压比上述第二FET的阈值电压高。
由此，能够不改变上述第二FET的阈值电压而抑制在不必要时放电用FET导通的误动作的发生。
符号说明
1、1a、1b 复合型半导体装置
11 GaNFET
12、16 MOSFET
13、15 电阻元件
14 电容器
17 漏极端子
18 栅极端子
19 源极端子
20 二极管
21 齐纳二极管
41 GaNFET芯片
42 MOSFET芯片

Claims (4)

1.一种复合型半导体装置，其包括在第一端子和第二端子之间彼此串联连接的常导通型的第一FET和常截止型的第二FET，所述复合型半导体装置的特征在于：
设置有保护电路，该保护电路包括：与所述第二FET并联连接的放电用开关元件；和配置在所述第一端子和所述第二端子之间，用于在所述第一端子被施加浪涌时使所述放电用开关元件导通的触发电路，
将用于形成所述第二FET的常截止型的多个单位FET的一部分转用，形成作为所述放电用开关元件的放电用FET。
2.如权利要求1所述的复合型半导体装置，其特征在于：
所述触发电路包括：介于所述第一端子与所述放电用开关元件的控制电极之间的电容成分；和配置在所述放电用开关元件的控制电极与所述第二端子之间的电阻元件。
3.如权利要求2所述的复合型半导体装置，其特征在于：
所述保护电路在所述第一端子被施加浪涌时，基于所述电阻元件上产生的电压使所述放电用开关元件导通，使来自所述第一端子的浪涌电流通过所述第一FET和所述放电用开关元件放电至所述第二端子。
4.如权利要求1～3中任一项所述的复合型半导体装置，其特征在于：
使作为所述放电用开关元件的放电用FET的阈值电压比所述第二FET的阈值电压高。
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