CN116825782A - 一种半导体器件单元及Cascode器件 - Google Patents

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Abstract

本发明涉及一种半导体器件单元及Cascode器件，属于半导体技术领域，用以解决Cascode器件可靠性低的技术问题。所述半导体器件单元包括器件主体和焊盘区，所述器件主体包括制作于一体的第一半导体器件和提升单元，所述第一半导体器件包括源极、栅极和漏极，所述提升单元包括电阻、电容和二极管中的一者或多者；所述焊盘区包括器件电极焊盘区和提升单元焊盘区，所述器件电极焊盘区包括配置于所述器件主体表面相互隔离的源极焊盘区、栅极焊盘区和漏极焊盘区；所述提升单元焊盘区包括配置于所述器件主体表面相互隔离的电阻焊盘区、电容焊盘区和二极管焊盘区中的一者或多者。本发明有效提高了Cascode器件的可靠性，简化了制造工艺。

Description

一种半导体器件单元及Cascode器件
技术领域
本发明涉及半导体技术领域，特别地涉及一种半导体器件单元及Cascode器件。
背景技术
Cascode器件也称为共源共栅级联结构，是一种应用广泛的器件。如图1是现有技术中的一种Cascode器件原理示意图。常规Cascode器件包含低压增强型金属-氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，简称MOSFET）11和耗尽型的GaN器件12，耗尽型GaN器件12又称为高电子迁移率的晶体管(High ElectronMobility Transistors，简称HEMT)。其中，MOSFET 11的漏极与GaN器件12的源极电连接，MOSFET 11的栅极作为常规Cascode器件的栅极101，MOSFET11的源极与GaN器件12栅极连接，并作为常规Cascode器件的源极103。GaN器件12的漏极作为常规Cascode器件的漏极102。由于Cascode器件的输出阻抗大，因而Cascode器件通常作为输入管或输出负载管应用在高增益运放中用来提高电压增益。又由于图1中的常规Cascode器件中采用的是GaN器件，因而集成了GaN器件的宽禁带、高击穿电场、高电子饱和漂移速率等等，从而使得该种Cascode器件的应用更加广泛。
虽然Cascode器件具有上述的各种优点，但是现有技术中的Cascode器件存在可靠性低、失效的问题。其中的一个原因是现有Cascode器件的静电放电（ElectrostaticDischarge，简称ESD）等级较低，在人体放电（Human-Body Model，简称HBM）模式下一般只有300 ~ 500V。导致Cascode器件失效的另外原因例如为低压增强型MOSFET 11的速率与GaN器件12的开关速率差异较大，或者低压增强型MOSFET11发生雪崩，或者实际电压超过GaN器件12的栅源耐压能力等。再有，根据使用场景的不同，Cascode器件中的GaN器件12需要与低压增强型MOSFET11在电参数上相匹配，而实际上GaN器件12有各种不同的电参数，作为制造商需要针对不同的使用场景、不同的应用需求为制造出不同电参数的Cascode器件备有多种物料，因而物料管理复杂、成本高。
发明内容
针对现有技术中存在的技术问题，本发明提出了一种半导体器件单元及Cascode器件，用以提高Cascode器件的可靠性。
根据本发明的一个方面，本发明提供了一种半导体器件单元，所述半导体器件单元包括器件主体和焊盘区，其中所述器件主体包括制作于一体的第一半导体器件和提升单元，所述第一半导体器件包括源极、栅极和漏极，所述提升单元包括电阻、电容和二极管中的一者或多者；所述焊盘区包括器件电极焊盘区和提升单元焊盘区，所述器件电极焊盘区包括配置于所述器件主体表面相互隔离的源极焊盘区、栅极焊盘区和漏极焊盘区；所述提升单元焊盘区包括配置于所述器件主体表面相互隔离的电阻焊盘区、电容焊盘区和二极管焊盘区中的一者或多者。
根据本发明的另一个方面，本发明还提供了一种Cascode器件，包括级联的前述半导体器件单元和第二半导体器件；其中，所述半导体器件单元中的第一半导体器件为低压增强型金属-氧化物半导体场效应晶体管时，所述第二半导体器件为耗尽型的GaN器件；所述半导体器件单元中的第一半导体器件为耗尽型的GaN器件时，所述第二半导体器件为低压增强型金属-氧化物半导体场效应晶体管。
本发明提供的半导体器件单元能够匹配不同电参数的GaN器件或MOSFET构成Cascode器件，既能有效提高Cascode器件的可靠性，也能够简化Cascode器件的制造工艺，减小工艺的复杂度，而且还简化了制造物料的储备，有效地降低了制造物料的管理成本。
附图说明
下面，将结合附图对本发明的优选实施方式进行进一步详细的说明，其中：
图1是现有技术中的一种Cascode器件原理示意图；
图2是根据本发明的实施例一的Cascode器件原理图；
图3是根据图2所示的第一半导体器件单元40的上表面结构示意图；
图4是图3所示的第一半导体器件单元40的下表面结构示意图；
图5是根据本发明实施例一的Cascode器件封装结构示意图；
图6是根据本发明实施例二的第二半导体器件单元41的上表面结构示意图；
图7是根据本发明实施例二的Cascode器件封装结构示意图；
图8是根据本发明实施例三的一个半导体器件单元的上表面结构示意图；
图9是根据本发明实施例四的Cascode器件原理图；
图10是根据本发明实施例五的Cascode器件原理图；
图11是根据本发明实施例六的Cascode器件原理图；
图12是根据本发明实施例七的Cascode器件原理图；
图13是根据本发明实施例八的Cascode器件原理图；
图14是根据本发明实施例九的第八半导体器件单元47的上表面结构示意图；
图15是根据本发明一个实施例在MOSFET11无源区制作得到一个多阻值电阻的结构示意图；
图16是图15B处结构的A向放大示意图；
图17是根据本发明另一个实施例在制作MOSFET11的同时制作一个电阻的结构示意图；以及
图18是根据本发明实施例提供的Cascode器件与现有常规Cascode器件的测试曲线对比图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在以下的详细描述中，可以参看作为本申请一部分用来说明本申请的特定实施例的各个说明书附图。在附图中，相似的附图标记在不同图式中描述大体上类似的组件。本申请的各个特定实施例在以下进行了足够详细的描述，使得具备本领域相关知识和技术的普通技术人员能够实施本申请的技术方案。应当理解，还可以利用其它实施例或者对本申请的实施例进行结构、逻辑或者电性的改变。
本发明提供了一种带有可靠性提升单元的半导体器件单元及Cascode器件，带有可靠性提升单元的半导体器件单元包括第一半导体器件和提升单元，Cascode器件包括带有可靠性提升单元的半导体器件单元和第二半导体器件。可靠性提升单元包括电阻、电容或二极管等不同类型的无源器件。基于可靠性提升单元的无源器件类型及其与第一半导体器件和第二半导体器件的连接关系、位置关系，本发明提供了多种不同的Cascode器件实施例。这些实施例既能够提升Cascode器件的可靠性，又方便制造商制备应用在不同使用场景、满足不同应用需求的Cascode器件。
本发明中半导体器件单元中的第一半导体器件可以是低压增强型的MOSFET11，也可以是耗尽型的GaN器件12，对应地，Cascode器件中的第二半导体器件则分别为GaN器件12或低压增强型的MOSFET11。以下分别对本发明的各种具体实施方式进行详细说明。
实施例一
图2是根据本发明实施例一的Cascode器件原理图。在本发明中，所述的Cascode器件包括级联的低压增强型的MOSFET11和耗尽型的GaN器件12以及作为提升单元的第一电阻301和第一电容311。在本实施例中，MOSFET 11的漏极与GaN器件12的源极电连接，MOSFET11的栅极作为Cascode器件的栅极101，MOSFET11的源极与GaN器件12栅极连接，并作为Cascode器件的源极103。GaN器件12的漏极作为Cascode器件的漏极102。提升单元中的第一电阻301的第一端同时与MOSFET 11的漏极和GaN器件12的源极连接，第一电阻301的第二端同时与MOSFET 11的源极和GaN器件12的栅极连接。通过在MOSFET11和GaN器件12中间增加第一电阻301能够实现漏电平衡，能够保证在静态关断下，MOSFET11的漏源两极之间和GaN器件12的栅源两极之间的电压不会产生较大的过冲尖峰，进而避免了MOSFET11的雪崩击穿及由于MOSFET11的雪崩击穿而导致GaN器件12误导通。
第一电容311的第一端同时与MOSFET 11的漏极和GaN器件12的源极连接，第一电容311的第二端同时与MOSFET 11的源极和GaN器件12的栅极连接。通过在MOSFET 11和GaN器件12中间增加第一电容311能够实现电荷平衡，能够保证在动态开关行为下MOSFET 11的漏源两极之间，GaN器件12的栅源两极之间的电压不会产生较大的过冲尖峰，进而避免了MOSFET 11的雪崩击穿和GaN器件12的栅源两极。
从图2所示的原理图可见，通过在MOSFET 11和GaN器件12中间增加第一电阻301和第一电容311，能够有效防止Cascode器件分别在静态关断下和动态开关行为下的失效，提升了Cascode器件可靠性。
在本实施例中，MOSFET 11和作为提升单元的第一电阻301和第一电容311构成了第一半导体器件单元40，其作为一个独立的器件与图2中的GaN器件12通过相应的封装工艺构成一个Cascode器件。
图3是根据图2所示的第一半导体器件单元40的上表面结构示意图，图4是图3所示的第一半导体器件单元40的下表面结构示意图。结合图3和图4，本实施例中的第一半导体器件单元40包括器件主体和焊盘（也称为PAD）区，焊盘区配置在器件主体的表面，包括器件电极焊盘区和提升单元焊盘区440，器件电极焊盘区包括配置于所述器件主体上表面相互隔离的源极焊盘区410、栅极焊盘区420和配置于所述器件主体下表面的漏极焊盘区430（参见图4）。本实施例中的提升单元焊盘区440配置于所述器件主体上表面，包括相互隔离的电阻焊盘区441和电容焊盘区442。所述器件主体包括制作于一体的MOSFET 11和作为提升单元的第一电阻301和第一电容311（图中未示出），在本实施例中，第一电阻301和第一电容311的第一端在器件主体内部分别与所述MOSFET 11的源极或漏极电连接，第一电阻301和第一电容311第二端分别与提升单元焊盘区440中的电阻焊盘区441和电容焊盘区442电连接，器件主体内部的MOSFET 11的源极、栅极和漏极分别与电极焊盘区的源极焊盘区410、栅极焊盘区420和漏极焊盘区430电连接。
图5是根据本发明实施例一的Cascode器件封装结构示意图。在本实施例中，第一半导体器件单元40置于陶瓷基板60上，陶瓷基板60和GaN器件12置于引线框架50上，第一半导体器件单元40下表面的漏极焊盘区430与陶瓷基板60上的导电区61电连接，GaN器件12的GaN源极焊盘区123通过键合线与陶瓷基板60上的导电区61电连接。本实施例第一半导体器件单元40中的第一电阻301和第一电容311的第一端在器件主体内部分别与所述MOSFET 11的源极电连接，因而在图5中，电阻焊盘区441和电容焊盘区442分别通过键合线与陶瓷基板60上的导电区61电连接，进而实现与所述MOSFET 11的漏极电连接。GaN器件12的GaN漏极焊盘区122通过键合线与Cascode器件的漏极结构53电连接。GaN器件12的GaN栅极焊盘区121通过键合线与所述第一半导体器件单元40上的源极焊盘区410电连接，第一半导体器件单元40的源极焊盘区410通过键合线Cascode器件的源极结构52电连接。第一半导体器件单元40的栅极焊盘区420通过键合线与Cascode器件的栅极结构51电连接。
实施例二
本实施例二中的一个Cascode器件的电路原理图参见图2，与实施一不同的地，本实施例中的GaN器件12和作为提升单元的第一电阻301和第一电容311构成了第二半导体器件单元41，其作为一个独立的器件与图2中的MOSFET 11通过相应的封装工艺构成一个Cascode器件。
图6是根据本发明实施例二的第二半导体器件单元41的上表面结构示意图，本实施例中的第二半导体器件单元41包括器件主体和焊盘（也称为PAD）区，焊盘区配置在器件主体的表面，包括器件电极焊盘区和提升单元焊盘区440，器件电极焊盘区包括配置于所述器件主体上表面相互隔离的GaN源极焊盘区123、GaN栅极焊盘区121和GaN漏极焊盘区122。本实施例中的提升单元焊盘区440配置于所述器件主体上表面，包括相互隔离的电阻焊盘区441和电容焊盘区442。所述器件主体包括制作于一体的GaN器件12和作为提升单元的第一电阻301和第一电容311（图中未示出），在本实施例中，第一电阻301和第一电容311各自的第一端在器件主体内部与所述GaN器件12的源极或栅极电连接，第一电阻301和第一电容311的第二端分别与提升单元焊盘区440中的电阻焊盘区441和电容焊盘区442电连接，器件主体内部的GaN器件12的源极、栅极和漏极分别与电极焊盘区的GaN源极焊盘区123、GaN栅极焊盘区121和GaN漏极焊盘区122电连接。
图7是根据本发明实施例二的Cascode器件封装结构示意图。在本实施例中，MOSFET 11置于陶瓷基板60上，陶瓷基板60和第二半导体器件单元41置于引线框架50上，MOSFET 11的下表面的漏极焊盘区430与陶瓷基板60上的导电区61电连接，第二半导体器件单元41中的GaN器件12的GaN源极焊盘区123通过键合线与陶瓷基板60上的导电区61电连接。本实施例第二半导体器件单元41中的第一电阻301和第一电容311的一端在器件主体内部与所述GaN器件12的栅极电连接，因而在图7中，电阻焊盘区441和电容焊盘区442分别通过键合线与GaN器件12的GaN源极焊盘区123电连接，进而实现与所GaN器件12的源极电连接。GaN器件12的GaN漏极焊盘区122通过键合线Cascode器件的漏极结构53电连接。GaN器件12的GaN栅极焊盘区121通过键合线与所述MOSFET 11的源极焊盘区410电连接，MOSFET 11的源极焊盘区410通过键合线与Cascode器件的源极结构52电连接。MOSFET 11的栅极焊盘区420通过键合线与Cascode器件的栅极结构51电连接。
图5和图7所示的Cascode器件封装结构仅仅是一种示例，图5用于说明包括作为提升单元的第一电阻301和第一电容311及MOSFET 11的第一半导体器件单元40作为一个独立的器件与GaN器件12按照相应的封装工艺构成一个Cascode器件时的各个焊盘区的电连接关系，图7用于说明包括作为提升单元的第一电阻301和第一电容311及GaN器件12的第二半导体器件单元41作为一个独立的器件与MOSFET 11按照相应的封装工艺构成一个Cascode器件时的各个焊盘区的电连接关系。因而由第一半导体器件单元40和GaN器件12构成的Cascode器件，或者由第二半导体器件单元41和MOSFET 11构成的Cascode器件，只要符合上述的电连接关系，可以采用任意一种封装结构，最终得到的封装结构包括但不限于DFN(扁平式贴片封装)、TO(引脚直插式封装)、Fan-Out(扇出型封装)或倒装等其他的封装工艺方法得到的封装结构。虽然图5和图7中各个焊盘区的电连接采用的是打线的方式，但并不限于其他的实现电连接的方式，如植球、布线等。
实施例三
当提升单元与MOSFET 11制作在一起作为一个半导体器件单元时，由于与MOSFET11配合的GaN器件12的器件参数有多种多样，因而为了通过在MOSFET 11和GaN器件12中间增加电阻实现漏电平衡时取得好的效果，电阻值需要与GaN器件12的器件参数相配合，才能够保证在静态关断下，MOSFET 11漏源两端、GaN的栅源两端的电压不会产生较大的过冲尖峰，进而避免MOS的雪崩击穿，从而杜绝GaN器件12的误导通。为了方便Cascode器件制造商在配合不同器件参数的GaN器件制作Cascode器件时，本实施例在提升单元中提供有多个阻值的电阻，并在提升单元焊盘区440中留有对应不同阻值电阻的电阻焊盘区441。如图8所示，图8是根据本发明一个实施例三的一个半导体器件单元的上表面结构示意图，在提升单元焊盘区440中包括有五个电阻焊盘区441，如图中点线框中的五个电阻焊盘区441所示，分别对应于位于器件主体内的五个不同阻值的电阻。所述五个不同阻值的电阻的一端在器件主体内部与分别所述MOSFET 11的源极或漏极电连接，另一端分别与所述五个电阻焊盘区441电连接。当采用半导体器件单元与GaN器件12制作Cascode器件时，基于使用的GaN器件12确定使用哪个电阻焊盘区441进行电连接，从而使得本实施例提供的半导体器件单元能够适用多种器件参数的GaN器件12。又或者，如图3所示，在提升单元中提供有多个阻值的电阻，在提升单元焊盘区440中包括有一个电阻焊盘区441，在制作时半导体器件单元时，将一个确定阻值电阻的一端电连接到电阻焊盘区441，使得该半导体器件单元能够与一个具体器件参数的GaN器件12相匹配。
实施例四
图9是根据本发明实施例四的Cascode器件原理图。在本发明中，所述的Cascode器件包括级联的低压增强型的MOSFET11和耗尽型的GaN器件12以及作为提升单元的第一电阻301和第一二极管321。在本实施例中，MOSFET 11的漏极与GaN器件12的源极电连接，MOSFET11的栅极作为Cascode器件的栅极101，MOSFET11的源极与GaN器件12栅极连接，并作为Cascode器件的源极103。GaN器件12的漏极作为Cascode器件的漏极102。
提升单元中的第一电阻301的第一端同时与MOSFET 11的漏极和GaN器件12的源极连接，第一电阻301的第二端同时与MOSFET 11的源极和GaN器件12的栅极连接。通过在MOSFET 11和GaN器件12中间增加第一电阻301能够实现漏电平衡，能够保证在静态关断下，MOSFET11的漏源两极之间和GaN器件12的栅源两极之间的电压不会产生较大的过冲尖峰，进而避免了MOSFET11的雪崩击穿及由于MOSFET11的雪崩击穿而导致GaN器件12误导通。
提升单元中的第一二极管321的第一端同时与MOSFET 11的漏极和GaN器件12的源极连接，第一二极管321的第二端同时与MOSFET 11的源极和GaN器件12的栅极连接。通过在MOSFET11和GaN器件12中间增加第一二极管321能够获得MOSFET 11的漏源两端和GaN器件12的栅源两端的稳压效果，进而避免了MOSFET11的雪崩击穿，从而避免了GaN器件12的误导通。在一个实施例中，所述第一二极管321为齐纳二极管。
在本实施例中， MOSFET 11和作为提升单元的第一电阻301和第一二极管321构成了第三半导体器件单元42，其作为一个独立的器件与图9中的GaN器件12通过相应的封装工艺构成一个Cascode器件。第三半导体器件单元42包括器件主体和焊盘（也称为PAD）区，焊盘区配置在器件主体的表面，包括器件电极焊盘区和提升单元焊盘区440，提升单元焊盘区440中包括一个电阻焊盘区441（如图3所示）和一个二极管焊盘区（如图14中的第一二极管焊盘区443或第二二极管焊盘区444），分别与第一电阻301和第一二极管321的第二端电连接。第一二极管321的第一端在器件主体内部与所述MOSFET 11的源极或漏极电连接。
实施例五
图10是根据本发明实施例五的Cascode器件原理图。在本发明中，所述的Cascode器件包括级联的低压增强型的MOSFET11和耗尽型的GaN器件12以及作为提升单元的二极管组，二极管组包括两个反向并联的第二二极管322和第三二极管323。二极管组的一端电连接在MOSFET 11的栅极，另一端电连接在MOSFET11的源极。通过在MOSFET11的栅源两端增加二极管组，使得MOSFET11的栅源两端电压稳定，保护器件的栅源两端不会受到ESD损伤，提升ESD防护能力。在一个实施例中，第二二极管322和第三二极管323分别为齐纳二极管。
在本实施例中， MOSFET 11和作为提升单元的由反向并联的第二二极管322和第三二极管323构成的二极管组组成了第四半导体器件单元43，其作为一个独立的器件与GaN器件12通过相应的封装工艺构成一个Cascode器件。第四半导体器件单元43包括器件主体和焊盘区，焊盘区配置在器件主体的表面，包括器件电极焊盘区和提升单元焊盘区440，提升单元焊盘区440中包括一个二极管组焊盘区，与本实施例中的二极管组的第一端电连接。二极管组的第二端在器件主体内部与所述MOSFET 11的源极或漏极电连接。
实施例六
图11是根据本发明实施例六的Cascode器件原理图。在本发明中，所述的Cascode器件包括级联的低压增强型的MOSFET11和耗尽型的GaN器件12以及作为提升单元的第二电容312，第二电容312的两端分别电连接在MOSFET11栅源两端。其作用之一是基于电容的充放电进而能够降低Cascode器件的开通速率，作用之二是能够抑制在实际开关电路中的毛刺电压，实现滤波的效果，进而避免整个Cascode器件的误导通。
在本实施例中，MOSFET 11和作为提升单元的第二电容312构成了第五半导体器件单元44，其作为一个独立的器件与GaN器件12通过相应的封装工艺构成一个Cascode器件。第二电容312一端在所述第五半导体器件单元44的器件主体内部与所述MOSFET 11的源极或栅极电连接，另一端与所述第五半导体器件单元44的器件主体表面的电容焊盘区442电连接。
实施例七
图12是根据本发明实施例七的Cascode器件原理图。在本发明中，所述的Cascode器件包括级联的低压增强型的MOSFET11和耗尽型的GaN器件12以及作为提升单元的第二电阻302，第二电阻302的一端与MOSFET11的源极电连接，另一端与GaN器件12的栅极电连接。通过在MOSFET11的源极和GaN器件12的栅极中间串联一个第二电阻302，进而增加了GaN器件12的栅极电阻。因而降低了GaN器件12的开通速率，使得MOSFET11和GaN器件12能够更好的相互匹配，进而避免了因为GaN器件12过快的开通速率而产生较高的电流和电压尖峰，因而提升了Cascode器件的可靠性。
在本实施例中，MOSFET 11和作为提升单元的第二电阻302构成了第六半导体器件单元45，其作为一个独立的器件与GaN器件12通过相应的封装工艺构成一个Cascode器件。第二电阻302的一端在所述第六半导体器件单元45的器件主体内部与所述MOSFET 11的源极电连接，另一端与所述第六半导体器件单元45的器件主体表面的电阻焊盘区441电连接。
实施例八
图13是根据本发明实施例八的Cascode器件原理图。在本发明中，所述的Cascode器件包括级联的低压增强型的MOSFET11和耗尽型的GaN器件12以及作为提升单元的第三电容313，第三电容313的一端与MOSFET11的源极电连接，另一端与GaN器件12的栅极电连接。通过在MOSFET11的源极和GaN器件12的栅极中间串联一个第三电容313，降低了Cascode级联器件因为封装技术产生的寄生电感造成的电压，因而避免此电压与MOSFET11的漏源两端本身的电压形成的压差高于GaN器件12的栅源耐压，或者低于GaN器件12的阈值电压而造成的GaN器件12击穿或者GaN器件12误导通。
在本实施例中，MOSFET 11和作为提升单元的第三电容313构成了第七半导体器件单元46，其作为一个独立的器件与GaN器件12通过相应的封装工艺构成一个Cascode器件。第三电容313的一端在所述第七半导体器件单元46的器件主体内部与所述MOSFET 11的源极电连接，另一端与所述第七半导体器件单元46的器件主体表面的电容焊盘区442电连接。
以上实施例四至实施例八中的相应的半导体器件单元的结构与图3或图8所示的结构相类似，因而不再重复说明。另外实施例四至实施例八中的相应的半导体器件单元的中的MOSFET 11也可以是GaN器件12，对应的器件结构与图6所示的结构类似，因而也不再重复说明。
实施例九
图14是根据本发明实施例九的第八半导体器件单元47的上表面结构示意图。在本实施例中，第八半导体器件单元47包括器件主体和焊盘（也称为PAD）区，焊盘区配置在器件主体的表面，包括器件电极焊盘区和提升单元焊盘区440，器件电极焊盘区包括配置于所述器件主体上表面相互隔离的源极焊盘区410、栅极焊盘区420和配置于所述器件主体下表面的漏极焊盘区430（参见图4）。本实施例中的提升单元焊盘区440配置于所述器件主体上表面，包括相互隔离的多个第一电阻焊盘区441-1、一个第二电阻焊盘区441-2、一个电容焊盘区442、第一二极管焊盘区443和第二二极管焊盘区444。所述器件主体包括封装于一体的MOSFET 11和作为提升单元的具有多个抽头的多阻值电阻303（参见图15至图16）、一个固定阻值的电阻、一个电容和两个二极管。
其中，在器件主体内部，多阻值电阻303的公共端作为第一端与MOSFET 11的漏极电连接，作为第二端的各个抽头分别与一个第一电阻焊盘区441-1电连接。当一个第一电阻焊盘区441-1与MOSFET 11的源极电连接时，则实现为实施例一和实施例四中的第一电阻301。固定阻值的电阻的第一端与MOSFET 11的源极电连接，第二端与第二电阻焊盘区441-2电连接。当第二电阻焊盘区441-2与GaN器件12的栅极电连接时，则实现为实施例七中的第二电阻302。
在器件主体内部，电容的第一端与MOSFET 11的源极电连接，电容的第二端与电容焊盘区442电连接。当电容焊盘区442电连接MOSFET 11的漏极时，当前的电容实施为实施例一中的第一电容311；当电容焊盘区442连接MOSFET 11的栅极时，当前的电容为实施例六中的第二电容312；当电容焊盘区442电连接GaN器件12的栅极时，当前的电容为实施例八中的第三电容313。
在器件主体内部，两个二极管的第一端都与MOSFET 11的源极电连接，两个二极管的第二端分别与第一二极管焊盘区443和第二二极管焊盘区444电连接。当第一二极管焊盘区443和第二二极管焊盘区444中的任意一个电连接MOSFET 11的漏极时，该二极管实施为实施例四中的第一二极管321。当第一二极管焊盘区443和第二二极管焊盘区444连接在一起，并同时与MOSFET 11的栅极电连接时，器件主体内部的两个二极管实施为实施例五中的第二二极管322和第三二极管323。
在本实施例中，第八半导体器件单元47中包含了多种无源器件，能够组合成多种不同作用的提升单元，在与GaN器件12级联为Cascode器件时，能根据不同的应用场景选择不同的提升单元，并能与GaN器件12的参数相匹配，适应不同的GaN器件12，对于制造商而言，不再需要针对不同的GaN器件12准备不同的物料，简化了制造工艺过程。
实施例九中的第八半导体器件单元47的器件主体内部包括MOSFET 11，也可以如实施例二所示的GaN器件12。当半导体器件单元的器件主体内部为GaN器件12时，其与MOSFET 11配合构成Cascode器件时，提升单元焊盘区440与MOSFET 11或GaN器件12的电连接关系与实施例九中的第八半导体器件单元47略有不同。具体地，半导体器件单元的器件主体内部为GaN器件12时，器件主体内部的提升单元包括具有多个抽头的多阻值电阻、一个固定阻值的电阻、一个电容和两个二极管。在器件主体内部，多阻值电阻的公共端作为第一端与GaN器件12的源极或栅极电连接，多阻值电阻的抽头作为第二端与一个第一电阻焊盘区441-1电连接。当第一电阻焊盘区441-1 与GaN器件12的栅极或源极电连接时，所述多阻值电阻实现为实施例一和实施例四中的第一电阻301。所述固定阻值的电阻的第一端在器件主体内部与GaN器件12的栅极电连接，第二端与第二电阻焊盘区441-2电连接。当第二电阻焊盘区441-2与MOSFET 11的源极电连接时，则实现为实施例七中的第二电阻302。
在器件主体内部，所述电容的第一端与所述GaN器件12的栅极电连接，所述电容的第二端与电容焊盘区442电连接。当电容焊盘区442与GaN器件12的源极电连接时，所述电容实施为实施例一中的第一电容311；当电容焊盘区442与MOSFET 11的栅极电连接时，所述电容实施为实施例六中的第二电容312；当电容焊盘区442与MOSFET 11的源极电连接时，所述电容实施为实施例八中的第三电容313。
在器件主体内部，两个二极管的第一端都与GaN器件12的栅极电连接，两个二极管的第二端分别与第一二极管焊盘区443和第二二极管焊盘区444电连接。当第一二极管焊盘区443和第二二极管焊盘区444中的任意一个电连接到GaN器件12的源极或MOSFET 11的漏极时，该二极管实施为实施例四中的第一二极管321。当第一二极管焊盘区443和第二二极管焊盘区444连接在一起，并同时与MOSFET 11的栅极电连接时，器件主体内部的两个二极管实施为实施例五中的第二二极管322和第三二极管323。
图3、图6、图8和图14等图中所示的半导体器件单元表面的各个焊盘区的形状、大小、位置等仅仅是一种示意性表示，根据实际封装的需要，各个焊盘区的形状、大小、位置等可以灵活设置。
本发明提供的半导体器件单元中的电阻、电容或二极管等作为提升单元的无源器件制作在所述第一半导体器件的无源区内，通过沉积金属的方式员连接所述提升单元的第一端和有源区内的所述第一半导体器件的源极、栅极或漏极。
图15是根据本发明一个实施例在MOSFET11无源区制作得到一个多阻值电阻303的结构示意图。图16是图15B处结构的A向放大示意图。在本实施例中，在N型单晶硅衬底901上外延出的外延层（EPI）902，在外延层902以离子注入或扩散的方式得到P型阱区域(PW区域)903。在PW区域903刻蚀栅极沟槽，并在外延层表面和栅极沟槽沉积一层栅极介质层904。在栅极介质层904上沉积一层金属层，在刻蚀金属层得到栅极区域905的同时刻蚀得到一个电阻。其中，通过设置刻蚀时的图案可以得到预置形状的多阻值电阻303，在本实施例中，所述多阻值电阻303的形状如图16所示为折线形，其一端为公共端304，并在预置阻值位置确定为一个电阻抽头305。在刻蚀得到栅极及多阻值电阻303后，多余的栅极介质层904已经被刻蚀掉，此时进行源区离子注入，得到源区906及沟道区907，进而形成沟道接触。在完成离子注入后，在当前结构上沉积一层介质层908，并在介质层908上刻蚀多个孔，这些孔分别与栅极区域905、源极区域及多阻值电阻303的公共端304和多个电阻抽头305的位置连通。而后在孔内生长金属909直至介质层表面，从而将栅极、源极及多阻值电阻303中的代表各个阻值的电阻抽头305引到器件的上表面。而后在上表面沉积上金属层910，在下表面沉积下金属层911，其中，在下表面沉积下金属层911前还可以对晶圆背面进行减薄以减小器件主体的厚度。根据需要对上金属层910进行刻蚀得到器件主体上表面的焊盘区，包括栅极焊盘区、源极焊盘区和与多阻值电阻303的电阻抽头305对应的多个电阻焊盘区441（参见图3或图8），下表面沉积的下金属层911构成了MOSFET11的漏极焊盘区430。在本实施例中，多阻值电阻303的公共端304与MOSFET11的源极电连接，多阻值电阻303的每一抽头312作为一个电阻的第二端与一个电阻焊盘区441电连接。根据应用的需要，当需要实施为实施例一或实施例四中的第一电阻 301时，将器件上表面的电阻焊盘区与MOSFET11漏极采用键合线等方式连接即可。当需要实施为实施例七中的第二电阻302时，将器件上表面的电阻焊盘区441与GaN的栅极电连接作为Cascode器件的源极即可。
图15至图16是根据本发明一个实施例在制作MOSFET11的同时制作一个电阻的结构示意图，同理可以制作出电容、二极管等无源器件，制作过程与方法相同，在此不再赘述。
图17是根据本发明另一个实施例在制作MOSFET11的同时制作一个电阻的结构示意图。本实施例与图15所示的实施例的不同在于，在进行源区离子注入的同时，在制作电阻的区域也得到一个与源区906相同的区域9061，多阻值电阻303的公共端304通过通孔内的金属、上金属层910及区域9061、外延层902与底部的漏极电连接。根据制作要求，将多阻值电阻303的一个电阻抽头305通过介质层908中的通孔金属与上金属层910构成的电阻焊盘区441电连接（参见图3）。在本实施例中，在制作MOSFET11时制作出一个多个抽头的电阻，在沉积金属制作MOSFET11的各极及表面的焊盘区时，将电阻公共端304电连接到MOSFET11的漏极，并根据器件要求，将一个对应确定阻值的电阻抽头电连接到电阻焊盘区441，如图17的虚线所示，每一个虚线所示的通孔对应一个预定阻值的电阻抽头305。因而在本实施例中，在制作工序中通过制作出的多阻值电阻303，为后续的电阻与电阻焊盘区441电连接工序提供了灵活的选择余地，从而能够适应各种器件要求。
本发明提供的Cascode器件由具有提升单元的半导体器件单元和第二半导体器件两个独立器件通过相应的封装工艺封装在一起构成，由于作为提升单元的电阻、电容、二极管等器件在半导体器件单元内与和第一半导体器件制作在一起，并在器件内部电连接在一起，这种内部电连接的方式与电阻、电容、二极管等作为单独器件与第一半导体器件进行电连接的方式相比，电连接更为可靠，并由于减少了外部电连接的键合线等外部连接器件，也减少了寄生参数。而且，在器件制作完成后进行各种测试时，提升单元并不会影响器件的正常测试。本发明中的电阻、电容、二极管等器件的器件参数可根据需要设置，例如，电阻的阻值可为1Ω~ 1GΩ，电容可以是1pF ~ 1F，二极管可以是任意的导通压降的齐纳二极管。
图18是根据本发明实施例提供的Cascode器件与现有常规Cascode器件的测试曲线对比图。图中的纵轴表示MOSFET11的漏源极电压（VMOS-DS），单位为伏特（V），横轴表示电容的容量，单位为pF。图中的圆点表示常规的Cascode器件的VMOS-DS，方块表示采用不同提升单元参数（不同电容容量）的Cascode器件的VMOS-DS。从图18中可见，常规的Cascode器件在实际应用中存在VMOS-DS达到32V的现象，而32V电压几乎是常规的低压增强性MOSFET11的雪崩电压临界值，因而常规Cascode器件常常因此原因由于MOSFET11发生雪崩而造成失效，即常规Cascode器件的失效风险非常高，发生的概率大。相比较而言，本发明提供的Cascode器件的VMOS-DS明显降低，并且由于Cascode器件中的可靠性提升单元可以结合不同的实际应用场景来选择不同的参数进行匹配，可以控制Cascode器件的VMOS-DS达到任意设定的位置，从而使VMOS-DS远小于MOSFET11的雪崩电压临界值，因而大大减小由于MOSFET11雪崩而导致的Cascode器件失效的风险，有效地提高了Cascode器件的可靠性。
参见表1，常规的Cascode结构在进行ESD等级评估时，在HBM模式下基本在350V附近。这与低压增强型MOSFET11的能力基本一致（低压增强型MOSFET11的ESD等级在HBM模式下一般为300 ~ 500V）。因而Cascode器件在ESD等级的瓶颈即为低压增强型MOSFET11。而本发明在Cascode器件中增加了可靠性提升单元后， HBM模式下的ESD等级有了非常显著的提升，并且具体的提升效果还可以通过修改可靠性单元提升模块的参数进行适应性地调整。
上述实施例仅供是一些较佳实施例，还包括一些未提供附图具体说明的器件结构，例如，器件主体内部的作为提升单元的电阻、电容、二极管并不与MOSFET11或GaN器件12在内部电连接，而是将电阻、电容、二极管的两端都引出到器件表面，由表面的焊接区电连接，根据具体的应用需求采用相应的提升单元器件。又或者电容为多个容量的抽头的电容等等。本发明提供的实施例仅作解释说明之用，而并非是对本发明的限制，有关技术领域的普通技术人员在不脱离本发明范围的情况下，还可以做出各种变化和变型，例如增加或减少提升单元的器件数量、类型、器件参数等等，因此，所有等同的技术方案也应属于本发明公开的范畴。

Claims (15)

1.一种半导体器件单元，其特征在于，包括：
器件主体，其中包括制作于一体的第一半导体器件和提升单元，所述第一半导体器件包括源极、栅极和漏极，所述提升单元包括电阻、电容和二极管中的一者或多者；以及
焊盘区，其中包括：
器件电极焊盘区，其包括配置于所述器件主体表面相互隔离的源极焊盘区、栅极焊盘区和漏极焊盘区；以及
提升单元焊盘区，其包括配置于所述器件主体表面相互隔离的电阻焊盘区、电容焊盘区和二极管焊盘区中的一者或多者。
2.根据权利要求1所述的半导体器件单元，其特征在于，所述提升单元包括用于电连接的第一端和第二端，其中，所述提升单元的第一端在所述器件主体中与所述第一半导体器件的源极、栅极或漏极电连接，所述提升单元的第二端与提升单元焊盘区电连接。
3.根据权利要求2所述的半导体器件单元，其特征在于，所述第一半导体器件为低压增强型金属-氧化物半导体场效应晶体管或耗尽型的GaN器件。
4.根据权利要求3所述的半导体器件单元，其特征在于，当所述第一半导体器件为低压增强型金属-氧化物半导体场效应晶体管且所述提升单元被配置为电阻时，其中，
所述电阻的第一端在所述器件主体中与所述第一半导体器件的源极或漏极电连接，所述电阻的第二端与电阻焊盘区电连接；或者
所述电阻的第一端在所述器件主体中与所述第一半导体器件的源极电连接，所述电阻的第二端与电阻焊盘区电连接。
5.根据权利要求3所述的半导体器件单元，其特征在于，当所述第一半导体器件为低压增强型金属-氧化物半导体场效应晶体管且所述提升单元被配置为电容时，其中，
所述电容的第一端在所述器件主体中与所述第一半导体器件的漏极或源极电连接，所述电容的第二端与电容焊盘区电连接；或者
所述电容的第一端在所述器件主体中与所述第一半导体器件的栅极或源极电连接，所述电容的第二端与电容焊盘区电连接；或者
所述电容的第一端在所述器件主体中与所述第一半导体器件的源极电连接；所述电容的第二端与电容焊盘区电连接。
6.根据权利要求3所述的半导体器件单元，其特征在于，当所述第一半导体器件为低压增强型金属-氧化物半导体场效应晶体管且所述提升单元被配置为二极管时，其中，
所述二极管的第一端在所述器件主体中与所述第一半导体器件的漏极或源极电连接；所述二极管的第二端与二极管焊盘区电连接。
7.根据权利要求3所述的半导体器件单元，其特征在于，当所述第一半导体器件为低压增强型金属-氧化物半导体场效应晶体管且所述提升单元被配置为两个极性相反并联连接的二极管组时，其中，
所述二极管组的第一端在所述器件主体中与所述第一半导体器件的栅极或源极电连接；所述二极管组的第二端与二极管焊盘区电连接。
8.根据权利要求3所述的半导体器件单元，其特征在于，当所述第一半导体器件为耗尽型的GaN器件且所述提升单元被配置为电阻时，其中，
所述电阻的第一端在所述器件主体中与所述第一半导体器件的源极或栅极电连接，所述电阻的第二端与电阻焊盘区电连接；或者
所述电阻的第一端在所述器件主体中与所述第一半导体器件的栅极电连接，所述电阻的第二端与电阻焊盘区电连接。
9.根据权利要求3所述的半导体器件单元，其特征在于，当所述第一半导体器件为耗尽型的GaN器件且所述提升单元被配置为电容时，其中，
所述电容的第一端在所述器件主体中与所述第一半导体器件的源极或栅极电连接，所述电容的第二端与电容焊盘区电连接；或者
所述电容的第一端在所述器件主体中与所述第一半导体器件的栅极电连接，所述电容的第二端与电容焊盘区电连接。
10.根据权利要求3所述的半导体器件单元，其特征在于，当所述第一半导体器件为耗尽型的GaN器件且所述提升单元被配置为二极管时，其中，
所述二极管的第一端在所述器件主体中分别与所述第一半导体器件的源极或栅极电连接，所述二极管的第二端与二极管焊盘区电连接。
11.根据权利要求3所述的半导体器件单元，其特征在于，当所述第一半导体器件为耗尽型的GaN器件且所述提升单元被配置为两个极性相反并联连接的二极管组时，其中，
所述二极管组的第一端在所述器件主体中与所述第一半导体器件的栅极电连接；所述二极管组的第二端与二极管焊盘区电连接。
12.根据权利要求4或8所述的半导体器件单元，其特征在于，所述电阻包括一个作为第一端的公共端和多个作为第二端的抽头，其中不同的抽头代表不同的阻值。
13.根据权利要求12所述的半导体器件单元，其特征在于，所述电阻焊盘区为一个，所述电阻焊盘区与所述电阻的一个抽头电连接；或者
所述电阻焊盘区为多个，所述多个电阻焊盘区分别与所述电阻的一个对应抽头电连接。
14.根据权利要求3所述的半导体器件单元，其特征在于，作为提升单元的电阻、电容或二极管制作在所述第一半导体器件的无源区内，通过沉积金属的方式连接所述提升单元的第一端和有源区内的所述第一半导体器件的源极、栅极或漏极。
15.一种Cascode器件，包括级联的权利要求1-14任一所述的半导体器件单元和第二半导体器件；其中，所述半导体器件单元中的第一半导体器件为低压增强型金属-氧化物半导体场效应晶体管时，所述第二半导体器件为耗尽型的GaN器件；所述半导体器件单元中的第一半导体器件为耗尽型的GaN器件时，所述第二半导体器件为低压增强型金属-氧化物半导体场效应晶体管。
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