WO2013051763A1 - 모드 주입을 이용한 차동 전력 증폭기 - Google Patents

모드 주입을 이용한 차동 전력 증폭기 Download PDF

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이창현
박창근
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숭실대학교산학협력단
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Definitions

  • the present invention relates to a differential power amplifier using mode injection, and more particularly, to a differential power amplifier using mode injection that can suppress the oscillation problem in the mode injection amplifier.
  • a differential power amplifier is an amplifier that generates an output by a signal differentially input to two input terminals, various implementations exist in the past.
  • 1 is an exemplary view of a conventional differential amplifier.
  • the differential amplifier is composed of two transistors including the first transistor (1) and the second transistor (2).
  • the first signal RF IN + is input to the gate of the first transistor 1, and the second signal RF IN ⁇ is input to the gate of the second transistor 2.
  • the first signal and the second signal have opposite phases. Therefore, the third signal RF OUT + outputted to the first output port 3 connected to the drain of the first transistor 1 and the second output port 4 connected to the drain of the second transistor 2 are outputted.
  • the fourth signal RF OUT ⁇ may also have opposite phases.
  • the signal input to the gate of the transistor is inverted in phase and amplified in magnitude at the output through the drain. Accordingly, the third signal has a phase opposite to that of the first signal input to the first transistor 1 and has an amplitude amplified than the first signal.
  • the fourth signal has a phase opposite to that of the second signal input to the second transistor 2 and has an amplitude amplified than that of the second signal.
  • FIG. 2 is an exemplary diagram of a differential amplifier to which mode injection is applied to FIG. 1.
  • 2 illustrates a mode injection method of the differential amplifier structure of FIG. 1.
  • the third transistor 5 and the fourth transistor 6 are added as compared with FIG. 1.
  • the drain of the third transistor 5 is connected to the drain of the first transistor 1, and the source of the third transistor 5 is connected to the source of the first transistor 1.
  • the gate of the third transistor 5 is connected to the drain of the second transistor 2 so that the signal output to the drain of the second transistor 2 becomes the input of the third transistor 5.
  • drain of the fourth transistor 6 is connected with the drain of the second transistor 2 and the source of the fourth transistor 6 is connected with the source of the second transistor 2.
  • the gate of the fourth transistor 6 is connected to the drain of the first transistor 1 so that the signal output to the drain of the first transistor 1 becomes the input of the fourth transistor 6.
  • the input of the power amplifier according to FIG. 2 becomes the first signal RF IN + and the second signal RF IN ⁇ , and the output is the fifth signal RF OUT + and the sixth signal RF OUT ⁇ .
  • the portion responsible for the actual amplification is the first transistor 1 and the second transistor 2 as in FIG. 1, in addition to the third transistor (5) and the fourth transistor (6) in addition to the role of amplification Perform.
  • the fifth signal RF OUT + and the sixth signal RF OUT ⁇ may have a more amplified magnitude than the third signal and the fourth signal according to FIG. 1.
  • the gate portion which is an input of the third transistor 5 and the fourth transistor 6, is connected to the drains of the second transistor 2 and the first transistor 1, respectively, the third transistor 5 and the third transistor.
  • the signal for driving the four transistors 6 is not the first signal RF IN + and the second signal RF IN ⁇ , but a node inside the amplifier (the drain of the second transistor 2 and the first transistor 1). Drain).
  • the third transistor 5 and the first signal RF IN + and the second signal RF IN ⁇ do not need to be increased. Since there is a transistor that performs additional amplification, such as the fourth transistor 6, it has a feature of having a higher gain GAIN than the amplifier of FIG.
  • the biggest advantage of the amplifier according to the conventional mode injection method as described above can improve the gain.
  • the biggest problem is that the possibility of oscillation due to the positive feedback phenomenon due to the additional transistors 5 and 6 for the mode injection is high. That is, although the first signal or the second signal is not input, a problem occurs in which the fifth signal or the sixth signal is output.
  • the third transistor 5 may be a second transistor.
  • the signal is received from the drain of (6) and amplified in the drain of the third transistor (5), and the amplified signal is input to the gate of the fourth transistor (6) again to drain the fourth transistor (6) again.
  • Amplification occurs at, and the amplified signal is connected to the gate of the third transistor 5 again to repeat the process of amplifying the signal at the drain of the third transistor 5.
  • a transistor having a large size serving as a switch is additionally disposed at the VDD or GND node.
  • the additionally arranged transistor does not apply the first signal (RF IN +) and the second signal (RF IN ⁇ ) when the amplifier needs to be turned off in a wireless communication system and simultaneously connects the VDD or GND node with the amplifier. It will act as a blocker. This can solve the above-mentioned problems to some extent by being able to control the output signal as an input signal, but there is a disadvantage that an additional transistor must be used.
  • Such a switch transistor should have a larger gate width than the transistor for an amplifier in order to minimize the resistive loss. Therefore, the added transistor occupies a large area on the integrated circuit, and as a result, there is a problem of increasing the production cost of the integrated circuit.
  • An object of the present invention is to provide a differential power amplifier using a mode injection by eliminating the possibility of oscillation of the amplifier by adding a mode injection type power amplifier controllable from the main power amplifier and without the need to add a separate transistor for a switch role. There is this.
  • a first signal is input to a gate, a first transistor having a source connected to ground, a second signal having a phase opposite to the first signal is input to a gate, and a source is input to the ground.
  • a second transistor connected with a source, a third transistor connected with a source of the source of the first transistor, a fourth transistor connected with a source of the source of the second transistor, a source connected with a drain of the first transistor, and a drain
  • a fifth transistor connected respectively to the first output port and the drain of the third transistor, and a sixth source connected to the drain of the second transistor and a drain connected to the drain of the second output port and the fourth transistor, respectively;
  • a transistor, wherein a gate of the third transistor is connected to a drain of the second transistor, and a gate of the fourth transistor
  • the gate provides a differential power amplifier using mode injection coupled to the drain of the first transistor.
  • the differential power amplifier using the mode injection may include a first capacitor connected between the gate of the third transistor and the drain of the second transistor, and a second connected between the gate of the fourth transistor and the drain of the first transistor. It may further include a capacitor.
  • drain of the fifth transistor and the drain of the sixth transistor may be connected to an input power source.
  • the signal passing through the first transistor and the fourth transistor is amplified and output to the second output port, and the signal passing through the second transistor and the third transistor is amplified and output to the first output port. Can be.
  • the third signal passing through the first transistor and the fourth transistor and the fourth signal passing through the second transistor and the sixth transistor are combined to be output to the second output port, and the second transistor and The fifth signal passing through the third transistor and the sixth signal passing through the first transistor and the fifth transistor may be combined and output to the first output port.
  • the signal applied to the gate of the third transistor is a signal that is out of phase and amplified in magnitude with the signal applied to the gate of the second transistor
  • the signal applied to the gate of the fourth transistor is the first transistor. It may be a signal whose phase is opposite to that of the signal applied to the gate of A and whose amplitude is amplified.
  • a first signal is input to a gate, a first transistor having a source connected to ground, a second signal having an opposite phase to the first signal is input to the gate, A second transistor connected to the ground, a third transistor connected to a source of the source of the first transistor, a fourth transistor connected to a source of the source of the second transistor, a source connected to a drain of the first transistor, A fifth transistor having a drain connected to a first output port, a source connected to a drain of the second transistor, a drain connected to a second output port, a source connected to a drain of the third transistor, A seventh transistor having a drain connected to the drain of the fifth transistor, a source connected to a drain of the fourth transistor, and a drain An eighth transistor connected to a drain of the sixth transistor, a gate of the third transistor is connected to a drain of the second transistor, and a gate of the fourth transistor is connected to a drain of the first transistor To provide a differential power amplifier.
  • the differential power amplifier may further include a first capacitor connected between the gate of the third transistor and the drain of the second transistor, and a second capacitor connected between the gate of the fourth transistor and the drain of the first transistor. It may include.
  • drain of the fifth transistor and the drain of the sixth transistor may be connected to an input power source.
  • the signal passing through the first transistor and the fourth transistor is amplified and output to the second output port, and the signal passing through the second transistor and the third transistor is amplified to the first output port. Can be output.
  • the seventh signal passing through the first transistor, the fourth transistor, and the eighth transistor has a larger magnitude than the eighth signal passed through the second transistor and the sixth transistor, wherein the second transistor,
  • the ninth signal passing through the third transistor and the seventh transistor may have a larger magnitude than the tenth signal passing through the first transistor and the fifth transistor.
  • the seventh signal and the eighth signal may be combined and output to the second output port, and the ninth signal and the tenth signal may be combined and output to the first output port.
  • the signal applied to the gate of the third transistor is a signal amplified in magnitude and opposite in phase with the signal applied to the gate of the second transistor
  • the signal applied to the gate of the fourth transistor is the first transistor It may be a signal whose phase is opposite to that of the signal applied to the gate of A and whose amplitude is amplified.
  • the differential power amplifier using the mode injection by allowing the mode injection type power amplifier to be controlled in the main power amplifier, as well as eliminating the possibility of oscillation of the amplifier, turning off the power amplifier using the mode injection.
  • a switching transistor which is essentially used for this purpose does not need to be added at all.
  • 1 is an exemplary view of a conventional differential amplifier.
  • FIG. 2 is an exemplary diagram of a differential amplifier to which mode injection is applied to FIG. 1.
  • FIG 3 is a configuration diagram of a differential power amplifier using mode injection according to an embodiment of the present invention.
  • FIG. 4 is a conceptual diagram of signals output to the first output port and the second output port of FIG. 3.
  • FIG. 5 is a configuration diagram in which a capacitor is added to FIG. 3.
  • FIG. 6 is a configuration diagram of a differential power amplifier using mode injection according to another embodiment of the present invention.
  • FIG. 7 is a conceptual diagram of signals output to the first output port and the second output port of FIG. 6.
  • FIG. 8 is a configuration diagram in which a capacitor is added to FIG. 6.
  • FIG. 3 is a configuration diagram of a differential power amplifier using mode injection according to an embodiment of the present invention.
  • the differential power amplifier 100 using the mode injection includes first to sixth transistors 110, 120, 130, 140, 150, and 160.
  • a first signal RF IN + is input to a gate, and a source thereof is connected to ground GND.
  • the first transistor 110 phase-inverts and amplifies the received first signal and outputs it through the drain.
  • the second transistor 120 receives a second signal RF IN -having a phase opposite to that of the first signal, and has a source connected to the ground GND.
  • the second transistor 120 phase-inverts and amplifies the received second signal and outputs it through the drain.
  • the source of the third transistor 130 is connected to the source of the first transistor 110.
  • the source of the fourth transistor 140 is connected to the source of the second transistor 120.
  • the source of the fifth transistor 150 is connected to the drain of the first transistor 110, and the drain of the fifth transistor 150 is the drain of the first output port 155 and the third transistor 130, respectively. It is connected.
  • the sixth transistor 160 has a source connected to the drain of the second transistor 120, and the drain of the sixth transistor 160 is connected to the drain of the second output port 165 and the fourth transistor 140. Each is connected.
  • the drain of the fifth transistor 150 and the drain of the sixth transistor 160 are connected to an input power source VDD.
  • an arbitrary DC voltage V CAS is applied to the gate of the fifth transistor 150 and the gate of the sixth transistor 160.
  • the gate of the third transistor 130 is connected to the drain of the second transistor 120, and the gate of the fourth transistor 140 is connected to the drain of the first transistor 110.
  • the signal passing through the first transistor 110 and the fourth transistor 140 in turn is amplified and output to the second output port 165.
  • the signal passing through the second transistor 120 and the third transistor 130 in turn is amplified and output to the first output port 155.
  • the signal applied to the gate of the third transistor 130 is a signal whose phase is opposite in amplitude to that of the signal applied to the gate of the second transistor 120.
  • the signal applied to the gate of the fourth transistor 140 corresponds to a signal whose phase is opposite in amplitude to that of the signal applied to the gate of the first transistor 110.
  • the 'third signal' sequentially passes through the first transistor 110 and the fourth transistor 140, and then passes through the second transistor 120 and the sixth transistor 160 in order.
  • One 'fourth signal' is combined with each other and output to the second output port 165.
  • a 'sixth signal' which sequentially passes through the second transistor 120 and the third transistor 130, and a 'sixth' that sequentially passes through the first transistor 110 and the fifth transistor 150. The signals' are combined with each other and output to the first output port 155.
  • FIG. 4 is a conceptual diagram of signals output to the first output port and the second output port of FIG. 3.
  • FIG. 4A illustrates signals along two paths output to the second output port 165.
  • the 'third signal' and 'fourth signal' that pass through each path are combined with each other and output to the second output port 165.
  • the first signal RF IN + input through the gate of the first transistor 110 is phase inverted and magnitude amplified and output to the drain of the first transistor 110, and then again to the fourth transistor ( After input to the gate of the gate 140, the phase inversion and amplitude amplification are output as a third signal through the drain of the fourth transistor 140. Therefore, the third signal is a signal in which two phase inversions and two magnitude amplifications are performed after the first signal.
  • the second signal RF IN ⁇ input through the gate of the second transistor 120 is phase inverted and magnitude amplified and outputted to the drain of the second transistor 120, and then back to the sixth transistor ( After input to the source of the 160, the amplitude is amplified and output as a fourth signal through the drain of the sixth transistor (160). Therefore, the fourth signal is a signal in which one phase inversion and two magnitude amplifications are performed after the second signal.
  • the third signal and the fourth signal have the same phase, and the signal RF OUT ⁇ having the sum of the two signals is output through the second output port 165.
  • FIG. 4B illustrates signals along two paths output to the first output port 155.
  • the fifth and sixth signals passing through the respective paths are combined with each other and output through the first output port 155.
  • Transistor signal characteristics for each of the two paths are the same as the principles of FIG. 4A, and thus, detailed descriptions thereof will be omitted.
  • all the transistors have an advantage of increasing the gain of the amplifier as a whole.
  • the first transistor 110 and the second transistor 120 when the first signal RF IN + and the second signal RF IN ⁇ , which are inputs of the first transistor 110 and the second transistor 120, are not applied, the first transistor 110 and the second transistor 120. Since the transistor 120 does not amplify the signal, the AC signal is removed at the drain nodes of the first transistor 110 and the second transistor 120. That is, since no AC signal is generated at the drain nodes of the first transistor 110 and the second transistor 120, the fourth transistor 140 and the third transistor 140 using these drain nodes as the AC input are also signals. Cannot be amplified.
  • the present invention is configured to automatically turn off when the input signal of the amplifier is not applied, so that there is no need to use a separate transistor serving as a switch for turning off the amplifier.
  • FIG. 5 is a configuration diagram in which a capacitor is added to FIG. 3. That is, the first capacitor 190 is connected between the gate of the third transistor 130 and the drain of the second transistor 120. In addition, a second capacitor 195 is connected between the gate of the fourth transistor 140 and the drain of the first transistor 110.
  • the capacitors 190 and 195 the DC between the gate of the third transistor 130 (or the gate of the fourth transistor 140) and the drain of the second transistor 120 (or the drain of the first transistor 110). Isolate (block) the components from each other. Therefore, an optimized bias voltage may be applied to the gates of the third transistor 130 and the fourth transistor 140. As a result, by adding the DC-Blocking capacitors 190 and 195, the optimum bias voltage is applied to the transistors 130 and 140 for mode injection, thereby optimizing the performance of the amplifier.
  • the differential power amplifier 200 of this other embodiment includes the first to eighth transistors 110, 120, 130, 140, 250, 260, 270, 280.
  • first to fourth transistors 110, 120, 130, and 140 are the same in structure and operation as in the exemplary embodiment of FIG. 3, detailed descriptions thereof will be omitted.
  • the fifth transistor 250 has a source connected to the drain of the first transistor 110 and a drain connected to the first output port 255.
  • the sixth transistor 260 has a source connected to the drain of the second transistor 120 and a drain connected to the second output port 265.
  • the drain of the fifth transistor 250 and the drain of the sixth transistor 260 are connected to an input power source VDD.
  • An arbitrary DC voltage V CAS is applied to the gate of the fifth transistor 250 and the gate of the sixth transistor 260.
  • a source of the seventh transistor 270 is connected to the drain of the third transistor 130, and a drain of the seventh transistor 270 is connected to the drain of the fifth transistor 250.
  • a source of the eighth transistor 280 is connected to the drain of the fourth transistor 140, and a drain of the eighth transistor 280 is connected to the drain of the sixth transistor 260.
  • An arbitrary DC voltage V CAS_2 is also applied to the gate of the seventh transistor 270 and the gate of the eighth transistor 280.
  • the gate of the third transistor 130 is connected to the drain of the second transistor 120, the gate of the fourth transistor 140 of the first transistor 110 It is connected to the drain.
  • the signal passing through the first transistor 110 and the fourth transistor 140 in turn is amplified and later output to the second output port 265.
  • the signal passing through the second transistor 120 and the third transistor 130 in turn is amplified and later output to the first output port 255.
  • the signal applied to the gate of the third transistor 130 is a signal whose phase is opposite in magnitude to that of the signal applied to the gate of the second transistor 120, and the gate of the fourth transistor 140.
  • the signal applied to the signal corresponds to a signal whose phase is opposite to that applied to the gate of the first transistor 110 and whose amplitude is amplified.
  • a 'seventh signal' which sequentially passes through the first transistor 110, the fourth transistor 140, and the eighth transistor 280, and the second transistor 120.
  • the 'eighth signal' sequentially passed through the sixth transistor 260 are combined with each other and are output to the second output port 265.
  • a 'ninth signal' which sequentially passes through the second transistor 120, the third transistor 130, and the seventh transistor 270, the first transistor 110, and the fifth transistor 250.
  • '10th signal' which is sequentially passed through is combined with each other and is output to the first output port 255.
  • FIG. 7 is a conceptual diagram of signals output to the first output port and the second output port of FIG. 6.
  • FIG. 7A illustrates signals along two paths output to the second output port 265.
  • the 'seventh signal' and the 'eighth signal' that pass through each path are combined with each other and output to the second output port 265.
  • the first signal RF IN + input through the gate of the first transistor 110 is phase inverted and magnitude amplified and output to the drain of the first transistor 110, and then again to the fourth transistor ( After being input to the gate of the 140, the phase inversion and magnitude amplification are output through the drain of the fourth transistor 140. It is again inputted to the source of the eighth transistor 280 and then amplified in magnitude and output as a seventh signal through the drain of the eighth transistor 280. Therefore, the seventh signal is a signal in which two phase inversions and three magnitude amplifications are performed after the first signal.
  • the second signal RF IN ⁇ input through the gate of the second transistor 120 is phase inverted and magnitude amplified and outputted to the drain of the second transistor 120, and then back to the sixth transistor ( After input to the source of the 260, the amplitude is amplified and output as the eighth signal through the drain of the sixth transistor 260. Therefore, the eighth signal is a signal in which one phase inversion and two magnitude amplifications are performed after the second signal.
  • the seventh signal and the eighth signal are in phase with each other, and the signal RF OUT ⁇ having the sum of the two signals is output through the second output port 265.
  • the seventh signal having three amplifications while passing through the corresponding path has a larger magnitude than the eighth signal having two amplifications.
  • FIG. 7B illustrates signals along two paths output to the first output port 255.
  • the ninth signal and the tenth signal passing through each path are combined with each other and output through the first output port 255.
  • Transistor signal characteristics for each of the two paths are the same as those of the principle of FIG. However, in the case of the ninth signal having three amplifications while passing through the corresponding path in FIG.
  • the configuration of another embodiment of the present invention according to FIG. 6 also has the advantage that the gain of the entire amplifier can be increased by all the transistors acting as amplification.
  • the first signal RF When IN + and the second signal RF IN ⁇ are not applied the first transistor 110 and the second transistor 120 do not amplify the signal, and thus, the first transistor 110 and the second transistor.
  • An AC signal is removed at the drain node of 120, and oscillation problems caused by the third and fourth transistors 130 and 140 do not occur at all.
  • the fifth transistor 250 and the sixth transistor 260 are the cascode transistors of the third transistor 130 and the fourth transistor 140 which are transistors for mode injection, and the seventh transistor 270 and the eighth transistor.
  • the gate bias voltage of the transistor 280 is shown. As the voltages of VCAS and VCAS_2 are adjusted, the parasitic capacitance of the transistor and the channel resistance of the seventh transistor 270 and the eighth transistor 280 can be adjusted, thereby improving the performance of the amplifier. Can be optimized.
  • FIG. 8 is a configuration diagram in which a capacitor is added to FIG. 6. That is, the first capacitor 290 is connected between the gate of the third transistor 130 and the drain of the second transistor 120. In addition, a second capacitor 295 is connected between the gate of the fourth transistor 140 and the drain of the first transistor 110. Since the effect of the capacitor is the same as in the case of the previous embodiment, a detailed description thereof will be omitted.

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Abstract

본 발명은, 게이트에 제1 신호가 입력되고, 소스가 그라운드와 연결된 제1 트랜지스터와, 게이트에 상기 제1 신호와 반대 위상을 갖는 제2 신호가 입력되고, 소스가 상기 그라운드와 연결된 제2 트랜지스터와, 소스가 상기 제1 트랜지스터의 소스와 연결된 제3 트랜지스터와, 소스가 상기 제2 트랜지스터의 소스와 연결된 제4 트랜지스터와, 소스가 상기 제1 트랜지스터의 드레인과 연결되고, 드레인이 제1 출력 포트 및 상기 제3 트랜지스터의 드레인과 각각 연결된 제5 트랜지스터, 및 소스가 상기 제2 트랜지스터의 드레인과 연결되고, 드레인이 제2 출력 포트 및 상기 제4 트랜지스터의 드레인과 각각 연결된 제6 트랜지스터를 포함하고, 상기 제3 트랜지스터의 게이트는 상기 제2 트랜지스터의 드레인과 연결 되고, 상기 제4 트랜지스터의 게이트는 상기 제1 트랜지스터의 드레인과 연결된 모드 주입을 이용한 차동 전력 증폭기를 제공한다.

Description

모드 주입을 이용한 차동 전력 증폭기
본 발명은 모드 주입을 이용한 차동 전력 증폭기에 관한 것으로서, 보다 상세하게는 모드 주입용 증폭기에서의 발진 문제를 억제할 수 있는 모드 주입을 이용한 차동 전력 증폭기에 관한 것이다.
일반적으로 차동 전력 증폭기는 두 입력단자에 차동적으로 입력된 신호에 의해 출력을 발생시키는 증폭기로서 기존에 다양한 구현 예가 존재한다.
도 1은 종래에 따른 차동 증폭기의 예시도이다. 차동 증폭기의 구성을 위하여 제1 트랜지스터(1)와 제2 트랜지스터(2)를 포함하는 2개의 트랜지스터로 구성된다.
제1 트랜지스터(1)의 게이트에는 제1 신호(RFIN+)가 입력되고, 제2 트랜지스터(2)의 게이트에는 제2 신호(RFIN-)가 입력된다. 이때, 차동 구조이기 때문에 제1 신호와 제2 신호는 서로 반대 위상을 갖는다. 따라서, 제1 트랜지스터(1)의 드레인에 연결된 제1 출력포트(3)로 출력되는 제3 신호(RFOUT+)와 제2 트랜지스터(2)의 드레인에 연결된 제2 출력포트(4)로 출력되는 제4 신호(RFOUT-) 역시 서로 반대 위상을 갖는다.
여기서, 트랜지스터의 게이트로 입력된 신호는 드레인을 통해 출력 시에 위상이 반전되고 크기는 증폭된다. 따라서, 제3 신호는 상기 제1 트랜지스터(1)에 입력된 제1 신호와 위상은 반대이고 제1 신호보다 증폭된 크기를 갖는다. 또한, 제4신호는 상기 제2 트랜지스터(2)에 입력된 제2 신호와 위상은 반대이고 제2 신호보다 증폭된 크기를 갖는다.
도 2는 도 1에 모드 주입이 적용된 차동 증폭기의 예시도이다. 이러한 도 2는 도 1의 차동 증폭기 구조에 모드 주입 방식을 적용한 것이다. 이러한 도 2의 모드 주입이 적용된 전력 증폭기는 도 1과 비교하여 제3 트랜지스터(5)와 제4 트랜지스터(6)가 추가된 것이다.
제3 트랜지스터(5)의 드레인은 제1 트랜지스터(1)의 드레인과 연결되고, 제3 트랜지스터(5)의 소스는 제1 트랜지스터(1)의 소스와 연결된다. 제3 트랜지스터(5)의 게이트는 제2 트랜지스터(2)의 드레인과 연결되어 있어서, 제2 트랜지스터(2)의 드레인으로 출력된 신호는 제3 트랜지스터(5)의 입력이 된다.
동일한 방식으로, 제4 트랜지스터(6)의 드레인은 제2 트랜지스터(2)의 드레인과 연결되고, 제4 트랜지스터(6)의 소스는 제2 트랜지스터(2)의 소스와 연결된다. 제4 트랜지스터(6)의 게이트는 제1 트랜지스터(1)의 드레인과 연결되어 있어서, 제1 트랜지스터(1)의 드레인으로 출력된 신호는 제4 트랜지스터(6)의 입력이 된다.
결과적으로, 도 2에 의한 전력 증폭기의 입력은 제1 신호(RFIN+)와 제2 신호(RFIN-)가 되고, 출력은 제5 신호(RFOUT+) 및 제6 신호(RFOUT-)가 된다. 이때, 실제 증폭을 담당하는 부분은 도 1과 마찬가지로 제1 트랜지스터(1) 및 제2 트랜지스터(2)가 되는데, 이외에도 제3 트랜지스터(5) 및 제4 트랜지스터(6)가 증폭의 역할을 추가로 수행한다. 따라서, 제5 신호(RFOUT+) 및 제6 신호(RFOUT-)는 앞서 도 1에 의한 제3 신호 및 제4 신호에 비해 더 증폭된 크기를 가질 수 있다.
즉, 제3 트랜지스터(5) 및 제4 트랜지스터(6)의 입력인 게이트 부분은 제2 트랜지스터(2)와 제1 트랜지스터(1)의 드레인과 각각 연결되어 있으므로, 제3 트랜지스터(5) 및 제4 트랜지스터(6)를 구동하는 신호는 제1 신호(RFIN+)와 제2 신호(RFIN-)가 아닌, 증폭기 내부의 노드(제2 트랜지스터(2)의 드레인 및 제1 트랜지스터(1)의 드레인)가 된다.
따라서, 도 2와 같은 모드 주입 방식을 전력 증폭기에 도입할 경우, 입력되는 제1 신호(RFIN+) 및 제2 신호(RFIN-)의 크기를 증가시키지 않아도, 제3 트랜지스터(5) 및 제4 트랜지스터(6)와 같은 추가적인 증폭을 수행하는 트랜지스터가 존재하기 때문에, 도 1에 의한 증폭기에 비하여 높은 이득(GAIN)을 가지는 특징이 있다.
이상과 같은 종래 기술에 따른 모드 주입 방식이 적용된 증폭기의 가장 큰 장점은 이득을 향상시킬 수 있다. 이에 반면, 가장 큰 문제점은 모드 주입을 위한 추가적인 트랜지스터(5,6)로 인한 Positive Feedback 현상에 따른 발진 가능성이 높다는 것이다. 즉, 제1 신호나 제2 신호가 입력되지 않음에도 불구하고 제5 신호나 제6 신호가 출력되는 문제가 발생한다는 것이다.
이러한 문제점을 도 2를 통하여 설명하면, 제1 신호(RFIN+) 및 제2 신호(RFIN-)가 각 트랜지스터(1,2)에 인가되지 않더라도, 제3 트랜지스터(5)는 제2 트랜지스터(6)의 드레인으로부터 신호를 입력받아 이를 제3 트랜지스터(5)의 드레인에서 증폭하게 되고, 이렇게 증폭된 신호는 다시 제4 트랜지스터(6)의 게이트로 입력되어 다시 제4 트랜지스터(6)의 드레인에서 증폭이 일어나고, 이 증폭된 신호는 다시 제3 트랜지스터(5)의 게이트로 연결되어 다시 제3 트랜지스터(5)의 드레인에서 신호의 증폭이 발생하는 과정을 반복하게 된다. 결과적으로, 모드 주입 방식이 적용된 도 2의 증폭기는 외부에서 제1 신호(RFIN+) 및 제2 신호(RFIN-)가 인가되지 않음에도 불구하고 자체적으로 증폭 역할을 수행하게 되는데 일반적으로 이를 발진 현상이라고 일컫는다. 이는 곧 주어진 증폭기의 출력이 입력 신호를 그대로 증폭 시키는 것이 아니라 증폭기가 자체적으로 동작을 할 가능성이 높음을 의미한다.
따라서 이러한 특성을 가진 모드 주입 방식을 이용한 증폭기를 특정한 무선 통신 시스템에 그대로 적용하는 것은 매우 곤란하다. 이러한 문제점을 해결하기 위하여 종래에는 VDD 혹은 GND 노드에 스위치 역할을 하는 큰 크기의 트랜지스터를 추가적으로 배치하고 있다. 이렇게 추가 배치된 트랜지스터는, 무선 통신 시스템에서 증폭기가 Turn-Off 되어야 할 경우에 제1 신호(RFIN+) 및 제2 신호(RFIN-)를 인가하지 않음과 동시에 VDD 혹은 GND 노드를 증폭기와 차단시켜 주는 역할을 하게 된다. 이는 출력 신호를 입력 신호로 제어할 수 있게 되어 앞서 기술한 문제점을 어느 정도 해결해 줄 수 있지만, 트랜지스터가 추가적으로 사용되어야 하는 단점이 있다. 또한, 이러한 스위치 역할의 트랜지스터는 저항성 손실을 최소화하기 위해서 증폭기용 트랜지스터에 비하여 큰 Gate Width를 가져야 한다. 따라서, 추가되는 트랜지스터는 집적 회로 상에서 넓은 면적을 차지하게 되며 결과적으로 집적회로의 생산 단가를 증가시키는 문제점이 있다.
본 발명은, 모드 주입 방식의 전력 증폭기를 메인 전력 증폭기에서 제어 가능하도록 함에 따라 증폭기의 발진 가능성을 제거하고 스위치 역할을 위한 별도의 트랜지스터가 추가될 필요없는 모드 주입을 이용한 차동 전력 증폭기를 제공하는데 목적이 있다.
본 발명의 일 실시예에 따르면, 게이트에 제1 신호가 입력되고, 소스가 그라운드와 연결된 제1 트랜지스터와, 게이트에 상기 제1 신호와 반대 위상을 갖는 제2 신호가 입력되고, 소스가 상기 그라운드와 연결된 제2 트랜지스터와, 소스가 상기 제1 트랜지스터의 소스와 연결된 제3 트랜지스터와, 소스가 상기 제2 트랜지스터의 소스와 연결된 제4 트랜지스터와, 소스가 상기 제1 트랜지스터의 드레인과 연결되고, 드레인이 제1 출력 포트 및 상기 제3 트랜지스터의 드레인과 각각 연결된 제5 트랜지스터, 및 소스가 상기 제2 트랜지스터의 드레인과 연결되고, 드레인이 제2 출력 포트 및 상기 제4 트랜지스터의 드레인과 각각 연결된 제6 트랜지스터를 포함하고, 상기 제3 트랜지스터의 게이트는 상기 제2 트랜지스터의 드레인과 연결 되고, 상기 제4 트랜지스터의 게이트는 상기 제1 트랜지스터의 드레인과 연결된 모드 주입을 이용한 차동 전력 증폭기를 제공한다.
여기서, 상기 모드 주입을 이용한 차동 전력 증폭기는 상기 제3 트랜지스터의 게이트와 상기 제2 트랜지스터의 드레인 사이에 연결된 제1 캐패시터, 및 상기 제4 트랜지스터의 게이트와 상기 제1 트랜지스터의 드레인 사이에 연결된 제2 캐패시터를 더 포함할 수 있다.
또한, 상기 제5 트랜지스터의 드레인 및 상기 제6 트랜지스터의 드레인은 입력 전원과 연결될 수 있다.
그리고, 상기 제1 트랜지스터 및 상기 제4 트랜지스터를 통과한 신호는 증폭되어 상기 제2 출력 포트로 출력되며, 상기 제2 트랜지스터 및 상기 제3 트랜지스터를 통과한 신호는 증폭되어 상기 제1 출력 포트로 출력될 수 있다.
또한, 상기 제1 트랜지스터 및 상기 제4 트랜지스터를 통과한 제3 신호와, 상기 제2 트랜지스터 및 상기 제6 트랜지스터를 통과한 제4 신호가 합쳐져서 상기 제2 출력 포트로 출력되고, 상기 제2 트랜지스터 및 상기 제3 트랜지스터를 통과한 제5 신호와, 상기 제1 트랜지스터 및 상기 제5 트랜지스터를 통과한 제6 신호가 합쳐져서 상기 제1 출력 포트로 출력될 수 있다.
여기서, 상기 제3 트랜지스터의 게이트에 인가되는 신호는 상기 제2 트랜지스터의 게이트에 인가되는 신호와 위상이 반대이고 크기가 증폭된 신호이고, 상기 제4 트랜지스터의 게이트에 인가되는 신호는 상기 제1 트랜지스터의 게이트에 인가되는 신호와 위상이 반대이고 크기가 증폭된 신호일 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 게이트에 제1 신호가 입력되고, 소스가 그라운드와 연결된 제1 트랜지스터와, 게이트에 상기 제1 신호와 반대 위상을 갖는 제2 신호가 입력되고, 소스가 상기 그라운드와 연결된 제2 트랜지스터와, 소스가 상기 제1 트랜지스터의 소스와 연결된 제3 트랜지스터와, 소스가 상기 제2 트랜지스터의 소스와 연결된 제4 트랜지스터와, 소스가 상기 제1 트랜지스터의 드레인과 연결되고, 드레인이 제1 출력 포트와 연결된 제5 트랜지스터와, 소스가 상기 제2 트랜지스터의 드레인과 연결되고, 드레인이 제2 출력 포트와 연결된 제6 트랜지스터와, 소스가 상기 제3 트랜지스터의 드레인과 연결되고, 드레인이 상기 제5 트랜지스터의 드레인과 연결된 제7 트랜지스터, 및 소스가 상기 제4 트랜지스터의 드레인과 연결되고, 드레인이 상기 제6 트랜지스터의 드레인과 연결된 제8 트랜지스터를 포함하고, 상기 제3 트랜지스터의 게이트는 상기 제2 트랜지스터의 드레인과 연결 되고, 상기 제4 트랜지스터의 게이트는 상기 제1 트랜지스터의 드레인과 연결된 모드 주입을 이용한 차동 전력 증폭기를 제공한다.
여기서, 상기 차동 전력 증폭기는, 상기 제3 트랜지스터의 게이트와 상기 제2 트랜지스터의 드레인 사이에 연결된 제1 캐패시터, 및 상기 제4 트랜지스터의 게이트와 상기 제1 트랜지스터의 드레인 사이에 연결된 제2 캐패시터를 더 포함할 수 있다.
또한, 상기 제5 트랜지스터의 드레인 및 상기 제6 트랜지스터의 드레인은 입력 전원과 연결될 수 있다.
그리고, 상기 상기 제1 트랜지스터 및 상기 제4 트랜지스터를 통과한 신호는 증폭되어 상기 제2 출력 포트로 출력되며, 상기 제2 트랜지스터 및 상기 제3 트랜지스터를 통과한 신호는 증폭되어 상기 제1 출력 포트로 출력될 수 있다.
또한, 상기 제1 트랜지스터, 상기 제4 트랜지스터 및 상기 제8 트랜지스터를 통과한 제7 신호는, 상기 제2 트랜지스터 및 상기 제6 트랜지스터를 통과한 제8 신호보다 큰 크기를 가지며, 상기 제2 트랜지스터, 상기 제3 트랜지스터 및 상기 제7 트랜지스터를 통과한 제9 신호는, 상기 제1 트랜지스터 및 상기 제5 트랜지스터를 통과한 제10 신호보다 큰 크기를 가질 수 있다.
여기서, 상기 제7 신호와 상기 제8 신호가 합쳐져서 상기 제2 출력 포트로 출력되고, 상기 제9 신호와 상기 제10 신호가 합쳐져서 상기 제1 출력 포트로 출력될 수 있다.
또한, 상기 제3 트랜지스터의 게이트에 인가되는 신호는 상기 제2 트랜지스터의 게이트에 인가되는 신호와 위상이 반대이고 크기가 증폭된 신호이고, 상기 제4 트랜지스터의 게이트에 인가되는 신호는 상기 제1 트랜지스터의 게이트에 인가되는 신호와 위상이 반대이고 크기가 증폭된 신호일 수 있다.
본 발명에 따른 모드 주입을 이용한 차동 전력 증폭기에 따르면, 모드 주입 방식의 전력 증폭기를 메인 전력 증폭기에서 제어 가능하도록 함에 따라 증폭기의 발진 가능성을 제거함은 물론이며, 모드 주입을 이용한 전력 증폭기를 턴 오프 시키기 위해 필수적으로 사용되는 스위치용 트랜지스터가 전혀 추가될 필요없는 이점이 있다.
도 1은 종래에 따른 차동 증폭기의 예시도이다.
도 2는 도 1에 모드 주입이 적용된 차동 증폭기의 예시도이다.
도 3은 본 발명의 일 실시예에 따른 모드 주입을 이용한 차동 전력 증폭기의 구성도이다.
도 4는 도 3의 제1 출력 포트 및 제2 출력 포트로 출력되는 신호의 개념도이다.
도 5는 도 3에 캐패시터가 추가된 구성도이다.
도 6은 본 발명의 다른 실시예에 따른 모드 주입을 이용한 차동 전력 증폭기의 구성도이다.
도 7은 도 6의 제1 출력 포트 및 제2 출력 포트로 출력되는 신호의 개념도이다.
도 8은 도 6에 캐패시터가 추가된 구성도이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 도 3은 본 발명의 일 실시예에 따른 모드 주입을 이용한 차동 전력 증폭기의 구성도이다.
상기 모드 주입을 이용한 차동 전력 증폭기(100)는 제1 내지 제6 트랜지스터(110,120,130,140,150,160)를 포함한다.
제1 트랜지스터(110)는 게이트에 제1 신호(RFIN+)가 입력되고, 소스가 그라운드(GND)와 연결된다. 제1 트랜지스터(110)는 입력받은 제1 신호를 위상 반전 및 증폭시켜 드레인을 통해 출력한다.
제2 트랜지스터(120)는 게이트에 제1 신호와 반대 위상을 갖는 제2 신호(RFIN-)가 입력되고, 소스가 그라운드(GND)와 연결된다. 제2 트랜지스터(120)는 입력받은 제2 신호를 위상 반전 및 증폭시켜 드레인을 통해 출력한다.
제3 트랜지스터(130)는 소스가 제1 트랜지스터(110)의 소스와 연결된다. 제4 트랜지스터(140)는 소스가 상기 제2 트랜지스터(120)의 소스와 연결된다.
제5 트랜지스터(150)는 소스가 상기 제1 트랜지스터(110)의 드레인과 연결되어 있고, 제5 트랜지스터(150)의 드레인은 제1 출력 포트(155) 및 제3 트랜지스터(130)의 드레인과 각각 연결되어 있다.
마찬가지로, 제6 트랜지스터(160)는 소스가 상기 제2 트랜지스터(120)의 드레인과 연결되고, 제6 트랜지스터(160)의 드레인이 제2 출력 포트(165) 및 제4 트랜지스터(140)의 드레인과 각각 연결되어 있다.
여기서, 상기 제5 트랜지스터(150)의 드레인 및 상기 제6 트랜지스터(160)의 드레인은 입력 전원(VDD)과 연결되어 있다. 또한, 제5 트랜지스터(150)의 게이트 및 제6 트랜지스터(160)의 게이트에는 임의의 DC 전압(VCAS)이 인가된다.
그리고, 상기 제3 트랜지스터(130)의 게이트는 제2 트랜지스터(120)의 드레인과 연결되고, 상기 제4 트랜지스터(140)의 게이트는 상기 제1 트랜지스터(110)의 드레인과 연결되어 있다.
이에 따라, 상기 제1 트랜지스터(110) 및 상기 제4 트랜지스터(140)를 차례로 통과한 신호는 증폭되어 상기 제2 출력 포트(165)로 출력된다. 이와 마찬가지로, 상기 제2 트랜지스터(120) 및 상기 제3 트랜지스터(130)를 차례로 통과한 신호는 증폭되어 상기 제1 출력 포트(155)로 출력된다.
여기서, 상기 제3 트랜지스터(130)의 게이트에 인가되는 신호는 상기 제2 트랜지스터(120)의 게이트에 인가되는 신호와 위상이 반대이고 크기가 증폭된 신호이다. 마찬가지로, 상기 제4 트랜지스터(140)의 게이트에 인가되는 신호는 상기 제1 트랜지스터(110)의 게이트에 인가되는 신호와 위상이 반대이고 크기가 증폭된 신호에 해당된다.
이러한 내용을 바탕으로, 상기 제1 트랜지스터(110) 및 상기 제4 트랜지스터(140)를 차례로 통과한 '제3 신호'와, 상기 제2 트랜지스터(120) 및 상기 제6 트랜지스터(160)를 차례로 통과한 '제4 신호'가 서로 합쳐져서 상기 제2 출력 포트(165)로 출력된다. 그리고, 상기 제2 트랜지스터(120) 및 상기 제3 트랜지스터(130)를 차례로 통과한 '제5 신호'와, 상기 제1 트랜지스터(110) 및 상기 제5 트랜지스터(150)를 차례로 통과한 '제6 신호'가 서로 합쳐져서 상기 제1 출력 포트(155)로 출력된다.
이상과 같은 신호의 통과 과정을 도 4를 참조로 보다 상세히 알아보면 다음과 같다. 도 4는 도 3의 제1 출력 포트 및 제2 출력 포트로 출력되는 신호의 개념도이다.
우선, 도 4의 (a)는 제2 출력 포트(165)로 출력되는 두 가지 경로에 따른 신호를 나타낸다. 각 경로를 거친 '제3 신호'와 '제4 신호'는 서로 크기가 합쳐져서 제2 출력 포트(165)로 출력된다.
첫 번째 경로로서, 제1 트랜지스터(110)의 게이트를 통해 입력된 제1 신호(RFIN+)는 위상 반전 및 크기 증폭되어 제1 트랜지스터(110)의 드레인으로 출력된 다음, 다시 제4 트랜지스터(140)의 게이트로 입력된 후 위상 반전 및 크기 증폭되어 제4 트랜지스터(140)의 드레인을 통해 제3 신호로 출력된다. 따라서 제3 신호는 제1 신호 이후 두 번의 위상 반전 및 두 번의 크기 증폭이 이루어진 신호이다.
두 번째 경로로서, 제2 트랜지스터(120)의 게이트를 통해 입력된 제2 신호(RFIN-)는 위상 반전 및 크기 증폭되어 제2 트랜지스터(120)의 드레인으로 출력된 다음, 다시 제6 트랜지스터(160)의 소스로 입력된 후 크기 증폭되어 제6 트랜지스터(160)의 드레인을 통해 제4 신호로 출력된다. 따라서 제4 신호는 제2 신호 이후 한 번의 위상 반전과 두 번의 크기 증폭이 이루어진 신호이다.
결과적으로, 제3 신호와 제4 신호는 위상이 동일하며 두 신호가 합쳐진 크기의 신호(RFOUT-)가 제2 출력 포트(165)를 통해 출력된다.
도 4의 (b)는 제1 출력 포트(155)로 출력되는 두 가지 경로에 따른 신호를 나타낸다. 각 경로를 거친 제5 신호와 제6 신호는 서로 크기가 합쳐져서 제1 출력 포트(155)를 통해 출력된다. 이 두 경로에 대한 트랜지스터별 통과 신호 특성은 앞서 도 4의 (a)에 따른 원리와 동일하므로 상세한 설명은 생략한다.
이상과 같이, 도 3에 따른 본 발명의 구성에 의하면 모든 트랜지스터가 증폭의 역할을 수행함으로써 증폭기 전체의 이득을 증가시킬 수 있는 이점이 있다.
여기서, 제1 트랜지스터(110) 및 제2 트랜지스터(120)의 입력인 제1 신호(RFIN+) 및 제2 신호(RFIN-)가 인가되지 않을 경우에는 제1 트랜지스터(110) 및 제2 트랜지스터(120)는 신호의 증폭을 수행하지 않으므로, 제1 트랜지스터(110) 및 제2 트랜지스터(120)의 드레인 노드에서는 AC 신호가 제거된다. 즉, 제1 트랜지스터(110) 및 제2 트랜지스터(120)의 드레인 노드에서는 AC 신호가 발생하지 않기 때문에 이 드레인 노드들을 AC 입력으로 사용하는 제4 트랜지스터(140) 및 제3 트랜지스터(140) 역시 신호를 증폭할 수 없게 된다.
따라서, 종래에 따른 모드 주입 방식을 적용한 증폭기에서는 입력이 인가되지 않는 상황에서도 모드 주입을 위한 트랜지스터에 의해 증폭이 일어나는 발진 문제가 있었으나, 본 발명에 따른 모드 주입을 이용한 전력 증폭기에서는 발진 문제가 전혀 발생하지 않게 된다. 따라서, 종래 기술과는 달리 본 발명은 증폭기의 입력 신호가 인가되지 않으면 자동적으로 턴 오프되도록 구성되어 있어서, 증폭기를 턴 오프시키기 위한 스위치 역할을 하는 별도의 트랜지스터를 사용할 필요가 전혀 없다.
도 5는 도 3에 캐패시터가 추가된 구성도이다. 즉, 상기 제3 트랜지스터(130)의 게이트와 상기 제2 트랜지스터(120)의 드레인 사이에는 제1 캐패시터(190)가 연결되어 있다. 그리고, 상기 제4 트랜지스터(140)의 게이트와 상기 제1 트랜지스터(110)의 드레인 사이에는 제2 캐패시터(195)가 연결되어 있다.
이러한 캐패시터(190,195)에 따르면, 제3 트랜지스터(130)의 게이트(또는 제4 트랜지스터(140)의 게이트)와 제2 트랜지스터(120)의 드레인(또는 제1 트랜지스터(110)의 드레인) 사이의 DC 성분을 서로 분리(차단)한다. 따라서, 제3 트랜지스터(130) 및 제4 트랜지스터(140)의 게이트에는 최적화된 바이어스 전압이 인가될 수 있다. 결과적으로 DC-Blocking 용 캐패시터(190,195)를 추가하여, 모드 주입을 위한 트랜지스터(130,140)에 최적의 바이어스 전압을 인가함에 따라, 증폭기의 성능을 최적화할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 모드 주입을 이용한 차동 전력 증폭기의 구성도이다. 이러한 다른 실시예의 차동 전력 증폭기(200)는 제1 내지 제8 트랜지스터(110,120,130,140,250,260,270,280)를 포함한다.
여기서, 제1 내지 제4 트랜지스터(110,120,130,140)는 도 3의 일 실시예의 경우와 구성 및 동작이 동일하므로 상세한 설명은 생략한다.
제5 트랜지스터(250)는 소스가 상기 제1 트랜지스터(110)의 드레인과 연결되고, 드레인이 제1 출력 포트(255)와 연결되어 있다. 마찬가지로 제6 트랜지스터(260)는 소스가 상기 제2 트랜지스터(120)의 드레인과 연결되고, 드레인이 제2 출력 포트(265)와 연결되어 있다.
여기서, 상기 제5 트랜지스터(250)의 드레인 및 상기 제6 트랜지스터(260)의 드레인은 입력 전원(VDD)과 연결되어 있다. 제5 트랜지스터(250)의 게이트 및 제6 트랜지스터(260)의 게이트에는 임의의 DC 전압(VCAS)이 인가된다.
제7 트랜지스터(270)는 소스가 상기 제3 트랜지스터(130)의 드레인과 연결되고, 제7 트랜지스터(270)의 드레인이 상기 제5 트랜지스터(250)의 드레인과 연결되어 있다. 또한, 제8 트랜지스터(280)는 소스가 상기 제4 트랜지스터(140)의 드레인과 연결되고, 제8 트랜지스터(280)의 드레인이 상기 제6 트랜지스터(260)의 드레인과 연결되어 있다. 제7 트랜지스터(270)의 게이트 및 제8 트랜지스터(280)의 게이트에도 또한 임의의 DC 전압(VCAS_2)이 인가된다.
그리고, 앞서 일 실시예의 경우와 같이, 상기 제3 트랜지스터(130)의 게이트는 제2 트랜지스터(120)의 드레인과 연결되고, 상기 제4 트랜지스터(140)의 게이트는 상기 제1 트랜지스터(110)의 드레인과 연결되어 있다.
이에 따라, 상기 제1 트랜지스터(110) 및 상기 제4 트랜지스터(140)를 차례로 통과한 신호는 증폭되어 추후 상기 제2 출력 포트(265)로 출력된다. 이와 마찬가지로, 상기 제2 트랜지스터(120) 및 상기 제3 트랜지스터(130)를 차례로 통과한 신호는 증폭되어 추후 상기 제1 출력 포트(255)로 출력된다. 또한, 상기 제3 트랜지스터(130)의 게이트에 인가되는 신호는 상기 제2 트랜지스터(120)의 게이트에 인가되는 신호와 위상이 반대이고 크기가 증폭된 신호이고, 상기 제4 트랜지스터(140)의 게이트에 인가되는 신호는 상기 제1 트랜지스터(110)의 게이트에 인가되는 신호와 위상이 반대이고 크기가 증폭된 신호에 해당된다.
상기의 구성에 따라 종합적으로 살펴보면, 상기 제1 트랜지스터(110)와 상기 제4 트랜지스터(140), 그리고 상기 제8 트랜지스터(280)를 차례로 통과한 '제7 신호'와, 상기 제2 트랜지스터(120) 및 상기 제6 트랜지스터(260)를 차례로 통과한 '제8 신호'가 서로 합쳐져서 상기 제2 출력 포트(265)로 출력된다. 마찬가지로, 상기 제2 트랜지스터(120)와 상기 제3 트랜지스터(130) 및 상기 제7 트랜지스터(270)를 차례로 통과한 '제9 신호'와, 상기 제1 트랜지스터(110) 및 상기 제5 트랜지스터(250)를 차례로 통과한 '제10 신호'가 서로 합쳐져서 상기 제1 출력 포트(255)로 출력된다.
이상과 같은 신호의 통과 과정을 도 7을 참조로 보다 상세히 알아보면 다음과 같다. 도 7은 도 6의 제1 출력 포트 및 제2 출력 포트로 출력되는 신호의 개념도이다.
우선, 도 7의 (a)는 제2 출력 포트(265)로 출력되는 두 가지 경로에 따른 신호를 나타낸다. 각 경로를 거친 '제7 신호'와 '제8 신호'는 서로 크기가 합쳐져서 제2 출력 포트(265)로 출력된다.
첫 번째 경로로서, 제1 트랜지스터(110)의 게이트를 통해 입력된 제1 신호(RFIN+)는 위상 반전 및 크기 증폭되어 제1 트랜지스터(110)의 드레인으로 출력된 다음, 다시 제4 트랜지스터(140)의 게이트로 입력된 후 위상 반전 및 크기 증폭되어 제4 트랜지스터(140)의 드레인을 통해 출력된다. 이는 다시 제8 트랜지스터(280)의 소스로 입력된 후 크기 증폭되어 제8 트랜지스터(280)의 드레인을 통해 제7 신호로 출력된다. 따라서 제7 신호는 제1 신호 이후 두 번의 위상 반전 및 세 번의 크기 증폭이 이루어진 신호이다.
두 번째 경로로서, 제2 트랜지스터(120)의 게이트를 통해 입력된 제2 신호(RFIN-)는 위상 반전 및 크기 증폭되어 제2 트랜지스터(120)의 드레인으로 출력된 다음, 다시 제6 트랜지스터(260)의 소스로 입력된 후 크기 증폭되어 제6 트랜지스터(260)의 드레인을 통해 제8 신호로 출력된다. 따라서 제8 신호는 제2 신호 이후 한 번의 위상 반전과 두 번의 크기 증폭이 이루어진 신호이다.
결과적으로, 제7 신호와 제8 신호는 위상이 동일하며 두 신호가 합쳐진 크기의 신호(RFOUT-)가 제2 출력 포트(265)를 통해 출력된다. 다만, 해당 경로를 통과하는 동안 세 번의 증폭이 이루어진 제7 신호의 경우, 두 번의 증폭이 있은 제8 신호보다 큰 크기를 갖는다.
도 7의 (b)는 제1 출력 포트(255)로 출력되는 두 가지 경로에 따른 신호를 나타낸다. 각 경로를 거친 제9 신호와 제10 신호는 서로 크기가 합쳐져서 제1 출력 포트(255)를 통해 출력된다. 이 두 경로에 대한 트랜지스터별 통과 신호 특성은 앞서 도 7의 (a)에 따른 원리와 동일하므로 상세한 설명은 생략한다. 다만, 도 7 (b)에서 해당 경로를 통과하는 동안 세 번의 증폭이 이루어진 제9 신호의 경우, 두 번의 증폭이 있은 제10 신호보다 큰 크기를 갖는다.
이상과 같이, 도 6에 따른 본 발명의 다른 실시예 구성 또한 모든 트랜지스터가 증폭의 역할을 수행함으로써 증폭기 전체의 이득을 증가시킬 수 있는 이점이 있으며, 앞서 일 실시예에서와 같이 제1 신호(RFIN+) 및 제2 신호(RFIN-)가 인가되지 않을 경우에는 제1 트랜지스터(110) 및 제2 트랜지스터(120)는 신호의 증폭을 수행하지 않으므로, 제1 트랜지스터(110) 및 제2 트랜지스터(120)의 드레인 노드에서는 AC 신호가 제거되고, 제3 및 제4 트랜지스터(130,140)에 의한 발진 문제가 전혀 일어나지 않는 이점이 있다.
또한, 제5 트랜지스터(250) 및 제6 트랜지스터(260)는, 모드 주입을 위한 트랜지스터인 제3 트랜지스터(130) 및 제4 트랜지스터(140)의 캐스코드 트랜지스터인 제7 트랜지스터(270) 및 제8 트랜지스터(280)의 게이트 바이어스 전압을 나타내는데, VCAS 및 VCAS_2의 전압을 조절함에 따라 트랜지스터의 기생 캐패시턴스와 제7 트랜지스터(270) 및 제8 트랜지스터(280)의 채널 저항 등을 조절할 수 있게 되어 증폭기의 성능을 최적화시킬 수 있다.
도 8은 도 6에 캐패시터가 추가된 구성도이다. 즉, 상기 제3 트랜지스터(130)의 게이트와 상기 제2 트랜지스터(120)의 드레인 사이에는 제1 캐패시터(290)가 연결되어 있다. 그리고, 상기 제4 트랜지스터(140)의 게이트와 상기 제1 트랜지스터(110)의 드레인 사이에는 제2 캐패시터(295)가 연결되어 있다. 이러한 캐패시터에 따른 효과는 앞서 일 실시예의 경우와 동일하므로 상세한 설명은 생략한다.
이상과 같은 본 발명에 따른 모드 주입을 이용한 차동 전력 증폭기에 따르면, 모드 주입 방식의 전력 증폭기를 메인 전력 증폭기에서 제어 가능하도록 함에 따라 증폭기의 발진 가능성을 제거함은 물론이며, 모드 주입을 이용한 전력 증폭기를 턴 오프 시키기 위해 필수적으로 사용되는 스위치용 트랜지스터가 전혀 추가될 필요없는 이점이 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (13)

  1. 게이트에 제1 신호가 입력되고, 소스가 그라운드와 연결된 제1 트랜지스터;
    게이트에 상기 제1 신호와 반대 위상을 갖는 제2 신호가 입력되고, 소스가 상기 그라운드와 연결된 제2 트랜지스터;
    소스가 상기 제1 트랜지스터의 소스와 연결된 제3 트랜지스터;
    소스가 상기 제2 트랜지스터의 소스와 연결된 제4 트랜지스터;
    소스가 상기 제1 트랜지스터의 드레인과 연결되고, 드레인이 제1 출력 포트 및 상기 제3 트랜지스터의 드레인과 각각 연결된 제5 트랜지스터; 및
    소스가 상기 제2 트랜지스터의 드레인과 연결되고, 드레인이 제2 출력 포트 및 상기 제4 트랜지스터의 드레인과 각각 연결된 제6 트랜지스터를 포함하고,
    상기 제3 트랜지스터의 게이트는 상기 제2 트랜지스터의 드레인과 연결 되고, 상기 제4 트랜지스터의 게이트는 상기 제1 트랜지스터의 드레인과 연결된 모드 주입을 이용한 차동 전력 증폭기.
  2. 청구항 1에 있어서,
    상기 제3 트랜지스터의 게이트와 상기 제2 트랜지스터의 드레인 사이에 연결된 제1 캐패시터; 및
    상기 제4 트랜지스터의 게이트와 상기 제1 트랜지스터의 드레인 사이에 연결된 제2 캐패시터를 더 포함하는 모드 주입을 이용한 차동 전력 증폭기.
  3. 청구항 1에 있어서,
    상기 제5 트랜지스터의 드레인 및 상기 제6 트랜지스터의 드레인은 입력 전원과 연결되는 모드 주입을 이용한 차동 전력 증폭기.
  4. 청구항 1에 있어서,
    상기 제1 트랜지스터 및 상기 제4 트랜지스터를 통과한 신호는 증폭되어 상기 제2 출력 포트로 출력되며,
    상기 제2 트랜지스터 및 상기 제3 트랜지스터를 통과한 신호는 증폭되어 상기 제1 출력 포트로 출력되는 모드 주입을 이용한 차동 전력 증폭기.
  5. 청구항 1에 있어서,
    상기 제1 트랜지스터 및 상기 제4 트랜지스터를 통과한 제3 신호와, 상기 제2 트랜지스터 및 상기 제6 트랜지스터를 통과한 제4 신호가 합쳐져서 상기 제2 출력 포트로 출력되고,
    상기 제2 트랜지스터 및 상기 제3 트랜지스터를 통과한 제5 신호와, 상기 제1 트랜지스터 및 상기 제5 트랜지스터를 통과한 제6 신호가 합쳐져서 상기 제1 출력 포트로 출력되는 모드 주입을 이용한 차동 전력 증폭기.
  6. 청구항 1에 있어서,
    상기 제3 트랜지스터의 게이트에 인가되는 신호는 상기 제2 트랜지스터의 게이트에 인가되는 신호와 위상이 반대이고 크기가 증폭된 신호이고,
    상기 제4 트랜지스터의 게이트에 인가되는 신호는 상기 제1 트랜지스터의 게이트에 인가되는 신호와 위상이 반대이고 크기가 증폭된 신호인 모드 주입을 이용한 차동 전력 증폭기.
  7. 게이트에 제1 신호가 입력되고, 소스가 그라운드와 연결된 제1 트랜지스터;
    게이트에 상기 제1 신호와 반대 위상을 갖는 제2 신호가 입력되고, 소스가 상기 그라운드와 연결된 제2 트랜지스터;
    소스가 상기 제1 트랜지스터의 소스와 연결된 제3 트랜지스터;
    소스가 상기 제2 트랜지스터의 소스와 연결된 제4 트랜지스터;
    소스가 상기 제1 트랜지스터의 드레인과 연결되고, 드레인이 제1 출력 포트와 연결된 제5 트랜지스터;
    소스가 상기 제2 트랜지스터의 드레인과 연결되고, 드레인이 제2 출력 포트와 연결된 제6 트랜지스터;
    소스가 상기 제3 트랜지스터의 드레인과 연결되고, 드레인이 상기 제5 트랜지스터의 드레인과 연결된 제7 트랜지스터; 및
    소스가 상기 제4 트랜지스터의 드레인과 연결되고, 드레인이 상기 제6 트랜지스터의 드레인과 연결된 제8 트랜지스터를 포함하고,
    상기 제3 트랜지스터의 게이트는 상기 제2 트랜지스터의 드레인과 연결 되고, 상기 제4 트랜지스터의 게이트는 상기 제1 트랜지스터의 드레인과 연결된 모드 주입을 이용한 차동 전력 증폭기.
  8. 청구항 7에 있어서,
    상기 제3 트랜지스터의 게이트와 상기 제2 트랜지스터의 드레인 사이에 연결된 제1 캐패시터; 및
    상기 제4 트랜지스터의 게이트와 상기 제1 트랜지스터의 드레인 사이에 연결된 제2 캐패시터를 더 포함하는 모드 주입을 이용한 차동 전력 증폭기.
  9. 청구항 7에 있어서,
    상기 제5 트랜지스터의 드레인 및 상기 제6 트랜지스터의 드레인은 입력 전원과 연결되는 모드 주입을 이용한 차동 전력 증폭기.
  10. 청구항 7에 있어서,
    상기 제1 트랜지스터 및 상기 제4 트랜지스터를 통과한 신호는 증폭되어 상기 제2 출력 포트로 출력되며,
    상기 제2 트랜지스터 및 상기 제3 트랜지스터를 통과한 신호는 증폭되어 상기 제1 출력 포트로 출력되는 모드 주입을 이용한 차동 전력 증폭기.
  11. 청구항 7에 있어서,
    상기 제1 트랜지스터, 상기 제4 트랜지스터 및 상기 제8 트랜지스터를 통과한 제7 신호는, 상기 제2 트랜지스터 및 상기 제6 트랜지스터를 통과한 제8 신호보다 큰 크기를 가지며,
    상기 제2 트랜지스터, 상기 제3 트랜지스터 및 상기 제7 트랜지스터를 통과한 제9 신호는, 상기 제1 트랜지스터 및 상기 제5 트랜지스터를 통과한 제10 신호보다 큰 크기를 가지는 모드 주입을 이용한 차동 전력 증폭기.
  12. 청구항 11에 있어서,
    상기 제7 신호와 상기 제8 신호가 합쳐져서 상기 제2 출력 포트로 출력되고,
    상기 제9 신호와 상기 제10 신호가 합쳐져서 상기 제1 출력 포트로 출력되는 모드 주입을 이용한 차동 전력 증폭기.
  13. 청구항 11에 있어서,
    상기 제3 트랜지스터의 게이트에 인가되는 신호는 상기 제2 트랜지스터의 게이트에 인가되는 신호와 위상이 반대이고 크기가 증폭된 신호이고,
    상기 제4 트랜지스터의 게이트에 인가되는 신호는 상기 제1 트랜지스터의 게이트에 인가되는 신호와 위상이 반대이고 크기가 증폭된 신호인 모드 주입을 이용한 차동 전력 증폭기.
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