WO2021112309A1 - 벅 컨버터 - Google Patents

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WO2021112309A1
WO2021112309A1 PCT/KR2019/017245 KR2019017245W WO2021112309A1 WO 2021112309 A1 WO2021112309 A1 WO 2021112309A1 KR 2019017245 W KR2019017245 W KR 2019017245W WO 2021112309 A1 WO2021112309 A1 WO 2021112309A1
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voltage
transistor
gate
output
vmax
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PCT/KR2019/017245
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English (en)
French (fr)
Inventor
유상덕
Original Assignee
엘지전자 주식회사
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators

Definitions

  • the present invention relates to a buck converter.
  • a buck converter is a DC-DC power converter that converts a DC input voltage to a lower DC output voltage.
  • BCD Bipolar CMOS DEMOS
  • SoC process SoC process
  • power conversion ICs and SoC ICs have been used. is being integrated Accordingly, the power conversion integrated circuit is placed in an environment where it must be designed using SoC microprocessing.
  • a cascode-type structure for reducing voltage stress with respect to an input of a relatively high-voltage battery voltage is applied.
  • the buck converter is designed by reducing the level of the driving voltage of the power switch because it must be designed to have resistance to excessive spike voltage stress due to parasitic inductance. Accordingly, there is a problem in that the on-resistance value Ron of the power switch is increased, and thus the efficiency characteristic is deteriorated.
  • Korean Patent Application Laid-Open No. 10-2017-0131452 discloses a drive circuit for a cascode stack of power FETs.
  • a voltage distribution effect can be obtained by connecting three stages in series by inserting a fixed biased power switch in the middle in order to avoid excessive voltage stress of the switching node.
  • the series three-stage structure of the power switch has a problem in that the Ron resistance characteristic is lower than that of the single structure and the efficiency characteristic is significantly lowered.
  • An object of the present invention is to provide a buck converter that reduces the on-resistance (Ron) of a power switch in a cascode-type buck converter to prevent a decrease in efficiency.
  • An object of the present invention is to provide a buck converter capable of excessively reducing a spike voltage by parasitic inductance.
  • An object of the present invention is to provide a buck converter that reduces the transient voltage stress of a power switch in a cascode-type buck converter.
  • a buck converter outputs a gate signal to a first switching element among the HI-side cascode power stack including a plurality of switching elements connected in series and the switching elements of the HI-side cascode power stack HI-side gate driver comprising: a HI-side dynamic bias unit for outputting a dynamic bias signal to a second switching element among the switching elements of the HI-side cascode power stack, and a plurality of switching elements connected in series An LO-side cascode power stack, an LO-side gate driver outputting a gate signal to a third switching device among the switching devices of the LO-side cascode power stack, and a fourth of the switching devices of the LO-side cascode power stack It may include an LO-side dynamic bias unit that outputs a dynamic bias signal to the switching device, and further controls the operation of the HI-side gate driver, HI-side dynamic bias unit, LO-side gate driver, and LO-side dynamic bias unit. It may include a control unit that
  • the HI-side gate driver and the LO-side gate driver when the maximum value of the Vgs voltage of the switching device is Vmax, the HI-side gate driver and the LO-side gate driver output a gate signal having three voltage levels of 0V, Vmax, and 2 ⁇ Vmax, and the HI-side gate driver and the LO-side gate driver
  • the negative-side dynamic bias unit and the LO-side dynamic bias unit may output a bias signal of two voltage levels of Vmax and 2 ⁇ Vmax.
  • the switching device of the HI-side cascode power stack may include a PMOS power transistor, and the switching device of the LO-side cascode power stack may include an NMOS power transistor.
  • the Vmax may be 1.8V.
  • this Vmax can be changed.
  • the HI-side dynamic bias unit includes a first variable resistor, a first discharge resistor, and a first transistor connected in series between the terminal of the input voltage Vin and the ground, and the first variable resistor and the first discharge
  • the gate signal of the first transistor is output using the voltage between the resistors and the set reference voltage Vref, and the voltage between the first discharge resistor and the first transistor is output as a HI-side bias voltage
  • the input voltage A second discharge resistor and a second transistor are connected in series between the terminal of (Vin) and the terminal of the HI-side bias voltage, and the output is generated by turning on/off the resistance value of the first discharge resistor and the second transistor
  • a HI-side bias voltage may be determined.
  • the LO-side dynamic bias unit includes a third transistor, a third discharge resistor, and a second variable resistor connected in series between the terminal of the input voltage Vin and the ground GND, and the third discharge resistor and The gate signal of the third transistor is output using the voltage between the second variable resistor and the reference voltage Vref, and the voltage between the third transistor and the third discharge resistor is output as the LO-side bias voltage,
  • a fourth discharge resistor and a fourth transistor are connected in series between the terminal of the input voltage Vin and the terminal of the LO-side bias voltage. The output LO-side bias voltage may be determined.
  • a buck converter and a control method thereof according to an embodiment of the present invention have the following effects.
  • the on-resistance value Ron of the power switch is reduced in a buck converter having a cascode power stage and a dynamic biasing voltage structure, a decrease in efficiency can be prevented. .
  • a spike voltage can be excessively reduced by parasitic inductance in a cascode-type buck converter.
  • FIG. 1 is a block diagram of a buck converter according to an embodiment of the present invention.
  • FIG. 2 is a block diagram of a cascode power stack of a buck converter according to an embodiment of the present invention.
  • FIG. 3 is a configuration diagram of a dynamic bias unit of a buck converter according to an embodiment of the present invention.
  • FIG. 4 is an exemplary diagram of HI-side and LO-side driver signals and bias signals according to an embodiment of the present invention
  • FIG. 1 is a circuit diagram showing the configuration of a buck converter according to an embodiment of the present invention.
  • buck converter 1 shows a buck converter 1 configured according to the present disclosure for supplying an output voltage Vout from an input voltage Vin.
  • control unit 10 includes the HI-side gate driver 11 , the HI-side dynamic bias unit 12 , the LO-side dynamic bias unit 13 , and the LO-side gate driver 14 .
  • the output voltage Vout is received as a feedback signal.
  • the HI-side gate driver 11 and the HI-side dynamic bias unit 12 are configured to provide an HI-side drive signal 11a and a HI-side dynamic bias signal 12a for driving the HI-side cascode power stack 15 . ) can be printed.
  • the LO-side dynamic bias section 13 and the LO-side gate driver 14 are provided with an LO-side dynamic bias signal 13a and an LO-side drive signal 14a for driving the LO-side cascode power stack 16 . ) can be printed.
  • the filter unit 17 may include an inductor L and an output capacitor Cout, and may optionally include filter resistors (not shown).
  • the buck converter 1 may be completed by the inductor L and the output capacitor Cout. In the present embodiment, any configuration of the filter unit 17 may be applied as long as it is an element or circuit having a low-pass characteristic.
  • FIG. 2 is a block diagram of a cascode power stack of a buck converter according to an embodiment of the present invention.
  • the HI-side cascode power stack 11 and the LO-side cascode power stack 14 may be configured in a cascode form,
  • the HI-side cascode power stack 11 has a plurality of switching elements P1 and P2 connected in series, and the LO-side cascode power stack 14 has a plurality of switching elements N1 and N2 connected in series. have.
  • the HI-side cascode power stack 11 and the LO-side cascode power stack 14 may be connected at the output node 21 .
  • the switching elements P1, P2, N1, and N2 may be implemented as, for example, transistors.
  • the HI-side cascode power stack 11 and the LO-side cascode power stack 14 show an example in which two switching devices P1 and P2 (N1, N2) are connected in series, respectively. However, three or more switching elements may be connected in series.
  • the HI-side cascode power stack 11 and the LO-side cascode power stack 14 each include two switching elements P1 and P2 (N1, N2), respectively. If the maximum value of the Vgs voltage of the switching elements P1, P2, N1, N2 is Vmax, the input voltage Vin can be 2 ⁇ Vmax, and the output voltage Vout is set between 0V and 2 ⁇ Vmax. can be In this embodiment, for example, if Vmax is 1.8V, Vout may be output in the relationship of control signal duty ⁇ input voltage Vin, and the allowable control signal duty is usually 5 to 95% (0.05 to 0.95). ) level.
  • the switching devices P1 and P2 of the HI-side cascode power stack 11 may be, for example, PMOS devices, and the switching devices N1 and N2 of the LO-side cascode power stack 14 are For example, it may be an NMOS device.
  • the HI-side cascode power stack 11 and the LO-side cascode power stack 14 may be configured with different numbers of switching elements according to parameters such as Vin and Vmax.
  • the HI-side drive signal 11a output from the HI-side gate driver 11 may be coupled to the gate of the first switching device P1 .
  • the HI-side drive signal 11a may be a pulse swinging between 0V, Vmax, and 2xVmax. As shown in FIG. 4 , the HI-side drive signal 11a may have three levels (0V, Vmax, 2 ⁇ Vmax).
  • This overshoot may act as voltage stress on the first switching element P1.
  • an overshoot occurs every time it is turned on, so that voltage stress may continue to occur.
  • the Ron resistance value can be minimized to prevent deterioration of the efficiency characteristic.
  • the LO-side drive signal 14a may be coupled to the gate of the third switching device N1 . As shown in Fig. 4, the LO-side drive signal 14a may be a pulse swinging between 0V, Vmax, and 2xVmax.
  • the Vgs voltage of the third switching element N1 is driven to the maximum by 2 ⁇ Vmax, thereby minimizing the Ron resistance to prevent deterioration of the efficiency characteristics.
  • the gates of the second switching element P2 and the fourth switching element N2 are the HI-side drive signal 11a and the LO-side gate driver 14 output from the HI-side gate driver 11 . It is not driven by the LO-side drive signal 14a output from , but may be biased with a dynamic voltage output from the HI-side dynamic bias unit 12 and the LO-side dynamic bias unit 13 .
  • the gate of the second switching device P2 may be biased at voltage levels of Vmax and 2 ⁇ Vmax, and similarly, the gate of the fourth switching device N2 is biased at voltage levels of Vmax and 2 ⁇ Vmax.
  • the HI-side dynamic bias unit 12 may be connected to the gate of the second switching device P2 .
  • a biasing capacitor (not shown) may be connected between the gates of Vin and P2.
  • the LO-side dynamic bias unit 13 may be connected to the gate of the fourth switching element N2, and a biasing capacitor (not shown) may be connected between the ground and the gate of the fourth switching element N2. .
  • the HI-side dynamic bias unit 12 and the LO-side dynamic bias unit 13 may repeatedly output voltage levels of Vmax and 2xVmax as means for generating a DC bias voltage.
  • Vmax may be 1.8V.
  • the drain of the second switching device P2 may be capacitively coupled to the gate of the second switching device P2, and thus the output signal from the node 21 is used as a coupling signal for the second switching device P2. ) can be coupled to the gate of The output of the HI-side dynamic bias unit 12 may be combined with a coupling signal as a means for providing a drive signal to the gate of the second switching element P2 .
  • the drain of the fourth switching element N2 may be capacitively coupled to the gate of the fourth switching element N2, and thus the output signal at the node 21 is used as the coupling signal of the fourth switching element. It can couple to the gate of (N2).
  • the output of the LO-side dynamic bias unit 13 may be combined with a coupling signal as a means for providing a drive signal to the gate of the fourth switching element N2 .
  • each of the parasitic capacitances Cx1 and Cx2 of the second and fourth switching elements P2 and N2 may provide individual capacitive coupling. These parasitic capacitances may occur within structures of the transistor device, such as gate and drain regions.
  • these parasitic capacitances Cx1 and Cx2 may be explicitly expressed by actually connecting a capacitor between the gate and the drain of each of the second and fourth switching elements P2 and N2.
  • FIG. 3 is a block diagram of a dynamic bias unit of a buck converter according to an embodiment of the present invention.
  • the HI-side bias voltage VHbias output from the HI-side dynamic bias unit 12 may set a DC bias level.
  • a first variable resistor Rdac1, a first discharge resistor R1, and a first transistor Tr1 may be connected in series between the input voltage Vin and the ground GND in the HI-side dynamic bias unit 12 . .
  • the comparator 31 may output the gate signal of the first transistor Tr1 using the voltage between the first variable resistor Rdac1 and the first discharge resistor R1 and the set reference voltage Vref.
  • the voltage between the first variable resistor Rdac1 and the first discharge resistor R1 may be determined by the resistance value of the first variable resistor Rdac1 .
  • the HI-side bias voltage VHbias may be the voltage of the node 32 between the first discharge resistor R1 and the first transistor Tr1.
  • the second discharge resistor R2 and the second transistor Tr2 may be connected in series between the terminal of the input voltage Vin and the terminal of the HI-side bias voltage VHbais.
  • the HI-side bias voltage VHbias may be output as a voltage of Vmax and 2 ⁇ Vmax.
  • the LO-side bias voltage VLbias output from the LO-side dynamic bias unit 13 may set the DC bias level.
  • a third transistor Tr3 , a third resistor R3 , and a second discharge resistor Rdac2 may be connected in series between the input voltage Vin and the ground GND.
  • the comparator 33 may output the gate signal of the third transistor Tr3 using the voltage between the third resistor R3 and the second variable resistor Rdac2 and the set reference voltage Vref.
  • the voltage between the third resistor R3 and the second variable resistor Rdac2 may be determined by the resistance value of the second variable resistor Rdac2 .
  • the LO-side bias voltage VLbias may be the voltage of the node 34 between the third transistor Tr3 and the first resistor R3.
  • the fourth discharge resistor R4 and the fourth transistor Tr4 may be connected in series between the terminal of the input voltage Vin and the terminal of the LO-side bias voltage Vlbais.
  • the LO-side bias voltage Vlbias may be output as a voltage of Vmax and 2 ⁇ Vmax.
  • the HI-side dynamic biasing section 12 and the LO-side dynamic biasing section 13 are configured to connect the HI-side cascode power stack 11 and the LO-side cascode power stack 14 to a conducting state and a non-conducting state, respectively. can be cycled between.
  • the LO-side dynamic biasing section 13 causes the LO-side cascode power stack 14 to can be driven into a non-conductive state.
  • the LO-side dynamic biasing section 13 causes the LO-side cascode power stack ( 14) can be driven in the conduction state.
  • the LO-side cascode power stack 14 is driven to the non-conducting state.
  • the HI-side dynamic bias unit 12 may turn on P1 by driving the gate of the first switching device P1 of the HI-side cascode power stack 11 to Vmax.
  • the HI-side dynamic bias unit 12 may provide the HI-side bias voltage VHbias between 2 ⁇ Vmax and Vmax to the gate of the second switching device P2. Accordingly, P2 may be turned on.
  • the gate voltage of P2 with the aid of capacitive coupling (eg, Cx1) that couples at least a portion of the output voltage at node 22 to the gate of P2. may also rise.
  • the gate voltage at P2 can track the output voltage at node 22 in real time with substantially no delay such that Vgs of P2 does not exceed Vmax. Because HI-side dynamic bias section 12 is configured to maintain P2's gate voltage between 2xVmax and Vmax, as node 22 continues to rise to 2xVmax, P2's gate voltage is 2xVmax. It can be limited to a maximum voltage of Vmax.
  • the LO-side gate driver 14 may drive the LO-side cascode power stack 14 to a non-conducting state.
  • the LO-side gate driver 14 may drive the gate of the third switching element N1 to the ground potential, thereby turning off the N1.
  • a capacitive coupling (eg, Cx2) that couples at least a portion of the output voltage at the node 22 to the gate of N2.
  • the gate voltage of N2 will also rise.
  • the gate voltage at N2 may track the output voltage at node 22 in real time with substantially no delay, such that Vgs at N2 does not exceed Vmax. Since the LO-side dynamic bias section 13 is configured to maintain the gate voltage of N2 between 2xVmax and Vmax, as node 22 continues to rise to 2xVmax, the gate voltage of N2 is 2xVmax. may be limited to Vmax.
  • the voltage at node 23 may rise to the gate voltage of N2, i.e., 2xVmax, which may turn N2 off.
  • the maximum gate voltage of N2 i.e., 2xVmax, which may turn N2 off.
  • the LO-side gate driver 14 may drive the gate of N1 of the LO-side cascode power stack 14 to Vmax, thereby turning on N1 and bringing the node 24 to ground potential. .
  • the gate voltage of N2 is 2xVmax. Accordingly, N2 is turned on and node 22 can be brought to ground potential at 2xVmax. As node 22 is brought to ground potential, the gate voltage of N2 tracks the output signal at node 22 in real time with the aid of capacitive coupling (eg, Cx2) in real time, substantially without delay. will also be at ground potential.
  • the LO-side dynamic bias unit 13 may limit the minimum voltage level at the gate of N2 to Vmax.
  • the HI-side gate driver 11 may drive the HI-side cascode power stack 11 to a non-conducting state.
  • the HI-side gate driver 11 can drive the gate of P1 to 2xVmax, thereby turning off P1. With P1 turned off, the voltage at node 21 will equalize with the gate voltage at P2. As can be seen from the first cycle, the gate voltage of P2 is 2xVmax, so node 21 will be 2xVmax, and P2 will be turned off.
  • the gate voltage of P2 tracks the output signal at node 22 in real time with substantially no delay with the aid of capacitive coupling (eg, Cx1). , the gate voltage of P2 will also be at ground potential.
  • the HI-side dynamic bias section 12 will limit the minimum voltage level at the gate of P2 to Vmax. By limiting the minimum gate voltage of P2 to Vmax, the Vgs of P2 will not exceed the Vmax rating of P2 when the voltage at node 22 drops to ground potential.
  • FIG. 5 is a graph comparing the efficiency between the buck converter of the prior art and the buck converter of the present invention experimentally.
  • the efficiency characteristics are higher than in the prior art as the output power increases under a heavy load condition. It can be seen that the present invention is as high as 6%. As the output power increases, the conductor loss increases, so the difference in efficiency characteristics may increase.

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  • Power Engineering (AREA)
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Abstract

본 발명은 벅 컨버터를 제공한다. 본 발명의 벅 컨버터는 HI-측 캐스코드 파워 스택 및 LO-측 캐스코드 파워 스택을 포함하고, HI-측 및 LO-측 게이트 드라이버와 HI-측 및 LO-측 동적 바이어스부를 포함하며, HI-측 및 LO-측 게이트 드라이버는 HI-측 및 LO-측 캐스코드 파워 스택의 스위칭소자로 3단계의 전압레벨을 게이트 신호로 출력하고 HI-측 및 LO-측 동적 바이어스부를 2단계의 전압레벨을 바이어스 신호로 출력할 수 있다. 이러한 2단계의 바이어스 신호를 출력함으로써 스위칭소자의 저항치를 줄여 효율의 저하를 방지할 수 있다.

Description

벅 컨버터
본 발명은 벅 컨버터에 관한 것이다.
일반적으로 벅 컨버터(Buck Converter)는 DC 입력전압을 보다 낮은 DC 출력전압으로 변환하는 DC-DC 전력변환장치이다.
종래에 벅 컨버터와 같은 전력변환기 IC를 위한 공정으로 BCD(Bipolar CMOS DEMOS) 공정을 사용하고 로직이나 혼성 신호 집적회로용으로 SoC 공정(CMOS)을 사용하였으나, 최근에는 전력변환용 IC와 SoC용 IC가 통합되고 있다. 이에 따라서 전력변환 집적회로는 SoC 미세공정을 사용하여 설계해야 하는 환경에 놓여 있다.
이에, 저전압 소자를 사용하는 벅 컨버터에서는 상대적으로 고전압인 배터리 전압의 입력에 대하여 전압스트레스를 경감시키는 캐스코드(Cascode) 형태의 구조가 적용되고 있다.
하지만, 일반적으로 벅 컨버터는 기생 인덕턴스에 의해 과도적으로 스파이크 전압(Spike Voltage) 스트레스에 대한 내성을 갖도록 설계되어야 하기 때문에 전력스위치의 구동전압의 수준을 작게 하여 설계된다. 이에 따라 전력 스위치의 온(On) 저항치(Ron)가 커져 효율 특성이 떨어지는 문제점이 있다.
대한민국 공개특허공보 제10-2017-0131452호에는 전력 FET들의 캐스코드 스택용 드라이브 회로가 개시되어 있다.
상기 선행문헌의 회로에서는 28㎚ 이하의 미세공정 사용에 따라서 사용소자의 전압 내압 특성이 낮아지므로 배터리 전압의 범위(예:2.7~5.5V)를 만족하는 회로 구성시에는 전력스위치는 캐스코드 형태를 제안한다.
이러한 캐스코드 형태의 회로에서는 스위칭 노드의 과도 전압 스트레스를 회피하기 위하여 중간에 고정된 바이어스된 전력스위치를 삽입함으로써 3단의 직렬로 연결하여 전압분배 효과를 얻을 수 있다.
하지만, 전력스위치의 직렬 3단 구조는 단일 구조보다 Ron 저항 특성이 낮아지고 효율 특성이 현저히 떨어지는 문제점이 있다.
본 발명은 캐스코드 스테이지 및 동적 바이어스 전력스위치를 가지며 드라이버 전압을 동적으로 제어하도록 하는 벅 컨버터를 제공하는데 목적이 있다.
본 발명은 캐스코드 형태의 벅 컨버터에서 전력스위치의 On 저항치(Ron)를 줄여 효율의 저하를 방지하도록 하는 벅 컨버터를 제공하는데 목적이 있다.
본 발명은 기생 인덕턴스에 의해 과도적으로 스파이크 전압(spike voltage)을 줄이도록 하는 벅 컨버터를 제공하는데 목적이 있다.
본 발명은 캐스코드 형태의 벅 컨버터에서 전력스위치의 과도 전압 스트레스를 줄이도록 하는 벅 컨버터를 제공하는데 목적이 있다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 벅 컨버터는, 직렬로 연결된 복수의 스위칭소자를 포함하는 HI-측 캐스코드 파워 스택, 상기 HI-측 캐스코드 파워 스택의 스위칭소자 중 제1스위칭소자에 게이트 신호를 출력하는 HI-측 게이트 드라이버, 상기 HI-측 캐스코드 파워 스택의 스위칭소자 중 제2스위칭소자에 동적 바이어스 신호를 출력하는 HI-측 동적 바이어스부를 포함하고, 또한 직렬로 연결된 복수의 스위칭소자를 포함하는 LO-측 캐스코드 파워 스택, 상기 LO-측 캐스코드 파워 스택의 스위칭소자 중 제3스위칭소자에 게이트 신호를 출력하는 LO-측 게이트 드라이버, 상기 LO-측 캐스코드 파워 스택의 스위칭소자 중 제4스위칭소자에 동적 바이어스 신호를 출력하는 LO-측 동적 바이어스부를 포함할 수 있으며, 나아가 상기 HI-측 게이트 드라이버, HI-측 동적 바이어스부, LO-측 게이트 드라이버 및 LO-측 동적 바이어스부의 동작을 제어하는 제어부를 포함할 수 있다.
여기서, 상기 스위칭소자의 Vgs 전압의 최대값이 Vmax인 경우, 상기 HI-측 게이트 드라이버 및 LO-측 게이트 드라이버는 0V, Vmax, 2×Vmax의 3단계 전압레벨의 게이트 신호를 출력하고, 상기 HI-측 동적 바이어스부 및 LO-측 동적 바이어스부는 Vmax, 2×Vmax의 2단계 전압레벨의 바이어스 신호를 출력할 수 있다.
상기 HI-측 캐스코드 파워 스택의 스위칭소자는 PMOS 파워 트랜지스터를 포함하고, 상기 LO-측 캐스코드 파워 스택의 스위칭소자는 NMOS 파워 트랜지스터를 포함할 수 있다.
본 실시예에서 상기 Vmax는 1.8V가 될 수 있다. 물론 이러한 Vmax는 변경이 가능하다.
상기 HI-측 동적 바이어스부는, 입력전압(Vin)의 단자와 접지(GND) 사이에 직렬연결된 제1가변저항, 제1방전저항, 제1트랜지스터를 포함하고, 상기 제1가변저항과 제1방전저항 사이의 전압과 설정된 기준전압(Vref)을 이용하여 상기 제1트랜지스터의 게이트 신호를 출력하고, 상기 제1방전저항과 제1트랜지스터 사이의 전압을 HI-측 바이어스 전압으로 출력하되, 상기 입력전압(Vin)의 단자와 상기 HI-측 바이어스 전압의 단자 사이에 제2방전저항과 제2트랜지스터가 직렬연결되며 상기 제1방전저항의 저항치와 상기 제2트랜지스터의 턴온/턴오프에 의해 상기 출력되는 HI-측 바이어스 전압이 결정될 수 있다.
또한, 상기 LO-측 동적 바이어스부는, 상기 입력전압(Vin)의 단자와 접지(GND) 사이에 직렬연결된 제3트랜지스터, 제3방전저항, 제2가변저항을 포함하고, 상기 제3방전저항과 제2가변저항 사이의 전압과 상기 기준전압(Vref)을 이용하여 상기 제3트랜지스터의 게이트 신호를 출력하고, 상기 제3트랜지스터와 제3방전저항 사이의 전압을 LO-측 바이어스 전압으로 출력하되, 상기 입력전압(Vin)의 단자와 상기 LO-측 바이어스 전압의 단자 사이에 제4방전저항과 제4트랜지스터가 직렬연결되며 상기 제2방전저항의 저항치와 상기 제4트랜지스터의 턴온/턴오프에 의해 상기 출력되는 LO-측 바이어스 전압이 결정될 수 있다.
또한, 상기 HI-측 캐스코드 파워 스택의 제2스위칭소자의 게이트 단자와 소스 단자 사이에 연결된 제1커패시터를 포함하고, 상기 LO-측 캐스코드 파워 스택의 제4스위칭소자의 게이트 단자와 소스 단자 사이에 연결된 제2커패시터를 포함할 수 있다.
본 발명의 실시 예에 따른 벅 컨버터 및 그의 제어방법은 다음과 같은 효과들을 갖는다.
첫째, 본 발명에 의하면 캐스코드 파워 스테이지(cascode power stage) 및 동적 바이어싱 전압(dynamic biasing voltage) 구조를 갖는 벅 컨버터에서 전력스위치의 On 저항치(Ron)를 줄이므로 효율의 저하를 방지할 수 있다.
둘째, 본 발명에 의하면 캐스코드 형태의 벅 컨버터에서 스위칭 노드에서 발생되는 과도 전압 스트레스를 경감시킬 수 있다.
셋째, 본 발명에 의하면 전력스위치의 Ron 저항의 최소치 확보를 통해 최대한의 효율 특성을 유지할 수 있는 효과가 있다.
넷째, 본 발명에 의하면 캐스코드 형태의 벅 컨버터에서 기생 인덕턴스에 의해 과도적으로 스파이크 전압(spike voltage)을 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 벅 컨버터의 구성도.
도 2는 본 발명의 실시예에 따른 벅 컨버터의 캐스코드 파워 스택의 구성도.
도 3는 본 발명의 실시예에 따른 벅 컨버터의 동적 바이어스부의 구성도.
도 4는 본 발명의 실시예에 따른 HI-측 및 LO-측 드라이버 신호와 바이어스 신호의 일 예시도.
도 5는 종래기술의 벅 컨버터와 본 발명의 벅 컨버터 간의 효율을 실험적으로 비교한 그래프.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 실시예에 따른 벅 컨버터의 구성을 나타낸 회로도이다.
도 1에는 입력전압(Vin)으로부터 출력전압(Vout)을 공급하기 위해 본 개시내용에 따라 구성된 벅 컨버터(1)가 도시된다.
본 실시예에서 제어부(10)는 HI-측 게이트 드라이버(11), HI-측 동적 바이어스(dynamic bias)부(12), LO-측 동적 바이어스부(13), LO-측 게이트 드라이버(14)를 제어하기 위해 벅 컨버터(1)의 출력전압(Vout)을 피드백 신호로서 수신한다.
HI-측 게이트 드라이버(11)와 HI-측 동적 바이어스부(12)는 HI-측 캐스코드 파워 스택(15)을 구동시키기 위한 HI-측 드라이브 신호(11a) 및 HI-측 동적 바이어스 신호(12a)를 출력할 수 있다.
LO-측 동적 바이어스부(13)와 LO-측 게이트 드라이버(14)는 LO-측 캐스코드 파워 스택(16)을 구동시키기 위한 LO-측 동적 바이어스 신호(13a) 및 LO-측 드라이브 신호(14a)를 출력할 수 있다.
필터부(17)는 인덕터(L)와 출력 커패시터(Cout)를 포함하여 구성될 수 있으며, 선택적으로 필터용 저항들(미도시)을 포함할 수 있다. 이러한 인덕터(L)와 출력 커패시터(Cout)에 의해 벅 컨버터(1)가 완성될 수 있다. 본 실시예에서 필터부(17)는 저역통과의 특성을 가진 소자나 회로라면 어떠한 구성도 적용이 가능할 것이다.
도 2는 본 발명의 실시예에 따른 벅 컨버터의 캐스코드 파워 스택의 구성도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 벅 컨버터(10)에서 HI-측 캐스코드 파워 스택(11)와 LO-측 캐스코드 파워 스택(14)은 캐스코드 형태로 구성될 수 있으며, HI-측 캐스코드 파워 스택(11)은 복수의 스위칭소자(P1,P2)가 직렬로 연결되고 LO-측 캐스코드 파워 스택(14)은 복수의 스위칭소자(N1,N2)가 직렬로 연결될 수 있다. 이러한 HI-측 캐스코드 파워 스택(11) 및 LO-측 캐스코드 파워 스택(14)은 출력노드(21)에서 연결될 수 있다.
본 실시예에서 스위칭소자(P1,P2,N1,N2)는 예컨대 트랜지스터로 구현될 수 있다. 그리고, 도면에는 일례로서 HI-측 캐스코드 파워 스택(11)와 LO-측 캐스코드 파워 스택(14)은 각각 2개의 스위칭소자(P1,P2)(N1,N2)가 직렬로 연결된 예를 도시하고 있지만, 3개 이상의 스위칭소자가 직렬로 연결될 수도 있다.
본 발명의 일 실시예에서, HI-측 캐스코드 파워 스택(11)과 LO-측 캐스코드 파워 스택(14)이 각각 2개의 스위칭소자(P1,P2)(N1,N2)를 포함하고, 각각의 스위칭소자(P1,P2,N1,N2)의 Vgs 전압의 최대값을 Vmax라고 하면 입력전압(Vin)은 2×Vmax가 될 수 있고, 출력전압(Vout)은 0V와 2×Vmax 사이에서 설정될 수 있다. 본 실시예에서 예컨대, Vmax가 1.8V이면, Vout은 제어신호 듀티(duty) × 입력전압(Vin)의 관계로 출력될 수 있으며, 이때 허용되는 제어신호 듀티는 통상 5~95%(0.05~0.95) 수준이다.
본 실시예에서, HI-측 캐스코드 파워 스택(11)의 스위칭소자(P1,P2)는 예컨대 PMOS 소자일 수 있고, LO-측 캐스코드 파워 스택(14)의 스위칭소자(N1,N2)는 예컨대 NMOS 소자일 수 있다.
물론, 다른 실시예에서 HI-측 캐스코드 파워 스택(11) 및 LO-측 캐스코드 파워 스택(14)은 Vin 및 Vmax와 같은 파라미터들에 따라 상이한 개수의 스위칭소자로 구성될 수 있을 것이다.
한편, HI-측 게이트 드라이버(11)에서 출력되는 HI-측 드라이브 신호(11a)는 제1스위칭소자(P1)의 게이트에 커플링될 수 있다. HI-측 드라이브 신호(11a)는 0V, Vmax, 2×Vmax 사이를 스윙하는 펄스일 수 있다. 도 4에 도시된 바와 같이 HI-측 드라이브 신호(11a)는 3단계의 레벨(0V,Vmax,2×Vmax)을 가질 수 있다.
그 이유는 다음과 같다, 제1스위칭소자(P1)가 턴온되어 Vgs 전압이 0V에서 2×Vmax로 변할 때 벅 컨버터(1)에 존재하는 기생 인덕턴스 성분에 의해 해당 전압이 2×Vmax의 20% 정도로 상승하는 오버슈트가 발생될 수 있다.
이러한 오버슈트는 제1스위칭소자(P1)에 전압스트레스로 작용할 수 있다. 특히, 제1스위칭소자(P1)는 턴온과 턴오프를 반복하기 때문에 턴온시마다 오버슈트가 발생하므로 전압스트레스가 계속 발생될 수 있다.
이에 따라, 턴온시에 제1스위칭소자(P1)의 Vgs 전압을 Vmax로 함으로써 턴온시 오버슈트가 발생하더라도 2×Vmax의 내압을 견딜 수 있도록 하기 위한 것이다.
또한, 정상 상태로 진입 시 제1스위칭소자(P1)의 Vgs 전압을 2×Vmax로 최대로 구동함으로써 Ron 저항치를 최소화시켜 효율특성의 저하를 막을 수 있다.
이는 LO-측 게이트 드라이버(14)에서 출력되는 LO-측 드라이브 신호(14a)에도 동일하게 적용될 수 있다. LO-측 드라이브 신호(14a)는 제3스위칭소자(N1)의 게이트에 커플링될 수 있다. 도 4에 도시된 바와 같이 LO-측 드라이브 신호(14a)는 0V, Vmax, 2×Vmax 사이를 스윙하는 펄스일 수 있다.
그리고, HI-측과 동일하게 정상 상태로 진입 시 제3스위칭소자(N1)의 Vgs 전압을 2×Vmax로 최대로 구동함으로써, Ron 저항치를 최소화시켜 효율특성의 저하를 막을 수 있다.
본 실시예에서 제2스위칭소자(P2) 및 제4스위칭소자(N2)의 게이트는 HI-측 게이트 드라이버(11)에서 출력되는 HI-측 드라이브 신호(11a) 및 LO-측 게이트 드라이버(14)에서 출력되는 LO-측 드라이브 신호(14a)에 의해 구동되지 않고 HI-측 동적 바이어스부(12) 및 LO-측 동적 바이어스부(13)에서 출력되는 동적 전압으로 바이어싱될 수 있다.
예컨대, 제2스위칭소자(P2)의 게이트는 Vmax와 2×Vmax의 전압 레벨에서 바이어싱될 수 있고, 이와 유사하게 제4스위칭소자(N2)의 게이트는 Vmax와 2×Vmax의 전압 레벨에서 바이어싱 될 수 있다.
도시된 바와 같이, HI-측 동적 바이어스부(12)는 제2스위칭소자(P2)의 게이트에 연결될 수 있다. 바이어싱 커패시터(미도시)는 Vin과 P2의 게이트 사이에 연결될 수 있다.
또한, LO-측 동적 바이어스부(13)는 제4스위칭소자(N2)의 게이트에 연결될 수 있고, 바이어싱 커패시터(미도시)는 접지와 제4스위칭소자(N2)의 게이트 사이에 연결될 수 있다.
HI-측 동적 바이어스부(12) 및 LO-측 동적 바이어스부(13)는 DC 바이어스 전압을 생성하기 위한 수단으로서 Vmax와 2×Vmax의 전압 레벨을 반복적으로 출력할 수 있다. 본 실시예에서 예컨대 Vmax는 1.8V가 될 수 있다.
제2스위칭소자(P2)의 드레인은 제2스위칭소자(P2)의 게이트에 용량적으로 커플링될 수 있고, 이에 따라 노드(21)에서의 출력신호를 커플링 신호로서 제2스위칭소자(P2)의 게이트에 커플링할 수 있다. HI-측 동적 바이어스부(12)의 출력은 제2스위칭소자(P2)의 게이트에 드라이브 신호를 제공하기 위한 수단으로서 커플링 신호와 결합될 수 있다.
마찬가지로, 제4스위칭소자(N2)의 드레인은 제4스위칭소자(N2)의 게이트에 용량성으로 커플링될 수 있고, 이에 따라 노드(21)에서의 출력신호를 커플링 신호로서 제4스위칭소자(N2)의 게이트에 커플링할 수 있다. LO-측 동적 바이어스부(13)의 출력은 제4스위칭소자(N2)의 게이트에 드라이브 신호를 제공하기 위한 수단으로서 커플링 신호와 결합될 수 있다.
또한, 제2,4스위칭소자(P2,N2)의 기생 커패시턴스(Cx1,Cx2) 각각은 개개의 용량성 커플링을 제공할 수 있다. 이들 기생 커패시턴스들은 게이트 및 드레인 영역들과 같은 트랜지스터 디바이스의 구조들 내부에서 발생할 수 있다.
물론, 다른 실시예에서는 제2,4스위칭소자(P2,N2) 각각의 게이트와 드레인 사이에 실제로 커패시터를 연결함으로써 이들 기생 커패시턴스(Cx1,Cx2)를 명시적으로 나타낼 수도 있다.
도 3은 본 발명의 실시예에 따른 벅 컨버터의 동적 바이어스부의 구성도를 도시한다.
먼저, 도 3의 (a)를 참조하면 HI-측 동적 바이어스부(12)에서 출력되는 HI-측 바이어스 전압(VHbias)은 DC 바이어스 레벨을 설정할 수 있다. HI-측 동적 바이어스부(12)에서 입력전압(Vin)과 접지(GND) 사이에 제1가변저항(Rdac1), 제1방전저항(R1), 제1트랜지스터(Tr1)이 직렬로 연결될 수 있다.
비교기(31)는 제1가변저항(Rdac1)과 제1방전저항(R1) 사이의 전압과 설정된 기준전압(Vref)을 이용하여 제1트랜지스터(Tr1)의 게이트 신호를 출력할 수 있다. 이때, 제1가변저항(Rdac1)과 제1방전저항(R1) 사이의 전압은 제1가변저항(Rdac1)의 저항치에 의해 결정될 수 있다.
HI-측 바이어스 전압(VHbias)은 제1방전저항(R1)과 제1트랜지스터(Tr1) 사이의 노드(32)의 전압이 될 수 있다. 이때, 입력전압(Vin)의 단자와 HI-측 바이어스 전압(VHbais)의 단자 사이에는 제2방전저항(R2)와 제2트랜지스터(Tr2)가 직렬로 연결될 수 있다.
제1가변저항(Rdac1)과 제2트랜지스터(Tr2)의 제어신호에 따라 HI-측 바이어스 전압(VHbias)은 Vmax와 2×Vmax의 전압으로 출력될 수 있다.
이와 동일하게 도 3의 (b)에서도 LO-측 동적 바이어스부(13)에서 출력되는 LO-측 바이어스 전압(VLbias)은 DC 바이어스 레벨을 설정할 수 있다. LO-측 동적 바이어스부(13)에서 입력전압(Vin)과 접지(GND) 사이에 제3트랜지스터(Tr3), 제3저항(R3), 제2방전저항(Rdac2)이 직렬로 연결될 수 있다.
비교기(33)는 제3저항(R3)와 제2가변저항(Rdac2) 사이의 전압과 설정된 기준전압(Vref)을 이용하여 제3트랜지스터(Tr3)의 게이트 신호를 출력할 수 있다. 이때, 제3저항(R3)와 제2가변저항(Rdac2) 사이의 전압은 제2가변저항(Rdac2)의 저항치에 의해 결정될 수 있다.
LO-측 바이어스 전압(VLbias)은 제3트랜지스터(Tr3)와 제1저항(R3) 사이의 노드(34)의 전압이 될 수 있다. 이때, 입력전압(Vin)의 단자와 LO-측 바이어스 전압(Vlbais)의 단자 사이에는 제4방전저항(R4)와 제4트랜지스터(Tr4)가 직렬로 연결될 수 있다.
제2가변저항(Rdac2)과 제4트랜지스터(Tr4)의 제어신호에 따라 LO-측 바이어스 전압(Vlbias)은 Vmax와 2×Vmax의 전압으로 출력될 수 있다.
이러한 HI-측 동적 바이어스부(12) 및 LO-측 동적 바이어스부(13)가 적용된 벅 컨버터(10)의 동작을 설명한다.
HI-측 동적 바이어스부(12) 및 LO-측 동적 바이어스부(13)는 각각 HI-측 캐스코드 파워 스택(11) 및 LO-측 캐스코드 파워 스택(14)을 도통 상태와 비-도통 상태 사이에서 순환시킬 수 있다.
예컨대, HI-측 동적 바이어스부(12)가 HI-측 캐스코드 파워 스택(11)을 도통 상태로 구동시킬 때, LO-측 동적 바이어스부(13)는 LO-측 캐스코드 파워 스택(14)은 비-도통 상태로 구동시킬 수 있다.
반대로, HI-측 동적 바이어스부(12)가 HI-측 캐스코드 파워 스택(11)을 비-도통 상태로 구동시킬 때, LO-측 동적 바이어스부(13)는 LO-측 캐스코드 파워 스택(14)은 도통 상태로 구동시킬 수 있다.
예컨대, 제1사이클에서 HI-측 캐스코드 파워 스택(11)이 도통 상태로 구동된다고 가정되면, LO-측 캐스코드 파워 스택(14)은 비-도통 상태로 구동된다. HI-측 동적 바이어스부(12)는 HI-측 캐스코드 파워 스택(11)의 제1스위칭소자(P1)의 게이트를 Vmax로 구동하여 P1을 턴온할 수 있다.
전술한 바와 같이, HI-측 동적 바이어스부(12)는 2×Vmax와 Vmax 사이의 HI-측 바이어스 전압(VHbias)을 제2스위칭소자(P2)의 게이트에 제공할 수 있다. 이에 따라 P2는 턴온될 수 있다.
노드(22)에서 전압이 2×Vmax까지 상승함에 따라, 노드(22)에서의 출력전압의 적어도 일부를 P2의 게이트에 커플링하는 용량성 커플링(예컨대, Cx1)의 도움으로 P2의 게이트 전압도 또한 상승할 수 있다.
용량성 커플링의 결과로서, P2의 Vgs가 Vmax를 초과하지 않도록 P2에서의 게이트 전압은 실질적으로 지연 없이 실시간으로 노드(22)에서의 출력전압을 추적할 수 있다. HI-측 동적 바이어스부(12)가 P2의 게이트 전압을 2×Vmax와 Vmax 사이에서 유지하도록 구성되기 때문에, 노드(22)가 2×Vmax까지 계속해서 상승함에 따라, P2의 게이트 전압은 2×Vmax의 최대 전압으로 제한될 수 있다.
LO-측 캐스코드 파워 스택(14)의 동작을 참조하면, 제1사이클에서 LO-측 게이트 드라이버(14)는 LO-측 캐스코드 파워 스택(14)을 비-도통 상태로 구동시킬 수 있다. LO-측 게이트 드라이버(14)는 제3스위칭소자(N1)의 게이트를 접지 전위로 구동시킬 수 있고, 이에 따라 N1을 턴오프할 수 있다.
제4스위칭소자(N2)에서 노드(22)에서의 전압이 2×Vmax까지 상승함에 따라 노드(22)에서의 출력전압의 적어도 일부를 N2의 게이트에 커플링하는 용량성 커플링(예컨대, Cx2)의 도움으로 N2의 게이트 전압도 또한 상승할 것이다.
예컨대, N2에서의 Vgs가 Vmax를 초과하지 않도록, N2에서의 게이트 전압은 실질적으로 지연 없이 실시간으로 노드(22)에서의 출력전압을 추적할 수 있다. LO-측 동적 바이어스부(13)가 N2의 게이트 전압을 2×Vmax와 Vmax 사이에서 유지하도록 구성되기 때문에, 노드(22)가 2×Vmax까지 계속해서 상승함에 따라, N2의 게이트 전압은 2×Vmax로 제한될 수 있다.
노드(23)에서의 전압은 N2의 게이트 전압, 즉, 2×Vmax까지 상승할 수 있으며, 이에 따라 N2가 오프될 수 있다. N2의 최대 게이트 전압을 2×Vmax로 제한함으로써, 노드(22)에서의 전압이 2×Vmax에 도달할 때, N2의 Vgs는 N2의 Vmax 정격을 초과하지 않는다.
다음으로, HI-측 캐스코드 파워 스택(11)이 비-도통 상태로 구동될 수 있고 LO-측 캐스코드 파워 스택(14)이 도통 상태로 구동될 수 있는 제1사이클 이후의 제2사이클을 고려할 수 있다.
LO-측 게이트 드라이버(14)는 LO-측 캐스코드 파워 스택(14)의 N1의 게이트를 Vmax로 구동할 수 있고, 이에 따라 N1을 턴 온하고 노드(24)를 접지 전위가 되게 할 수 있다.
제1사이클에서와 같이 N2의 게이트 전압은 2×Vmax이다. 이에 따라, N2는 턴온되고, 노드(22)는 2×Vmax에서 접지 전위로 될 수 있다. 노드(22)가 접지 전위로 되기 때문에 N2의 게이트 전압이 용량성 커플링(예컨대, Cx2)의 도움으로 노드(22)에서의 출력 신호를 실질적으로 지연 없이 실시간으로 추적함에 따라서, N2의 게이트 전압도 접지 전위로 될 것이다. 그러나, LO-측 동적 바이어스부(13)는 N2의 게이트에서의 최소 전압 레벨을 Vmax로 제한할 수 있다.
제2사이클에서 HI-측 캐스코드 파워 스택(11)을 참조하면, HI-측 게이트 드라이버(11)는 HI-측 캐스코드 파워 스택(11)을 비-도통 상태로 구동시킬 수 있다. HI-측 게이트 드라이버(11)는 P1의 게이트를 2×Vmax로 구동시킬 수 있고, 이에 따라 P1을 턴오프할 수 있다. 턴오프 상태의 P1을 통해, 노드(21)에서의 전압은 P2의 게이트 전압과 등화시킬 것이다. 제1사이클로부터 알 수 있는 바와 같이, P2의 게이트 전압은 2×Vmax이고, 따라서 노드(21)는 2×Vmax가 될 것이며, P2는 턴오프될 것이다.
노드(22)가 2×Vmax로부터 접지 전위로 되기 때문에, P2의 게이트 전압이 용량성 커플링(예컨대, Cx1)의 도움으로 노드(22)에서의 출력신호를 실질적으로 지연 없이 실시간으로 추적함에 따라서, P2의 게이트 전압도 접지 전위로 될 것이다.
그러나, HI-측 동적 바이어스부(12)는 P2의 게이트에서의 최소 전압 레벨을 Vmax로 제한할 것이다. P2의 최소 게이트 전압을 Vmax로 제한함으로써, 노드(22)에서의 전압이 접지 전위로 하강할 때, P2의 Vgs는 P2의 Vmax 정격을 초과하지 않을 것이다.
도 5는 종래기술의 벅 컨버터와 본 발명의 벅 컨버터 간의 효율을 실험적으로 비교한 그래프이다. 도 5를 참조하면, 고정 바이어스 전압을 적용한 종래기술의 벅 컨버터와 동적 바이어스 전압을 적용한 본 발명의 벅 컨버터의 간의 효율을 비교해보면, 중부하 조건에서 출력전력이 증가할수록 효율 특성이 종래기술에 비해 본 발명이 6% 정도로 높음을 알 수 있다. 출력전력이 증가할수록 도체손실의 크기가 커지기 때문에 효율 특성 격차는 더 커질 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (6)

  1. 직렬로 연결된 복수의 스위칭소자를 포함하는 HI-측 캐스코드 파워 스택;
    상기 HI-측 캐스코드 파워 스택의 스위칭소자 중 제1스위칭소자에 게이트 신호를 출력하는 HI-측 게이트 드라이버;
    상기 HI-측 캐스코드 파워 스택의 스위칭소자 중 제2스위칭소자에 동적 바이어스 신호를 출력하는 HI-측 동적 바이어스부;
    직렬로 연결된 복수의 스위칭소자를 포함하는 LO-측 캐스코드 파워 스택;
    상기 LO-측 캐스코드 파워 스택의 스위칭소자 중 제3스위칭소자에 게이트 신호를 출력하는 LO-측 게이트 드라이버;
    상기 LO-측 캐스코드 파워 스택의 스위칭소자 중 제4스위칭소자에 동적 바이어스 신호를 출력하는 LO-측 동적 바이어스부;
    상기 HI-측 게이트 드라이버, HI-측 동적 바이어스부, LO-측 게이트 드라이버 및 LO-측 동적 바이어스부의 동작을 제어하는 제어부를 포함하고,
    상기 스위칭소자의 Vgs 전압의 최대값이 Vmax인 경우, 상기 HI-측 게이트 드라이버 및 LO-측 게이트 드라이버는 0V, Vmax, 2×Vmax의 3단계 전압레벨의 게이트 신호를 출력하고, 상기 HI-측 동적 바이어스부 및 LO-측 동적 바이어스부는 Vmax, 2×Vmax의 2단계 전압레벨의 바이어스 신호를 출력하는 벅 컨버터.
  2. 제1항에 있어서,
    상기 HI-측 캐스코드 파워 스택의 스위칭소자는 PMOS 파워 트랜지스터를 포함하고, 상기 LO-측 캐스코드 파워 스택의 스위칭소자는 NMOS 파워 트랜지스터를 포함하는 벅 컨버터.
  3. 제1항에 있어서,
    상기 Vmax는 1.8V인 것을 특징으로 하는 벅 컨버터.
  4. 제1항에 있어서,
    상기 HI-측 동적 바이어스부는,
    입력전압(Vin)의 단자와 접지(GND) 사이에 직렬연결된 제1가변저항, 제1방전저항, 제1트랜지스터를 포함하고, 상기 제1가변저항과 제1방전저항 사이의 전압과 설정된 기준전압(Vref)을 이용하여 상기 제1트랜지스터의 게이트 신호를 출력하고, 상기 제1방전저항과 제1트랜지스터 사이의 전압을 HI-측 바이어스 전압으로 출력하되, 상기 입력전압(Vin)의 단자와 상기 HI-측 바이어스 전압의 단자 사이에 제2방전저항과 제2트랜지스터가 직렬연결되며 상기 제1방전저항의 저항치와 상기 제2트랜지스터의 턴온/턴오프에 의해 상기 출력되는 HI-측 바이어스 전압이 결정되는 벅 컨버터.
  5. 제4항에 있어서,
    상기 LO-측 동적 바이어스부는,
    상기 입력전압(Vin)의 단자와 접지(GND) 사이에 직렬연결된 제3트랜지스터, 제3방전저항, 제2가변저항을 포함하고, 상기 제3방전저항과 제2가변저항 사이의 전압과 상기 기준전압(Vref)을 이용하여 상기 제3트랜지스터의 게이트 신호를 출력하고, 상기 제3트랜지스터와 제3방전저항 사이의 전압을 LO-측 바이어스 전압으로 출력하되, 상기 입력전압(Vin)의 단자와 상기 LO-측 바이어스 전압의 단자 사이에 제4방전저항과 제4트랜지스터가 직렬연결되며 상기 제2방전저항의 저항치와 상기 제4트랜지스터의 턴온/턴오프에 의해 상기 출력되는 LO-측 바이어스 전압이 결정되는 벅 컨버터.
  6. 제1항에 있어서,
    상기 HI-측 캐스코드 파워 스택의 제2스위칭소자의 게이트 단자와 소스 단자 사이에 연결된 제1커패시터를 포함하고, 상기 LO-측 캐스코드 파워 스택의 제4스위칭소자의 게이트 단자와 소스 단자 사이에 연결된 제2커패시터를 포함하는 벅 컨버터.
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