CN1550066A - 半桥电路 - Google Patents

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CN1550066A CNA028168437A CN02816843A CN1550066A CN 1550066 A CN1550066 A CN 1550066A CN A028168437 A CNA028168437 A CN A028168437A CN 02816843 A CN02816843 A CN 02816843A CN 1550066 A CN1550066 A CN 1550066A
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T�����¶�˹
T·米德尔
ǰ�Ф��
S·范登埃肖特
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Abstract

半桥电路包括用于驱动各个下部晶体管(T1)和上部晶体管(T2)的低端驱动模块(110)和高端驱动模块(210)。每个驱动模块(110，210)是电荷俘获电路，其中低端驱动模块(110)用电容性负载(C)上的电荷驱动低端晶体管(T1)，以及高端驱动模块(210)在它被高电压源驱动时交替地重新充电该电容性负载(C)。每个电荷俘获电路(110，210)还包括二极管(D1，D2)，它阻止在被驱动的晶体管(T1，T2)的栅极上电荷的非故意损失，以及包括齐纳二极管(Z1，Z2)，它把栅极电压箝位在安全电平。这样，半桥电路被有效地驱动，而不需要辅助电源。

Description

半桥电路
                        发明领域
本发明总地涉及控制电路，更具体地涉及半桥电路。
                        发明背景
电桥电路在技术上是已知的，以及典型地用来把直流电压变换成高频交变电压。用于高电压半桥电路的应用包括用于气体放电灯的电子镇流器、开关模式电源、电动机驱动、DC-AC变换器、和等离子体显示板(PDP)驱动器。原理上，电桥电路由两个开关组成，它们被串联连接在高的和低的电源电压之间，并以推挽方式工作，从而把输出端交替地连接到高的和低的电源电压。在只有一个开关的支路的场合下，电路是半桥电路。在半桥电路中，对于电阻/电感负载，只可获得电源电压的一半，或当负载是电容性时，可获得全部电源电压，如在PDP显示驱动器中那样。在典型的半桥电路中，开关是场效应变换器(FET)，诸如n型沟道MOS晶体管。低端晶体管的源极和高端晶体管的漏极分别被连接到负的和正的直流电压源。低端晶体管的漏极和高端晶体管的源极都被连接到输出端。反相器(也是n型沟道MOS晶体管)的源极被连接到负电源。
当正的控制信号被加到反相器晶体管的栅极时，反相器晶体管变为导通的，低端晶体管的栅极被连接到低直流电压(地)，低端晶体管是非导通的。高端晶体管被“驱动”，以使得正的控制信号加到高端晶体管的栅极，然后使它成为导通的。输出端处在低电平。替换地，低的控制信号可被提供给反相器晶体管的栅极和提供给高端晶体管，以使得这些晶体管是非导通的。在这种情形下，低端晶体管被驱动。
在任一种情形下，正常的逻辑供电电压太低，以致不能有效地驱动晶体管。例如，阈值电压是1.5V，而典型的晶体管驱动器提供栅极-源极电压Vgs＝10V。随着Vgs提高，晶体管的电导率大大地增加。
上部的或高端的晶体管可以通过参考高电压源而被触发。然而，在高端晶体管的源极与高电压源之间的电位，随电路中其他晶体管的状态改变而改变。现有的电路配置通过采用包含二极管、电容、电阻、和15V辅助电压源的自举电路而补偿这些变化。自举电路被建立在输出端与高端晶体管的栅极之间，由此把电位提升到几乎大于电源电压15V。自举电路也使得电流能够流过反相器，以及提供时延，以使得高端和低端晶体管不能同时导通，因为上部晶体管可能由于输出端处的瞬态而受到伪触发。
在一个方法中，辅助电压是通过电阻从高直流电压得到的。该方法的问题是增高的电路温度，这表示不可接受的功耗。为了减小电流和相关的耗散，可以增加附加的开关。
在高电流功率半导体中，通过提供负电压到高端晶体管，而生成辅助电压。该方法的缺点在于，需要增加用于反相器的每个输出阶段的单独的变压器或变压器线圈。
                        发明概要
当前需要一种半桥电路的改进配置，它通过减小功耗而不需要提供辅助电压源，从而克服在现有的自举电路中固有的限制。为此，本发明提供由任意独立权利要求规定的半桥电路。从属权利要求规定有利的实施例。
本发明的电桥电路通过提供一个半桥驱动器而满足以上描述的需要，这里低端晶体管、高端晶体管、或者二者都通过“电荷俘获(chargetrap)”驱动，消除了对于附加的中间电压辅助电源的需要，和消除了高端晶体管的伪触发，由此限制了功耗。该驱动器优选地是高电压集成电路。
概略地，本发明的优选实施例是一个包括上部和下部晶体管的半桥电路，这两个晶体管是高电压双扩散MOSFET(HV DMOS)。上部晶体管的源极被连接到输出端，其漏极被连接到已施加高直流电压的端或轨(rail)。作为例子，下部晶体管是n型晶体管，其源极被连接到低电压轨(实际上到地)，其漏极被连接到相同的输出端。电容性负载元件也是从输出端被连接到低电压轨。在本发明的示例性实施例中，控制电路提供用来驱动上部晶体管的控制信号，以及第二控制电路提供用来驱动下部晶体管的控制信号。该第二控制电路是电荷俘获器，它包括第三场效应晶体管，其漏极被连接到输出端，以及其源极被连接到二极管的阳极。二极管的阴极被连接到下部晶体管的栅极。第二控制电路还包括第四场效应晶体管，其漏极被连接到下部晶体管的栅极，以及其源极被连接到低电压轨，并与齐纳二极管相并联，齐纳二极管的阳极被连接到低电压轨。齐纳二极管将施加到下部晶体管的栅极上的电压限制为安全电平。
本发明的另一个实施例提供用于上部晶体管的电荷俘获控制电路。上部控制电路包括：第五场效应晶体管，其漏极被连接到上部晶体管的栅极，以及其源极被连接到低电压轨；第六场效应晶体管，其漏极被连接到低电压轨，以及其源极被连接到第二二极管的阳极；和第二电压限制齐纳二极管，其阳极被连接到上部晶体管的源极以及其阴极被连接到上部晶体管的栅极。
本发明的一个方面是，上部和下部电荷俘获控制电路可以相互合作地用于一个半桥电路中，或单独地与其他控制电路一起使用。
在本发明的上述实施例中所有的晶体管是场效应晶体管(FET)。但是，不用进一步解释，从以下的说明中将会看到，本发明可被使用于全桥电路和半桥电路，以及采用具有类似特性的晶体管，包括其他MOS型晶体管和诸如绝缘栅双极晶体管(IGBT)的双极晶体管。
本发明附加的目的、优点、和新颖的特性将部分地在下面的说明中阐述，以及部分地在以下的分析后使本领域技术人员更明白，或者可以通过本发明的实践认识到。
                        附图简述
图1是显示使用本发明的示例性实施例的、改进的低端驱动的半桥电路的电路图；
图2是显示使用本发明的示例性实施例的、改进的高端驱动的半桥电路的电路图；以及
图3是显示使用本发明的示例性实施例的、改进的低端与改进的高端驱动器相互合作的半桥电路的电路图。
                        优选实施方式描述
现在详细地参照附图中显示的本发明的示例性实施例，其中相同的数字表示相同的部件，图1是采用本发明的低端电荷俘获110的实施例的半桥电路100的电路图。低端电荷俘获电路110提供重要的特性，诸如提供用于触发低端晶体管T1的电荷的电容性负载C，用于限制触发电压为安全电平的齐纳二极管Z1，以及用于保持T1的栅极上的触发电压的二极管D1。参照图1，在示例性实施例中，低端电荷俘获电路110是半桥电路100的一个部件。半桥电路100包括两个开关晶体管T1和T2、一个输出端120和高电压源HV。高电压源HV提供在轨130上的高电压，而轨140处在相当低的电位。下部或“低端”场效应晶体管T1的源极被连接到低电压轨140，以及其漏极被连接到输出端120。高端场效应晶体管T2的漏极被连接到高电压源HV，以及其源极被连接到输出端120。作为例子，高端和低端晶体管T1和T2是高电压双扩散MOSFET(HV DMOS)。低端电荷俘获电路110包括与二极管D1串联的第三场效应晶体管T3，以及与齐纳二极管Z1并联的第四场效应晶体管T4。第三晶体管T3的漏极被连接到输出端120，以及其源极被连接到二极管D1的阳极。在这个示例性实施例中，第三晶体管T3是高电压n型沟道双扩散MOSFET(HV-nDMOS)型晶体管。二极管D1的阴极被连接到低端晶体管T1的栅极。第四晶体管T4的漏极被连接到低端晶体管T1的栅极，以及其源极被连接到低电压轨140。充电的电容性负载C从输出端120连接到低电压轨140。
为了工作，例如把直流(DC)变换成交流(AC)，半桥电路100的晶体管T1和T2必须被交替地触发。在图1的例子中，高端晶体管被高端驱动器150触发，高端驱动器150可被配置为按照本发明的替换实施例的高端电荷俘获电路210，它在图2上显示，以及在下面详细描述。低端电荷俘获110提供对于触发低端晶体管T1所需要的电压。
在工作时，为了触发T1，把信号S1加到第三晶体管T3的栅极。低端晶体管T1的栅极然后由已充电的电容性负载C通过第三晶体管T3和二极管D1进行充电。因为电容性负载C的电荷现在被加到低端晶体管T1的栅极，所以低端晶体管T1被触发，因此开始导通。与第四晶体管T4并联连接的齐纳二极管Z1把T1的栅极电压限制为安全值。通过防止栅极电压经过第三晶体管T3的背栅二极管从低端晶体管T1放电，二极管D1保持低端晶体管T1的导通状态。当电容性负载C被完全放电时，在输出端120处的电压约为0V。通过关断第三晶体管T3和接通第四晶体管T4，低端晶体管T1被关断。第三晶体管T3和第四晶体管T4分别被低电压CMOS输出(例如，3.3V或5V)直接或间接驱动。
现在参照图2，本发明的替换示例性实施例确立高端电荷俘获电路210，它被显示为半桥电路100的部件。高端电荷俘获电路210包括第五场效应晶体管T5，其源极被连接到低电压轨140，以及其漏极被连接到高端晶体管T2的栅极。高端电荷俘获电路210还包括与二极管D2串联连接的第六场效应晶体管T6。虽然可以使用具有相似性质的其他类型的晶体管，但在本示例性实施例中，第六晶体管T6是高电压n型沟道双扩散MOSFET(HV nDMOS)型晶体管。第六晶体管T6的漏极被连接到高电压轨130，以及其源极被连接到二极管D2的阳极。二极管D2的阴极被连接到高端晶体管T2的栅极。齐纳二极管Z2在输出端120被连接，使Z2的阴极连接到高端晶体管T2的栅极。未充电的电容性负载C从输出端120连接到低电压轨140。
该替换实施例的工作非常类似于先前的实施例。低端晶体管T2被低端驱动器250触发，低端驱动器250可被配置为低端电荷俘获电路110。为了触发高端晶体管T2，把信号S2加到第六晶体管T6的栅极。高端晶体管T2的栅极然后由高电压源HV通过第六晶体管T6和二极管D2进行充电。高端晶体管T2被触发，所以开始导通，由此重新充电未充电的电容性负载C。跨接高端晶体管T2的源极和栅极的齐纳二极管Z1限制T2的栅极电压为安全值。通过防止栅极电压经过第六晶体管T6的背栅(back-gate)二极管从高端晶体管T2放电，二极管D2保持高端晶体管T2的导通状态。因此，电容性负载C被完全充电，这样，在输出端120处的电压近似等于在高电压源HV处的电压，正如在高电压轨130处测量的。通过关断第六晶体管T6和接通第五晶体管T5，高端晶体管T2被关断。第五晶体管T5和第六晶体管T6分别通过低电压CMOS输出(例如，3.3V或5V)被直接或间接驱动。
现在参照图3，在另一个实施例中，低端电荷俘获电路110和高端电荷俘获电路210分别被使用来驱动低端晶体管T1和高端晶体管T2。按照图3，以上对于图1和2列出的部件被组合，其中高端驱动器150是高端电荷俘获电路210，以及低端驱动器250是低端电荷俘获电路110。
优选实施例因此可被总结如下。半桥电路包括用于驱动各个下部晶体管T1和上部晶体管T2的低端驱动模块110和高端驱动模块210。每个驱动模块110、210是电荷俘获电路，其中低端驱动模块110用电容性负载C上的电荷驱动低端晶体管T1，以及高端驱动模块210在它被高电压源驱动时，交替地重新充电电容性负载C。每个电荷俘获电路110、210还包括二极管D1、D2，其防止在驱动的晶体管T1、T2的栅极上电荷的非故意损失，以及包括齐纳二极管Z1、Z2，其把栅极电压箝位在安全电平。这样，半桥电路被有效地驱动，而不需要辅助电源。
从上述内容看来，可以理解，本发明提供用于生成和保持一个足以触发晶体管的信号的电路配置。再者，应当理解，以上内容仅仅涉及到本发明的示例性实施例，可以作出许多改变而不背离由以下的权利要求限定的本发明的范围。在权利要求中，放置在括号之间的任何参考符号不被看作为限制权利要求。词语“包括”不排除存在有不同于权利要求中列出的那些元件或步骤。在元件前面的词语“一”不排除存在多个这样的元件。本发明可以通过包括几个不同元件的硬件、和通过适当编程的计算机被实施。在列举几个装置的设备权利要求中，几个这样的装置可以用相同的硬件来实施。在互相不同的从属权利要求中列出某些措施的这一事实并不表示不能用这些措施的组合来获益。

Claims (10)

1.一种半桥电路，包括：
上部晶体管(T2)，其具有一源极被连接到输出端(120)，以及具有一漏极被连接到轨(130)用于施加高直流电压；
下部晶体管(T1)，其具有一源极被连接到轨(140)用于施加低直流电压，以及具有一漏极被连接到输出端(120)；
上部晶体管控制电路(HS)，用于通过把一个信号施加到上部晶体管(T1)的控制端而驱动该上部晶体管(T2)；以及
下部晶体管控制电路(110)，用于通过把一个信号施加到下部晶体管(T1)的控制端而驱动下部晶体管(T1)，该下部晶体管控制电路(110)包括：
第三晶体管(T3)，其具有一漏极被连接到输出端(120)，以及其具有一源极被连接到二极管(D1)的阳极，该二极管(D1)的阴极被连接到下部晶体管(T1)的控制端；以及
第四晶体管(T4)，其具有一漏极被连接到下部晶体管(T1)的控制端，以及其具有一源极被连接到用于施加低直流电压的轨(140)。
2.权利要求1的半桥电路，其中下部晶体管(T1)是高电压双扩散MOSFET(HV DMOS)。
3.权利要求1的半桥电路，其中第三晶体管(T3)是高电压双扩散n沟道MOSFET(HV nDMOS)。
4.权利要求1的半桥电路，其中所述下部晶体管控制电路(110)还包括齐纳二极管(Z1)，其具有一阳极被连接到用于施加低直流电压的轨(140)，以及具有一阴极被连接到下部晶体管(T1)的控制端，用于限制该下部晶体管(T1)的控制端到安全电压。
5.一种半桥电路，包括：
上部晶体管(T2)，其具有一源极被连接到输出端(120)，以及具有一漏极被连接到轨(130)用于施加高直流电压；
下部晶体管(T1)，其具有一源极被连接到轨(140)用于施加低直流电压，以及具有一漏极被连接到输出端(120)；
下部晶体管控制电路(250)，用于通过把一个信号施加到下部晶体管(T1)的控制端而驱动该下部晶体管(T1)；以及
上部晶体管控制电路(210)，用于通过把一个信号施加到上部晶体管(T2)的控制端而驱动该上部晶体管(T2)；该上部晶体管控制电路(210)包括：
第三晶体管(T5)，其具有一漏极被连接到上部晶体管(T2)的控制端，以及具有一源极被连接到用于施加低直流电压的轨(140)；以及
第四晶体管(T6)，具有一漏极被连接到用于施加高直流电压的轨(130)，以及具有一源极被连接到二极管(D2)的阳极，该二极管(D2)的阴极被连接到该上部晶体管(T2)的控制端。
6.权利要求5的半桥电路，其中下部晶体管(T1)是高电压双扩散MOSFET(HV DMOS)。
7.权利要求5的半桥电路，其中第三晶体管(T6)是高电压双扩散n沟道MOSFET(HV nDMOS)。
8.权利要求5的半桥电路，其中所述上部晶体管控制电路(210)还包括齐纳二极管(Z2)，其具有一阳极被连接到上部晶体管(T2)的源极，以及具有一阴极被连接到上部晶体管(T2)的控制端，用于限制该上部晶体管(T2)的控制端到安全电压。
9.一种半桥电路，包括：
上部晶体管(T2)，其具有一源极被连接到输出端(120)，以及具有一漏极被连接到轨(130)用于施加高直流电压；
下部晶体管(T1)，其具有一源极被连接到轨(140)用于施加低直流电压，以及具有一漏极被连接到输出端(120)；
下部晶体管控制电路(110)，用于通过把一个信号施加到下部晶体管(T1)的控制端而驱动该下部晶体管(T1)；以及
上部晶体管控制电路(210)，用于通过把一个信号施加到上部晶体管(T2)的控制端而驱动该上部晶体管(T2)；
其中下部晶体管控制电路(110)包括：
第三晶体管(T3)，其具有一漏极被连接到输出端(120)，以及具有一源极被连接到二极管(D1)的阳极，该二极管(D1)的阴极被连接到下部晶体管(T1)的控制端；以及
第四晶体管(T4)，其具有一漏极被连接到下部晶体管(T1)的控制端，以及具有一源极被连接到用于施加低直流电压的轨(140)；以及
其中上部晶体管控制电路(210)包括：
第五晶体管(T5)，其具有一漏极被连接到上部晶体管(T2)的控制端，以及具有一源极被连接到用于施加低直流电压的轨(140)；以及
第六晶体管(T6)，其具有一漏极被连接到用于施加高直流电压的轨(130)，以及具有一源极被连接到第二二极管(D2)的阳极，该第二二极管(D2)的阴极被连接到上部晶体管(T2)的控制端。
10.一种组合，包括：
权利要求1、5、或9的半桥电路；以及
被连接到输出端(120)的电容性负载(C)。
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