JP7240349B2 - 半導体回路及びブリッジ回路 - Google Patents

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Description

本発明の実施形態は、半導体回路及びブリッジ回路に関する。
パワー半導体素子の電子端子間には、逆バイアス電圧が掛かることがある。一般的に、この逆バイアス電圧は、高いほど回路の信頼性が低下すると考えられている。例えば、車載向けディスクリート素子の認定試験基準（AEC-Q101-Rev_D1）においては、HTRB（High Temperature Reverse Bias）試験における逆バイアス電圧は、素子の最大定格電圧と規定されている。また、高圧パワー半導体素子は、中性子線によるSEB（Single Event Burnout）破壊が発生することが広く知られており、逆バイアス電圧が高いほどその不良率が高くなる。
インバータ、コンバータ等、複数のパワー半導体素子を直列接続で使用する回路は、現在広く利用されている。これらの多くの場合、回路の動作休止期間中においてもパワー半導体素子に電源電圧にほぼ等しいバイアス電圧が電力端子間に印加される。
特開2016-123199号公報
一実施形態は、消費電力を増やさずに逆バイアス電圧を低減する。
一実施形態によれば、半導体回路は、第1トランジスタと、前記第1トランジスタと同じタイミングにおいてオンしない第2トランジスタとが直列に接続され、この接続ノードの電圧に基づいて外部負荷に印加する電圧を出力する回路において、複数のダイオードと、抵抗と、を備える。複数のダイオードは、前記第1トランジスタ及び前記第2トランジスタと並列に接続され、前記電源により逆バイアスが印加されるダイオードであって、それぞれのダイオードが直列に接続され、それぞれの降伏電圧が前記電源の電圧よりも低く、全体としての降伏電圧が前記電源の電圧よりも高い。抵抗は、前記複数のダイオード間の接続ノード、及び、前記第1トランジスタと前記第2トランジスタ間の接続ノード、を接続する。
一実施形態に係る半導体回路の回路図。 一実施形態に係る半導体回路の回路図。 一実施形態に係る半導体回路の回路図。 一実施形態に係る半導体回路の回路図。 一実施形態に係る半導体回路の回路図。
以下、図面を参照して実施形態について説明する。以下の説明において、動作期間とは、半導体装置に備えられるトランジスタのうち少なくとも1つが駆動している期間を表し、動作休止期間とは、全てのトランジスタが駆動していない期間を表す。
（第1実施形態）
図１は、第1実施形態に係る半導体装置を含むハーフブリッジ回路の回路図である。ハーフブリッジ回路1は、ブリッジを構成する半導体回路10を備える。なお、本開示においては、この半導体回路10を備えるいくつかの回路例及びこの半導体回路10のいくつかの構成について説明する。
半導体回路10は、ハーフブリッジ回路、Hブリッジ回路（フルブリッジ回路）に用いられるスイッチの動作を実現する回路である。半導体回路10は、電源Vinと、第1トランジスタQ1と、第2トランジスタQ2と、第1ダイオードZD1と、第2ダイオードZD2と、抵抗Rzと、を備える。
電源Vinは、ハーフブリッジ回路1に電圧を印加する回路である。
第1トランジスタQ1は、例えば、n型のMOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）であり、ドレインが電源Vinの正端子と接続され、ソースが第2トランジスタQ2のドレインと接続される。ゲートには、図示しない駆動回路から駆動信号が印加される。
第2トランジスタQ2は、例えば、n型のMOSFETであり、ドレインが第1トランジスタQ1のソースと接続され、ソースが電源Vinの負端子と接続される。第1トランジスタQ1と同様に、ゲートには、図示しない駆動回路からの駆動信号が印加される。この第2トランジスタQ2は、例えば、第1トランジスタQ1とオンするタイミングが重ならないように駆動回路によりその駆動が制御される。
これら第1トランジスタQ1及び第2トランジスタQ2は、一般的なブリッジ回路に備えられるトランジスタと同様に、交互にオンするように制御される。図示しない駆動回路は、例えば、第1ダイオードQ1の基準電圧を引き上げるレベルシフト回路、第1ダイオードQ1と第2ダイオードQ2の双方がオンするタイミングが内容に制御するデッドタイム制御回路が備えられていてもよい。
第1ダイオードZD1は、例えば、ツェナーダイオードであり、アノードが第2ダイオードZD2のカソードと接続され、カソードが電源Vinの正端子と接続される。第1ダイオードZD1は、その降伏電圧がα × Vin (α < 1)であるものを選択する。
第2ダイオードZD2は、例えば、ツェナーダイオードであり、アノードが電源Vinの負端子と接続され、カソードが第1ダイオードZD1のアノードと接続される。第2ダイオードZD2は、その降伏電圧がβ × Vin (β < 1)であるものを選択する。また、α + β > 1となる第1ダイオードZD1、第2ダイオードZD2を選択する。
第1ダイオードZD1と第2ダイオードZD2は、上記のように直列接続され、第1トランジスタQ1と第2トランジスタQ2に対して並列に備えられる。そして、この第1ダイオードZD1と第2ダイオードZD2は、電源Vinにより逆バイアスが印加される。
抵抗Rzは、第1トランジスタQ1及び第2トランジスタQ2の接点ノードと、第1ダイオードZD1及び第2ダイオードZD2の接点ノードと、の間に接続される。
ハーフブリッジ回路は、さらに、キャパシタC1と、インダクタL1と、トランスT1と、ダイオードD1、D2と、キャパシタC2と、を備える。
キャパシタC1は、第1ダイオードQ1及び第2ダイオードQ2の接点ノードに接続される。インダクタL1は、キャパシタC1と直列に接続される。トランスT1は、インダクタL1と電源Vinの負端子との間に接続される。ダイオードD1、D2は、アノードがトランスT1の出力側インダクタのそれぞれの両端の端子に接続され、カソード同士が相互に接続される。そして、キャパシタC2は、負荷Loadに並列に接続される。ダイオードD1、D2と、キャパシタC2との間にさらにインダクタを備える構成であってもよい。この回路部分は、一般的なハーフブリッジ回路と同様の動作を実現するので、詳細な説明は省略する。
このように接続された回路の動作について説明する。以下、第1トランジスタQ1のドレイン－ソース間電圧をVds1、第2トランジスタQ2のドレイン－ソース間電圧をVds2、第1ダイオードZD1のカソード－アノード間電圧をVzd1、第2ダイオードZD2のカソード－アノード間電圧をVzd2とする。
上述のα + β > 1により、第1トランジスタQ1、第2トランジスタQ2の双方がオフであっても、(α + β) × Vin > Vinであるので、第1ダイオードZD1、第2ダイオードZD2のいずれも降伏しない。
まず、動作状態において、第1トランジスタQ1、第2トランジスタQ2の電圧は、以下の関係となる。
Figure 0007240349000001
図１に示す接続状態により、第1ダイオードZD1の電圧、第2ダイオードZD2の電圧、及び、これらのダイオードを直列に接続した電圧について、以下の式が成立する。
Figure 0007240349000002
Figure 0007240349000003
Figure 0007240349000004
(2)式と(4)式とから、
Figure 0007240349000005
 が成り立つ。この式を変形すると、
Figure 0007240349000006
 が成り立つ。(3)式と(6)式より、
Figure 0007240349000007
 が成り立つ。
この(7)式によれば、Vzd2の電圧が(1 - α) × Vinと、β × Vinとの間の値になることを示している。第2トランジスタQ2のドレインは、抵抗Rzを介して第2ダイオードZD2 のカソードと接続するため、ハーフブリッジ回路1の動作休止期間が開始した後、所定時間（十分な時間）が経過すると以下の式が成り立つ。なお、この所定時間には、第1ダイオードZD1、第2ダイオードZD2にツェナー電流が流れ、抵抗Rzを介して電荷がキャパシタC1及び寄生容量に供給される。
Figure 0007240349000008
(8)式に(7)式を代入することにより、
Figure 0007240349000009
 が成り立つ。同様に、又は、この式(9)を式(1)に代入することにより、以下の式で示す関係が成り立つ。
Figure 0007240349000010
α + β < 1であるので、(9)式及び(10)式の左辺が右辺よりも大きくなることはない。
このように、動作休止期間中において、Vds1をα × Vin未満に、Vds2をβ × Vin未満に制限することが可能となる。例えば、α = β = 0.6である場合には、Vds1とVds2は、いずれも0.6 Vinよりも低い値に抑えることができる。
以上のように、本実施形態によれば、トランジスタが動作を休止している間において、トランジスタと並列に配置され、降伏電圧が適切に設定されたダイオードにより、トランジスタの電力端子間に印加される逆バイアス電圧を低減することができる。
なお、上記においては、一例として、α = β = 0.6としたが、これには限られない。例えば、α = 0.4、β = 0.8等としてもよい。第1トランジスタQ1と第2トランジスタQ2の特性が同等である場合には、回路の対称性のため、α = βであることが望ましい。ただし、α + β > 1を満たす。
（第2実施形態）
図２は、第2実施形態に係るハーフブリッジ回路の回路図である。半導体回路10は、抵抗Rzと直列に接続されるスイッチSW1を備える。
このスイッチSW1は、動作休止期間のみオンとなるように制御される。この場合、動作休止期間には、前述の(1)式～(10)式が第1実施形態と同様に成り立つ。この結果、動作休止期間においては、同様に、Vds1 < α × Vin、Vds2 < β × Vinと制限することが可能となる。
動作期間においては、スイッチSW1がオフとなり、抵抗Rzを介して流れる電流が遮断される。この結果、抵抗Rzにおける電圧降下の発生を抑制することが可能となり、動作期間における電力損失を抑えることができる。
以上のように、本実施形態によれば、第1実施形態と同様に動作休止期間における逆バイアスを電流損失が少ない状態において低減するとともに、動作期間における半導体回路10における余分な電力消費をも抑制することが可能となる。
（第3実施形態）
図３は、第3実施形態に係るハーフブリッジ回路の回路図である。半導体回路10は、第1ダイオードZD1の代わりに複数のダイオードZD11、ZD12、・・・、ZD1nを備え、さらにこれらのダイオードが電源の正端子と抵抗R1を介して接続される。また、半導体回路10は、第2ダイオードZD2の代わりに複数のダイオードZD21、ZD22、・・・、ZD2mを備え、さらにこれらのダイオードが電源の負端子と抵抗R2を介して接続される。
ダイオードZD11、ZD12、・・・、ZD1nのそれぞれのツェナー電圧を合算した値、すなわち、これら複数のダイオードの合成されたツェナー電圧は、α × Vin (α < 1)と設定される。同様に、ダイオードZD21、ZD22、・・・、ZD2mのそれぞれのツェナー電圧を合算した値は、β × Vin (β < 1)と設定される。
抵抗R1、R2は、ダイオードの電流を制限する抵抗である。さらに、ダイオードによる電圧をクランプする機能を高める動作も実現する。
前述の第2実施形態と同様に、スイッチSW1は、動作期間においてはオフ、動作休止期間においてはオンされる。
このような構成においても、前述の(1)式～(10)式が成り立つため、同様に、動作休止期間におけるVds1をα × Vin未満とし、Vds2をβ × Vin未満とすることが可能となる。
なお、本実施形態においては、第2実施形態と同様にスイッチSW1を備えるものとしたが、これには限られず、第1実施形態と同様にスイッチSW1を備えない構成であってもよい。このスイッチSW1の有無は、以下に説明する各実施形態においても同様に、図面に限定されるものではない。
（第4実施形態）
図４は、第4実施形態に係るHブリッジ回路（フルブリッジ回路）の回路図である。Hブリッジ回路2は、前述の各実施形態におけるハーフブリッジ回路1と同様に、半導体回路10を備える。各ダイオードのツェナー電圧は、前述の実施形態と同様にα、βを用いて設定する。
Hブリッジ回路2は、さらに、インダクタLmと、第3トランジスタQ3と、第4トランジスタQ4と、を備える。
第3トランジスタQ3は、例えば、n型のMOSFETであり、ドレインが電源Vinの正端子と接続され、ソースが第4トランジスタQ4のソースと接続される。第3トランジスタQ3のゲートには、図示しない駆動回路からの駆動信号が印加される。
第4トランジスタQ4は、例えば、n型のMOSFETであり、ドレインが第3トランジスタQ3のソースと接続され、ソースが電源Vinの負端子と接続される。第4トランジスタQ4のゲートには、図示しない駆動回路からの駆動信号が印加される。この第4トランジスタQ4は、少なくとも第3トランジスタQ3とはオンするタイミングが重ならないように駆動回路によりその駆動が制御される。
このように、第3トランジスタQ3と第4トランジスタQ4は、直列に接続され、第1トランジスタQ1と第2トランジスタQ2とは並列に接続される。
第3トランジスタQ3のドレイン－ソース間電圧をVds3、第4トランジスタQ4のドレイン－ソース間電圧をVds4と記載する。動作休止期間においては、インダクタLmが定常状態において短絡と同じ状態となるので、ハイサイド側、ローサイド側でそれぞれ電圧が同じになるので、Vds1 = Vds3、Vds2 = Vds4が成り立つ。
インダクタLmは、第1トランジスタQ1と第2トランジスタQ2の接続ノードと、第3トランジスタQ3と第4トランジスタQ4の接続ノードと、の間に接続される。
図４における半導体回路10に着目すると、第1実施形態と同様に、(1)式～(10)式が成り立つ。さらに、上記のダイオード間の電圧の関係を用いると以下の式も成り立つ。
Figure 0007240349000011
Figure 0007240349000012
この結果、動作休止期間中においては、Vds1 < α × Vin、Vds2 < β × Vinとなり、さらに、Vds3 < α × Vin、Vds4 < β × Vinも成り立つ。
以上のように、本実施形態によれば、半導体回路10は、Hブリッジ回路にも適用することが可能となる。この場合、第1トランジスタQ1、第2トランジスタQ2、第3トランジスタQ3、第4トランジスタQ4について、前述の各実施形態と同様に、バイアス電圧を電源電圧以下に保つことが可能となる。
（第5実施形態）
図５は、第5実施形態に係る、前述した各実施形態と同様の構成である半導体回路10の別の利用例を示す図である。第5実施形態は、インバータ回路として、半導体回路10を利用する例である。
インバータ回路3は、半導体回路10により構成され、この半導体回路10と、インダクタLm1、Lm2、Lm3が接続される。このインダクタLm1、Lm2、Lm3は、例えばBLDCモータ（Brushless Direct Current motor）内にモータ駆動回路として備えられる。
半導体回路10は、第1トランジスタQ31と、第2トランジスタQ32と、第3トランジスタQ33と、第4トランジスタQ34と、第5トランジスタQ35と、第6トランジスタQ36と、を備える。それぞれのトランジスタは、例えば、IGBT（Insulated Gate Bipolar Transistor）であり、それぞれにダイオードD31、D32、D33、D34、D35、D36が備えられる。
第1トランジスタQ31は、例えば、コレクタが電源Vinの正端子と接続され、エミッタが第2トランジスタQ32のコレクタと接続される。また、第1トランジスタQ31のエミッタにはダイオードD31のアソードが接続され、コレクタにはダイオードD31のカソードが接続される。
第2トランジスタQ32は、例えば、コレクタが第1トランジスタQ31のエミッタと接続され、エミッタが電源Vinの負端子と接続される。また、第2トランジスタQ32のエミッタにはダイオードD32のアソードが接続され、コレクタにはダイオードD32のカソードが接続される。
第3トランジスタQ33は、例えば、コレクタが電源Vinの正端子と接続され、エミッタが第4トランジスタQ34のコレクタと接続される。また、第3トランジスタQ33のエミッタにはダイオードD33のアソードが接続され、コレクタにはダイオードD33のカソードが接続される。
第4トランジスタQ34は、例えば、コレクタが第3トランジスタQ33のエミッタと接続され、エミッタが電源Vinの負端子と接続される。また、第4トランジスタQ34のエミッタにはダイオードD34のアソードが接続され、コレクタにはダイオードD34のカソードが接続される。
第5トランジスタQ35は、例えば、コレクタが電源Vinの正端子と接続され、エミッタが第6トランジスタQ36のコレクタと接続される。また、第5トランジスタQ35のエミッタにはダイオードD35のアソードが接続され、コレクタにはダイオードD35のカソードが接続される。
第6トランジスタQ36は、例えば、コレクタが第5トランジスタQ35のエミッタと接続され、エミッタが電源Vinの負端子と接続される。また、第6トランジスタQ36のエミッタにはダイオードD36のアソードが接続され、コレクタにはダイオードD36のカソードが接続される。
これらのトランジスタのゲートは、図示しないIGBT駆動回路が接続される。このIGBT駆動回路は、例えば、BLDCモータのホール素子、エンコーダ等と接続されるセンサ付きの構造であってもよいし、これらと接続されないセンサレスの構造であってもよい。
また、これらのトランジスタのエミッタからコレクタへと電流が流れるように、それぞれ上記のようにトランジスタが備えられる。これらの第1～第6トランジスタのコレクタ－エミッタ電圧をそれぞれVce1、Vce2、Vce3、Vce4、Vce5、Vce6とする。また、それぞれのダイオードの逆バイアス電圧を、それぞれVr1、Vr2、Vr3、Vr4、Vr5、Vr6とする。
上述した実施形態と同様に、第1ダイオードZD1のツェナー電圧をα × Vin (α < 1)、第2ダイオードZD2のツェナー電圧をβ × Vin (β < 1)と設定し、(α + β) > 1とする。この場合、(α + β) × Vin > Vinとなるので、第1ダイオードZD1、第2ダイオードZD2の双方が降伏しない。
この場合においても、前述の(1)式～(7)式が成り立つ。第2ダイオードQ32のコレクタは、抵抗Rzを介して第2ダイオードZD2のカソードと接続されるため、動作休止期間の開始後、所定時間が経過すると、以下の式が成り立つ。
Figure 0007240349000013
この(13)式を(7)式に代入すると、
Figure 0007240349000014
 が成り立つ。同様に、以下の式も導くことができる。
Figure 0007240349000015
これらの(14)式、(15)式から動作休止期間において、Vce1をα × Vin以下に、Vce2をβ × Vin以下に制限することが可能となる。また、定常状態においては、インダクタLm1、Lm2、Lm3により第1トランジスタQ31と第2トランジスタQ32の接続ノード、第3トランジスタQ33と第4トランジスタQ34の接続ノード、第5トランジスタQ35と第6トランジスタQ36の接続ノード、が短絡する。この結果、Vce1 = Vce3 = Vce5 = Vr1 = Vr3 = Vr5、及び、Vce2 = Vce4 = Vce6 = Vr2 = Vr4 = Vr6となる。したがって,Vce1、Vce3、Vce5、Vr1、Vr3、Vr5をα × Vin未満に、Vce2、Vce4、Vce6、Vr2、Vr4、Vr6
をβ × Vin未満にすることができる。
以上のように、本実施形態によれば、前述の実施形態において説明した半導体回路10をブラシレスモータのインバータ回路にも適用できる。また、MOSFETをIGBTで置き換えることも可能であることが分かる。
前述の全ての実施形態は、例えば、マルチレベルのDC-DCコンバータ等に用いることが可能である。
なお、前述の全ての実施形態においては、電圧を制限する素子としてツェナーダイオードを用いたが、これに限られず、電圧を適切に制限できる素子で置換してもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1：ハーフブリッジ回路、
2：Hブリッジ回路、
3：インバータ回路、
10：半導体回路、
Q1、Q2、Q3、Q4：トランジスタ、
Q31、Q32、Q33、Q34、Q35、Q36：トランジスタ、
ZD1、ZD11、ZD12、・・・、ZD1n、ZD2、ZD21、ZD22、・・・、ZD2m：ダイオード、
D31、D32、D33、D34、D35、D36：ダイオード、
Rz、R1、R2：抵抗、
SW1：スイッチ

Claims (8)

  1. 第1トランジスタと、前記第1トランジスタと同じタイミングにおいてオンしない第2トランジスタとが直列に電源に接続され、この接続ノードの電圧に基づいて外部負荷に印加する電圧を出力する回路において、
    前記第1トランジスタ及び前記第2トランジスタと並列に接続され、前記電源により逆バイアスが印加されるダイオードであって、それぞれのダイオードが直列に接続され、それぞれの降伏電圧が前記電源の電圧よりも低く、全体としての降伏電圧が前記電源の電圧よりも高い、複数のダイオードと、
    前記複数のダイオード間の接続ノード、及び、前記第1トランジスタと前記第2トランジスタとの間の接続ノード、を接続する、第1抵抗と、
    前記第１抵抗と直列に接続される、スイッチと、
    を備える、半導体回路。
  2. 前記第1トランジスタ及び前記第2トランジスタは、MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）である、
    請求項１に記載の半導体回路。
  3. 前記第1トランジスタ及び前記第2トランジスタは、IGBT（Insulated Gate Bipolar Transistor）である、
    請求項１に記載の半導体回路。
  4. 前記複数のダイオードは、それぞれがツェナーダイオードである、
    請求項１から請求項３のいずれかに記載の半導体回路。
  5. 前記複数のダイオードと直列に接続される、第2抵抗、
    をさらに備える、請求項１から請求項４のいずれかに記載の半導体回路。
  6. 前記電源の電圧が Vin である場合に、
    前記第１トランジスタと並列に接続されるダイオードの降伏時の電圧Vds1は、 Vds1 = α × Vin (α < 1) であり、
    前記第２トランジスタと並列に接続されるダイオードの降伏時の電圧Vds2は、 Vds2 = β × Vin (β < 1, α + β < 1) であり、
    Figure 0007240349000016

    Figure 0007240349000017
    を満たす、
    請求項１から請求項５のいずれかに記載の半導体回路。
  7. 電源と、
    一方の端子が前記電源の正端子と接続される、第1トランジスタと、
    一方の端子が前記第1トランジスタの他方の端子と接続され、他方の端子が前記電源の負端子と接続される、前記第1トランジスタと同じタイミングでオンしない、第2トランジスタと、
    カソードが前記電源の正端子と接続される、第1ダイオードと、
    カソードが前記第1ダイオードのアノードと接続され、アノードが前記電源の負端子と接続される、第2ダイオードと、
    前記第1トランジスタと前記第2トランジスタの接続ノードと、前記第1ダイオードと前記第2ダイオードの接続ノードと、の間に接続される抵抗と、
    前記抵抗と直列に接続される、スイッチと、
    を備えるブリッジ回路。
  8. 前記電源の電圧が Vin である場合に、
    前記第１ダイオードの降伏時の電圧Vds1は、 Vds1 = α × Vin (α < 1) であり、
    前記第２ダイオードの降伏時の電圧Vds2は、 Vds2 = β × Vin (β < 1, α + β < 1) であり、
    Figure 0007240349000018

    Figure 0007240349000019
    を満たす、
    請求項７に記載のブリッジ回路。
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