JP2005130233A - 差動出力回路 - Google Patents

Abstract

【課題】低電圧、低電力化を可能とし、出力信号の品質向上をはかるとともに、静電破壊対策向上と動作速度の向上を可能とする差動出力回路を提供する。
【解決手段】この差動出力回路は、第１電源に接続された同導電型の差動対である第１、第２トランジスタ（以下、Ｔｒ）のゲートと第１、第２入力をそれぞれ接続し、第３、第４Ｔｒのソースを第１、第２Ｔｒのドレインとそれぞれ直列に接続して、第３Ｔｒのドレインを第１出力、第４Ｔｒのドレインを第２出力とし、第１、第２出力と第２電源との間にそれぞれ負荷を接続し、第１電源に接続された第５、第６Ｔｒのドレインと第７、第８Ｔｒのソースをそれぞれ直列に接続するとともに、第５、第６Ｔｒのゲートは第１の電源と同電位に固定され、第７Ｔｒのドレインを第１出力、第８Ｔｒのドレインを第２出力と接続し、第３、第４、第７、第８Ｔｒのゲートを接続するように構成した。
【選択図】図１

Description

本発明は、差動出力回路に関し、差動出力ドライバ、ＤＡコンバータに応用して好適である。

図５、図６に示すようなカレントモードロジック回路（ＣＭＬ）は、従来より論理回路にて使用されており、最近では、高速インターフェイス用ドライバ回路内の差動出力回路で使用されている。
ＣＭＬは、電流源と差動スイッチ、負荷で簡単に構成できる。例えば、図５はＰチャンネルトランジスタ入力型、図６はＮチャンネルトランジスタ入力型で構成され、負荷として抵抗、電流源はトランジスタを用いて表わしている。

図５、図６において、差動スイッチ用トランジスタＰ０１、Ｐ０２、Ｎ０１、Ｎ０２のゲートへ正転、反転の入力信号が入力され、スイッチングを行ない、オン時には電流源にて決められる電流が流れ、電流値と負荷となる抵抗値によって、それぞれの差動出力から、電圧が出力される。

図５、６では、差動スイッチ用トランジスタＰ０１、Ｐ０２、Ｎ０１、Ｎ０２のゲートへ同相電圧が入力されると、電流源であるＰ０３、Ｎ０３のドレイン電圧が変動するため、通常、五極間領域で動作しているＰ０３、Ｎ０３のトランジスタが、五極間領域から三極間領域へ変化して、定電流性が劣化する問題がある。

特に、最近のＣＭＯＳプロセスにおいては、低電源電圧動作可能な微細化プロセスにより論理回路の動作速度が向上しており、インターフェイス用ドライバ回路においても、高速化が要求されている。
しかし、図５、図６では高速化に伴い、Ｐ０１、Ｐ０２、Ｎ０１、Ｎ０２のスイッチングがＰ０３、Ｎ０３に影響を与え、Ｐ０３、Ｎ０３のドレイン部が変動することで、定電流性が劣化する問題がでてくる。

次に、図５、６の差動出力回路部の電源電圧は、
出力電圧の振幅＋差動スイッチ用トランジスタのドレイン、ソース間電圧（Ｖｄｓ）
＋定電流用トランジスタのＶｄｓ
となり、電流源トランジスタの定電流性を保つためには低電源電圧にしにくい。

したがって、微細化、低電源電圧化プロセスにおいて、内部論理回路と同電源電圧値が使用できなくなり、別途、高電圧の電源が必要となり、電源用の端子が増加し、面積が大きくなるという問題がでてくる。低電源電圧しにくいということは、定電流性向上用にトランジスタ等の回路を追加できない等の問題もでてくる。

図５、図６の回路において、上記の電源電圧の制約について考えてみる。
通常、出力電圧の振幅は、外部レシーバとのインターフェイスを考慮して決められている。電流源用トランジスタが定電流を保持するには、ドレイン電流（Ｉｄ）が安定する五極間領域で動作するのが好ましく、
Ｖｄｓ≧Ｖｇｓ（ゲート、ソース間電圧）−Ｖｔｈ（閾値電圧）
が必要である。特にＶｄｓは、
出力電圧＋差動スイッチ用トランジスタのＶｄｓ
による影響を受け、低電源電圧では小さくなりやすい。

図５、図６においては、Ｐ０１、Ｐ０２、Ｎ０１、Ｎ０２のソース電位は、第１、第２の電源からＰ０３、Ｎ０３のＶｄｓ分シフトとなり、Ｐ０１、Ｐ０２、Ｎ０１、Ｎ０２はＶｇｓも大きくとれず、オン抵抗も大きくなり、Ｖｄｓを小さくしにくい。
Ｐ０１、Ｐ０２、Ｎ０１、Ｎ０２のＶｄｓを小さくするには、トランジスタサイズを大きくしたり、電流源の電流を増やさなければならない。出力電圧は電流と抵抗によって決まるため、出力電圧固定の場合、抵抗値を下げる必要がある。抵抗値は、外部に接続される伝送線路とのインピーダンスの整合等を考慮しなければならないため、伝送線路を考慮すると簡単には変更できない。

図５、図６では、入力信号等を発生させる内部論理回路の電源とは別に、差動出力回路部のみの電源電圧を上げることで、上記問題を解決することができるが、低電圧化、低電力化という目的には反してしまう。
また、内部論理回路と異なる高電圧等の電源を使用する場合、別途、電源用端子が必要となり、端子数が増加し、面積が大きくなってしまう。電源電圧を高電圧とすると、内部論理回路用トランジスタとは異なる高電圧向けの耐圧のあるトランジスタが必要となり、トランジスタのサイズが大きくなることから、面積が増大してしまう。
例えば、図５、図６のＰ０１、Ｐ０２、Ｎ０１、Ｎ０２のサイズが大きくなれば、入力信号に対する負荷が増加し、動作速度劣化の原因となり、動作速度を向上させるために、電流増加、面積増加を招いてしまう。

さらに、差動出力回路が直接外部と接続されるため、静電破壊対策を考慮する必要がある。図５、図６のようなＣＭＬでは、２つのスイッチ用トランジスタが１つの電流源用トランジスタに接続されるため、外部からの静電気が電流源用トランジスタに集中し易く、静電破壊がおこり易い構成である。この静電破壊の対策として、別途、静電破壊対策用に保護素子や保護回路を追加、或いは、差動回路内トランジスタにて高耐圧のトランジスタの使用等が考えられるが、回路規模、サイズが大きくなったりすることで寄生素子が増え、動作速度の劣化の原因となる。

さらに、差動スイッチ用トランジスタに関しても、直接外部へ接続されることで、静電破壊対策を考慮したトランジスタのサイズが必要であり、チャネル長においては、ある程度のサイズ以下は使用できない場合がある。サイズは動作速度に対して影響を及ぼし、特に、差動スイッチ用トランジスタのサイズが大きいほど入力信号に対して負担となる。

また、特許文献１のようなドライバ回路がある。この回路は、Ｎチャンネルトランジスタ差動入力対と定電流回路、抵抗で構成されるドライバ回路において、入力に小振幅の差動信号を入力して動作させる。この差動出力回路は、一般的なカレントモードロジック回路（ＣＭＬ）構成であり、入力部に小振幅の差動信号を発生させる回路として、差動出力回路と同構成のもの、或いは、レベルシフト回路を用いた回路である。

この特許文献１では、定電流部を構成するＮチャンネルトランジスタの定電流性を崩さないために差動入力に小振幅の電圧を与えている。これは、入力信号用に別途回路が必要で、回路規模が大きくなる。差動回路構成自体はＣＭＬであり、電流源用トランジスタのドレイン部へ、同相電圧の入力信号の影響がなくなる訳ではない。

また、論理回路の電源電圧が低電源電圧化されることで、電流源用トランジスタのドレイン部の低下を挙げているが、差動スイッチがＰチャンネルトランジスタの構成では、逆に定電流部のＶｄｓが拡大する方向となるため、限定される。

差動回路の電源電圧は、内部論理回路とは別電源であり、トランジスタも内部回路とは異なる高耐圧のトランジスタを使用しているため、トランジスタサイズも大きくなり、消費電力も大きい。

外部からの静電気等による破壊対策について記載がないが、回路構成上、電流源用トランジスタのドレイン部に集中し易い。
差動スイッチ用トランジスタの種類も内部論理回路とは異なるため、サイズも大きく、動作速度に対し、入力信号へ負担がかかってしまう。
特許第３３４４４０４号公報

本発明は、上述の実情を考慮してなされたものであって、低電圧、低電力化を可能とし、出力信号の品質向上をはかるとともに、静電破壊対策向上と動作速度の向上を可能とする差動出力回路を提供することを目的とする。

上記の課題を解決するために、請求項１の発明は、第１の電源に接続された同導電型の差動対である第１、第２のトランジスタのゲートと第１、第２の入力をそれぞれ接続し、第３、第４のトランジスタのソースを前記第１、第２のトランジスタのドレインとそれぞれ直列に接続して、前記第３のトランジスタのドレインを第１の出力、前記第４のトランジスタのドレインを第２の出力とし、前記第１、第２の出力と第２の電源との間にそれぞれ負荷を接続し、前記第１の電源に接続された第５、第６のトランジスタのドレインと第７、第８のトランジスタのソースをそれぞれ直列に接続するとともに、前記第５、第６のトランジスタのゲートは前記第１の電源と同電位に固定され、前記第７のトランジスタのドレインを第１の出力、前記第８のトランジスタのドレインを第２の出力と接続し、前記第３、第４、第７、第８のトランジスタのゲートを接続したことを特徴とする。

請求項２の発明は、請求項１に記載の差動出力回路において、前記第３トランジスタのドレインと第９のトランジスタのソースを接続し、該第９のトランジスタのドレインを前記第１の出力と接続し、前記第４トランジスタのドレインと第１０のトランジスタのソースを接続し、該第１０のトランジスタのドレインを前記第２の出力と接続し、前記第７トランジスタのドレインと第１１のトランジスタのソースを接続し、該第１１のトランジスタのドレインを前記第１の出力と接続し、前記第８トランジスタのドレインと第１２のトランジスタのソースを接続し、該第１２のトランジスタのドレインを前記第２の出力と接続し、前記第９、第１０、第１１、第１２のゲートを接続したことを特徴とする。

請求項３の発明は、請求項１または２に記載の差動出力回路において、前記第１、第２の電源は内部論理回路用電源と同電圧値とし、前記トランジスタは内部論理回路と同種類のトランジスタで構成されたことを特徴とする。

本発明によると、スイッチを構成する差動トランジスタのソースを電源へ接地することでＶｇｓの電圧を広くとれ、差動トランジスタ対がオン時の抵抗を低くでき、スイッチを構成するトランジスタのＶｄｓ間の電圧を低くすることができる。この作用によって、電流源となるトランジスタの動作範囲を狭めることがなく、低電源電圧での動作が可能となる。また、入力信号に対しても、特に小振幅に変換する回路を必要としない。

差動スイッチ用トランジスタは、直接出力と接続されないため、直接出力と接続される場合と比べ、サイズ的に静電破壊対策を考慮することなく小さくできるとともに、入力信号の動作速度に対する負担を削減できる。また、出力に対し、外部から静電気等が入ってきても、それぞれの出力から第１の電源に対して、差動スイッチ用トランジスタと電流源用トランジスタが直列構成であるため、第１の電源へ抜け易くなる。

また、差動スイッチ用トランジスタと電流源用トランジスタの直列構成と、同構成の回路を並列に第１の電源への保護回路とすることで、さらに、分配されて抜け易くなり、別途、保護回路を付加することなく、最適なサイズを選択できるので、余分な寄生素子による動作速度劣化を抑えることができる。

さらに、差動スイッチ用トランジスタのソースを第１の電源側と接続することでトランジスタのＶｄｓを小さくし、電流源用トランジスタに対し、トランジスタを追加することによって定電流性を向上化させるものである。追加のトランジスタは出力と電流源との間にあるため、電流源用トランジスタに対し、出力の変動を抑えることができる。

また、差動出力回路における電源電圧を、入力信号を形成する内部論理回路の電源電圧と同電圧値にすることにより同電源も可能で、外部から異なる電圧の電源を必要とせず、電源端子の数も減少でき、面積縮小できる。また、電源電圧値も特別に高い電源を使用しないため、低消費電力化可能である。
また、差動スイッチ用トランジスタの種類も、内部論理回路と異なるゲート酸化膜の厚いトランジスタを使用せずに、内部論理回路と同じ種類のトランジスタを使用するため、面積が小さくてすみ、動作速度に対し入力信号への負担を減らし、動作速度向上できる。

以下、図面を参照して本発明の差動出力回路の好適な実施形態について説明する。
図１は、本発明の差動出力回路の構成を示す回路図である。第１の電源Ｖ１を電源電圧（ＶＣＣ）、第２の電源Ｖ２を接地基準電圧（ＧＮＤ）とする。
図１の構成は、差動スイッチ用ＰチャンネルトランジスタＰ１１、Ｐ１２、電流源用ＰチャンネルトランジスタをＰ１３、Ｐ１４、負荷用抵抗Ｒ１、Ｒ２からなる差動出力回路１００と、第１の電源Ｖ１に対する保護回路Ｈ１、Ｈ２、第２の電源Ｖ２に対する保護回路Ｈ３、Ｈ４にて構成される。

図１において、第１、第２の入力をそれぞれＰ１１、Ｐ１２のゲートと接続し、Ｐ１１のドレインとＰ１３のソース、並びにＰ１２のドレインとＰ１４のソースとがそれぞれ直列に接続され、Ｐ１３とＰ１４のゲートが接続され、Ｐ１３のドレインを第１の出力、Ｐ１４のドレインを第２の出力とし、第１の出力および第２の出力とはＶ２との間にそれぞれ負荷用抵抗Ｒ１，Ｒ２が接続されている。

また、第１の出力とＶ１との間に、Ｖ１に接続されるＰ２２のドレインと第１の出力に接続されるＰ２４のソースが直列に接続され、第２の出力とＶ１との間には、Ｖ１に接続されるＰ２１のドレインと第２の出力に接続されるＰ２３のソースが直列に接続され、Ｐ２２、Ｐ２１のゲートはＶ１と同電位に固定され、Ｐ２３とＰ２４のゲートは接続され、さらにＰ１３、Ｐ１４のゲートにも接続されている。
また、第１の出力とＶ２との間に保護回路Ｈ４、並びに第２の出力との間にはＨ３が直列に接続されている。

図１では、差動スイッチ用ＰチャンネルトランジスタＰ１１、Ｐ１２のソースは、それぞれ、第１の電源Ｖ１に接続されているため、第１の電源Ｖ１と第１、第２の入力電圧とが、Ｐ１１、Ｐ１２のトランジスタのＶｇｓとなる。図５では、差動スイッチ用トランジスタＰ０１、Ｐ０２のソース電圧は、第１の電源に対し、Ｐ０３のＶｄｓ分シフトするため、差動スイッチ用Ｐチャンネルトランジスタのゲートにトランジスタがオンするための同電圧が入力された場合、図１の方が図５に比べ、Ｖｇｓを大きくとれる。

Ｖｇｓが大きいことは、トランジスタ自身のオン抵抗が小さいため、Ｐ１１、Ｐ１２のＶｄｓも小さくなり、電流源用トランジスタＰ１３、Ｐ１４のＶｄｓが広くとれ、五極間領域で動作する範囲を狭めることがなく、低電源電圧化しやすく、トランジスタサイズも小さくできるため、面積も小さくできる。さらに、定電流性を向上させるための回路も追加し易い。入力信号に対しても差動スイッチ用トランジスタのゲート容量等の負荷が小さくできることで負担が軽くなり、動作速度向上できる。

また、差動スイッチを第１の電源側と、電流源用トランジスタのソースとの間に接続することで、電流源用トランジスタのドレイン部の変動を抑えることができる。また、差動スイッチと、差動出力の間に電流源用トランジスタがあるため、差動出力にスイッチングの影響を与えにくくなり、差動出力の信号品質を向上できる。

図２は、図１の回路に対して定電流性を向上させた回路である。図２は、図１の回路にＰ１５，Ｐ１６，Ｐ２５，Ｐ２６を加えて次のように接続したものである。
Ｐ１３のドレインとＰ１５のソースを接続して、Ｐ１５のドレインと第１の出力を接続する。Ｐ１４のドレインとＰ１６のソースを接続して、Ｐ１６のドレインと第２の出力を接続する。また、Ｐ２４のドレインとＰ２６のソースを接続して、Ｐ２６のドレインと第１の出力を接続する。Ｐ２３のドレインとＰ２５のソースを接続して、Ｐ２５のドレインと第２の出力を接続する。
そして、Ｐ１５、Ｐ１６、Ｐ２５、Ｐ２６の各ゲートを接続する。

図２は、図１の差動出力回路に対して電流源用トランジスタＰ１５、Ｐ１６を追加することで、Ｐ１３、Ｐ１４に対してカスコード接続となり、定電流性が向上される。さらに、差動出力に対し、Ｐ１１、Ｐ１２のスイッチングによる影響を抑えることができる。

しかし、出力部は直接外部と接続するため、静電気による静電破壊を考慮する必要がある。一般的なＣＭＯＳ回路の出力端子は、静電破壊対策用としてＨ１〜Ｈ４のように、ＶＣＣ、ＧＮＤに向けて保護素子、保護回路等を付加するが、図１のＨ１、Ｈ２におけるＰ２１〜Ｐ２４、或いは図２のＨ１、Ｈ２におけるＰ２１〜Ｐ２６は、ＶＣＣに向けての保護回路的役割を果たしている。

図１、図２ともに、ＶＣＣと出力の間にて、差動スイッチ用トランジスタＰ１１、Ｐ１２と、電流源用トランジスタＰ１３、Ｐ１４がそれぞれ直列に接続されるので、外部からの静電気に対して、ＶＣＣ側へ抜け易い構成となる。差動スイッチ用トランジスタと電流源用トランジスタの直列構成と、同構成の回路を並列に第１の電源への保護回路Ｈ１、Ｈ２に用いることで、さらに、分配されて抜け易くなり、別途、保護回路を付加することがなく、最適なサイズを選択でき、余分な寄生素子による動作速度劣化を抑えることができる。
レイアウトに関しても、並列配置などの工夫をすることで、静電破壊対策、寄生素子の削減等可能である。

また、差動スイッチ用トランジスタに関しても、直接外部と接続されないため、直接外部と接続する場合と比べ、サイズ的に静電破壊対策を考慮する必要がなく小さくできるとともに、入力信号の動作速度に対する負担を削減できる。電流源用トランジスタが直接外部と接続されるが、電流源用トランジスタは、チャネル長が大きいほど定電流性は安定化される。動作速度に関しても、差動スイッチ用トランジスタのように直接、入力信号とは接続していないため、差動スイッチ用トランジスタに比べ、電流源用トランジスタのサイズが大きくなることは、入力信号に対しての影響が小さい。

トランジスタサイズに関して、図１においては、Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２が同サイズ、Ｐ１３、Ｐ１４、Ｐ２３、Ｐ２４が同サイズでは、出力に静電気が入った場合、均等に分散される。
図２においては、Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２が同サイズ、Ｐ１３、Ｐ１４、Ｐ２３、Ｐ２４が同サイズ、Ｐ１５、Ｐ１６、Ｐ２５、Ｐ２６が同サイズでは、出力に静電気が入った場合、均等に分散される。レイアウトにおいて、トランジスタのサイズが異なる場合でも、並列配置などの工夫をすることで、均等に分散させることができる。

サイズを決定する際は、総合的に静電破壊に耐え得るサイズが決定され、まず、差動出力回路を構成する図１のＰ１１〜Ｐ１４、図２のＰ１１〜Ｐ１６のサイズを決定し、次に図１におけるＰ２１〜Ｐ２４、図２におけるＰ２１〜Ｐ２６のサイズを決定することで、静電破壊対策を考慮した、余分な寄生素子が付加されない最適な設計が可能となる。
ＧＮＤに対しても、保護回路、保護素子としてＨ３、Ｈ４を付加することで静電気の抜け道を作ることができる。

図３と図４は、本発明による差動出力回路を用いたドライバ全体の構成を示す回路図である。図３、図４において、第１の電源Ｖ１をＶＣＣ、第２の電源Ｖ２をＧＮＤとする。
図３、図４は、図１における差動出力回路１００への入力信号となる信号発生回路２００と、差動出力回路１００の電流源の基準となる基準電流発生回路３００を組み合わせた構成である。

図３、図４の回路例では、信号発生回路２００は論理信号からインバータを用いて正転、反転信号を出力し、それぞれが差動出力回路１００へ入力され、第１、第２の出力から出力される。
基準電流発生回路３００は、差動増幅器とトランジスタ、抵抗を組み合わせて、基準電圧Ｖ４に対して、基準電流を生成している。
図３では、差動増幅器の出力を差動出力回路１００内のトランジスタＰ１３、Ｐ１４、Ｐ２３、Ｐ２４のゲートへ接続して、差動出力回路１００内の電流源トランジスタＰ１３，Ｐ１４の電流値を決めている。

図４では、基準電流発生回路３０１に流れる電流は、基準電流発生回路３０１内のトランジスタＰ３２のゲートと差動出力回路１００内のトランジスタＰ１３、Ｐ１４、Ｐ２３、Ｐ２４のゲートと接続することで、電流が折り返される構成となっている。電圧Ｖ３と第１の電源との間にある容量Ｃ１は、Ｐ１３、Ｐ１４、Ｐ２３、Ｐ２４のゲートの安定化のみならず、第１の電源Ｖ１の変動に対し、カップリングの働きを行ない、電源が変動しても、電流源の電流が変化しにくくしている。

図３、図４では、第１の電源Ｖ１、第２の電源Ｖ２は共通である。基準電流発生回路（３００，３０１）内のＰ３１のゲートは、通常動作時はＶ２に接続されているため、Ｐ３１はオン状態となりＶｇｓもＶＣＣとＧＮＤとの差であるためＰ３２のソース電位はＶＣＣ付近の電圧となる。
同様に、信号発生回路２００内の電源も第１、第２の電源を使用している場合、信号発生回路２００の出力信号はＶＣＣ付近の電圧とＧＮＤ付近の電圧の論理信号が出力される。ここでＰ３１のゲートがＶ１に接続することで、Ｐ３１はオフ状態となり、Ｐ３２に流れる電流を流れにくくすることができる。同様、信号発生回路２００の論理回路において、Ｐ１１、Ｐ１２のゲートがＶＣＣ付近の電圧を与えることで、Ｐ１１、Ｐ１２はオフ状態となり、Ｐ１３、Ｐ１４に流れる電流を流れにくくすることができる。

ＧＮＤ付近の電圧が差動出力回路１００へ入力される場合、Ｐ１１、Ｐ１２はオンとなりＰ１３、Ｐ１４のソース電位はＶＣＣ付近の電圧となる。ＶＣＣ付近の電圧が入力される場合、Ｐ１１、Ｐ１２はオフとなり、電流は流れにくくなる。
通常動作時は、信号発生回路２００の出力は、論理信号に対し、正転、反転の信号が出力され、差動出力回路１００内のＰ１１、Ｐ１２のゲートへ入力される。差動出力回路１００内のＰ１３、Ｐ１４のゲート電圧は、基準電流発生回路（３００，３０１）のＰ３２のゲートと接続され、Ｐ１３、Ｐ１４に流れる電流はＰ１３、Ｐ１４のＶｇｓによって決まる。

Ｐ１１、Ｐ１２のＶｇｓは、Ｐ１１、Ｐ１２のゲートにＧＮＤ付近の電圧が入力される場合、Ｐ３１と同様、オン状態となりＰ１３、Ｐ１４のソースはＶＣＣ付近の電圧となる。
よって、Ｐ１３、Ｐ１４のＶｇｓはＶＣＣ付近の電圧とＶ３との差の電圧となる。

第１、第２の出力電圧は、それぞれ、Ｐ１３、Ｐ１４に流れる電流と、抵抗によって発生する電圧となる。
Ｐ２１、Ｐ２２のゲートは、ＶＣＣに接続しているため、通常動作時には電流が流れない。Ｐ２３、Ｐ２４のゲートは、Ｐ１３、Ｐ１４同様、Ｖ３で接続しているため、Ｖ３の電圧によって電流が流れようとするが、Ｐ２１、Ｐ２２がオフしているため、通常動作時には電流が流れない。外部から第１、第２の出力に対して、静電気等が入ってきた場合に静電気が抜ける働きをする。

また、Ｎ２１、Ｎ２２のゲートはＧＮＤに接続され、Ｐ２１、Ｐ２２同様、通常動作時には電流が流れない。外部から第１、第２の出力に対して、静電気等が入ってきた場合に静電気が抜ける働きをする。

上記で説明した図１〜図４の回路において、Ｐチャネルトランジスタ、Ｎチャネルトランジスタの極性を反対にしても問題はない。その場合、図１〜図４の回路では、第１の電源がＧＮＤ、第２の電源がＶＣＣとなる。

本発明の差動出力回路の構成を示す回路図である。 図１の差動出力回路に対して定電流性を向上させた回路の回路図である。 本発明による差動出力回路を用いたドライバ全体の構成を示す回路図である。 本発明による差動出力回路を用いたドライバ全体の構成を示す他の回路図である。 従来のカレントモードロジック回路を示す回路図である。 従来のカレントモードロジック回路を示す他の回路図である。

符号の説明

１００…差動出力回路、２００…信号発生回路、３００，３０１…基準電流発生回路、Ｈ１〜Ｈ４…保護回路、Ｐ１１，Ｐ１２…差動スイッチ用Ｐチャンネルトランジスタ、Ｐ１３〜Ｐ１６…電流源用Ｐチャンネルトランジスタ、Ｐ２１〜Ｐ２６…Ｐチャンネルトランジスタ、Ｒ１，Ｒ２，Ｒ３…抵抗、Ｖ１…第１の電源、Ｖ２…第２の電源、Ｖ３…Ｐ１３，Ｐ１４，Ｐ２３，Ｐ２４のゲート電圧、Ｖ４…Ｐ１５，Ｐ１６，Ｐ２５，Ｐ２６のゲート電圧、Ｃ１…容量、Ｐ３１，Ｐ３２…Ｐチャンネルトランジスタ、Ｎ２１，Ｎ２２，Ｎ３１…Ｎチャンネルトランジスタ、Ｎ０１，Ｎ０２…差動スイッチ用Ｎチャンネルトランジスタ、Ｐ０１，Ｐ０２…差動スイッチ用Ｐチャンネルトランジスタ、Ｎ０３…電流源用Ｎチャンネルトランジスタ、Ｐ０３…電流源用Ｐチャンネルトランジスタ、Ｖｇｓ…ゲート−ソース間電圧、Ｖｄｓ…ドレイン−ソース電圧、Ｉｄ…ドレイン電流、Ｖｔｈ…閾値電圧、ＶＣＣ…電源電圧、ＧＮＤ…接地基準電圧。

Claims (3)

1. 第１の電源に接続された同導電型の差動対である第１、第２のトランジスタのゲートと第１、第２の入力をそれぞれ接続し、第３、第４のトランジスタのソースを前記第１、第２のトランジスタのドレインとそれぞれ直列に接続して、前記第３のトランジスタのドレインを第１の出力、前記第４のトランジスタのドレインを第２の出力とし、前記第１、第２の出力と第２の電源との間にそれぞれ負荷を接続し、前記第１の電源に接続された第５、第６のトランジスタのドレインと第７、第８のトランジスタのソースをそれぞれ直列に接続するとともに、前記第５、第６のトランジスタのゲートは前記第１の電源と同電位に固定され、前記第７のトランジスタのドレインを第１の出力、前記第８のトランジスタのドレインを第２の出力と接続し、前記第３、第４、第７、第８のトランジスタのゲートを接続したことを特徴とする差動出力回路。
2. 請求項１に記載の差動出力回路において、前記第３トランジスタのドレインと第９のトランジスタのソースを接続し、該第９のトランジスタのドレインを前記第１の出力と接続し、前記第４トランジスタのドレインと第１０のトランジスタのソースを接続し、該第１０のトランジスタのドレインを前記第２の出力と接続し、前記第７トランジスタのドレインと第１１のトランジスタのソースを接続し、該第１１のトランジスタのドレインを前記第１の出力と接続し、前記第８トランジスタのドレインと第１２のトランジスタのソースを接続し、該第１２のトランジスタのドレインを前記第２の出力と接続し、前記第９、第１０、第１１、第１２のゲートを接続したことを特徴とする差動出力回路。
3. 請求項１または２に記載の差動出力回路において、前記第１、第２の電源は内部論理回路用電源と同電圧値とし、前記トランジスタは内部論理回路と同種類のトランジスタで構成されたことを特徴とする差動出力回路。

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