JP2012079254A - 基準電圧発生回路 - Google Patents
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Abstract
【解決手段】この基準電圧発生回路は、第1の電源電位及び第2の電源電位が供給されて基準電圧を発生する基準電圧発生回路であって、基準電流制御信号を生成して制御ノードに出力する第1の回路と、制御ノードにおける基準電流制御信号に従って電流を流すことにより、出力端子に基準電圧を出力する第2の回路と、スタート信号が活性化されたときに、制御ノードにおける基準電流制御信号を初期化する第3の回路とを具備し、第3の回路が、第2の電源電位と制御ノードとの間に直列に接続された第1のトランジスタ及び第2のトランジスタを含み、第1のトランジスタのゲートに、スタート信号が印加され、第2のトランジスタのゲートに、第2の回路が流す電流に基づく負帰還信号が印加される。
【選択図】図1
Description
図1は、本発明の第1の実施形態に係る基準電圧発生回路の構成を示す回路図である。基準電圧発生回路100は、第1の電源電位VDD及び第2の電源電位VSSが供給され、基準電圧(VREF−VSS)を発生する。一般的には、第2の電源電位VSSが接地電位(0V)とされる。
図1に示す基準電圧発生回路100においては、トランジスタサイズが同一のトランジスタQP1〜QP3がカレントミラー回路を構成しているので、それらのトランジスタに流れるドレイン電流の大きさが互いに略等しくなる。また、抵抗R11の抵抗値と抵抗R22の抵抗値とが同一なので、抵抗R11を流れる電流の大きさと抵抗R22を流れる電流の大きさとが互いに略等しくなる。従って、ダイオードD1を流れる電流の大きさとダイオードD2を流れる電流の大きさとが互いに略等しくなる。ただし、ダイオードD2におけるPN接合の並列接続個数又は面積が、ダイオードD1におけるPN接合の並列接続個数又は面積のM倍となっているので、ダイオードD1の飽和電流をISとすると、ダイオードD2の飽和電流はM・ISとなる。
V1=(kT/q)ln(ID/IS) ・・・(1)
V2=R21・ID+(kT/q)ln(ID/(M・IS)) ・・・(2)
ここで、kはボルツマン定数であり、Tは絶対温度であり、qは電子の電荷である。
(kT/q)ln(ID/IS)=R21・ID+(kT/q)ln(ID/(M・IS)) ・・・(3)
式(3)を変形して、式(4)が得られる。
R21・ID=(kT/q)ln{(ID/IS)/(ID/(M・IS))}
=(kT/q)ln(M)
ID=(1/R21)・(kT/q)ln(M) ・・・(4)
IR22=VF/R22 ・・・(5)
I=ID+IR22
=(1/R21)・(kT/q)ln(M)+VF/R22 ・・・(6)
従って、基準電圧VREFは、次式(7)で表される。
VREF=(R31/R22)・{VF+(R22/R21)・(kT/q)ln(M)} ・・・(7)
dVREF/dT=(R31/R22)・{dVF/dT+(R22/R21)・(k/q)ln(M)}=0 ・・・(8)
式(8)において、dVF/dTは負の温度特性を有しているので、(R22/R21)・(k/q)ln(M)の値をこれに釣り合う正の値とすれば、基準電圧VREFの温度依存性をキャンセルすることができる。
図5は、本発明の第2の実施形態に係る基準電圧発生回路の構成を示す回路図である。図5に示す第2の実施形態に係る基準電圧発生回路200においては、図1に示す第1の実施形態に係る基準電圧発生回路100における起動回路30が起動回路40に変更されており、また、基準電圧VREFを出力する出力端子がノードN3に接続されている。その他の点に関しては、第1の実施形態と同様である。
本発明の第3の実施形態に係る基準電圧発生回路は、図1に示す第1の実施形態に係る基準電圧発生回路100又は図5に示す第2の実施形態に係る基準電圧発生回路200において、第1の負荷回路11に流れる電流の大きさと第2の負荷回路12に流れる電流の大きさとをアンバランスにして起動特性を改善したものであり、その他の点に関しては第1又は第2の実施形態と同様である。
V1=(kT/q)ln(2ID/IS) ・・・(9)
V2=R21・ID+(kT/q)ln(ID/(M・IS)) ・・・(10)
(kT/q)ln(2ID/IS)=R21・ID+(kT/q)ln(ID/(M・IS)) ・・・(11)
式(11)を変形して、式(12)が得られる。
R21・ID=(kT/q)ln{(2ID/IS)/(ID/(M・IS))}
=(kT/q)ln(2M)
ID=(1/R21)・(kT/q)ln(2M) ・・・(12)
IR22=VF/R22 ・・・(13)
I=ID+IR22
=(1/R21)・(kT/q)ln(2M)+VF/R22 ・・・(14)
従って、基準電圧VREFは、次式(15)で表される。
VREF=(R31/R22)・{VF+(R22/R21)・(kT/q)ln(2M)} ・・・(15)
dVREF/dT=(R31/R22)・{dVF/dT+(R22/R21)・(k/q)ln(2M)}=0 ・・・(16)
式(16)において、dVF/dTは負の温度特性を持っているので、(R22/R21)・(k/q)ln(2M)の値をこれに釣り合う正の値とすれば、基準電圧VREFの温度依存性をキャンセルすることができる。
Claims (5)
- 第1の電源電位及び第2の電源電位が供給されて基準電圧を発生する基準電圧発生回路であって、
基準電流制御信号を生成して制御ノードに出力する第1の回路と、
前記制御ノードにおける基準電流制御信号に従って電流を流すことにより、出力端子に前記基準電圧を出力する第2の回路と、
スタート信号が活性化されたときに、前記制御ノードにおける基準電流制御信号を初期化する第3の回路と、
を具備し、
前記第3の回路が、前記第2の電源電位と前記制御ノードとの間に直列に接続された第1のトランジスタ及び第2のトランジスタを含み、
前記第1のトランジスタのゲートに、前記スタート信号が印加され、
前記第2のトランジスタのゲートに、前記第2の回路が流す電流に基づく負帰還信号が印加されることを特徴とする基準電圧発生回路。 - 前記第2の回路が、
前記制御ノードに接続されたゲート、及び、前記第1の電源電位に接続されたソースを有するPチャネルMOSトランジスタと、
前記PチャネルMOSトランジスタのドレインと前記出力端子との間に接続された第1の抵抗と、
前記出力端子と前記第2の電源電位との間に接続された第2の抵抗と、
を含み、前記第3の回路が、
前記スタート信号が印加されるゲート、及び、前記第2の電源電位に接続されたソースを有するNチャネルMOSトランジスタである前記第1のトランジスタと、
前記負帰還信号として前記第2の回路のPチャネルMOSトランジスタのドレイン電位が印加されるゲート、前記制御ノードに接続されたソース、及び、前記第1のトランジスタのドレインに接続されたドレインを有するPチャネルMOSトランジスタである前記第2のトランジスタとを含む、請求項1記載の基準電圧発生回路。 - 前記第2の回路が、
前記制御ノードに接続されたゲート、前記第1の電源電位に接続されたソース、及び、前記出力端子に接続されたドレインを有するPチャネルMOSトランジスタと、
前記出力端子と前記第2の電源電位との間に直列に接続された第1の抵抗及び第2の抵抗と、
を含み、前記第3の回路が、
前記スタート信号が印加されるゲート、及び、前記第2の電源電位に接続されたソースを有するNチャネルMOSトランジスタである前記第1のトランジスタと、
前記制御ノードに接続されたドレイン、及び、前記第1のトランジスタのドレインに接続されたソースを有するNチャネルMOSトランジスタである前記第2のトランジスタと、
前記第1の電源電位と前記第2のトランジスタのゲートとの間に接続された第3の抵抗と、
前記第1の抵抗と前記第2の抵抗との接続点における電位が印加されるゲート、前記第2のトランジスタのゲートに接続されたドレイン、及び、前記第2の電源電位に接続されたソースを有し、前記負帰還信号としてドレイン電位を前記第2のトランジスタのゲートに印加するNチャネルMOSトランジスタである第3のトランジスタと、
を含む、請求項1記載の基準電圧発生回路。 - 前記第1の回路が、
第1のノードと前記第2の電源電位との間に接続され、PN接合を有する第1の半導体素子、及び、前記第1の半導体素子に並列に接続された第1の並列抵抗を含む第1の負荷回路と、
第2のノードと前記第2の電源電位との間に接続され、前記第1の半導体素子のPN接合よりも並列接続個数が多いか又は面積が大きいPN接合を有する第2の半導体素子、前記第2の半導体素子に直列に接続された直列抵抗、及び、前記第2の半導体素子及び前記直列抵抗に並列に接続された第2の並列抵抗を含む第2の負荷回路と、
前記制御ノードに接続されたゲート、前記第1の電源電位に接続されたソース、及び、前記第1のノードに接続されたドレインを有し、前記制御ノードにおける基準電流制御信号に従って前記第1の負荷回路に電流を流す第1のPチャネルMOSトランジスタと、
前記制御ノードに接続されたゲート、前記第1の電源電位に接続されたソース、及び、前記第2のノードに接続されたドレインを有し、前記制御ノードにおける基準電流制御信号に従って前記第2の負荷回路に電流を流す第2のPチャネルMOSトランジスタと、
前記第1のノードの電位と前記第2のノードの電位との差を増幅して前記基準電流制御信号を生成し、該基準電流制御信号を前記制御ノードに出力する差動増幅回路と、
を含む、請求項1〜3のいずれか1項記載の基準電圧発生回路。 - 前記第1の並列抵抗が、前記第2の並列抵抗の抵抗値の略1/Nの抵抗値を有し、前記第1のPチャネルMOSトランジスタが、前記第2のPチャネルMOSトランジスタのサイズの略N倍のサイズを有し、ここで、N=1.5〜10である、請求項4記載の基準電圧発生回路。
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