KR100230366B1 - 싱크로너스 디램의 내부클락 발생회로 - Google Patents

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Abstract

본 발명은 싱크로너스 디램의 내부클락 발생회로에 관한 것이다. 본 발명에 따른 내부클락 발생회로는, 외부에서 입력되는 외부클락과 기준클락을 비교하여 위상차를 검출하는 위상검출기, 상기 위상검출기의 출력신호에 응답하여 제어신호를 발생하는 전하펌프 회로, 상기 제어신호의 저주파 영역을 통과시키는 저역통과 필터, 상기 저역통과 필터의 출력신호에 응답하여 주기가 상기 외부클락의 정수배인 다수개의 내부클락을 발생하는 전압제어 발진기, 및 상기 다수개의 내부클락중의 하나를 입력으로 하여 주파수가 이의 정수배인 상기 기준클락을 발생하는 주파수 멀티플라이어를 구비하는 것을 특징으로 한다. 따라서 본 발명에 따른 내부클락 발생회로에 의해 외부클락을 입력으로 하여 다단계의 위상을 갖는 칩 내부클락을 발생시킬 수 있으므로, 외부클락의 변동에 따라 싱크로너스 디램의 각 스테이지 간의 타이밍 마진을 제어할 수 있으며, 최소한의 타이밍 마진을 제공할 수 있는 장점이 있다.

Description

싱크로너스 디램의 내부클락 발생회로{Internal clock generation circuit in synchronous DRAM}
본 발명은 반도체 메모리장치의 내부클락 발생회로에 관한 것으로, 특히 싱크로너스 디램(Synchronous DRAM)의 내부클락 발생회로에 관한 것이다.
100Mhz 이상 고주파의 외부클락에 동기되어 동작하는 싱크로너스 디램에 일반적으로 사용되는 파이프라인(Pipeline) 기술에서는, 그 데이터 패쓰(Data Path)가 패쓰의 각 부분에 삽입되는 레지스터(Register)들에 의해 몇 개의 스테이지(Stage)로 나뉘어져 있다. 여기에서 레지스터를 제어하는 내부클락들이 스테이지와 스테이지 사이의 데이터 흐름을 제어하게 된다.
도 1는 싱크로너스 디램의 데이터 패쓰에서의 데이터 흐름을 나타내는 도면이다. 여기에서는 싱크로너스 디램의 데이터 패쓰가 칼럼어드레스 버퍼(Column Address Buffer), 칼럼 셀렉터(Column Selector), 입출력 센스앰프(I/O Sense Amplifier), 데이터 래치(Data Latch)등으로 각 스테이지가 구분되어 있는 경우를 나타낸다.
도 1에서 볼 수 있듯이, 각 스테이지의 데이터 흐름은 내부클락(??CLK1,??CLK2,??CLK3,??CLK4)에 의해 제어되고, 각 스테이지와 스테이지 사이에는 겹침(Overlap)이 없어야 한다. 따라서 공정변화, 온도변화, 데이터 스큐(Skew) 등을 고려하여, 각 스테이지 간에 타이밍 마진(Timming Margin)(M)을 갖도록 설계되는 것이 일반적이다. 그러나 이러한 타이밍 마진(M)은 초고속으로 동작하는 싱크로너스 디램에서는 하나의 장애요소로서 최소화되어야 한다.
따라서 본 발명의 목적은, 외부 클락의 변동에 따라 각 스테이지 간의 타이밍 마진을 제어할 수 있으며 타이밍 마진을 최소화할 수 있는 싱크로너스 디램의 내부클락 발생회로를 제공하는 데 있다.
도 1는 싱크로너스 디램의 데이터 패쓰에서의 데이터 흐름을 나타내는 도면
도 2는 본 발명에 따른 내부클락 발생회로의 블락도
도 3는 도 2의 입출력 신호의 타이밍도
도 4는 도 2의 위상검출기의 개략적인 회로도
도 5는 도 2의 전하펌프 회로및 저역통과 필터의 개략적인 회로도
도 6는 도 2의 전압제어 발진기의 개략적인 회로도
도 7는 도 2의 주파수 멀티플라이어의 회로도
도 8는 도 7의 입출력 신호의 타이밍도
상기 목적을 달성하기 위한 본 발명에 따른 싱크로너스 디램의 내부클락 발생회로는, 데이터 흐름을 제어하는 다수개의 내부클락을 발생하는 싱크로너스 디램의 내부클락 발생회로에 있어서, 외부에서 입력되는 외부클락과 기준클락을 비교하여 위상차를 검출하는 위상검출기; 상기 위상검출기의 출력신호에 응답하여 제어신호를 발생하는 전하펌프 회로; 상기 제어신호의 저주파 영역을 통과시키는 저역통과 필터; 상기 저역통과 필터의 출력신호에 응답하여 주기가 상기 외부클락의 정수배이고 소정의 위상차를 갖는 다수개의 내부클락을 발생하는 전압제어 발진기; 및 상기 다수개의 내부클락중의 하나를 입력으로 하여 주파수가 이의 정수배인 상기 기준클락을 발생하는 주파수 멀티플라이어를 구비하는 것을 특징으로 한다.
따라서 본 발명에 따른 싱크로너스 디램의 내부클락 발생회로는, 외부클락을 입력으로 하여 다단계의 위상을 갖는 칩 내부클락을 발생시킬 수 있으므로, 외부클락의 변동에 따라 싱크로너스 디램의 각 스테이지 간의 타이밍 마진을 제어할 수 있으며, 최소한의 타이밍 마진을 제공할 수 있는 장점이 있다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2는 본 발명에 따른 내부클락 발생회로의 블락도이고, 도 3은 도 2에 도시된 내부클락 발생회로의 입출력 신호들의 타이밍도를 나타낸다.
도 2를 참조하면, 상기 본 발명에 따른 내부클락 발생회로는, PLL(Phase Locked Loop) 형태로 구성되고, 외부에서 입력되는 외부클락(CLK)과 기준클락(REF)을 비교하여 위상차를 검출하는 위상검출기(Phase Dector)(1), 상기 위상검출기(1)의 출력신호에 응답하여 제어신호를 발생하는 전하펌프 회로(3), 상기 제어신호의 저주파 영역을 통과시키는 저역통과 필터(Low Pass Filter)(5); 상기 저역통과 필터(5)의 출력신호에 응답하여 주기가 상기 외부클락(CLK)의 정수배이고 소정의 위상차를 갖는 다수개의 내부클락(??VCOi, i = 0, 1, ...)을 발생하는 전압제어 발진기(Voltage Controlled Oscillator, VCO)(7); 및 상기 다수개의 내부클락중의 하나, 예컨데 VCO0(=ICLK)를 입력으로 하여 주파수가 이의 정수배인 상기 기준클락(REF)을 발생하는 주파수 멀티플라이어(Frequency Multiplier)(9)를 구비한다.
도 4는 도 2의 위상검출기(1)의 개략적인 회로도로서, 여기에서 CLK는 외부클락이고, REF는 도 2의 주파수 멀티플라이어(9)의 출력신호, 즉 기준클락이며, PDA 및 PDB는 위상검출기의 출력신호이다. 도 5는 도 2의 전하펌프 회로(3) 및 저역통과 필터(5)의 개략적인 회로도를 나타내며, 여기에서 PDA 및 PDB는 상기 위상검출기(1)의 출력신호이고, VCTRL은 상기 저역통과 필터(5)의 출력신호이다. 도 4 및 도 5는 동 기술분야에서 통상의 것이므로 상세한 설명은 생략한다.
도 6은 도 2의 전압제어 발진기(7)의 개략적인 회로도를 나타내며, 홀수개의 인버터(I1 내지 I5)가 직렬연결되어 피드백 루프(Feedback Loop)를 형성하여 이루어진 링 오실레이터(Ring Oscillator)로 구성된다. M1 내지 M4는 NMOS 트랜지스터이고, C1 내지 C4는 커패시터이며, 제5도의 저역통과 필터의 출력신호인 VCTRL의 전압레벨이 높아지면 각 인버터의 부하(Loading)가 커져 출력신호인 다수개의 내부클락(??VCO0, ??VCO1, ??VCO2, ??VCO3, ??VCO4)의 주기가 늘어나게 된다.
도 7은 도 2의 주파수 멀티플라이어의 회로도를 나타내며, 이는 도 6의 전압제어 발진기의 출력신호(ICLK=VCO0)와 이 출력신호(ICLK)가 홀수개의 인버터(I6,I7,I8)를 통해 전달된 신호를 각각 입력으로 하는 낸드게이트(ND1) 및 노아게이트(NR1)와, 상기 낸드게이트(ND1)의 출력신호가 인버터(I9)에서 인버팅된 신호와 상기 노아게이트(NR1)의 출력신호를 입력으로 하는 노아게이트(NR2)와, 상기 노아게이트(NR2)의 출력신호를 인버팅하는 인버터(I10)로 구성된다. 도 8은 도 7의 입출력 신호의 타이밍도로서, 입력되는 전압제어 발진기의 출력신호(ICLK)의 듀티(Duty)가 50%라는 가정하에 상기 전압제어 발진기의 출력신호(ICLK)의 상승 및 하강에지(Rising/Falling Edge) 마다 펄스(Pulse)를 발생시킴으로써 주파수가 2배인 출력신호, 즉 기준클락(REF)을 만든다.
추가로 설명하면 도 6의 전압제어 발진기에서 보는 바와 같이, 상기 전압제어 발진기를 구성하는 단위 인버터(I1 내지 I5)의 출력을 모두 뽑아내면, 그 출력(??VCO0, ??VCO1, ??VCO2, ??VCO3, ??VCO4)은 다단계의 위상차를 갖는 펄스들이 된다. 따라서 상기 전압제어 발진기의 출력(??VCO0, ??VCO1, ??VCO2, ??VCO3, ??VCO4)들이 디램(DRAM)의 tAA 정도에 해당하는 주기를 갖도록 발생시켜, 도 1에서 언급하였던 싱크로너스 디램의 각 스테이지의 데이터 흐름을 제어하는 내부클락(??CLK1, ??CLK2, ??CLK3, ??CLK4)으로 사용될 수 있다.
만약 어떤 기준주파수의 외부클락을 가정하여 싱크로너스 디램을 설계한다고 하면, 설계자는 어드레스, 데이터 등의 칩 내부신호들의 스큐(Skew)를 고려하여 일정 마진을 주어, 다단계 위상을 갖는 상기 전압제어 발진기의 출력(??VCO0, ??VCO1, ??VCO2, ??VCO3, ??VCO4)중에서 내부클락(??CLK1, ??CLK2, ??CLK3, ??CLK4)을 선택할 수 있다.
또한 본 발명에 따른 내부클락 발생회로를 포함하는 싱크로너스 디램에서는, 제조완료 후 테스트한 결과 타이밍 마진이 부족하여 동작 불량이 발생하였을 경우, 외부클락(CLK)의 동작 주파수를 조금 낮추어주어 주기를 증가시키면 그에 따라 각 스테이지를 제어하는 타이밍 마진이 증가하여 정상적으로 동작하게 되며, 이때의 동작 주파수가 상기 싱크로너스 디램이 필요로 하는 최소 마진이 보장되는 최대 동작주파수가 된다. 이러한 방법을 사용하지 않고 딜레이 회로등으로 각 스테이지를 제어하는 기존의 방법에서는, 상기와 같은 동작 불량이 발생하였을 경우에는 칩의 전면 재 설계가 불가피하다.
따라서 상술한 본 발명에 따른 싱크로너스 디램의 내부클락 발생회로는, 외부클락을 입력으로 하여 주기가 상기 외부클락의 정수배이고 다단계의 위상차를 갖는 다수개의 내부클락을 발생시킬 수 있으므로, 외부클락의 변동에 따라 싱크로너스 디램의 각 스테이지 간의 타이밍 마진을 제어할 수 있으며 또한 타이밍 마진을 최소화할 수 장점이 있다. 따라서 싱크로너스 디램의 동작속도를 향상시킬 수 있다.
또한 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당기술분야에서 통상의 지식을 가진자에의해 다양한 변형이 가능함은 명백하다.

Claims (1)

  1. 데이터 흐름을 제어하는 다수개의 내부클락을 발생하는 싱크로너스 디램의 내부클락 발생회로에 있어서,
    외부에서 입력되는 외부클락과 기준클락을 비교하여 위상차를 검출하는 위상검출기;
    상기 위상검출기의 출력신호에 응답하여 제어신호를 발생하는 전하펌프 회로;
    상기 제어신호의 저주파 영역을 통과시키는 저역통과 필터;
    상기 저역통과 필터의 출력신호에 응답하여 주기가 상기 외부클락의 정수배이고 소정의 위상차를 갖는 다수개의 내부클락을 발생하는 전압제어 발진기; 및
    상기 다수개의 내부클락중의 하나를 입력으로 하여 주파수가 이의 정수배인 상기 기준클락을 발생하는 주파수 멀티플라이어를 구비하는 것을 특징으로 하는 싱크로너스 디램의 내부클락 발생회로.
KR1019960029877A 1996-07-23 1996-07-23 싱크로너스 디램의 내부클락 발생회로 KR100230366B1 (ko)

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