JPH09321583A - 高速捕獲ラッチ - Google Patents
高速捕獲ラッチInfo
- Publication number
- JPH09321583A JPH09321583A JP9019216A JP1921697A JPH09321583A JP H09321583 A JPH09321583 A JP H09321583A JP 9019216 A JP9019216 A JP 9019216A JP 1921697 A JP1921697 A JP 1921697A JP H09321583 A JPH09321583 A JP H09321583A
- Authority
- JP
- Japan
- Prior art keywords
- latch
- coupled
- terminal
- current
- boost
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration
- H03K3/356139—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration with synchronous operation
Abstract
(57)【要約】
【課題】 低消費電力により、迅速に変化するデータに
対し高分解能の捕獲作用を小電力消費で行う高速捕獲ラ
ッチを提供する。 【解決手段】 主要構成は、第２電圧供給端子から第１
電圧供給端子に至る間に直列に配設されたラッチ素子２
４，第１、第２の電流通路，差動データ入力信号が印加
されるラッチ入力Ａ，ＡＮを有する電流進路選定回路１
８、並びにラッチ刻時信号入力を有する切換可能電流源
１６に加えて、第１、第２の電流通路と第１の電圧供給
端子との間で、電流進路選定回路１８及び切換可能電流
源１６に対し並列に接続され、かつそれぞれブースト刻
時信号入力ＣＫＤ２を有する第１及び第２のブースト電
源２０，２２、並びに第２電圧供給端子ＶＤＤと、ラッ
チ素子２４を構成する一対のＣＭＯＳインバータ３８，
４０よりの相補形ラッチ出力との間に、それぞれ並列に
接続され、かつラッチ刻時信号入力を有するプリチャー
ジ回路２６，２８とを包含する。
対し高分解能の捕獲作用を小電力消費で行う高速捕獲ラ
ッチを提供する。 【解決手段】 主要構成は、第２電圧供給端子から第１
電圧供給端子に至る間に直列に配設されたラッチ素子２
４，第１、第２の電流通路，差動データ入力信号が印加
されるラッチ入力Ａ，ＡＮを有する電流進路選定回路１
８、並びにラッチ刻時信号入力を有する切換可能電流源
１６に加えて、第１、第２の電流通路と第１の電圧供給
端子との間で、電流進路選定回路１８及び切換可能電流
源１６に対し並列に接続され、かつそれぞれブースト刻
時信号入力ＣＫＤ２を有する第１及び第２のブースト電
源２０，２２、並びに第２電圧供給端子ＶＤＤと、ラッ
チ素子２４を構成する一対のＣＭＯＳインバータ３８，
４０よりの相補形ラッチ出力との間に、それぞれ並列に
接続され、かつラッチ刻時信号入力を有するプリチャー
ジ回路２６，２８とを包含する。
Description
【０００１】
【発明の属する技術分野】本発明は、捕獲ラッチに関
し、一層特定的にはブースト・トランジスタとプリチャ
ージされた出力とを有する差動捕獲ラッチに関する。
し、一層特定的にはブースト・トランジスタとプリチャ
ージされた出力とを有する差動捕獲ラッチに関する。
【０００２】
【従来の技術】捕獲ラッチすなわち、フリップフロップ
は、高速直列データストリームの刻時（クロック）及び
データ回復のために、例えば特定用途向けＩＣ（ＡＳＩ
Ｃ）のような集積回路の中で用いられる。直列データス
トリームは、１つの集積回路から次の集積回路へと、デ
ータを非常な高速で通過させる。ＩＣの製造工程におけ
る変動に起因して、動作温度、電源電圧レベル、相互結
合及び経路選択、並びに個々の刻時の遅れは、１つの集
積回路から次の集積回路へと相違する、これらの相違
は、各集積回路の刻時と全体的システムの刻時との間に
刻時の歪みを生起させるであろう。
は、高速直列データストリームの刻時（クロック）及び
データ回復のために、例えば特定用途向けＩＣ（ＡＳＩ
Ｃ）のような集積回路の中で用いられる。直列データス
トリームは、１つの集積回路から次の集積回路へと、デ
ータを非常な高速で通過させる。ＩＣの製造工程におけ
る変動に起因して、動作温度、電源電圧レベル、相互結
合及び経路選択、並びに個々の刻時の遅れは、１つの集
積回路から次の集積回路へと相違する、これらの相違
は、各集積回路の刻時と全体的システムの刻時との間に
刻時の歪みを生起させるであろう。
【０００３】最初は、局所的なオンチップの刻時は、シ
ステムの刻時と比べてより速いか、あるいはより遅く、
多分位相外れの状態にあるであろう。刻時の歪みを最小
化し、かつ、同期化を達成するために、例えば位相同期
ループが、システムの刻時を追跡し、システムの刻時と
局所的な刻時とを比較し、あらゆる位相差又は周波数差
を検出し、次にオンチップの刻時がシステムの刻時と一
致するまで、局所的な刻時に対して所要の調整を行う目
的のために使用される。その結果、位相同期ループは、
システムの刻時に対し自動追尾状態になる。システムの
中のすべての集積回路がシステムの刻時と一旦同期化さ
れると、全システムは完全に調和して動作する。
ステムの刻時と比べてより速いか、あるいはより遅く、
多分位相外れの状態にあるであろう。刻時の歪みを最小
化し、かつ、同期化を達成するために、例えば位相同期
ループが、システムの刻時を追跡し、システムの刻時と
局所的な刻時とを比較し、あらゆる位相差又は周波数差
を検出し、次にオンチップの刻時がシステムの刻時と一
致するまで、局所的な刻時に対して所要の調整を行う目
的のために使用される。その結果、位相同期ループは、
システムの刻時に対し自動追尾状態になる。システムの
中のすべての集積回路がシステムの刻時と一旦同期化さ
れると、全システムは完全に調和して動作する。
【０００４】データ回復を目的とする用途においては、
位相同期ループは、直列データストリームの中における
データ伝送の位相及び周波数に対する自動追尾作用を行
う。そのとき局所的な刻時は、直列データストリームを
結合された入力を有する単一の捕獲ラッチを刻時するた
めに用いられる。代表的な捕獲ラッチは、低い分解能と
貧弱な開口（アパーチャ）とを有し、それにより刻時又
はデータの回復をすることが可能な速度をきびしく制限
する。より高度の性能を有する捕獲ラッチは、複雑な回
路構成と刻時作用とを必要とし、そのために集積回路上
で広大な領域を占有し、かつ、大量の電力を消費するこ
とになる。
位相同期ループは、直列データストリームの中における
データ伝送の位相及び周波数に対する自動追尾作用を行
う。そのとき局所的な刻時は、直列データストリームを
結合された入力を有する単一の捕獲ラッチを刻時するた
めに用いられる。代表的な捕獲ラッチは、低い分解能と
貧弱な開口（アパーチャ）とを有し、それにより刻時又
はデータの回復をすることが可能な速度をきびしく制限
する。より高度の性能を有する捕獲ラッチは、複雑な回
路構成と刻時作用とを必要とし、そのために集積回路上
で広大な領域を占有し、かつ、大量の電力を消費するこ
とになる。
【０００５】
【発明が解決しようとする課題】本発明は、低い消費電
力により、迅速に変化するデータに対し高分解能の捕獲
作用を行うことができる高速捕獲ラッチを提供するもの
である。
力により、迅速に変化するデータに対し高分解能の捕獲
作用を行うことができる高速捕獲ラッチを提供するもの
である。
【０００６】
【課題を解決するための手段】本発明の高速捕獲ラッチ
は、簡単な構成、低い消費電力及び高い分解能を有す
る。本発明のラッチは、差動データ入力、ラッチ刻時入
力、ブースト刻時入力、電流の進路選定回路、切換可能
電流源、ラッチ素子、並びに第１及び第２のブースト電
流源を含んでいる。電流進路選定回路は、複数の差動デ
ータ入力にそれぞれ結合された第１及び第２の差動制御
端子を有し、第１及び第２の電流通路をそれぞれ通る電
流を制御する。切換可能電流源は、電流進路選定回路と
第１の電圧供給端子との間に結合されており、ラッチ刻
時入力に結合された制御端子を有する。ラッチ素子は、
第２の電圧供給端子と電流進路選定回路との間に結合さ
れており、ラッチ出力を供給する。第１のブースト電流
源は、ラッチ素子と電流進路選定回路との間の第１の電
流通路に結合されており、ブースト刻時入力に結合され
た制御端子を有する。第２のブースト電流源は、ラッチ
素子と電流進路選定回路との間の第２の電流通路に結合
されており、ブースト刻時入力に結合された制御端子を
有する。
は、簡単な構成、低い消費電力及び高い分解能を有す
る。本発明のラッチは、差動データ入力、ラッチ刻時入
力、ブースト刻時入力、電流の進路選定回路、切換可能
電流源、ラッチ素子、並びに第１及び第２のブースト電
流源を含んでいる。電流進路選定回路は、複数の差動デ
ータ入力にそれぞれ結合された第１及び第２の差動制御
端子を有し、第１及び第２の電流通路をそれぞれ通る電
流を制御する。切換可能電流源は、電流進路選定回路と
第１の電圧供給端子との間に結合されており、ラッチ刻
時入力に結合された制御端子を有する。ラッチ素子は、
第２の電圧供給端子と電流進路選定回路との間に結合さ
れており、ラッチ出力を供給する。第１のブースト電流
源は、ラッチ素子と電流進路選定回路との間の第１の電
流通路に結合されており、ブースト刻時入力に結合され
た制御端子を有する。第２のブースト電流源は、ラッチ
素子と電流進路選定回路との間の第２の電流通路に結合
されており、ブースト刻時入力に結合された制御端子を
有する。
【０００７】ラッチ刻時入力に印加されたラッチ刻時信
号は、複数の差動データ入力の評価を開始させる。ラッ
チ素子がラッチ出力を導出し始めた後の一定期間中、ブ
ースト刻時入力に印加されるブースト刻時信号はブース
ト電流源を活性化する。ブースト電流源は、ラッチ素子
に対して追加の電流を供給し、それによりラッチ出力の
分析作用の速度を早め、また同時にラッチ出力から差動
データ入力を切り離す。このようにして、ブースト電流
源は、ラッチの動作速度を早め、かつ、ラッチの開口を
精確に画定する。
号は、複数の差動データ入力の評価を開始させる。ラッ
チ素子がラッチ出力を導出し始めた後の一定期間中、ブ
ースト刻時入力に印加されるブースト刻時信号はブース
ト電流源を活性化する。ブースト電流源は、ラッチ素子
に対して追加の電流を供給し、それによりラッチ出力の
分析作用の速度を早め、また同時にラッチ出力から差動
データ入力を切り離す。このようにして、ブースト電流
源は、ラッチの動作速度を早め、かつ、ラッチの開口を
精確に画定する。
【０００８】１つの実施例においては、ラッチは、第１
及び第２の相補形のラッチ出力と、同第１及び第２の相
補形ラッチ出力に対しそれぞれ結合された第１及び第２
のプリチャージ回路とを含む。同プリチャージ回路は、
ラッチ刻時入力に結合された制御端子を有する。そのプ
リチャージ回路は、切換可能電流源とは反対に、ラッチ
刻時信号の逆の論理状態に対して能動的であり、それに
よりラッチ素子を活性化する。ラッチ刻時信号が不活性
であるときは、プリチャージ回路は活性化され、ラッチ
出力を選ばれた論理状態に向かってプリチャージし、ラ
ッチ刻時信号が活性であるときは、プリチャージ回路は
不活性になる。このようにして、ラッチ出力は、電流進
路選定回路の第１及び第２の差動制御端子への差動デー
タ入力に応答して相補形論理状態に向かう。
及び第２の相補形のラッチ出力と、同第１及び第２の相
補形ラッチ出力に対しそれぞれ結合された第１及び第２
のプリチャージ回路とを含む。同プリチャージ回路は、
ラッチ刻時入力に結合された制御端子を有する。そのプ
リチャージ回路は、切換可能電流源とは反対に、ラッチ
刻時信号の逆の論理状態に対して能動的であり、それに
よりラッチ素子を活性化する。ラッチ刻時信号が不活性
であるときは、プリチャージ回路は活性化され、ラッチ
出力を選ばれた論理状態に向かってプリチャージし、ラ
ッチ刻時信号が活性であるときは、プリチャージ回路は
不活性になる。このようにして、ラッチ出力は、電流進
路選定回路の第１及び第２の差動制御端子への差動デー
タ入力に応答して相補形論理状態に向かう。
【０００９】
【発明の実施の形態】図１は、本発明によるブースト電
流源とプリチャージ回路とを有する高速捕獲ラッチを示
す概略図である。捕獲ラッチ１０は、電圧供給端子ＶＤ
ＤとＶＳＳとの間に接続されている。図１に示す実施例
において、捕獲ラッチ１０は、差動ラッチ入力Ａ及びＡ
Ｎ、刻時入力ＣＫ、並びに外部ラッチ出力Ｚ及びＺＮを
含む。捕獲ラッチ１０は更に、スルーレート（ｓｌｅｗ
ｒａｔｅ）遅延回路１２、ブースト遅延回路１４、切
換可能電流源１６、電流進路選定回路１８、ブースト電
流源２０及び２２、ラッチ素子２４、並びにプリチャー
ジ回路２６及び２８を含んでいる。
流源とプリチャージ回路とを有する高速捕獲ラッチを示
す概略図である。捕獲ラッチ１０は、電圧供給端子ＶＤ
ＤとＶＳＳとの間に接続されている。図１に示す実施例
において、捕獲ラッチ１０は、差動ラッチ入力Ａ及びＡ
Ｎ、刻時入力ＣＫ、並びに外部ラッチ出力Ｚ及びＺＮを
含む。捕獲ラッチ１０は更に、スルーレート（ｓｌｅｗ
ｒａｔｅ）遅延回路１２、ブースト遅延回路１４、切
換可能電流源１６、電流進路選定回路１８、ブースト電
流源２０及び２２、ラッチ素子２４、並びにプリチャー
ジ回路２６及び２８を含んでいる。
【００１０】スルーレート遅延回路１２は、刻時入力Ｃ
Ｋと刻時ノードＣＫＤ１との間に結合されている。この
スルーレート遅延回路１２は、バッファを形成するよう
にそれぞれ互いに直列に接続されたＣＭＯＳインバータ
３０及び３２を含む。ＣＭＯＳインバータ３０は、ＰＭ
ＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２とを
含む。ＰＭＯＳトランジスタＭ１のソースは、電圧供給
端子ＶＤＤに接続されている。ＰＭＯＳトランジスタＭ
１のゲートは、ＮＭＯＳトランジスタＭ２のゲートと共
に、刻時入力ＣＫに結合されている。ＰＭＯＳトランジ
スタＭ１のドレインは、ＮＭＯＳトランジスタＭ２のド
レインに結合されている。ＮＭＯＳトランジスタＭ２の
ソースは、電圧供給端子ＶＳＳに接続されている。ＣＭ
ＯＳインバータ３２は、ＰＭＯＳトランジスタＭ３とＮ
ＭＯＳトランジスタＭ４とを含む。ＰＭＯＳトランジス
タＭ３のソースは、電圧供給端子ＶＤＤに接続されてい
る。ＰＭＯＳトランジスタＭ３のゲートは、ＮＭＯＳト
ランジスタＭ４のゲートと共に、ＰＭＯＳトランジスタ
Ｍ１及びＮＭＯＳトランジスタＭ２のそれぞれのドレイ
ンに結合されている。ＰＭＯＳトランジスタＭ３のドレ
インは、ＮＭＯＳトランジスタＭ４のドレインと共に、
刻時ノードＣＫＤ１に結合されている。ＮＭＯＳトラン
ジスタＭ４のソースは、電圧供給端子ＶＳＳに接続され
ている。スルーレート遅延回路１２は、その刻時入力Ｃ
Ｋに、サンプル刻時信号を受け、その刻時ノードＣＫＤ
１に、精確に特定された立上り及び立下り特性を有する
遅延ラッチ刻時信号を発生する。
Ｋと刻時ノードＣＫＤ１との間に結合されている。この
スルーレート遅延回路１２は、バッファを形成するよう
にそれぞれ互いに直列に接続されたＣＭＯＳインバータ
３０及び３２を含む。ＣＭＯＳインバータ３０は、ＰＭ
ＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２とを
含む。ＰＭＯＳトランジスタＭ１のソースは、電圧供給
端子ＶＤＤに接続されている。ＰＭＯＳトランジスタＭ
１のゲートは、ＮＭＯＳトランジスタＭ２のゲートと共
に、刻時入力ＣＫに結合されている。ＰＭＯＳトランジ
スタＭ１のドレインは、ＮＭＯＳトランジスタＭ２のド
レインに結合されている。ＮＭＯＳトランジスタＭ２の
ソースは、電圧供給端子ＶＳＳに接続されている。ＣＭ
ＯＳインバータ３２は、ＰＭＯＳトランジスタＭ３とＮ
ＭＯＳトランジスタＭ４とを含む。ＰＭＯＳトランジス
タＭ３のソースは、電圧供給端子ＶＤＤに接続されてい
る。ＰＭＯＳトランジスタＭ３のゲートは、ＮＭＯＳト
ランジスタＭ４のゲートと共に、ＰＭＯＳトランジスタ
Ｍ１及びＮＭＯＳトランジスタＭ２のそれぞれのドレイ
ンに結合されている。ＰＭＯＳトランジスタＭ３のドレ
インは、ＮＭＯＳトランジスタＭ４のドレインと共に、
刻時ノードＣＫＤ１に結合されている。ＮＭＯＳトラン
ジスタＭ４のソースは、電圧供給端子ＶＳＳに接続され
ている。スルーレート遅延回路１２は、その刻時入力Ｃ
Ｋに、サンプル刻時信号を受け、その刻時ノードＣＫＤ
１に、精確に特定された立上り及び立下り特性を有する
遅延ラッチ刻時信号を発生する。
【００１１】ブースト遅延回路１４は、ＣＭＯＳインバ
ータ３４及び３６を含む。ブースト遅延回路１４は、刻
時ノードＣＫＤ１に結合された入力と、刻時ノードＣＫ
Ｄ２に結合された出力とを有する。ブースト遅延回路１
４は、インバータ３４及び３６を含む。インバータ３４
は、ＰＭＯＳトランジスタＭ５及びＮＭＯＳトランジス
タＭ６を含む。ＰＭＯＳトランジスタＭ５のソースは、
電圧供給端子ＶＤＤに接続されている。ＰＭＯＳトラン
ジスタＭ５のゲートは、ＮＭＯＳトランジスタＭ６のゲ
ートと共に、刻時ノードＣＫＤ１に結合されている。Ｐ
ＭＯＳトランジスタＭ５のドレインは、ＮＭＯＳトラン
ジスタＭ６のドレインに結合されている。ＮＯＭＳトラ
ンジスタＭ６のソースは、電圧供給端子ＶＳＳに接続さ
れている。ＣＭＯＳインバータ３６は、ＰＭＯＳトラン
ジスタＭ７とＮＭＯＳトランジスタＭ８とを含む。ＰＭ
ＯＳトランジスタＭ７のソースは、電圧供給端子ＶＤＤ
に接続されている。ＰＭＯＳトランジスタＭ７のゲート
は、ＮＭＯＳトランジスタＭ８のゲートと共に、ＰＭＯ
ＳトランジスタＭ５及びＮＭＯＳトランジスタＭ６のそ
れぞれのドレインに結合されている。ＰＭＯＳトランジ
スタＭ７のドレインは、ＮＭＯＳトランジスタＭ８のド
レインと共に、刻時ノードＣＫＤ２に結合されている。
ＮＭＯＳトランジスタＭ８のソースは、電圧供給端子Ｖ
ＳＳに接続されている。ブースト遅延回路１４は、その
刻時ノードＣＫＤ１にラッチ刻時信号を受け、その刻時
ノードＣＫＤ２に遅延ブースト刻時信号を発生する。
ータ３４及び３６を含む。ブースト遅延回路１４は、刻
時ノードＣＫＤ１に結合された入力と、刻時ノードＣＫ
Ｄ２に結合された出力とを有する。ブースト遅延回路１
４は、インバータ３４及び３６を含む。インバータ３４
は、ＰＭＯＳトランジスタＭ５及びＮＭＯＳトランジス
タＭ６を含む。ＰＭＯＳトランジスタＭ５のソースは、
電圧供給端子ＶＤＤに接続されている。ＰＭＯＳトラン
ジスタＭ５のゲートは、ＮＭＯＳトランジスタＭ６のゲ
ートと共に、刻時ノードＣＫＤ１に結合されている。Ｐ
ＭＯＳトランジスタＭ５のドレインは、ＮＭＯＳトラン
ジスタＭ６のドレインに結合されている。ＮＯＭＳトラ
ンジスタＭ６のソースは、電圧供給端子ＶＳＳに接続さ
れている。ＣＭＯＳインバータ３６は、ＰＭＯＳトラン
ジスタＭ７とＮＭＯＳトランジスタＭ８とを含む。ＰＭ
ＯＳトランジスタＭ７のソースは、電圧供給端子ＶＤＤ
に接続されている。ＰＭＯＳトランジスタＭ７のゲート
は、ＮＭＯＳトランジスタＭ８のゲートと共に、ＰＭＯ
ＳトランジスタＭ５及びＮＭＯＳトランジスタＭ６のそ
れぞれのドレインに結合されている。ＰＭＯＳトランジ
スタＭ７のドレインは、ＮＭＯＳトランジスタＭ８のド
レインと共に、刻時ノードＣＫＤ２に結合されている。
ＮＭＯＳトランジスタＭ８のソースは、電圧供給端子Ｖ
ＳＳに接続されている。ブースト遅延回路１４は、その
刻時ノードＣＫＤ１にラッチ刻時信号を受け、その刻時
ノードＣＫＤ２に遅延ブースト刻時信号を発生する。
【００１２】切換可能電源１６は、ＮＭＯＳトランジス
タＭ９を含む。ＮＭＯＳトランジスタＭ９のドレイン
は、電流進路選定回路１８に接続されている。ＮＭＯＳ
トランジスタＭ９のゲートは、刻時ノードＣＫＤ１に接
続されている。ＮＭＯＳトランジスタＭ９のソースは、
電圧供給端子ＶＳＳに接続されている。ＮＭＯＳトラン
ジスタＭ９は、刻時ノードＣＫＤ１に発生されたラッチ
刻時信号の波形の有効端縁において、電流進路選定回路
１８に対してラッチ電流ＩL を供給する。
タＭ９を含む。ＮＭＯＳトランジスタＭ９のドレイン
は、電流進路選定回路１８に接続されている。ＮＭＯＳ
トランジスタＭ９のゲートは、刻時ノードＣＫＤ１に接
続されている。ＮＭＯＳトランジスタＭ９のソースは、
電圧供給端子ＶＳＳに接続されている。ＮＭＯＳトラン
ジスタＭ９は、刻時ノードＣＫＤ１に発生されたラッチ
刻時信号の波形の有効端縁において、電流進路選定回路
１８に対してラッチ電流ＩL を供給する。
【００１３】電流進路選定回路１８は、ＮＭＯＳトラン
ジスタＭ１０及びＭ１１により形成された差動形トラン
ジスタの対を含む。ＮＭＯＳトランジスタＭ１０及びＭ
１１のドレインは、それぞれ第１の電流通路１１−１及
び第２の電流通路１１−２を形成する。ＮＭＯＳトラン
ジスタＭ１０のゲートは、ラッチ入力Ａに結合されてお
り、ＮＭＯＳトランジスタＭ１１のゲートは、ラッチ入
力ＡＮに結合されている。両ＮＭＯＳトランジスタＭ１
０及びＭ１１のソースは、互いに接続され、かつ、切換
可能電流源１６のＮＭＯＳトランジスタＭ９のドレイン
に接続されている。ＮＭＯＳトランジスタＭ１０及びＭ
１１は、ラッチ入力Ａ及びＡＮに印加された入力信号の
相対的極性に従って、ラッチ電流ＩL の進路を、第１の
電流通路１１−１及び第２の電流通路１１−２のいずれ
かに選定する。ここで、ラッチ入力信号は、例えば、差
動形アナログ信号かあるいは相補形ディジタル信号でよ
い。本願明細書の発明の詳細な説明及び特許請求の範囲
の欄において用いられる用語「差動形」は、差動形アナ
ログ信号と相補形ディジタル信号との両方を含んでい
る。
ジスタＭ１０及びＭ１１により形成された差動形トラン
ジスタの対を含む。ＮＭＯＳトランジスタＭ１０及びＭ
１１のドレインは、それぞれ第１の電流通路１１−１及
び第２の電流通路１１−２を形成する。ＮＭＯＳトラン
ジスタＭ１０のゲートは、ラッチ入力Ａに結合されてお
り、ＮＭＯＳトランジスタＭ１１のゲートは、ラッチ入
力ＡＮに結合されている。両ＮＭＯＳトランジスタＭ１
０及びＭ１１のソースは、互いに接続され、かつ、切換
可能電流源１６のＮＭＯＳトランジスタＭ９のドレイン
に接続されている。ＮＭＯＳトランジスタＭ１０及びＭ
１１は、ラッチ入力Ａ及びＡＮに印加された入力信号の
相対的極性に従って、ラッチ電流ＩL の進路を、第１の
電流通路１１−１及び第２の電流通路１１−２のいずれ
かに選定する。ここで、ラッチ入力信号は、例えば、差
動形アナログ信号かあるいは相補形ディジタル信号でよ
い。本願明細書の発明の詳細な説明及び特許請求の範囲
の欄において用いられる用語「差動形」は、差動形アナ
ログ信号と相補形ディジタル信号との両方を含んでい
る。
【００１４】ブースト電流源２０はＮＭＯＳトランジス
タＭ１２を有し、同ＮＭＯＳトランジスタ１２は、ＮＭ
ＯＳトランジスタＭ１０のドレインに結合されたドレイ
ンと、刻時ノードＣＫＤ２に結合されたゲートと、電圧
供給端子ＶＳＳに結合されたソースとを有する。ブース
ト電流源２２はＮＭＯＳトランジスタＭ１３を有し、同
ＮＭＯＳトランジスタＭ１３は、ＮＭＯＳトランジスタ
Ｍ１１のドレインに結合されたドレインと、遅延刻時ノ
ードＣＫＤ２に結合されたゲートと、電圧供給端子ＶＳ
Ｓに結合されたソースとを有する。ブースト電流源２０
及び２２は、ラッチ素子２４に対し追加の電流を供給す
る。そして、ある時間遅れの後、ＮＭＯＳトランジスタ
Ｍ１０及び１１のドレインを電圧供給端子ＶＳＳに結合
することにより、ラッチ素子２４をラッチ入力Ａ及びＡ
Ｎから隔離する。上記時間遅れは、ブースト遅延回路１
４により決定され、それは、ブースト遅延回路１４の刻
時ノードＣＫＤ１に印加されるラッチ刻時信号の波形の
有効端縁と、その刻時ノードＣＫＤ２に発生されるブー
スト刻時信号の波形の有効端縁との間の時間差である。
好適実施例においては、ブースト電流源２０及び２２の
それぞれのブーストトランジスタであるＮＭＯＳ Ｍ１
２及び１３は、いずれも低い出力インピーダンスを有す
る。
タＭ１２を有し、同ＮＭＯＳトランジスタ１２は、ＮＭ
ＯＳトランジスタＭ１０のドレインに結合されたドレイ
ンと、刻時ノードＣＫＤ２に結合されたゲートと、電圧
供給端子ＶＳＳに結合されたソースとを有する。ブース
ト電流源２２はＮＭＯＳトランジスタＭ１３を有し、同
ＮＭＯＳトランジスタＭ１３は、ＮＭＯＳトランジスタ
Ｍ１１のドレインに結合されたドレインと、遅延刻時ノ
ードＣＫＤ２に結合されたゲートと、電圧供給端子ＶＳ
Ｓに結合されたソースとを有する。ブースト電流源２０
及び２２は、ラッチ素子２４に対し追加の電流を供給す
る。そして、ある時間遅れの後、ＮＭＯＳトランジスタ
Ｍ１０及び１１のドレインを電圧供給端子ＶＳＳに結合
することにより、ラッチ素子２４をラッチ入力Ａ及びＡ
Ｎから隔離する。上記時間遅れは、ブースト遅延回路１
４により決定され、それは、ブースト遅延回路１４の刻
時ノードＣＫＤ１に印加されるラッチ刻時信号の波形の
有効端縁と、その刻時ノードＣＫＤ２に発生されるブー
スト刻時信号の波形の有効端縁との間の時間差である。
好適実施例においては、ブースト電流源２０及び２２の
それぞれのブーストトランジスタであるＮＭＯＳ Ｍ１
２及び１３は、いずれも低い出力インピーダンスを有す
る。
【００１５】ラッチ素子２４は、一対の交差結合形ＣＭ
ＯＳインバータ３８及び４０を有する。インバータ３８
は、ＰＭＯＳトランジスタＭ１４とＮＭＯＳトランジス
タＭ１５とを含む。ＰＭＯＳトランジスタＭ１４のソー
スは、電圧供給端子ＶＤＤに接続されている。ＰＭＯＳ
トランジスタＭ１４のゲートは、ＮＭＯＳトランジスタ
Ｍ１５のゲートと共に、内部ラッチ出力ノードＺＩＮＴ
に結合されている。ＰＭＯＳトランジスタＭ１４のドレ
インは、ＮＭＯＳトランジスタＭ１５のドレインと接続
されている。ＮＭＯＳトランジスタＭ１５のソースは、
ＮＭＯＳトランジスタＭ１０及びＭ１２のそれぞれのド
レインと結合されている。インバータ４０はＰＭＯＳト
ランジスタＭ１６とＮＭＯＳトランジスタＭ１７とを含
む。ＰＭＯＳトランジスタＭ１６のソースは、電圧供給
端子ＶＤＤに接続されている。ＰＭＯＳトランジスタＭ
１６のゲートとＮＭＯＳトランジスタＭ１７のゲートと
は相互に接続され、それら両者は、同時にＰＭＯＳトラ
ンジスタＭ１４及びＮＭＯＳトランジスタＭ１５のそれ
ぞれのドレインと、また更に内部ラッチ出力ノードＺＮ
ＩＮＴと結合されている。ＰＭＯＳトランジスタＭ１６
のドレインとＮＭＯＳトランジスタＭ１７のドレインと
は相互に接続され、それら両者は、同時にＰＭＯＳトラ
ンジスタＭ１４及びＮＭＯＳトランジスタ１５のそれぞ
れのゲートと、また更に内部ラッチ出力ノードＺＩＮＴ
と結合されている。ＮＭＯＳトランジスタＭ１７のソー
スは、ＮＭＯＳトランジスタＭ１１及びＭ１３のそれぞ
れのドレインと結合されている。
ＯＳインバータ３８及び４０を有する。インバータ３８
は、ＰＭＯＳトランジスタＭ１４とＮＭＯＳトランジス
タＭ１５とを含む。ＰＭＯＳトランジスタＭ１４のソー
スは、電圧供給端子ＶＤＤに接続されている。ＰＭＯＳ
トランジスタＭ１４のゲートは、ＮＭＯＳトランジスタ
Ｍ１５のゲートと共に、内部ラッチ出力ノードＺＩＮＴ
に結合されている。ＰＭＯＳトランジスタＭ１４のドレ
インは、ＮＭＯＳトランジスタＭ１５のドレインと接続
されている。ＮＭＯＳトランジスタＭ１５のソースは、
ＮＭＯＳトランジスタＭ１０及びＭ１２のそれぞれのド
レインと結合されている。インバータ４０はＰＭＯＳト
ランジスタＭ１６とＮＭＯＳトランジスタＭ１７とを含
む。ＰＭＯＳトランジスタＭ１６のソースは、電圧供給
端子ＶＤＤに接続されている。ＰＭＯＳトランジスタＭ
１６のゲートとＮＭＯＳトランジスタＭ１７のゲートと
は相互に接続され、それら両者は、同時にＰＭＯＳトラ
ンジスタＭ１４及びＮＭＯＳトランジスタＭ１５のそれ
ぞれのドレインと、また更に内部ラッチ出力ノードＺＮ
ＩＮＴと結合されている。ＰＭＯＳトランジスタＭ１６
のドレインとＮＭＯＳトランジスタＭ１７のドレインと
は相互に接続され、それら両者は、同時にＰＭＯＳトラ
ンジスタＭ１４及びＮＭＯＳトランジスタ１５のそれぞ
れのゲートと、また更に内部ラッチ出力ノードＺＩＮＴ
と結合されている。ＮＭＯＳトランジスタＭ１７のソー
スは、ＮＭＯＳトランジスタＭ１１及びＭ１３のそれぞ
れのドレインと結合されている。
【００１６】プリチャージ回路２６及び２８は、それぞ
れＰＭＯＳプリチャージ・トランジスタＭ２２及びＭ２
３を含む。トランジスタＭ２２のソースは電圧供給端子
ＶＤＤに接続されている。トランジスタＭ２２のゲート
は刻時ノードＣＫＤ１に結合されている。トランジスタ
Ｍ２２のドレインは内部ラッチ出力ノードＺＩＮＴに結
合されている。トランジスタＭ２３のソースは電圧供給
端子ＶＤＤに接続されている。トランジスタＭ２３のゲ
ートは刻時ノードＣＫＤ１に結合されている。トランジ
スタＭ２３のドレインは内部ラッチ出力ノードＺＮＩＮ
Ｔに結合されている。ＰＭＯＳプリチャージ・トランジ
スタＭ２２及びＭ２３は、もとよりＰＭＯＳ装置である
が、それに対し、切換可能電流源１６のＮＭＯＳトラン
ジスタＭ９はＮＭＯＳ装置であるから、ＰＭＯＳプリチ
ャージ・トランジスタＭ２２及びＭ２３は、ラッチ刻時
信号に関する限り、ＮＭＯＳトランジスタＭ９に対し位
相外れである。
れＰＭＯＳプリチャージ・トランジスタＭ２２及びＭ２
３を含む。トランジスタＭ２２のソースは電圧供給端子
ＶＤＤに接続されている。トランジスタＭ２２のゲート
は刻時ノードＣＫＤ１に結合されている。トランジスタ
Ｍ２２のドレインは内部ラッチ出力ノードＺＩＮＴに結
合されている。トランジスタＭ２３のソースは電圧供給
端子ＶＤＤに接続されている。トランジスタＭ２３のゲ
ートは刻時ノードＣＫＤ１に結合されている。トランジ
スタＭ２３のドレインは内部ラッチ出力ノードＺＮＩＮ
Ｔに結合されている。ＰＭＯＳプリチャージ・トランジ
スタＭ２２及びＭ２３は、もとよりＰＭＯＳ装置である
が、それに対し、切換可能電流源１６のＮＭＯＳトラン
ジスタＭ９はＮＭＯＳ装置であるから、ＰＭＯＳプリチ
ャージ・トランジスタＭ２２及びＭ２３は、ラッチ刻時
信号に関する限り、ＮＭＯＳトランジスタＭ９に対し位
相外れである。
【００１７】ラッチ１０は更にＣＭＯＳ出力インバータ
４２及び４４を含む。ＣＭＯＳ出力インバータ４２は、
内部ラッチ出力ノードＺＩＮＴに結合された入力と、外
部ラッチ出力ノードＺＮに結合された出力とを有する。
ＣＭＯＳ出力インバータ４２はＰＭＯＳトランジスタＭ
１８及びＮＭＯＳトランジスタＭ１９を含む。ＰＭＯＳ
トランジスタＭ１８のソースは電圧供給端子ＶＤＤに接
続されている。ＰＭＯＳトランジスタＭ１８のゲートは
ＮＭＯＳトランジスタＭ１９のゲートと結合され、それ
らは共に内部ラッチ出力ノードＺＩＮＴに結合されてい
る。ＰＭＯＳトランジスタＭ１８のドレインは、ＮＭＯ
ＳトランジスタＭ１９のドレインと結合され、それらは
共に外部ラッチ出力ノードＺＮに結合されている。ＮＭ
ＯＳトランジスタＭ１９のソースは電圧供給端子ＶＳＳ
に接続されている。
４２及び４４を含む。ＣＭＯＳ出力インバータ４２は、
内部ラッチ出力ノードＺＩＮＴに結合された入力と、外
部ラッチ出力ノードＺＮに結合された出力とを有する。
ＣＭＯＳ出力インバータ４２はＰＭＯＳトランジスタＭ
１８及びＮＭＯＳトランジスタＭ１９を含む。ＰＭＯＳ
トランジスタＭ１８のソースは電圧供給端子ＶＤＤに接
続されている。ＰＭＯＳトランジスタＭ１８のゲートは
ＮＭＯＳトランジスタＭ１９のゲートと結合され、それ
らは共に内部ラッチ出力ノードＺＩＮＴに結合されてい
る。ＰＭＯＳトランジスタＭ１８のドレインは、ＮＭＯ
ＳトランジスタＭ１９のドレインと結合され、それらは
共に外部ラッチ出力ノードＺＮに結合されている。ＮＭ
ＯＳトランジスタＭ１９のソースは電圧供給端子ＶＳＳ
に接続されている。
【００１８】出力インバータ４４は、内部ラッチ出力Ｚ
ＮＩＮＴに結合された入力と、外部ラッチ出力ノードＺ
に結合された出力とを有する。出力インバータ４４はＰ
ＭＯＳトランジスタＭ２０及びＮＭＯＳトランジスタＭ
２１を含む。ＰＭＯＳトランジスタＭ２０のソースは電
圧供給端子ＶＤＤに接続されている。ＰＭＯＳトランジ
スタＭ２０のゲートはＮＭＯＳトランジスタＭ２１のゲ
ートと結合され、それらは共に内部ラッチ出力ノードＺ
ＮＩＮＴに結合されている。ＰＭＯＳトランジスタＭ２
０のドレインは、ＮＭＯＳトランジスタＭ２１のドレイ
ンと結合され、それらは共に外部ラッチ出力ノードＺに
結合されている。ＮＭＯＳトランジスタＭ２１のソース
は電圧供給端子ＶＳＳに接続されている。交差結合形Ｃ
ＭＯＳインバータ３８及び４０のそれぞれの入力及び出
力は、内部ラッチ出力ノードＺＩＮＴ及びＺＮＩＮＴに
対し交差結合されているので、それらのインバータ３８
及び４０は、多少は内部ラッチ出力ノードＺＩＮＴ及び
ＺＮＩＮＴの電圧レベル変動の影響を受けやすい。出力
インバータ４２及び４４は、外部ラッチ出力ノードＺＮ
及びＺから、内部ラッチ出力ノードＺＩＮＴ及びＺＮＩ
ＮＴの上記電圧レベル変動の影響を隔離するのに役立
つ。
ＮＩＮＴに結合された入力と、外部ラッチ出力ノードＺ
に結合された出力とを有する。出力インバータ４４はＰ
ＭＯＳトランジスタＭ２０及びＮＭＯＳトランジスタＭ
２１を含む。ＰＭＯＳトランジスタＭ２０のソースは電
圧供給端子ＶＤＤに接続されている。ＰＭＯＳトランジ
スタＭ２０のゲートはＮＭＯＳトランジスタＭ２１のゲ
ートと結合され、それらは共に内部ラッチ出力ノードＺ
ＮＩＮＴに結合されている。ＰＭＯＳトランジスタＭ２
０のドレインは、ＮＭＯＳトランジスタＭ２１のドレイ
ンと結合され、それらは共に外部ラッチ出力ノードＺに
結合されている。ＮＭＯＳトランジスタＭ２１のソース
は電圧供給端子ＶＳＳに接続されている。交差結合形Ｃ
ＭＯＳインバータ３８及び４０のそれぞれの入力及び出
力は、内部ラッチ出力ノードＺＩＮＴ及びＺＮＩＮＴに
対し交差結合されているので、それらのインバータ３８
及び４０は、多少は内部ラッチ出力ノードＺＩＮＴ及び
ＺＮＩＮＴの電圧レベル変動の影響を受けやすい。出力
インバータ４２及び４４は、外部ラッチ出力ノードＺＮ
及びＺから、内部ラッチ出力ノードＺＩＮＴ及びＺＮＩ
ＮＴの上記電圧レベル変動の影響を隔離するのに役立
つ。
【００１９】上述の構成を有する捕獲ラッチ１０の動作
時において、刻時ノードＣＫＤ１のラッチ刻時信号が不
活性のときは、プリチャージ・トランジスタＭ２２及び
Ｍ２３はオンであって、内部ラッチ出力ノードＺＩＮＴ
及びＺＮＩＮＴを高論理値レベルに引き上げる。それら
の値は、出力インバータ４２及び４４によって反転され
る。このようにして、外部ラッチ出力ノードＺ及びＺＮ
は、低論理値レベルに「プリチャージ」される。上記刻
時ノードＣＫＤ１のラッチ刻時信号が活性になると、プ
リチャージ・トランジスタＭ２２及びＭ２３はオフにな
り、切換可能電流源１６のＮＭＯＳトランジスタＭ９は
オンになる。それにより、電流進路選定回路１８のラッ
チ入力Ａ及びＡＮに印加された入力信号の評価が開始さ
れる。例えば、もしラッチ入力Ａへの入力信号がラッチ
入力ＡＮへの入力信号よりも大きいと、図１に示された
ラッチ電流ＩL の大部分は、電流進路選定回路１８のＮ
ＭＯＳトランジスタＭ１０の第１の電流通路１１−１と
を通って流れる。ＮＭＯＳトランジスタＭ１０は、イン
バータ３８のＮＭＯＳトランジスタＭ１５を通る電流を
供給し、それによりラッチ素子２４の一対の交差結合形
ＣＭＯＳインバータ３８及び４０を不平衡にして、ラッ
チ素子２４を通る電流はその一方の岐路に偏倚される。
時において、刻時ノードＣＫＤ１のラッチ刻時信号が不
活性のときは、プリチャージ・トランジスタＭ２２及び
Ｍ２３はオンであって、内部ラッチ出力ノードＺＩＮＴ
及びＺＮＩＮＴを高論理値レベルに引き上げる。それら
の値は、出力インバータ４２及び４４によって反転され
る。このようにして、外部ラッチ出力ノードＺ及びＺＮ
は、低論理値レベルに「プリチャージ」される。上記刻
時ノードＣＫＤ１のラッチ刻時信号が活性になると、プ
リチャージ・トランジスタＭ２２及びＭ２３はオフにな
り、切換可能電流源１６のＮＭＯＳトランジスタＭ９は
オンになる。それにより、電流進路選定回路１８のラッ
チ入力Ａ及びＡＮに印加された入力信号の評価が開始さ
れる。例えば、もしラッチ入力Ａへの入力信号がラッチ
入力ＡＮへの入力信号よりも大きいと、図１に示された
ラッチ電流ＩL の大部分は、電流進路選定回路１８のＮ
ＭＯＳトランジスタＭ１０の第１の電流通路１１−１と
を通って流れる。ＮＭＯＳトランジスタＭ１０は、イン
バータ３８のＮＭＯＳトランジスタＭ１５を通る電流を
供給し、それによりラッチ素子２４の一対の交差結合形
ＣＭＯＳインバータ３８及び４０を不平衡にして、ラッ
チ素子２４を通る電流はその一方の岐路に偏倚される。
【００２０】ラッチ素子のＮＭＯＳトランジスタＭ１５
がオンになり始めると、そのドレインの電位が、従って
ＰＭＯＳトランジスタＭ１６のゲートの電位は下降す
る。それによりＰＭＯＳトランジスタＭ１６はオンにな
り、そのドレインの電位が引き上げられるために、ＮＭ
ＯＳトランジスタＭ１５のゲートの電位は上昇するので
ＮＭＯＳトランジスタＭ１５の導電性は一層増加され
る。上記のように、ＰＭＯＳトランジスタＭ１６のドレ
インの電位が高くなれば、同時にＰＭＯＳトランジスタ
Ｍ１４のゲートの電位も高くなり、そのため同ＰＭＯＳ
トランジスタＭ１４はオフにされる。その結果、ＮＭＯ
ＳトランジスタＭ１５のドレインの電位は一層低下し、
それによりＮＭＯＳトランジスタＭ１７のゲートの電位
が低下するので、同ＮＭＯＳトランジスタＭ１７はオフ
にされる。こようにして、ＰＭＯＳトランジスタＭ１４
とＮＭＯＳトランジスタＭ１７とはオフになり、かつ、
ＮＭＯＳトランジスタＭ１５とＰＭＯＳトランジスタＭ
１６とがオンになることにより、内部ラッチ出力ノード
ＺＩＮＴ及びＺＮＩＮＴは、交互に高及び低の相補形論
理値状態に向かうことになる。
がオンになり始めると、そのドレインの電位が、従って
ＰＭＯＳトランジスタＭ１６のゲートの電位は下降す
る。それによりＰＭＯＳトランジスタＭ１６はオンにな
り、そのドレインの電位が引き上げられるために、ＮＭ
ＯＳトランジスタＭ１５のゲートの電位は上昇するので
ＮＭＯＳトランジスタＭ１５の導電性は一層増加され
る。上記のように、ＰＭＯＳトランジスタＭ１６のドレ
インの電位が高くなれば、同時にＰＭＯＳトランジスタ
Ｍ１４のゲートの電位も高くなり、そのため同ＰＭＯＳ
トランジスタＭ１４はオフにされる。その結果、ＮＭＯ
ＳトランジスタＭ１５のドレインの電位は一層低下し、
それによりＮＭＯＳトランジスタＭ１７のゲートの電位
が低下するので、同ＮＭＯＳトランジスタＭ１７はオフ
にされる。こようにして、ＰＭＯＳトランジスタＭ１４
とＮＭＯＳトランジスタＭ１７とはオフになり、かつ、
ＮＭＯＳトランジスタＭ１５とＰＭＯＳトランジスタＭ
１６とがオンになることにより、内部ラッチ出力ノード
ＺＩＮＴ及びＺＮＩＮＴは、交互に高及び低の相補形論
理値状態に向かうことになる。
【００２１】ブースト遅延回路１４によって決定される
遅延時間の経過後、ブースト遅延回路１４の刻時ノード
ＣＫＤ２に発生されるブースト刻時信号は活性となり、
ブースト電流源２０及び２２のそれぞれのＮＭＯＳトラ
ンジスタＭ１２及びＭ１３をオンする。ＮＭＯＳトラン
ジスタＭ１２及びＭ１３は、電流進路選定回路１８のＮ
ＭＯＳトランジスタＭ１０及びＭ１１のドレインをそれ
ぞれ通る電流Ｉ１及びＩ２を強制的に側路させることに
より、ラッチ素子２４を、ラッチ入力Ａ及びＡＮから切
り離すように作用する。そのため、ラッチ入力Ａ及びＡ
Ｎに印加される信号の相対的極性のいかなる変化も、ラ
ッチ素子２４の平衡関係に対して影響を及ぼすことはな
くなる。ブーストＮＭＯＳトランジスタＭ１２及びＭ１
３はまた、ラッチ素子２４のインバータ３８及び４０に
対し追加の電流を供給することにより、交差結合形イン
バータ３８及び４０の転換の区別を迅速化する。また、
この追加の電流は、ＣＭＯＳ出力インバータ４２及び４
４のそれぞれの外部ラッチ出力ノードＺＮ及びＺの分析
作用を迅速化する。
遅延時間の経過後、ブースト遅延回路１４の刻時ノード
ＣＫＤ２に発生されるブースト刻時信号は活性となり、
ブースト電流源２０及び２２のそれぞれのＮＭＯＳトラ
ンジスタＭ１２及びＭ１３をオンする。ＮＭＯＳトラン
ジスタＭ１２及びＭ１３は、電流進路選定回路１８のＮ
ＭＯＳトランジスタＭ１０及びＭ１１のドレインをそれ
ぞれ通る電流Ｉ１及びＩ２を強制的に側路させることに
より、ラッチ素子２４を、ラッチ入力Ａ及びＡＮから切
り離すように作用する。そのため、ラッチ入力Ａ及びＡ
Ｎに印加される信号の相対的極性のいかなる変化も、ラ
ッチ素子２４の平衡関係に対して影響を及ぼすことはな
くなる。ブーストＮＭＯＳトランジスタＭ１２及びＭ１
３はまた、ラッチ素子２４のインバータ３８及び４０に
対し追加の電流を供給することにより、交差結合形イン
バータ３８及び４０の転換の区別を迅速化する。また、
この追加の電流は、ＣＭＯＳ出力インバータ４２及び４
４のそれぞれの外部ラッチ出力ノードＺＮ及びＺの分析
作用を迅速化する。
【００２２】本発明の高速捕獲ラッチは、精確に特定さ
れた開口を有する。ラッチの開口とは、ラッチ素子２４
の状態が、ラッチ入力Ａ及びＡＮに印加された入力信号
により影響を受ける間の時間の長さとして定義される。
かくして、ラッチの開口は、ブースト遅延回路１４の刻
時ノードＣＫＤ１に印加されるラッチ刻時信号の波形の
有効端縁とその刻時ノードＣＫＤ２に発生されるブース
ト刻時信号の波形の有効端縁との間の時間の長さとして
限定される。その時間の長さは、ブースト遅延回路１４
によって遅延時間を特定することにより精密に確定でき
る。
れた開口を有する。ラッチの開口とは、ラッチ素子２４
の状態が、ラッチ入力Ａ及びＡＮに印加された入力信号
により影響を受ける間の時間の長さとして定義される。
かくして、ラッチの開口は、ブースト遅延回路１４の刻
時ノードＣＫＤ１に印加されるラッチ刻時信号の波形の
有効端縁とその刻時ノードＣＫＤ２に発生されるブース
ト刻時信号の波形の有効端縁との間の時間の長さとして
限定される。その時間の長さは、ブースト遅延回路１４
によって遅延時間を特定することにより精密に確定でき
る。
【００２３】スルーレート遅延回路１２の中において、
刻時入力ＣＫと刻時ノードＣＫＤ１との間においてＣＭ
ＯＳバッファを形成するＣＭＯＳインバータ３０及び３
２がなければ、ブースト遅延回路１４により生じる遅延
は、刻時入力ＣＫに印加されたサンプル刻時信号の立上
り及び立下り特性に依存することになるであろう。も
し、ＣＫＤ１が長い立上り時間を持っていれば、ＣＫＤ
１とＣＫＤ２との間の遅延時間は短くなる。反対に、も
しＣＫＤ１が短い立上り時間を持っていれば、ＣＫＤ１
とＣＫＤ２との間の遅延時間は長くなる。スルーレート
遅延回路１２はＣＤＫ１の立上り時間及び立下り時間を
精密に画定し、それによりＣＫＤ１とＣＫＤ２との間の
遅延時間の正確な制御を可能にする。
刻時入力ＣＫと刻時ノードＣＫＤ１との間においてＣＭ
ＯＳバッファを形成するＣＭＯＳインバータ３０及び３
２がなければ、ブースト遅延回路１４により生じる遅延
は、刻時入力ＣＫに印加されたサンプル刻時信号の立上
り及び立下り特性に依存することになるであろう。も
し、ＣＫＤ１が長い立上り時間を持っていれば、ＣＫＤ
１とＣＫＤ２との間の遅延時間は短くなる。反対に、も
しＣＫＤ１が短い立上り時間を持っていれば、ＣＫＤ１
とＣＫＤ２との間の遅延時間は長くなる。スルーレート
遅延回路１２はＣＤＫ１の立上り時間及び立下り時間を
精密に画定し、それによりＣＫＤ１とＣＫＤ２との間の
遅延時間の正確な制御を可能にする。
【００２４】図１のスルーレート遅延回路１２とブース
ト遅延回路１４とは、非同期遅延回路である。これらの
遅延回路はＣＭＯＳインバータを用いて具現されている
けれども、本発明においては、任意の非同期又は同期遅
延回路を使用することができる。電圧制御発振器を用い
て具現された同期遅延回路の一例を図２に示す。
ト遅延回路１４とは、非同期遅延回路である。これらの
遅延回路はＣＭＯＳインバータを用いて具現されている
けれども、本発明においては、任意の非同期又は同期遅
延回路を使用することができる。電圧制御発振器を用い
て具現された同期遅延回路の一例を図２に示す。
【００２５】図２は、本発明による高速捕獲ラッチと電
圧制御発振器とを有する位相同期ループ６０を示すブロ
ック図である。図２に示す実施例においては、位相同期
ループ６０は、複数の捕獲ラッチ６６，６８及び７０、
電圧制御発振器（ＶＣＯ）７２、位相検出器７４、チャ
ージポンプ７６、並びにループフィルタ７８を含む。
圧制御発振器とを有する位相同期ループ６０を示すブロ
ック図である。図２に示す実施例においては、位相同期
ループ６０は、複数の捕獲ラッチ６６，６８及び７０、
電圧制御発振器（ＶＣＯ）７２、位相検出器７４、チャ
ージポンプ７６、並びにループフィルタ７８を含む。
【００２６】捕獲ラッチ６６，６８及び７０のそれぞれ
は、位相同期ループ６０に対する入力６２及び６４に印
加される直列データストリームのサンプリングをするた
めに上記入力６２及び６４に結合されたラッチ入力Ａ及
びＡＮを有する。捕獲ラッチ６６，６８及び７０は、更
に、ラッチ刻時入力ノードＣＫＤ１、ブースト刻時入力
ノードＣＫＤ２、並び相補形ラッチ出力Ｚ及びＺＮを有
する。捕獲ラッチ６６，６８及び７０は、図１の実施例
のラッチと類似しているが、スルーレート遅延回路１２
とブースト遅延回路１４とは含んでいない。その代わり
に、捕獲ラッチ６６，６８，７０のそれぞれのラッチ刻
時入力ノードＣＫＤ１とブースト刻時入力ノードＣＫＤ
２とは、電圧制御発振器（ＶＣＯ）７２に直接に結合さ
れている。
は、位相同期ループ６０に対する入力６２及び６４に印
加される直列データストリームのサンプリングをするた
めに上記入力６２及び６４に結合されたラッチ入力Ａ及
びＡＮを有する。捕獲ラッチ６６，６８及び７０は、更
に、ラッチ刻時入力ノードＣＫＤ１、ブースト刻時入力
ノードＣＫＤ２、並び相補形ラッチ出力Ｚ及びＺＮを有
する。捕獲ラッチ６６，６８及び７０は、図１の実施例
のラッチと類似しているが、スルーレート遅延回路１２
とブースト遅延回路１４とは含んでいない。その代わり
に、捕獲ラッチ６６，６８，７０のそれぞれのラッチ刻
時入力ノードＣＫＤ１とブースト刻時入力ノードＣＫＤ
２とは、電圧制御発振器（ＶＣＯ）７２に直接に結合さ
れている。
【００２７】電圧制御発振器（ＶＣＯ）７２は、複数の
サンプル刻時信号ＣＫ１−ＣＫ４，……を発生し、各サ
ンプル刻時信号は先行するサンプル刻時信号から少しづ
つ遅延、すなわち遅相している多段電圧制御発振器であ
る。サンプル刻時信号ＣＫ１は、ラッチ６６のラッチ刻
時入力ＣＫＤ１に供給される。サンプル刻時信号ＣＫ２
は、ラッチ６６のブースト刻時入力ＣＫＤ２と、ラッチ
６８のラッチ刻時入力ＣＫＤ１とに供給される。サンプ
ル刻時信号ＣＫ３は、ラッチ６８のブースト刻時入力Ｃ
ＫＤ２と、ラッチ７０のラッチ刻時入力ＣＫＤ１とに供
給される。ブースト刻時入力ＣＫＤ２のおのおのは、同
一捕獲ラッチの対応するラッチ刻時入力ＣＫＤ１より少
し遅延している。遅延時間の長さは、ラッチの開口の大
きさの上限を決める。そして、それは、ＶＣＯ７２の電
圧入力８０に印加される電圧の値の関数としてＶＣＯ７
２より発生されるサンプル刻時信号の位相及び周波数を
制御することより、制御される。
サンプル刻時信号ＣＫ１−ＣＫ４，……を発生し、各サ
ンプル刻時信号は先行するサンプル刻時信号から少しづ
つ遅延、すなわち遅相している多段電圧制御発振器であ
る。サンプル刻時信号ＣＫ１は、ラッチ６６のラッチ刻
時入力ＣＫＤ１に供給される。サンプル刻時信号ＣＫ２
は、ラッチ６６のブースト刻時入力ＣＫＤ２と、ラッチ
６８のラッチ刻時入力ＣＫＤ１とに供給される。サンプ
ル刻時信号ＣＫ３は、ラッチ６８のブースト刻時入力Ｃ
ＫＤ２と、ラッチ７０のラッチ刻時入力ＣＫＤ１とに供
給される。ブースト刻時入力ＣＫＤ２のおのおのは、同
一捕獲ラッチの対応するラッチ刻時入力ＣＫＤ１より少
し遅延している。遅延時間の長さは、ラッチの開口の大
きさの上限を決める。そして、それは、ＶＣＯ７２の電
圧入力８０に印加される電圧の値の関数としてＶＣＯ７
２より発生されるサンプル刻時信号の位相及び周波数を
制御することより、制御される。
【００２８】位相検出器７４は、入力データストリーム
の中の遷移（複数）をさがして、それらの遷移の位相及
び周波数に整合するように、ＶＣＯ７２の出力信号の位
相及び周波数を調節する。位相検出器７４は、入力デー
タストリームの中の遷移の位相及び周波数と、サンプル
刻時信号ＣＫ１−ＣＫ４，……の位相及び周波数との間
の相違を表わす位相出力信号をその位相出力８２及び８
４に発生する。サンプル刻時信号ＣＫ１−ＣＫ４，……
の位相が入力データストリームの遷移の位相より遅れて
いるときは、位相検出器７４は、サンプル刻時信号の位
相を進ませるべきであることを示すために、「進める」
というラベルを付した位相出力８２に高理論値レベル信
号を出力する。サンプル刻時信号ＣＫ１−ＣＫ４，……
の位相が入力データストリームの遷移の位相より進んで
いるときは、位相検出器７４は、サンプル刻時信号の位
相を遅らせるべきであることを示すために、「遅らせ
る」というラベルを付した位相出力８４に高論理値レベ
ル信号を出力する。
の中の遷移（複数）をさがして、それらの遷移の位相及
び周波数に整合するように、ＶＣＯ７２の出力信号の位
相及び周波数を調節する。位相検出器７４は、入力デー
タストリームの中の遷移の位相及び周波数と、サンプル
刻時信号ＣＫ１−ＣＫ４，……の位相及び周波数との間
の相違を表わす位相出力信号をその位相出力８２及び８
４に発生する。サンプル刻時信号ＣＫ１−ＣＫ４，……
の位相が入力データストリームの遷移の位相より遅れて
いるときは、位相検出器７４は、サンプル刻時信号の位
相を進ませるべきであることを示すために、「進める」
というラベルを付した位相出力８２に高理論値レベル信
号を出力する。サンプル刻時信号ＣＫ１−ＣＫ４，……
の位相が入力データストリームの遷移の位相より進んで
いるときは、位相検出器７４は、サンプル刻時信号の位
相を遅らせるべきであることを示すために、「遅らせ
る」というラベルを付した位相出力８４に高論理値レベ
ル信号を出力する。
【００２９】チャージポンプ７６は、位相検出器７４の
位相出力８２及び位相出力８４のそれぞれと接続されて
いる。チャージポンプ７６は、位相検出器７４の上記位
相出力８２及び位相出力８４に発生する位相出力信号の
関数として、ループフィルタ７８の両端間電圧の増分値
を増減させ、あるいは維持する。ループフィルタ７８の
出力は、ＶＣＯ７２の電圧入力８２に接続されており、
それにより、位相検出器７４の上記位相出力８２及び位
相出力８４に発生する位相出力信号に従って、ＶＣＯ７
２より発生されるサンプル刻時信号の位相及び周波数の
調整を行う。
位相出力８２及び位相出力８４のそれぞれと接続されて
いる。チャージポンプ７６は、位相検出器７４の上記位
相出力８２及び位相出力８４に発生する位相出力信号の
関数として、ループフィルタ７８の両端間電圧の増分値
を増減させ、あるいは維持する。ループフィルタ７８の
出力は、ＶＣＯ７２の電圧入力８２に接続されており、
それにより、位相検出器７４の上記位相出力８２及び位
相出力８４に発生する位相出力信号に従って、ＶＣＯ７
２より発生されるサンプル刻時信号の位相及び周波数の
調整を行う。
【００３０】
【発明の効果】上述した高い分解能と精密に画定された
開口とは、本発明のラッチを、非常に高速の直列データ
ストリームからデータを捕獲する目的に対し特に有用に
している。しかしながら、本発明のラッチは広範囲の用
途に適用できる。本発明のラッチは、従来技術に見られ
る同様なあるいは劣る性能を有するラッチと比べて、構
成がより簡単である。そのため、ラッチを構成するため
に必要な構成要素の数と所要の空間の大きさとは少なく
て済む。更に、本発明のラッチの消費電力はより少な
い。
開口とは、本発明のラッチを、非常に高速の直列データ
ストリームからデータを捕獲する目的に対し特に有用に
している。しかしながら、本発明のラッチは広範囲の用
途に適用できる。本発明のラッチは、従来技術に見られ
る同様なあるいは劣る性能を有するラッチと比べて、構
成がより簡単である。そのため、ラッチを構成するため
に必要な構成要素の数と所要の空間の大きさとは少なく
て済む。更に、本発明のラッチの消費電力はより少な
い。
【００３１】本発明を好適実施例について説明したが、
本発明の技術的範囲から逸脱することなく本発明の構成
の形式及び詳細について変更を行うことが可能であるこ
とを当業者は認識するであろう。例えば、本発明のラッ
チは、さまざまな構成要素を使用し、かつ、さまざまな
構成を用いて具現できる。本発明のラッチは個別の構成
要素を用いて具現でき、あるいは、例えば特定用途向け
ＩＣ（ＡＳＩＣ）のような、集積回路の中に埋め込まれ
た半導体装置を用いても具現でき、更にはそれらの両者
の組合せを用いても具現可能である。本発明のラッチは
また、Ｄ形フリップフロップのマスタラッチ部分として
も使用できる。本願添付図面に示された回路構成は、例
示の目的だけのために開示されたものである。
本発明の技術的範囲から逸脱することなく本発明の構成
の形式及び詳細について変更を行うことが可能であるこ
とを当業者は認識するであろう。例えば、本発明のラッ
チは、さまざまな構成要素を使用し、かつ、さまざまな
構成を用いて具現できる。本発明のラッチは個別の構成
要素を用いて具現でき、あるいは、例えば特定用途向け
ＩＣ（ＡＳＩＣ）のような、集積回路の中に埋め込まれ
た半導体装置を用いても具現でき、更にはそれらの両者
の組合せを用いても具現可能である。本発明のラッチは
また、Ｄ形フリップフロップのマスタラッチ部分として
も使用できる。本願添付図面に示された回路構成は、例
示の目的だけのために開示されたものである。
【００３２】本発明のラッチにおいては、個々の信号又
は装置は能動的であって、高位にも低位にもなりうる。
そして、対応する回路の構成は、特定の慣用の用途に適
合するように改造又は補足することができる。例えば、
図１に示したＰＭＯＳプリチャージ・トランジスタＭ２
２及びＭ２３は、それらのソースは電圧供給端子ＶＤＤ
に接続されているが、それらのＰＭＯＳプリチャージ・
トランジスタＭ２２及びＭ２３は、電圧供給端子ＶＳＳ
に接続されたソースを有するＮＭＯＳプリチャージ・ト
ランジスタにより置換することができる。その場合に
は、切換可能電流源１６のＮＭＯＳトランジスタＭ９
は、上記置換されたＮＭＯＳプリチャージ・トランジス
タに対し位相外れの状態に留まるように、反対にＰＭＯ
Ｓトランジスタにより置換されるであろう。本願明細書
の記載の中で用いられた用語「結合」は、いろいろな形
式の接続又は連結を含むものであり、それは直接的な接
続又は１つ以上の中間の構成要素を介在させての接続を
含むものである。
は装置は能動的であって、高位にも低位にもなりうる。
そして、対応する回路の構成は、特定の慣用の用途に適
合するように改造又は補足することができる。例えば、
図１に示したＰＭＯＳプリチャージ・トランジスタＭ２
２及びＭ２３は、それらのソースは電圧供給端子ＶＤＤ
に接続されているが、それらのＰＭＯＳプリチャージ・
トランジスタＭ２２及びＭ２３は、電圧供給端子ＶＳＳ
に接続されたソースを有するＮＭＯＳプリチャージ・ト
ランジスタにより置換することができる。その場合に
は、切換可能電流源１６のＮＭＯＳトランジスタＭ９
は、上記置換されたＮＭＯＳプリチャージ・トランジス
タに対し位相外れの状態に留まるように、反対にＰＭＯ
Ｓトランジスタにより置換されるであろう。本願明細書
の記載の中で用いられた用語「結合」は、いろいろな形
式の接続又は連結を含むものであり、それは直接的な接
続又は１つ以上の中間の構成要素を介在させての接続を
含むものである。
【図１】本発明の実施例による捕獲ラッチを示す概略図
である。
である。
【図２】本発明の別の実施例による位相同期ループの中
に結合された捕獲ラッチを示す概略図である。
に結合された捕獲ラッチを示す概略図である。
１０，６６，６８，７０ 捕獲ラッチ １１−１，１１−２ 第１及び第２の電流通路 １２ スルーレート遅延回路 １４ ブースト遅延回路 １６ 切換可能電流源 １８ 電流進路選定回路 ２０，２２ 第１及び第２のブースト電流源 ２４ ラッチ素子 ２６，２８ プリチャージ回路 ３０，３２ ＣＭＯＳインバータ ３４，３６ ＣＭＯＳインバータ ３８，４０ 交差結合形ＣＭＯＳインバータ ４２，４４ ＣＭＯＳ出力インバータ ６０ 位相同期ループ ６２，６４ 位相同期ループへの入力 ７２ 電圧制御発振器（ＶＣＯ） ７４ 位相検出器 ７６ チャージポンプ ７８ ループフィルタ ８０ ＶＣＯ７２の電圧入力 ８２ 進相用位相出力 ８４ 遅相用位相出力 ＶＤＤ，ＶＳＳ 第２及び第１の電圧供給端子 Ａ，ＡＮ ラッチ入力 ＺＩＮＴ，ＺＮＩＮＴ 内部ラッチ出力ノード Ｚ，ＺＮ 外部ラッチ出力ノード ＣＫ，ＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４ サンプル刻時
入力 ＣＫＤ１ ラッチ刻時入力ノード ＣＫＤ２ ブースト刻時入力ノード
入力 ＣＫＤ１ ラッチ刻時入力ノード ＣＫＤ２ ブースト刻時入力ノード
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年６月２日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェームズ アール．ウェルチ アメリカ合衆国ミネソタ州メイプル グロ ーブ，ローズウッド レーン 8940 (72)発明者 アラン フィードラー アメリカ合衆国ミネソタ州ミネアポリス, エクセルシア ブールバード 3131，ナン バー 609
Claims (12)
- 【請求項１】 ラッチであって、 ラッチ刻時入力、 ブースト刻時入力、 第１及び第２の電圧供給端子、 第１及び第２の電流通路を通る電流を制御する第１及び
第２の差動制御端子を有する電流進路選定回路、 前記電流進路選定回路と前記第１の電圧供給端子との間
に結合され、かつ、前記ラッチ刻時入力に結合された制
御端子を有する切換可能電流源、 前記第２の電圧供給端子と前記電流進路選定回路との間
に結合され、かつ、ラッチ出力を有するラッチ素子、 前記ラッチ素子と前記電流進路選定回路との間の前記第
１の電流通路に結合され、かつ、前記ブースト刻時入力
に結合された制御端子を有する第１のブースト電流源、
並びに前記ラッチ素子と前記電流進路選定回路との間の
前記第２の電流通路に結合され、かつ、前記ブースト刻
時入力に結合された制御端子を有する第２のブースト電
流源を包含することを特徴とするラッチ。 - 【請求項２】 請求項１のラッチであって、更に、サン
プル刻時入力と、該サンプル刻時入力と前記ラッチ刻時
入力との間に結合されたスルーレート遅延回路とを包含
することを特徴とするラッチ。 - 【請求項３】 請求項１のラッチであって、更に、前記
ラッチ刻時入力と前記ブースト刻時入力との間に結合さ
れたブースト遅延回路を含むことを特徴とするラッチ。 - 【請求項４】 請求項１のラッチであって、更に、制御
電圧入力と、前記ラッチ刻時入力と結合された第１の刻
時出力と、前記ブースト刻時入力と結合された第２の刻
時出力とを有する多段電圧制御発振器（ＶＣＯ）を包含
し、前記第２の刻時出力は前記第１の刻時出力よりも位
相が遅れていることを特徴とするラッチ。 - 【請求項５】 請求項１のラッチにおいて、前記電流進
路選定回路は、 前記第１の電流通路と直列に結合された第１及び第２の
端子と、前記第１の差動制御端子を形成する１つの制御
端子とを有する第１のトランジスタ、並びに前記第２の
電流通路と直列に結合された第１及び第２の端子と、前
記第２の差動制御端子を形成する１つの制御端子とを有
する第２のトランジスタを含み、 前記電流進路選定回路の前記第１及び第２のトランジス
タのそれぞれの前記第１の端子は前記ラッチ素子と結合
され、また前記第１及び第２のトランジスタのそれぞれ
の前記第２の端子は互いに結合され、それらは同時に前
記切換可能電源と結合されており、更に、 前記第１のブースト電流源は、前記電流進路選定回路の
前記第１のトランジスタの前記第１の端子と前記第１の
電圧供給端子との間に結合され、また前記第２のブース
ト電流源は、前記電流進路選定回路の前記第２のトラン
ジスタの前記第１の端子と前記第１の電圧供給端子との
間に結合されていることを特徴とするラッチ。 - 【請求項６】 請求項１のラッチにおいて、前記切換可
能電流源は、前記電流進路選定回路に結合された第１の
端子と、前記第１の電圧供給端子に結合された第２の端
子と、該切換可能電流源の制御用端子を形成する１つの
制御端子とを有するトランジスタを含むことを特徴とす
るラッチ。 - 【請求項７】 請求項１のラッチにおいて、前記ラッチ
素子は、 第１及び第２の相補形ラッチ出力と、 第１のＣＭＯＳインバータであって、 前記第２の電圧供給端子に結合された第１の端子と、第
２の端子と、前記第１の相補形ラッチ出力に結合された
１つの制御端子とを有する第１のトランジスタ、及び前
記第１のトランジスタの前記第２の端子に結合された第
１の端子と、前記電流進路選定回路の前記第１の電流通
路に結合された第２の端子と、前記第１の相補形ラッチ
出力に結合された１つの制御端子とを有する第２のトラ
ンジスタを含む前記第１のＣＭＯＳインバータと、 第２のＣＭＯＳインバータであって、 前記第２の電圧供給端子に結合された第１の端子と、前
記第１のＣＭＯＳインバータの前記第１のトランジスタ
及び前記第２のトランジスタのそれぞれの制御端子と結
合された第２の端子と、前記第２の相補形ラッチ出力、
前記第１のＣＭＯＳインバータの前記第１のトランジス
タの第２の端子、及び前記第１のＣＭＯＳインバータの
前記第２のトランジスタの第１の端子と結合された１つ
の制御端子とを有する第３のトランジスタ、並びに前記
第３のトランジスタの第２の端子と結合された第１の端
子と、前記電流進路選定回路の前記第２の電流通路と結
合された第２の端子と、前記第２の相補形ラッチ出力に
結合された１つの制御端子とを有する第４のトランジス
タを含む前記第２のＣＭＯＳインバータとを包含するこ
とを特徴とするラッチ。 - 【請求項８】 請求項１のラッチにおいて、 前記第１のブースト電流源は、前記第１の電流通路に結
合された第１の端子と、前記第１の電圧供給源に結合さ
れた第２の端子と、該第１のブースト電流源の制御用端
子を形成する１つの制御端子とを有する第１のブースト
トランジスタを含み、また前記第２のブースト電流源
は、前記第２の電流通路に結合された第１の端子と、前
記第１の電圧供給源に結合された第２の端子と、該第２
のブースト電流源の制御用端子を形成する１つの制御端
子とを有する第２のブーストトランジスタを含むことを
特徴とするラッチ。 - 【請求項９】 請求項８のラッチにおいて、前記電流進
路選定回路は、 前記第１のブーストトランジスタの前記第１の端子及び
前記ラッチ素子と結合された第１の端子と、前記切換可
能電流源と結合された第２の端子と、前記第１の差動制
御端子を形成する１つの制御端子とを有する第１のトラ
ンジスタ、並びに前記第２のブーストトランジスタの前
記第１の端子及び前記ラッチ素子と結合された第１の端
子と、前記切換可能電流源と結合された第２の端子と、
前記第２の差動制御端子を形成する１つの制御端子とを
有する第２のトランジスタを包含することを特徴とする
ラッチ。 - 【請求項１０】 請求項１のラッチにおいて、前記ラッ
チ出力は第１及び第２相補形ラッチ出力を含み、かつ、
前記ラッチは更に、 前記第２の電圧供給端子に結合された第１の端子と、前
記第１の相補形ラッチ出力に結合された第２の端子と、
前記ラッチ刻時入力と結合された１つの制御端子とを有
する第１のプリチャージ・トランジスタ、及び前記第２
の電圧供給端子に結合された第１の端子と、前記第２の
相補形ラッチ出力に結合された第２の端子と、前記ラッ
チ刻時入力と結合された１つの制御端子とを有する第２
のプリチャージ・トランジスタを包含することを特徴と
するラッチ。 - 【請求項１１】 請求項１のラッチにあって、更に、前
記ラッチ出力と結合されたＣＭＯＳインバータを包含す
ることを特徴とするラッチ。 - 【請求項１２】データ信号のサンプリングを行うための
ラッチであって、 データ信号を受け取るための第１及び第２のデータ入
力、 ラッチ刻時信号を受け取るためのラッチ刻時入力、 ブースト刻時信号を受け取るためのブースト刻時入力、 前記データ信号の関数として、第１及び第２の電流通路
を通る電流の進路を決めるために、前記第１及び第２の
データ入力と結合された電流進路選定手段、 前記ラッチ刻時信号の関数として、前記第１及び第２の
電流通路に電流を供給するために、前記電流進路選定手
段と前記ラッチ刻時入力とに結合された電流供給源手
段、 前記第１及び第２の電流通路を通る電流の関数として、
ラッチされたデータの出力を発生するために、前記電流
進路選定手段と結合されたラッチ手段、並びに前記ラッ
チ手段と前記電流進路選定手段との間において前記第１
及び第２の電流通路と結合され、かつ、前記ブースト刻
時信号の関数として、前記第１及び第２の電流通路にブ
ースト電流を供給するために、前記ブースト刻時入力と
結合されたブースト電流供給手段を包含することを特徴
とするラッチ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US595821 | 1996-02-02 | ||
| US08/595,821 US5748020A (en) | 1996-02-02 | 1996-02-02 | High speed capture latch |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09321583A true JPH09321583A (ja) | 1997-12-12 |
Family
ID=24384824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9019216A Pending JPH09321583A (ja) | 1996-02-02 | 1997-01-31 | 高速捕獲ラッチ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5748020A (ja) |
| JP (1) | JPH09321583A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002064366A (ja) * | 2000-08-07 | 2002-02-28 | Hynix Semiconductor Inc | 省電力用条件付き捕獲フリップフロップ |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5978379A (en) | 1997-01-23 | 1999-11-02 | Gadzoox Networks, Inc. | Fiber channel learning bridge, learning half bridge, and protocol |
| US5852378A (en) * | 1997-02-11 | 1998-12-22 | Micron Technology, Inc. | Low-skew differential signal converter |
| US6104209A (en) | 1998-08-27 | 2000-08-15 | Micron Technology, Inc. | Low skew differential receiver with disable feature |
| FR2769153B1 (fr) * | 1997-09-30 | 1999-12-17 | Sgs Thomson Microelectronics | Bascule a transparence commandee fonctionnant avec un signal d'horloge de faible excursion |
| US6212482B1 (en) | 1998-03-06 | 2001-04-03 | Micron Technology, Inc. | Circuit and method for specifying performance parameters in integrated circuits |
| US7430171B2 (en) | 1998-11-19 | 2008-09-30 | Broadcom Corporation | Fibre channel arbitrated loop bufferless switch circuitry to increase bandwidth without significant increase in cost |
| JP3510507B2 (ja) * | 1998-11-27 | 2004-03-29 | Ｎｅｃマイクロシステム株式会社 | ラッチ回路 |
| DE10156817C1 (de) * | 2001-11-20 | 2003-05-28 | Infineon Technologies Ag | Mehrphasiger Komparator |
| US7366942B2 (en) * | 2004-08-12 | 2008-04-29 | Micron Technology, Inc. | Method and apparatus for high-speed input sampling |
| US7733815B2 (en) * | 2006-07-28 | 2010-06-08 | Qimonda Ag | Data sampler including a first stage and a second stage |
| KR100714282B1 (ko) * | 2006-08-02 | 2007-05-02 | 삼성전자주식회사 | 센스앰프 기반의 플립플롭 및 그의 출력 지연시간 감소방법 |
| CN102292915B (zh) * | 2009-01-29 | 2014-01-29 | 日本电信电话株式会社 | 电流开关单元与数/模转换器 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4712224A (en) * | 1986-10-09 | 1987-12-08 | Rockwell International Corporation | Offset digitally controlled oscillator |
| US4821296A (en) * | 1987-08-26 | 1989-04-11 | Bell Communications Research, Inc. | Digital phase aligner with outrigger sampling |
| JPH0727717B2 (ja) * | 1988-07-13 | 1995-03-29 | 株式会社東芝 | センス回路 |
| US5077529A (en) * | 1989-07-19 | 1991-12-31 | Level One Communications, Inc. | Wide bandwidth digital phase locked loop with reduced low frequency intrinsic jitter |
| CA2001266C (en) * | 1989-10-23 | 1996-08-06 | John Robert Long | Digital phase aligner and method for its operation |
| US5115455A (en) * | 1990-06-29 | 1992-05-19 | Digital Equipment Corporation | Method and apparatus for stabilized data transmission |
| US5148061A (en) * | 1991-02-27 | 1992-09-15 | Motorola, Inc. | ECL to CMOS translation and latch logic circuit |
| US5272395A (en) * | 1991-04-05 | 1993-12-21 | Analog Devices, Inc. | CMOS strobed comparator |
| DE69218999T2 (de) * | 1991-05-01 | 1997-10-23 | Motorola Inc | Breitbandiger digitaler Phasenausrichter |
| US5200980A (en) * | 1991-08-09 | 1993-04-06 | Memorex Telex N.V. | Digital bi phase data recovery system |
| US5301196A (en) * | 1992-03-16 | 1994-04-05 | International Business Machines Corporation | Half-speed clock recovery and demultiplexer circuit |
| US5280205A (en) * | 1992-04-16 | 1994-01-18 | Micron Technology, Inc. | Fast sense amplifier |
| US5371766A (en) * | 1992-11-20 | 1994-12-06 | International Business Machines Corporation | Clock extraction and data regeneration logic for multiple speed data communications systems |
| US5400370A (en) * | 1993-02-24 | 1995-03-21 | Advanced Micro Devices Inc. | All digital high speed algorithmic data recovery method and apparatus using locally generated compensated broad band time rulers and data edge position averaging |
| US5361229A (en) * | 1993-04-08 | 1994-11-01 | Xilinx, Inc. | Precharging bitlines for robust reading of latch data |
| US5508644A (en) * | 1994-09-28 | 1996-04-16 | Motorola, Inc. | Sense amplifier for differential voltage detection with low input capacitance |
| US5508643A (en) * | 1994-11-16 | 1996-04-16 | Intel Corporation | Bitline level insensitive sense amplifier |
-
1996
- 1996-02-02 US US08/595,821 patent/US5748020A/en not_active Expired - Lifetime
-
1997
- 1997-01-31 JP JP9019216A patent/JPH09321583A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002064366A (ja) * | 2000-08-07 | 2002-02-28 | Hynix Semiconductor Inc | 省電力用条件付き捕獲フリップフロップ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5748020A (en) | 1998-05-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4172570B2 (ja) | ディジタル制御アナログ遅延ロック閉回路 | |
| EP1634375B1 (en) | Delayed locked loop phase blender circuit | |
| US5712884A (en) | Data receiving method and circuit of digital communication system | |
| US5192886A (en) | Sub-nanosecond calibrated delay line structure | |
| US6333660B2 (en) | Semiconductor device using complementary clock and signal input state detection circuit used for the same | |
| JP4031671B2 (ja) | クロックリカバリ回路 | |
| JP3415444B2 (ja) | クロック制御方法および回路 | |
| EP1146643A2 (en) | Phase shifter for use in a quadrature clock generator | |
| JPH09321583A (ja) | 高速捕獲ラッチ | |
| US7379521B2 (en) | Delay circuit with timing adjustment function | |
| JPH09508780A (ja) | 電源ノイズのアイソレーションを備えた電圧制御遅延回路を含む電圧制御発振器 | |
| EP0379169B1 (en) | Signal delay circuit using charge pump circuit | |
| JP3497710B2 (ja) | 半導体装置 | |
| US5694062A (en) | Self-timed phase detector and method | |
| JPH1127116A (ja) | 半導体集積回路、電圧コントロールディレイライン、ディレイロックドループ、自己同期パイプライン式デジタルシステム、電圧制御発振器、およびフェーズロックドループ | |
| US20010043102A1 (en) | Internal clock signal generating circuit permitting rapid phase lock | |
| US6339354B1 (en) | System and method for eliminating pulse width variations in digital delay lines | |
| JPH117768A (ja) | 半導体装置及び信号入力状態検出回路 | |
| JPH09223965A (ja) | クロック発生回路 | |
| JPH0629835A (ja) | ループ形位相調整回路 | |
| Garlepp et al. | A portable digital DLL architecture for CMOS interface circuits | |
| US6690214B2 (en) | DLL circuit and DLL control method | |
| KR100301241B1 (ko) | 위상동기루프 | |
| JPH08116253A (ja) | 位相比較器 | |
| JPH08316831A (ja) | 遅延信号発生装置 |