JPH09508780A - 電源ノイズのアイソレーションを備えた電圧制御遅延回路を含む電圧制御発振器 - Google Patents

電源ノイズのアイソレーションを備えた電圧制御遅延回路を含む電圧制御発振器

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JPH09508780A JP8536683A JP53668396A JPH09508780A JP H09508780 A JPH09508780 A JP H09508780A JP 8536683 A JP8536683 A JP 8536683A JP 53668396 A JP53668396 A JP 53668396A JP H09508780 A JPH09508780 A JP H09508780A
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Abstract

(57)【要約】 ＶＣＯは、複数の電圧制御された反転遅延セルをともに接続することによって形成されたリングオシレータ、および制御電圧を複数の電圧制御された反転遅延セルに供給する複数のトランジスタを含む。好ましくはそれぞれのトランジスタは、参照電圧に接続されたドレイン、およびそのトランジスタとペアになった電圧制御された反転遅延セルに接続されたソースを有する。その結果、それぞれのトランジスタはソースフォロワとしてふるまい、それは制御電圧をそのゲートを駆動する制御電圧に従うその対応する電圧制御された反転遅延セルに供給し、それによりその対応する電圧制御された反転遅延セルに供給される制御電圧を電源ノイズからアイソレーティングする。

Description

【発明の詳細な説明】 電源ノイズのアイソレーションを備えた 電圧制御遅延回路を含む電圧制御発振器 発明の背景 本発明は、大きくいえば電圧制御された発振器に関しており、特に電源ノイズ アイソレーションを備えた１つ以上の電圧制御された遅延回路を含む電圧制御さ れた発振器に関する。 電源ノイズは、同じ集積回路チップ上にディジタルおよびアナログ回路の両方 を含む混在型回路においては大きな問題となりうる。このような混在型回路にお いては、ディジタル回路のスイッチングによって電源ラインに誘導されるノイズ は、その電源ラインに接続されたアナログ回路のパフォーマンスを低下させたり 、正しくない動作を引き起こしたりする。このような電圧制御された遅延素子か らなるリング発振器を含む電圧制御遅延素子および電圧制御発振器のような種類 のアナログ回路のパフォーマンスは、特に上述のノイズに弱い。 図１は、従来技術の電圧制御発振器（「ＶＣＯ」）20を一例として示す。ＶＣＯ 20には、ｋ段のリング発振器をつくるようにともに接続された複数の電流制御遅 延セル25-1〜25-Ｋが含まれている。ここでリング発振器のそれぞれの電流制御 遅延セル（つまりステージ）は、リング発振器の他の電流制御遅延セルの出力に 接続されている。例えば、第２電流制御遅延セル25-2の入力in-2は、リング発振 器の第１電流制御遅延セル25-1の出力out-1に接続するように示されており、他 の例では、第１電流制御遅延セル25-1の入力in-1は、リング発振器の最後の電流 制御遅延セル25-kの出力out-kに接続するように示されている。 またＶＣＯ20には、制御可能なカレントシンクを形成するようにともに接続さ れたp-mosトランジスタ24、n-mosトランジスタ21および抵抗23と、複数のカレン トミラーを形成するように個々にp-mosトランジスタ24に接続された複数のp-mos トランジスタ26-1〜26-kとが含まれている。p-mosトランジスタ 24は、そのソースが電源の高電圧端Ｖddに接続され、そのゲートおよびドレイン がともに接続されている、ダイオード接続されたトランジスタである。n-mosト ランジスタ21は、そのソースが抵抗23を通してグラウンドレファレンスＧndに接 続され、そのドレインがダイオード接続されたp-mosトランジスタ24を通して電 源の高電圧端Ｖddに接続されて、n-mosトランジスタ21のゲートに与えられた制 御電圧Ｖcntがダイオード接続されたp-mosトランジスタ24、n-mosトランジスタ2 1および抵抗23を通して流れる電流Icntを制御する制御トランジスタとしてふる まう。p-mosトランジスタ26-1〜26-kのそれぞれのソースは電源電圧Ｖddに接続 され、p-mosトランジスタ26-1〜26-kのそれぞれのゲートはp-mosトランジスタ24 のゲートに接続されて、複数のp-mosトランジスタ26-1〜26-kのそれぞれを通し て流れる電流が、制御電流Icntと等しくなるようにする。したがってn-mosトラ ンジスタ21のゲートに与えられる制御電圧Ｖcntは、電流制御遅延セル25-1〜25- kのそれぞれに流れ込む電流を制御し、さらにこの電流によって電流制御遅延セ ル25-1〜25-kのそれぞれ遅延を制御し、さらにこの遅延によってＶＣＯ20の発振 周期を決めることによって、ＶＣＯ20の発振周期を制御する。 しかし従来技術のＶＣＯ20に伴う問題のひとつは、電源の高電圧端Ｖddに接続 された電源ライン上のノイズが複数のp-mosトランジスタ26-1〜26-kを通して簡 単に伝わり、その結果、複数の電流制御遅延セル25-1〜25-kに流れる電流の変動 として簡単に伝わることである。これは結局、ＶＣＯ20の発振周期が意図された 制御された状態から悪いことに変動してしまうことにつながる。 発明の目的および要約 したがって本発明の目的のひとつは、従来技術のＶＣＯよりも電源ノイズに対 して強いＶＣＯである。 本発明の他の目的は、良好な電源ノイズアイソレーションを提供するＶＣＯに おいて有用な遅延回路である。 本発明のさらに他の目的は、簡単な構成で、かつ容易に製造できるＶＣＯであ る。 これらの目的や他の目的は、本発明のさまざまな態様によって実現でき、簡単 にいえば、本発明の態様のひとつは、電源ノイズのアイソレーションを備えた電 圧制御された遅延回路であって、遅延手段を通って伝搬する信号の遅延を変化さ せる、入力電圧に応答する遅延手段と、電源に接続されたドレイン、制御電圧に 接続されたゲート、および遅延手段への入力電圧を供給するソースを有すること で、入力電圧が制御電圧に追従し、トランジスタに接続された電源上のノイズか らアイソレートされるトランジスタとを備えている。 本発明の他の態様は、電圧制御発振器に含まれる電圧制御遅延回路であって、 この電圧制御遅延回路は、遅延手段を通って伝搬する１対の信号の遅延を変化さ せる、入力電圧に応答する遅延手段と、電源に接続されたドレイン、制御電圧に 接続されたゲート、および遅延手段への入力電圧を供給するソースを有すること で、入力電圧が制御電圧に追従し、トランジスタに接続された電源上のノイズか らアイソレートされるトランジスタとを備えている。 本発明のさらに他の態様は、電源ノイズアイソレーションを備えた電圧制御発 振器であって、複数のトランジスタと電圧制御遅延セルの対とを備えており、ト ランジスタのそれぞれは、制御電圧に接続されたゲートと、電源に接続されたド レインと、入力電圧を電圧制御遅延セルに供給する個々の１つのトランジスタと 対になった電圧制御された遅延セルに接続されたソースとを有しており、それに より入力電圧は制御電圧に追従し、個々の１つのトランジスタに接続された電源 上のノイズからアイソレートされる。 本発明のさらに他の態様は、ホストプロセッサと、電源ノイズアイソレーショ ンを備えた電圧制御遅延回路を少なくとも１つ有する電圧制御発振器を含む周辺 コントローラとを備えたコンピュータシステムであって、ここで少なくとも１つ の電圧制御された遅延回路の個々のものは、遅延手段を通して伝搬する信号の遅 延を変化させる入力電圧に応答する遅延手段と、電源に接続されたドレインと、 制御電圧に接続されたゲートと、入力電圧を遅延手段に供給するソースとを有す るトランジスタと、を備えており、それにより入力電圧は制御電圧に追従し、個 々の１つのトランジスタに接続された電源上のノイズからアイソレートされる。 本発明のさまざまな態様によるさらなる目的、特徴および効果は、その好まし い実施形態の以下の説明から明らかとなろう。この説明は、添付の図面とともに 参酌されたい。 図面の簡単な説明 図１は、従来技術のＶＣＯのブロック図を一例として示す。 図２は、本発明の態様を利用するＶＣＯを含むＰＬＬのブロック図を一例とし て示す。 図3aは、図２のＰＬＬに有用なＶＣＯのブロック図を一例として示す。 図3bは、図２のＰＬＬに有用な代替ＶＣＯのブロック図を一例として示す。 図3c〜3eは、図２のＰＬＬに有用なチャージポンプ回路、図２のＰＬＬに有用 なループフィルタ回路、および図3aおよび3bのＶＣＯに有用な電圧制御された反 転遅延セル回路の回路図をそれぞれ示す。 図4aは、図２のＰＬＬに有用な他の代替ＶＣＯのブロック図を一例として示す 。 図4bは、図２のＰＬＬに有用なさらに他の代替ＶＣＯのブロック図を一例とし て示す。 図5a〜5dは、図4aおよび4bのＶＣＯに有用な電圧制御された遅延セル回路を一 例として示す。 図６は、本発明の態様を利用するＶＣＯを含む周辺コントローラを有するコン ピュータシステムのブロック図である。 好ましい実施形態の説明 ＶＣＯは、図２のＰＬＬ100のようなフェーズロックドループ（「ＰＬＬ」）に おいて特に有用である。ＰＬＬ100は、ＶＣＯ200によって発生された出力クロッ ク信号ＶＯＳＣの位相を、水晶発振器回路10によって発生された入力クロック信 号ＸＯＳＣのそれにロックする。一般にＰＬＬは、ふたつのクロック信号のそれ ぞれの位相を比較し、それにしたがってＶＣＯ200への制御電圧Ｖcntを調整する こ とによって、これをおこなう。特に入力クロック信号ＸＯＳＣをＤによる除算回 路120に与えることによって発生された参照電圧「ref clk」は、位相／周波数検 出器（「ＰＦＤ」）140の第１入力に接続され、出力クロック信号ＶＯＳＣをＮに よる除算回路220に与えることによって発生されたフィードバック信号「fb clk 」は、ＰＦＤ140の第２入力に接続される。フィードバック信号「fb clk」の位 相が参照信号「ref clk」のそれより進んでいるか、または遅れているかに依存 して、ＰＦＤ140は、チャージポンプ回路160にアップまたはダウンのいずれかを アクティベートする。チャージポンプ回路160は、それにより、ＰＦＤ140によっ てアクティベートされているアップ信号に応答してチャージアップするか、また はＰＦＤ140によってアクティベートされているダウン信号に応答してディスチ ャージするかのいずれかによって制御電圧Ｖcntを発生する。ループフィルタ180 は、安定性を与えるためにＰＬＬI00のフォワードパスに置かれる。 このようなＰＬＬのさらなる詳細については、例えばＹoung，Ian Ａ.らの「Ａ ＰＬＬ Ｃlock Ｇenerator with 5 to 110 ＭＨz of Ｌock Ｒange for Ｍicrop rocessors」、ＩＥＥＥ Ｊournal of Ｓolid-Ｓtate Ｃircuits,Ｖol.27,Ｎo.11, 1992年11月を参照されたい。ここではこの参照によりその詳細が援用される。 図3aは、ＶＣＯ200のブロック図を一例として示す。ＶＣＯ200は、ｋ段のリン グオシレータを形成するようにともに接続された奇数個の複数の電圧制御された 反転遅延セル250-1〜250-kと、複数の電圧制御された反転遅延セル250-1〜250-k を電源ノイズからアイソレートしながら、制御電圧Ｖcnt'（ここでは入力電圧と しても参照される）を複数の電圧制御された反転遅延セル250-1〜250-kのそれぞ れに与えるために飽和した導通状態で動作し、ソースフォロワとしてふるまう複 数のn-mosトランジスタ260-1〜260-kとを含む。複数のn-mosトランジスタ260-1 〜260-kのドレインは、それぞれ電源の高い電圧端Ｖddに接続され、複数のn-mos トランジスタ260-1〜260-kのゲートは、それぞれ制御電圧Ｖcntに接続され、複 数のn-mosトランジスタ260-1〜260-kのソースは、複数の電圧制御された反転遅 延セル250-1〜250-kの対応するひとつにそれぞれ接続される。 ｋ段のリングオシレータは、複数の電圧制御された反転遅延セル250-1〜250- ｋがリング構造を形成するような方法で、複数の電圧制御された反転遅延セル25 0-1〜250-kのそれぞれひとつの出力を、複数の電圧制御された反転遅延セル250- 1〜250-kの他のひとつの入力に接続することによって形成される。例えば、第ｋ の電圧制御された反転遅延セル250-kの出力out-kが第１の電圧制御された反転遅 延セル250-1の入力in-1に戻って接続されるまで、第１の電圧制御された反転遅 延セル250-1の出力out-1が第２の電圧制御された反転遅延セル250-2の入力in-2 に接続されるなどのようにする。それにより複数の電圧制御された反転遅延セル 250-1〜250-kのそれぞれに与えられる入力電圧Ｖcnt'を変えることによって、複 数の電圧制御された反転遅延セル250-1〜250-kの遅延は、それに応じて変えられ 、その結果、ＶＣＯ200の発振周期は、それに応じて変えられる(例えばセンスア ンプ270を通して検出され、第ｋの電圧制御された反転遅延セル250-kの出力out- kにおいて発生される信号ＶＣＯclock上で明らかである)。 図3bは、図２のＰＬＬ100中のＶＣＯ200を置換するのに適したＶＣＯ300のブ ロック図を一例として示す。ＶＣＯ200のように、ＶＣＯ300もｋ段のリングオシ レータを形成するようにともに接続された奇数個の複数の電圧制御された反転遅 延セル350-1〜350-kを含む。しかしＶＣＯ200とちがって、ＶＣＯ300は、複数の 電圧制御された反転遅延セル350-1〜350-kを電源ノイズからアイソレートしなが ら、入力電圧Ｖcnt'を複数の電圧制御された反転遅延セル350-1〜350-kのそれぞ れに与えるために飽和した導通状態で動作し、ソースフォロワとしてふるまう複 数のp-mosトランジスタ360-1〜360-kとを含む。複数のp-mosトランジスタ360-1 〜360-kのドレインは、それぞれ電源の低い電圧端Ｇndに接続され、複数のp-mos トランジスタ360-1〜360-kのゲートは、それぞれ制御電圧Ｖcntに接続され、複 数のp-mosトランジスタ360-1〜360-kのソースは、複数の電圧制御された反転遅 延セル350-1〜350-kの対応するひとつにそれぞれ接続される。ＶＣＯ300のｋ段 のリングオシレータは、ＶＣＯ200のｋ段のリングオシレータと同様に形成され る。 図3cおよび3dは、ＰＬＬ100のチャージポンプ160およびループフィルタ180の ための簡略化された回路を一例としてそれぞれ示す。チャージポンプ回路160は 、合わされた電流源161および163と、ＰＦＤ140からのアップ信号およ びダウン信号にそれぞれ応答するスイッチ162および164とを含む。アップ信号が アクティベートされる（かつダウン信号がディアクティベートされる）ときは、 スイッチ162が閉じ、よってノード165の電圧をチャージアップする。いっぽう、 ダウン信号がアクティベートされる（かつアップ信号がディアクティベートされ る）ときは、スイッチ164が閉じ、よってノード165の電圧をディスチャージする 。ループフィルタ180は、好ましくは直列に接続された抵抗182およびキャパシタ 183を含み、こんどはこれに並列に第２のキャパシタ185が接続されて２次フィル タを形成する。ループフィルタ180のノード184は、制御電圧Ｖcntを与えるため にチャージポンプ160のノード165に接続される。図3aのＶＣＯ200に含まれるよ うなn-mosトランジスタのソースフォロワのゲートに制御電圧Ｖcntを与えるとき には、キャパシタ183および185は、好ましくは低い電圧レファレンスＧnd（カッ コなしで示す）に接続され、図3bのＶＣＯ300に含まれるようなp-mosトランジス タのソースフォロワのゲートに制御電圧Ｖcntを与えるときには、キャパシタ183 および185は、好ましくは高い電圧レファレンスＶdd（カッコ内に示す）に接続 される。抵抗182、キャパシタ183およびキャパシタ185のそれぞれの値は、ＰＬ Ｌ100の安定性を確保するように選択される。これは従来のシミュレーションま たはプロトタイピング技術を通じてなされうる。 図3eは、入力電圧Ｖcnt'および低い参照電圧Ｇnd（カッコなしで示す）の間に 接続されるときの図3aのＶＣＯ200に有用であり、かつ高い参照電圧Ｖddおよび 入力電圧Ｖcnt'（カッコ内に示す）の間に接続されるときの図3bのＶＣＯ300に 有用な電圧制御された反転遅延セル250-1-1を一例として示す。電圧制御された 反転遅延セル250-1-1は、p-mosトランジスタ251-1およびn-mosトランジスタ252- 1を含み、ここでp-mosトランジスタ251-1のソースは、図3aのＶＣＯ200のために は入力電圧Ｖcnt'に接続され、図3bのＶＣＯ300のためには高い参照電圧Ｖddに 接続され、n-mosトランジスタ252-1のソースは、図3aのＶＣＯ200のためには低 い参照電圧Ｇndに接続され、図3bのＶＣＯ300のためには入力電圧Ｖcnt'に接続 され、p-mosおよびn-mosトランジスタ251-1および252-1のゲートは、ともにノー ド254-1に接続されて電圧制御された反転遅延セ ル250-1-1の入力in-1を形成し、p-mosおよびn-mosトランジスタ251-1および252- 1のドレインは、ノード255-1においてともに接続されて電圧制御された反転遅延 セル250-1-1の出力out-1を形成する。電圧制御された反転遅延セル250-1-1が図3 aのＶＣＯ200とともに用いられるときはキャパシタ253-1をノード255-1と、低い 参照電圧Ｇnd（カッコなしで示す）との間に、また電圧制御された反転遅延セル 250-1-1が図3bのＶＣＯ300とともに用いられるときは高い参照電圧Ｖdd（カッコ 内に示す）との間に接続することによってキャパシタ253-1も好ましくは電圧制 御された反転遅延セル250-1-1に含まれる。 図4aは、図２のＰＬＬ100中のＶＣＯ200の代替物にやはり適したＶＣＯ400の ブロック図を一例として示す。ＶＣＯ400は、ともに接続されてｋ段のリングオ シレータを形成する複数の電圧制御された差分反転遅延セル450-1〜450-kと、複 数の電圧制御された差分反転遅延セル450-1〜450-kを電源ノイズからアイソレー トしながら、入力電圧Ｖcnt'を複数の電圧制御された差分反転遅延セル450-1〜4 50-kのそれぞれに与えるために飽和した導通状態で動作し、ソースフォロワとし てふるまう複数のn-mosトランジスタ460-1〜460-kとを含む。複数のn-mosトラン ジスタ460-1〜460-kのドレインは、それぞれ電源の高い電圧端Ｖddに接続され、 複数のn-mosトランジスタ460-1〜460-kのゲートは、それぞれ制御電圧Ｖcntに接 続され、複数のn-mosトランジスタ460-1〜460-kのソースは、複数の電圧制御さ れた差分反転遅延セル450-1〜450-kの対応するひとつにそれぞれ接続される。 電圧制御された差分反転遅延セル450-1〜450-kのそれぞれは、２つの入力およ び２つの出力を有する。第ｋの電圧制御された遅延セル450-kに与えられる入力 電圧Ｖcnt'の大きさによって決定される遅延の後、第ｋの電圧制御された遅延セ ル450-kのための正入力pi-kと表された第１の入力に入る第１の信号は、第ｋの 電圧制御された遅延セル450-kのための負出力no-kと表された第１の出力におい て、反転された信号を発生させる。同様に、第ｋの電圧制御された遅延セル450- kに与えられる制御電圧Ｖcntが同じ大きさである第１の信号のものと実質的に等 しい遅延の後、第ｋの電圧制御された遅延セル450-kのための負入力ni-kと表さ れた第２の入力に入る第２の信号（一般に第１の信号と極性が逆である） は、第ｋの電圧制御された遅延セル450-kのための正出力po-kと表された第２の 出力において、反転された信号を発生させる。 奇数個の複数の電圧制御された差分反転遅延セル450-1〜450-kについて、ｋ段 のリングオシレータは、複数の電圧制御された差分反転遅延セル450-1〜450-ｋ が図4aに示すリング構造を形成するような方法で、複数の電圧制御された差分反 転遅延セル450-1〜450-kのそれぞれひとつの正出力を、複数の電圧制御された差 分反転遅延セル450-1〜450-kの他のひとつの負入力に接続し、複数の電圧制御さ れた差分反転遅延セル450-1〜450-kのそれぞれひとつの負出力を、複数の電圧制 御された差分反転遅延セル450-1〜450-kの他のひとつの正入力に接続することに よって図4aに示すように形成される。例えば、第ｋの電圧制御された差分反転遅 延セル450-kの正出力po-kが第１の電圧制御された差分反転遅延セル450-1の負入 力ni-1に戻って接続され、第ｋの電圧制御された差分反転遅延セル450-kの負出 力no-kが第１の電圧制御された差分反転遅延セル450-1の正入力pi-1に戻って接 続されるまで、第１の電圧制御された差分反転遅延セル450-1の正出力po-1が第 ２の電圧制御された差分反転遅延セル450-2の負入力ni-2に接続され、第１の電 圧制御された差分反転遅延セルの負出力no-1が第２の電圧制御された差分反転遅 延セル450-2の正入力pi-2に接続されるなどのようにする。それにより複数の電 圧制御された差分反転遅延セル450-1〜450-kのそれぞれに与えられる入力電圧Ｖ cnt'を変えることによって、複数の電圧制御された差分反転遅延セル450-1〜450 -kのそれぞれに入る信号のペアに対応する出力信号のペアを発生するそれぞれの 時間遅延は、それに応じて変えられ、その結果、ＶＣＯ400の発振周期は、それ に応じて変えられる(例えばセンスアンプ470を通して検出され、第ｋの電圧制御 された差分反転遅延セル450-kの正出力および負出力po-kおよびno-kにおいて発 生される信号ＶＣＯclock上で明らかである)。 偶数個の複数の電圧制御された差分反転遅延セル450-1〜450-kについては、ｋ 段のリングオシレータは、図4aに示すｋ段のリングオシレータからわずかに改変 されて形成される。電圧制御された差分反転遅延セル450-1〜450-kの２つの間の 接続においては、接続は、電圧制御された反転遅延セル450-1〜450-kの 他の２つの間のそれらと異なる。異なる接続において、２つの電圧制御された差 分反転遅延セルの一方の正出力は、２つの電圧制御された差分反転遅延セル450- 1〜450-kの他方の正入力に接続され、２つの電圧制御された差分反転遅延セル45 0-1〜450-kの一方の負出力は、２つの電圧制御された差分反転遅延セル450-1〜4 50-kの他方の負入力に接続される。奇数個の複数の電圧制御された差分反転遅延 セル450-1〜450-kの間の他のすべての接続は、図4aに示すリングオシレータを参 照して説明されたのと同様にしておこなわれる。 図4bは、図２のＰＬＬ100中のＶＣＯ200の代替物にやはり適する他のＶＣＯ50 0のブロック図を一例として示す。ＶＣＯ500は、ともに接続されてｋ段のリング オシレータを形成する複数の電圧制御された差分反転遅延セル550-1〜550-ｋと 、複数の電圧制御された差分反転遅延セル550-1〜550-kを電源ノイズからアイソ レートしながら、入力電圧Ｖcnt'を複数の電圧制御された差分反転遅延セル550- 1〜550-kのそれぞれに与えるために飽和した導通状態で動作し、ソースフォロワ としてふるまう複数のp-mosトランジスタ560-1〜560-kとを含む。複数のp-mosト ランジスタ560-1〜560-kのドレインは、それぞれ電源の低い電圧端Ｇndに接続さ れ、複数のp-mosトランジスタ560-1〜560-kのゲートは、それぞれ制御電圧Ｖcnt に接続され、複数のp-mosトランジスタ560-1〜560-kのソースは、複数の電圧制 御された差分反転遅延セル550-1〜550-kの対応するひとつにそれぞれ接続される 。 電圧制御された差分反転遅延セル550-1〜550-kのそれぞれは、２つの入力およ び２つの出力を有しており、ＶＣＯ400の電圧制御された差分反転遅延セル450-1 〜450-kを参照して説明したのと同様に機能する。加えてＶＣＯ500のｋ段のリン グオシレータは、また、ＶＣＯ400のｋ段のリングオシレータを参照して説明し たのと同様に形成される。 図5a〜5dは、入力電圧Ｖcnt'および低い参照電圧Ｇnd（カッコなしで示す）の 間に接続されるときの図4aのＶＣＯ400に有用であり、かつ高い参照電圧Ｖddお よび入力電圧Ｖcnt'（カッコ内に示す）の間に接続されるときの図4bのＶＣＯ50 0に有用な電圧制御された差分反転遅延セル450-1-1〜450-1-4をそれぞれ一例と して示す。 図5aにおいて、図4aのＶＣＯ400に有用な第１の電圧制御された差分反転遅延 セル450-1-1は、ノード456において入力電圧Ｖcnt'に接続されたドレイン、およ び常にそれらがターンオンしているように、ともに接続され、かつ入力電圧Ｖcn t'に接続されているゲートを有するn-mosトランジスタ451および452と、ともに 接続され、かつ低い参照電圧Ｇndに抵抗455を通して接続されているソース、電 圧制御された差分反転遅延セル450-1-1の正および負の入力pi-1およびni-1とし てそれぞれふるまうゲート、および電圧制御された差分反転遅延セル450-1-1の 負および正の出力no-1およびpo-1を形成するようにそれぞれn-mosトランジスタ4 51および452のドレインに接続されたドレインを有するn-mosトランジスタ453お よび454とを含む。 図4bのＶＣＯ500に有用なように第１の電圧制御された差分反転遅延セル450-1 -1を改変するためには、n-mosトランジスタ451および452のドレインは、ノード4 56において高い参照電圧Ｖddに接続され、n-mosトランジスタ453および454のソ ースは、ともに接続され、かつ抵抗455を通して入力電圧Ｖcnt'に接続される。n -mosトランジスタ451〜454の間のすべての他の接続は、図4aのＶＣＯ400に有用 な前述の電圧制御された差分反転遅延セル450-1-1を参照して説明したのと同じ である。 図5bにおいて、図4aのＶＣＯ400に有用な第２の電圧制御された差分反転遅延 セル450-1-2は、ノード556において抵抗555を通して入力電圧Ｖcnt'に接続され ているソース、および電圧制御された差分反転遅延セル450-1-2の正および負の 入力pi-1およびni-1としてそれぞれふるまうゲートを有するp-mosトランジスタ5 51および552と、電圧制御された差分反転遅延セル450-1-2の負および正の出力no -1およびpo-1を形成するようにそれぞれn-mosトランジスタ551および552のドレ インに接続されたソース、ともに接続され、かつ低い参照電圧Ｇndに接続された ドレイン、およびそれらが常にターンオンしているようにともに接続され、かつ 低い参照電圧Ｇndに接続されたゲートを有するp-mosトランジスタ553および554 とを含む。 図4bのＶＣＯ500に有用なように第２の電圧制御された差分反転遅延セル450-1 -2を改変するためには、p-mosトランジスタ551および552のソースは、 抵抗555を通して高い参照電圧Ｖddに接続され、p-mosトランジスタ553および554 のドレインは、ともに接続され、かつ入力電圧Ｖcnt'に接続される。p-mosトラ ンジスタ551〜554の間のすべての他の接続は、図4aのＶＣＯ400に有用な前述の 電圧制御された差分反転遅延セル450-1-2を参照して説明したのと同じである。 図5cにおいて、図4aのＶＣＯ400に有用な第３の電圧制御された差分反転遅延 セル450-1-3は、ノード496において入力電圧Ｖcnt'に接続されたソース、および p-mosトランジスタ491のゲートがp-mosトランジスタ492のドレインに接続され、 p-mosトランジスタ492のゲートがp-mosトランジスタ491のドレインに接続された ゲートを有するp-mosトランジスタ491および492と、低い参照電圧Ｇndに接続さ れたソース、電圧制御された差分反転遅延セル450-1-3の正および負の入力pi-1 およびni-1としてそれぞれふるまうゲート、および電圧制御された差分反転遅延 セル450-1-3の負および正の出力no-1およびpo-1を形成するようにそれぞれp-mos トランジスタ491および492のドレインに接続されたドレインを有するn-mosトラ ンジスタ493および494とを含む。出力クリッピングダイオードのペア495も、好 ましくは電圧制御された遅延セル450-1-3の正および負の出力po-1およびno-1の 間に接続されている。 図4bのＶＣＯ500に有用なように第３の電圧制御された差分反転遅延セル450-1 -3を改変するためには、p-mosトランジスタ491および492のソースは、高い参照 電圧Ｖddに接続され、n-mosトランジスタ493および494のソースは、ともに接続 され、かつ入力電圧Ｖcnt'に接続される。p-mosトランジスタ491および492とn-m osトランジスタ493および494との間のすべての他の接続は、図4aのＶＣＯ400に 有用な前述の電圧制御された差分反転遅延セル450-1-3を参照して説明したのと 同じである。 図5dにおいて、図4aのＶＣＯ400に有用な第４の電圧制御された差分反転遅延 セル450-1-4は、ノード596において入力電圧Ｖcnt'に接続されたソース、および 電圧制御された差分反転遅延セル450-1-4の負および正の入力ni-1およびpi-1と してそれぞれふるまうゲートを有するp-mosトランジスタ591および592と、低い 参照電圧Ｇndに接続されたソース、n-mosトランジスタ593のゲ ートがn-mosトランジスタ594のドレインに接続され、n-mosトランジスタ594のゲ ートがn-mosトランジスタ593のドレインに接続されたゲート、および電圧制御さ れた差分反転遅延セル450-1-4の正および負の出力po-1およびno-1を形成するよ うにそれぞれp-mosトランジスタ591および592のドレインに接続されたドレイン を有するn-mosトランジスタ593および594とを含む。出力クリッピングダイオー ドのペア595も、好ましくは電圧制御された遅延セル450-1-4の正および負の出力 po-1およびno-1の間に接続されている。 図4bのＶＣＯ500に有用なように第４の電圧制御された差分反転遅延セル450-1 -4を改変するためには、p-mosトランジスタ591および592のソースは、高い参照 電圧Ｖddに接続され、n-mosトランジスタ593および594のソースは、ともに接続 され、かつ入力電圧Ｖcnt'に接続される。p-mosトランジスタ591および592とn-m osトランジスタ593および594との間のすべての他の接続は、図4aのＶＣＯ400に 有用な前述の電圧制御された差分反転遅延セル450-1-4を参照して説明したのと 同じである。 図６は、ホストプロセッサ1010、周辺コントローラ1020および周辺デバイス10 30を含むコンピュータシステム1000のブロック図である。ホストプロセッサ1010 は、好ましくはインテルおよびモトローラによって販売される多くの商業的に入 手可能なマイクロプロセッサのうちのひとつである。周辺デバイスは、ディスク ドライブ、ＣＲＴモニタ、モデムなどの多くのデバイスのうちのひとつである。 周辺コントローラ1020は、ホストプロセッサ1010および周辺デバイス1030をイン タフェースすることによって、ある周辺デバイスの制御機能を実行しなければな らないことからホストプロセッサ1010を解放する。例えば、周辺コントローラ10 20は、ディスクドライブを制御するディスクドライブコントローラ、ＣＲＴモニ タを制御するグラフィックスコントローラ、またはモデムを制御するモデムコン トローラであってもよい。周辺コントローラ1020の一部としては、ＶＣＯ200、 ＶＣＯ300、ＶＣＯ400、またはＶＣＯ500のような電圧制御された発振器が多く の理由から用いられる。例えば電圧制御された発振器は、クロック信号合成、ク ロック信号アライニングまたはクロック信号復元のような多くの機能のうちのひ とつをおこなうＰＬＬ（不図示）に含まれうる。 本発明のさまざまな態様が好ましい実施形態について説明されてきたが、添付 のクレームの範囲すべての中で完全な保護が与えられることが理解されよう。

Claims (1)

  1. 【特許請求の範囲】 １．入力電圧に応答する遅延手段であって、該遅延手段を通って伝搬する信号 の遅延を変化させる遅延手段と、 電源に接続されたドレイン、制御電圧に接続されたゲート、および該入力電圧 を該遅延手段に供給するソースを有するトランジスタであって、それにより該入 力電圧が該制御電圧に追従し、かつ該トランジスタへの該電源接続点上のノイズ からアイソレートされているトランジスタと、 を備えている、電源ノイズアイソレーションを備えた電圧制御された遅延回路。 ２．前記トランジスタは、前記電源の高い電圧端に接続されたドレインと、制 御電圧に接続されたゲートと、前記入力電圧を前記遅延手段に供給するソースと を有するn-mosトランジスタを備えており、それにより該入力電圧が該制御電圧 に追従し、かつ該n-mosトランジスタへの該電源接続点上のノイズからアイソレ ートされている請求項１に記載の電圧制御された遅延回路。 ３．前記トランジスタは、前記電源の低い電圧端に接続されたドレインと、制 御電圧に接続されたゲートと、前記入力電圧を前記遅延手段に供給するソースと を有するp-mosトランジスタを備えており、それにより該入力電圧が該制御電圧 に追従し、かつ該p-mosトランジスタへの該電源接続点上のノイズからアイソレ ートされている請求項１に記載の電圧制御された遅延回路。 ４．前記遅延手段は、 ソース、ドレインおよびゲートを有するp-mosトランジスタであって、該p-mos トランジスタのソースが前記入力電圧に接続されているp-mosトランジスタと、 第１および第２端を有するキャパシタであって、該第２端が低い参照電圧に接 続されているキャパシタと、 該低い参照電圧に接続されたソースと、出力ノードにおいて該p-mosトラン ジスタのドレインと該キャパシタの該第１端に接続されたドレインと、入力ノー ドにおいて該p-mosトランジスタのゲートに接続されたゲートとを有するn-mosト ランジスタであって、それにより変化する該入力電圧が該入力ノードから該出力 ノードへの信号伝搬の遅延を変化させるn-mosトランジスタと、 を備えている、請求項１に記載の電圧制御された遅延回路。 ５．入力電圧に応答する遅延手段であって、該遅延手段を通って伝搬する１対 の信号の遅延を変化させる遅延手段と、 電源に接続されたドレイン、制御電圧に接続されたゲート、および該入力電圧 を該遅延手段に供給するソースを有するトランジスタであって、それにより該入 力電圧が該制御電圧に追従し、かつ該トランジスタへの該電源接続点上のノイズ からアイソレートされているトランジスタと、 を備えている、電源ノイズアイソレーションを備えた電圧制御された遅延回路。 ６．前記トランジスタは、前記電源の高い電圧端に接続されたドレインと、制 御電圧に接続されたゲートと、前記入力電圧を前記遅延手段に供給するソースと を有する第１のn-mosトランジスタを備えており、それにより該入力電圧が該制 御電圧に追従し、かつ該第１のn-mosトランジスタへの該電源接続点上のノイズ からアイソレートされている請求項５に記載の電圧制御された遅延回路。 ７．前記遅延手段は、前記１対の信号の第１および第２のものを、該遅延手段 の第１および第２の入力においてそれぞれ受け取り、該１対の信号の該第１およ び第２のものの遅延されたバージョンを該遅延手段の第２および第１の出力にお いてそれぞれ供給し、該遅延手段は、 個々にソース、ドレインおよびゲートを有する第２および第３のn-mosトラン ジスタであって、該第２および第３のn-mosトランジスタのソースはともに接続 され、かつ前記入力電圧に接続され、該第２および第３のn-mosトランジスタの ゲートはともに接続され、かつ前記入力電圧に接続された第２および第３のn-mo sトランジスタと、 個々にソース、ドレインおよびゲートを有する第４および第５のn-mosトラン ジスタであって、該第４および第５のn-mosトランジスタのソースはともに接続 され、かつ低い参照電圧に接続され、該第４のn-mosトランジスタのドレインは 、該第２のn-mosトランジスタのドレインに接続されて該遅延手段の該第１の出 力を形成し、該第５のn-mosトランジスタのドレインは、該第３のn-mosトランジ スタのドレインに接続されて該遅延手段の該第２の出力を形成し、該第４および 第５のn-mosトランジスタのゲートは、それぞれ該遅延手段の該第１および第２ の入力としてふるまう第４および第５のn-mosトランジスタと、を備えている、 請求項６に記載の電圧制御された遅延回路。 ８．前記遅延手段は、前記１対の信号の第１および第２のものを該遅延手段の 第１および第２の入力においてそれぞれ受け取り、該１対の信号の該第１および 第２のものの遅延されたバージョンを該遅延手段の第２および第１の出力におい てそれぞれ供給し、該遅延手段は、 個々にソース、ドレインおよびゲートを有する第１および第２のp-mosトラン ジスタであって、該第１および第２のp-mosトランジスタのソースはともに接続 され、かつ前記入力電圧に接続され、該第１のp-mosトランジスタのゲートは、 該第２のp-mosトランジスタのドレインに接続され、該第２のp-mosトランジスタ のゲートは、該第１のp-mosトランジスタのドレインに接続された第１および第 ２のp-mosトランジスタと、 個々にソース、ドレインおよびゲートを有する第２および第３のn-mosトラン ジスタであって、該第２および第３のn-mosトランジスタのソースはともに接続 され、かつ低い参照電圧に接続され、該第２のn-mosトランジスタのドレインは 、該第１のp-mosトランジスタのドレインに接続されて該遅延手段の該第１の出 力を形成し、該第３のn-mosトランジスタのドレインは、該第２のp-mosトランジ スタのドレインに接続されて該遅延手段の該第２の出力を形成し、該第２および 第３のn-mosトランジスタのゲートは、それぞれ該遅延手段の該第１および第２ の入力としてふるまう第２および第３のn-mosトランジスタと、を備えている、 請求項６に記載の電圧制御された遅延回路。 ９．前記遅延手段の前記第１および第２の出力の間に接続された１対のクリッ ピングダイオードをさらに備えている請求項８に記載の電圧制御された遅延回路 。 10．前記トランジスタは、前記電源の低い電圧端に接続されたドレインと、制 御電圧に接続されたゲートと、前記入力電圧を前記遅延手段に供給するソースと を有する第１のp-mosトランジスタを備えており、それにより該入力電圧が該制 御電圧に追従し、かつ該第１のp-mosトランジスタへの該電源接続点上のノイズ からアイソレートされている請求項５に記載の電圧制御された遅延回路。 11．前記遅延手段は、前記１対の信号の第１および第２のものを、該遅延手段 の第１および第２の入力においてそれぞれ受け取り、該１対の信号の該第１およ び第２のものの遅延されたバージョンを該遅延手段の第２および第１の出力にお いてそれぞれ供給し、該遅延手段は、 個々にソース、ドレインおよびゲートを有する第２および第３のp-mosトラン ジスタであって、該第２および第３のp-mosトランジスタのソースはともに接続 され、かつ高い参照電圧に接続され、該第２および第３のp-mosトランジスタの ゲートはそれぞれ該遅延手段の該第１および第２の入力としてふるまう第２およ び第３のp-mosトランジスタと、 個々にソース、ドレインおよびゲートを有する第４および第５のp-mosトラン ジスタであって、該第４および第５のp-mosトランジスタのソースはともに接続 され、かつ前記入力電圧に接続され、該第４および第５のp-mosトランジスタの ゲートは、ともに接続され、かつ該入力電圧に接続され、該第４のp-mosトラン ジスタのドレインは、該第２のp-mosトランジスタのドレインに接続されて該遅 延手段の該第１の出力を形成し、該第５のp-mosトランジスタのドレインは、該 第３のp-mosトランジスタのドレインに接続されて該遅延手段の該第２の出力を 形成する第４および第５のp-mosトランジスタと、 を備えている、請求項10に記載の電圧制御された遅延回路。 12．前記遅延手段は、前記１対の信号の第１および第２のものを、該遅延手段 の第１および第２の入力においてそれぞれ受け取り、該１対の信号の該第１およ び第２のものの遅延されたバージョンを該遅延手段の第２および第１の出力にお いてそれぞれ供給し、該遅延手段は、 個々にソース、ドレインおよびゲートを有する第２および第３のp-mosトラン ジスタであって、該第２および第３のp-mosトランジスタのソースはともに接続 され、かつ高い参照電圧に接続され、該第２および第３のp-mosトランジスタの ゲートはそれぞれ該遅延手段の該第２および第３の入力としてふるまう第２およ び第３のp-mosトランジスタと、 個々にソース、ドレインおよびゲートを有する第１および第２のn-mosトラン ジスタであって、該第１および第２のn-mosトランジスタのソースはともに接続 され、かつ前記入力電圧に接続され、該第１のn-mosトランジスタのゲートは、 該第２のn-mosトランジスタのドレインおよび該第３のp-mosトランジスタのドレ インに接続されて該遅延手段の該第２の出力を形成し、該第２のn-mosトランジ スタのゲートは、該第１のn-mosトランジスタのドレインおよび該第２のp-mosト ランジスタのドレインに接続されて該遅延手段の該第１の出力を形成する第１お よび第２のn-mosトランジスタと、 を備えている、請求項10に記載の電圧制御された遅延回路。 13．前記遅延手段の前記第１および第２の出力の間に接続された１対のクリッ ピングダイオードをさらに備えている請求項12に記載の電圧制御された遅延回路 。 14．電圧制御された発振器において、 入力電圧に応答する複数の遅延手段であって、該遅延手段を通って伝搬する信 号の遅延を変化させる複数の遅延手段と、 電源に接続されたドレインと、制御電圧に接続されたゲートと、該入力電圧を 該複数の遅延手段に供給するソースとを有する少なくとも１つのトランジスタで あって、それにより該入力電圧が該制御電圧に追従し、かつ該トランジスタへの 該電源接続点上のノイズからアイソレートされている、少なくとも１つのトラン ジスタと、 を備えているリングオシレータ。 15．前記少なくとも１つのトランジスタは、電源の高い電圧端に接続されたド レインと、制御電圧に接続されたゲートと、該入力電圧を該複数の遅延手段に供 給するソースとを有するn-mosトランジスタを備えており、それにより該入力電 圧が該制御電圧に追従し、かつ該n-mosトランジスタへの該電源接続点上のノイ ズからアイソレートされている、請求項14に記載のリングオシレータ。 16．前記少なくとも１つのトランジスタは、電源の低い電圧端に接続されたド レインと、制御電圧に接続されたゲートと、該入力電圧を該複数の遅延手段に供 給するソースとを有するp-mosトランジスタを備えており、それにより該入力電 圧が該制御電圧に追従し、かつ該p-mosトランジスタへの該電源接続点上のノイ ズからアイソレートされている、請求項14に記載のリングオシレータ。 17．電圧制御された発振器において、リングオシレータを形成する複数の電圧 制御された遅延回路であって、該複数の電圧制御された遅延回路の少なくとも１ つは、 入力電圧に応答する遅延手段であって、該遅延手段を通って伝搬する信号の遅 延を変化させる遅延手段と、 電源に接続されたドレインと、制御電圧に接続されたゲートと、該入力電圧を 該遅延手段に供給するソースとを有するトランジスタであって、それにより該入 力電圧が該制御電圧に追従し、かつ該トランジスタへの該電源接続点上のノイズ からアイソレートされているトランジスタと、 を備えている複数の電圧制御された遅延回路。 18．前記複数の電圧制御された遅延回路のうちの前記少なくとも１つのトラン ジスタのゲートがともに接続されている請求項17に記載の複数の電圧制御さ れた遅延回路。 19．前記複数の電圧制御された遅延回路の個々のものが、 入力電圧に応答する遅延手段であって、該遅延手段を通って伝搬する１対の信 号の遅延を変化させる遅延手段と、 電源に接続されたドレインと、制御電圧に接続されたゲートと、該入力電圧を 該遅延手段に供給するソースとを有するトランジスタであって、それにより該入 力電圧が該制御電圧に追従し、かつ該トランジスタへの該電源接続点上のノイズ からアイソレートされているトランジスタと、 を備えている、請求項17に記載の複数の電圧制御された遅延回路。 20．個々にトランジスタおよび電圧制御された遅延セルを含む複数のペアを備 えている電源ノイズアイソレーションを備えた電圧制御された発振器であって、 該トランジスタの個々のものは、制御電圧に接続されたゲートと、電源に接続さ れたドレインと、入力電圧を該電圧制御された遅延セルに供給する、該個々の１ つのトランジスタとペアにされた電圧制御された遅延セルに接続されたソースと を有して、それにより該入力電圧が該制御電圧に追従し、かつ該個々の１つのト ランジスタへの該電源接続点上のノイズからアイソレートされている、電圧制御 された発振器。 21．前記電圧制御された遅延回路は、リングオシレータ回路を形成する請求項 20に記載の電圧制御された発振器。 22．ホストプロセッサと、 電源ノイズアイソレーションを備えた少なくとも１つの電圧制御された遅延回 路を有する電圧制御された発振器を含む周辺コントローラであって、該少なくと も１つの電圧制御された遅延回路の個々のものは、入力電圧に応答する遅延手段 であって、該遅延手段を通って伝搬する信号の遅延を変化させる遅延手段と、電 源に接続されたドレインと、制御電圧に接続されたゲートと、該入力電圧を該遅 延手段に供給するソースと、を有しており、それにより該入力電圧が該制御電圧 に追従し、かつ該トランジスタへの該電源接続点上のノイズからアイソレートさ れているトランジスタと、を備えている周辺コントローラと、 を備えているコンピュータシステム。 23．前記トランジスタは、前記電源の高い電圧端に接続されたドレインと、制 御電圧に接続されたゲートと、前記入力電圧を前記遅延手段に供給するソースと を有するn-mosトランジスタであって、それにより該入力電圧が該制御電圧に追 従し、かつ該n-mosトランジスタへの該電源接続点上のノイズからアイソレート されているn-mosトランジスタを備えている請求項22に記載のコンピュータシス テム。 24．前記トランジスタは、前記電源の低い電圧端に接続されたドレインと、制 御電圧に接続されたゲートと、前記入力電圧を前記遅延手段に供給するソースと を有するp-mosトランジスタであって、それにより該入力電圧が該制御電圧に追 従し、かつ該p-mosトランジスタへの該電源接続点上のノイズからアイソレート されているp-mosトランジスタを備えている請求項22に記載のコンピュータシス テム。
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