JP3452849B2 - 遅延時間が設定可能な遅延回路およびその遅延時間測定方法 - Google Patents
遅延時間が設定可能な遅延回路およびその遅延時間測定方法Info
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- JP3452849B2 JP3452849B2 JP26650499A JP26650499A JP3452849B2 JP 3452849 B2 JP3452849 B2 JP 3452849B2 JP 26650499 A JP26650499 A JP 26650499A JP 26650499 A JP26650499 A JP 26650499A JP 3452849 B2 JP3452849 B2 JP 3452849B2
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Description
【０００１】
【発明の属する技術分野】この発明は、遅延時間が設定
可能な遅延回路およびその遅延時間測定方法に関し、詳
しくは、設定された遅延時間のテストが高精度にできる
ような微少なステップで遅延の設定ができる遅延回路お
よびその遅延時間測定方法に関する。
可能な遅延回路およびその遅延時間測定方法に関し、詳
しくは、設定された遅延時間のテストが高精度にできる
ような微少なステップで遅延の設定ができる遅延回路お
よびその遅延時間測定方法に関する。
【０００２】
【従来の技術】最近のＣＤ−Ｒ／ＲＷでは、データの書
込み速度が２倍、４倍、８倍、…とその速度が高速化さ
れてきている。このＣＤ−Ｒ／ＲＷでは、通常、ホスト
コンピュータからＳＣＳＩやＡＴＰＩなどのインタフェ
ースを通して転送された書込みデータがＥＦＭ変調され
てレーザコントローラに加えられ、レーザコントローラ
により書込用に制御されたレーザ光がＥＦＭ変調された
データによってＯＮ／ＯＦＦされてＣＤの所定のトラッ
クに照射され、それによりデータの書込みが行われる。
このようなＣＤ−Ｒ／ＲＷのほか、ＣＤ−Ｒ、ＤＶＤ−
ＲＡＭ等の光ディスクにあっては、特にそのデータ書き
込みの際にｐsec〜数ｎsec程度の微少な遅延時間を高精
度に設定する回路が必要になる。また、ＣＰＵ等のクロ
ック速度の高速化に伴い、一般的なロジック回路にあっ
てもｐsec〜数ｎsec程度の微少な遅延時間を高精度に設
定することが必要になる。
込み速度が２倍、４倍、８倍、…とその速度が高速化さ
れてきている。このＣＤ−Ｒ／ＲＷでは、通常、ホスト
コンピュータからＳＣＳＩやＡＴＰＩなどのインタフェ
ースを通して転送された書込みデータがＥＦＭ変調され
てレーザコントローラに加えられ、レーザコントローラ
により書込用に制御されたレーザ光がＥＦＭ変調された
データによってＯＮ／ＯＦＦされてＣＤの所定のトラッ
クに照射され、それによりデータの書込みが行われる。
このようなＣＤ−Ｒ／ＲＷのほか、ＣＤ−Ｒ、ＤＶＤ−
ＲＡＭ等の光ディスクにあっては、特にそのデータ書き
込みの際にｐsec〜数ｎsec程度の微少な遅延時間を高精
度に設定する回路が必要になる。また、ＣＰＵ等のクロ
ック速度の高速化に伴い、一般的なロジック回路にあっ
てもｐsec〜数ｎsec程度の微少な遅延時間を高精度に設
定することが必要になる。
【０００３】
【発明が解決しようとする課題】遅延時間が設定可能な
遅延回路は、製品ごとあるいは半導体回路ごとの製造プ
ロセスにその遅延時間が影響される。そのため、微少な
遅延時間を精度よく設定する従来の遅延回路においては
製造工程で外部から電圧を調整して遅延時間を設定し、
そのばらつきを吸収したり、例えば、特開平７−８６８
８８号に開示されているように、遅延回路に遅延時間を
制御する制御端子を設けて実際の遅延量を計測手段によ
り計測した上で、計測結果に基づいて適正な遅延時間に
なるように制御端子に制御信号を加えることが行われ
る。しかし、ｐsec〜数ｎsecと遅延時間が微少になれば
なるほど、制御される遅延値の差が微少になるので、高
い精度で遅延時間を測定しなければならず、それには精
度の高い測定装置が必要になる。この精度の高い測定回
路を遅延回路とともに内蔵すると集積面積が大きくな
る。そのため、通常は、入力信号を加えてその出力を外
部において遅延時間を測定装置で測定することになる
が、外部の測定装置でｐsec〜数ｎsec程度の測定を高精
度に行うとなると、その測定の仕方、接続の仕方が問題
となり、それにより誤差を伴う欠点がある。この発明の
目的は、このような従来技術の問題点を解決するもので
あって、設定された遅延時間のテストが高精度にでき
る、遅延時間が設定可能な遅延回路およびその遅延時間
測定方法を提供することにある。
遅延回路は、製品ごとあるいは半導体回路ごとの製造プ
ロセスにその遅延時間が影響される。そのため、微少な
遅延時間を精度よく設定する従来の遅延回路においては
製造工程で外部から電圧を調整して遅延時間を設定し、
そのばらつきを吸収したり、例えば、特開平７−８６８
８８号に開示されているように、遅延回路に遅延時間を
制御する制御端子を設けて実際の遅延量を計測手段によ
り計測した上で、計測結果に基づいて適正な遅延時間に
なるように制御端子に制御信号を加えることが行われ
る。しかし、ｐsec〜数ｎsecと遅延時間が微少になれば
なるほど、制御される遅延値の差が微少になるので、高
い精度で遅延時間を測定しなければならず、それには精
度の高い測定装置が必要になる。この精度の高い測定回
路を遅延回路とともに内蔵すると集積面積が大きくな
る。そのため、通常は、入力信号を加えてその出力を外
部において遅延時間を測定装置で測定することになる
が、外部の測定装置でｐsec〜数ｎsec程度の測定を高精
度に行うとなると、その測定の仕方、接続の仕方が問題
となり、それにより誤差を伴う欠点がある。この発明の
目的は、このような従来技術の問題点を解決するもので
あって、設定された遅延時間のテストが高精度にでき
る、遅延時間が設定可能な遅延回路およびその遅延時間
測定方法を提供することにある。
【０００４】
【課題を解決するための手段】このような目的を達成す
るこの発明の、遅延時間が設定可能な遅延回路の特徴
は、複数の遅延素子を従属接続して選択信号に応じてそ
の各段の出力の１つを選択して所定の遅延時間を入力信
号に対して設定して出力する遅延素子部と、出力を受け
るインバータと、制御信号に応じてＯＮしてこのインバ
ータの出力を遅延素子部の入力に帰還して遅延素子部と
インバータとによりリング発振回路を形成するスイッチ
回路と、リング発振回路の出力を受ける１／ｎ分周回路
（ただしｎは２以上の整数）とを備えていて、１／ｎ分
周回路と遅延素子部とインバータとスイッチ回路とがＩ
Ｃとして集積され入力端子および１／ｎ分周回路の出力
を外部に出力する出力端子とがＩＣに設けられ、遅延素
子の遅延時間の測定のために入力端子から入力された信
号に応じて選択信号および制御信号を発生してリング発
振回路の出力を出力端子に得るものである。また、この
発明の遅延時間が設定可能な遅延回路の遅延時間測定方
法の構成は、前記のＩＣに設けられた遅延回路に対し
て、入力端子に所定の入力信号を入力して選択信号と制
御信号とを発生して遅延素子の第１および第２の異なる
従属接続段数においてそれぞれ出力端子から第１および
第２の周期の出力信号を得て、これら第１および第２の
周期に基づいて遅延素子の遅延時間を算出するものであ
る。
るこの発明の、遅延時間が設定可能な遅延回路の特徴
は、複数の遅延素子を従属接続して選択信号に応じてそ
の各段の出力の１つを選択して所定の遅延時間を入力信
号に対して設定して出力する遅延素子部と、出力を受け
るインバータと、制御信号に応じてＯＮしてこのインバ
ータの出力を遅延素子部の入力に帰還して遅延素子部と
インバータとによりリング発振回路を形成するスイッチ
回路と、リング発振回路の出力を受ける１／ｎ分周回路
（ただしｎは２以上の整数）とを備えていて、１／ｎ分
周回路と遅延素子部とインバータとスイッチ回路とがＩ
Ｃとして集積され入力端子および１／ｎ分周回路の出力
を外部に出力する出力端子とがＩＣに設けられ、遅延素
子の遅延時間の測定のために入力端子から入力された信
号に応じて選択信号および制御信号を発生してリング発
振回路の出力を出力端子に得るものである。また、この
発明の遅延時間が設定可能な遅延回路の遅延時間測定方
法の構成は、前記のＩＣに設けられた遅延回路に対し
て、入力端子に所定の入力信号を入力して選択信号と制
御信号とを発生して遅延素子の第１および第２の異なる
従属接続段数においてそれぞれ出力端子から第１および
第２の周期の出力信号を得て、これら第１および第２の
周期に基づいて遅延素子の遅延時間を算出するものであ
る。
【０００５】
【発明の実施の形態】このように、この発明の遅延時間
が設定可能な遅延回路においては、出力端子から外部に
出力されるリング発振回路の出力信号の周期２（Ａ＋ｍ
Ｘ）に対して出力端子に得られる出力信号の周期Ｔmが
Ｔm＝２ｎ（Ａ＋ｍＸ）となり、リング発振回路の周期
（発振周波数）を１／ｎに分周した信号を得ることがで
きる。これは、実際に測定される遅延時間の２ｎ倍の信
号となるので、この信号に基づいて測定される遅延時間
の測定結果の誤差の影響を１／２ｎにすることができ
る。ただし、Ａはインバータの遅延時間、ｍは選択され
た遅延素子の接続段数、Ｘは遅延素子１段当たりの遅延
時間である。この場合、インバータの遅延時間Ａが既知
でないときには、後者の遅延時間測定方法によって、異
なる段数でそれぞれの周期を測定してこれらの間で減算
処理をすることで、共通項となるインバータの遅延時間
Ａをキャンセルすることができるので、高精度に遅延時
間を求めることができる。その結果、設定された遅延時
間のテストが高精度にできる、遅延時間が設定可能な遅
延回路をＩＣとして容易に組込み、実現することができ
る。
が設定可能な遅延回路においては、出力端子から外部に
出力されるリング発振回路の出力信号の周期２（Ａ＋ｍ
Ｘ）に対して出力端子に得られる出力信号の周期Ｔmが
Ｔm＝２ｎ（Ａ＋ｍＸ）となり、リング発振回路の周期
（発振周波数）を１／ｎに分周した信号を得ることがで
きる。これは、実際に測定される遅延時間の２ｎ倍の信
号となるので、この信号に基づいて測定される遅延時間
の測定結果の誤差の影響を１／２ｎにすることができ
る。ただし、Ａはインバータの遅延時間、ｍは選択され
た遅延素子の接続段数、Ｘは遅延素子１段当たりの遅延
時間である。この場合、インバータの遅延時間Ａが既知
でないときには、後者の遅延時間測定方法によって、異
なる段数でそれぞれの周期を測定してこれらの間で減算
処理をすることで、共通項となるインバータの遅延時間
Ａをキャンセルすることができるので、高精度に遅延時
間を求めることができる。その結果、設定された遅延時
間のテストが高精度にできる、遅延時間が設定可能な遅
延回路をＩＣとして容易に組込み、実現することができ
る。
【０００６】
【実施例】図１は、この発明の、遅延時間が設定可能な
遅延回路を適用した一実施例の回路図である。遅延回路
７は、ＩＣ１０に内蔵された遅延時間が設定可能な遅延
回路であって、バッファアンプ１ａ，１ｂ，…，１ｎを
従属接続した遅延素子部１を有している。バッファアン
プの各段の出力は、アナログスイッチ（あるいは伝送ゲ
ート、以下同じ）ＳＷａ，ＳＷｂ，…，ＳＷｎを介して
出力端子７ｂに接続され、これらアナログスイッチのう
ちＯＮになったアナログスイッチを介して出力端子７ｂ
に入力信号が出力される。それにより、出力信号は、入
力端子７ａからアナログスイッチ２を介して初段のバッ
ファアンプ１ａに入力された信号に対して選択された遅
延時間が与えられる。
遅延回路を適用した一実施例の回路図である。遅延回路
７は、ＩＣ１０に内蔵された遅延時間が設定可能な遅延
回路であって、バッファアンプ１ａ，１ｂ，…，１ｎを
従属接続した遅延素子部１を有している。バッファアン
プの各段の出力は、アナログスイッチ（あるいは伝送ゲ
ート、以下同じ）ＳＷａ，ＳＷｂ，…，ＳＷｎを介して
出力端子７ｂに接続され、これらアナログスイッチのう
ちＯＮになったアナログスイッチを介して出力端子７ｂ
に入力信号が出力される。それにより、出力信号は、入
力端子７ａからアナログスイッチ２を介して初段のバッ
ファアンプ１ａに入力された信号に対して選択された遅
延時間が与えられる。
【０００７】入力端子７ａは、アナログスイッチ２を介
してバッファアンプ１ａの入力端子に接続されていて、
アナログスイッチ２をＯＦＦにすることで遅延素子部１
を信号入力側と切離すことができる。出力端子７ｂに
は、インバータ３が接続されていて、このインバータ３
の出力がアナログスイッチ６を介してバッファアンプ１
ａの入力端子に接続されていて、アナログスイッチ６が
ＯＮすることで、遅延素子部１とインバータ３とにより
リング発振回路が形成される。インバータ３の出力は、
ｎ進カウンタ５に入力されていて、リング発振回路の出
力がｎ進カウンタ５により１／ｎ分周される。なお、こ
のｎ進カウンタ５は、１／ｎ分周回路の具体例である。
してバッファアンプ１ａの入力端子に接続されていて、
アナログスイッチ２をＯＦＦにすることで遅延素子部１
を信号入力側と切離すことができる。出力端子７ｂに
は、インバータ３が接続されていて、このインバータ３
の出力がアナログスイッチ６を介してバッファアンプ１
ａの入力端子に接続されていて、アナログスイッチ６が
ＯＮすることで、遅延素子部１とインバータ３とにより
リング発振回路が形成される。インバータ３の出力は、
ｎ進カウンタ５に入力されていて、リング発振回路の出
力がｎ進カウンタ５により１／ｎ分周される。なお、こ
のｎ進カウンタ５は、１／ｎ分周回路の具体例である。
【０００８】コントローラ４は、アナログスイッチＳＷ
ａ，ＳＷｂ，…，ＳＷｎの１つをＯＮにする制御信号Ｓ
を発生して遅延段数を選択し、選択されたバッファアン
プの出力を出力端子７ｂに出力する。それによりバッフ
ァアンプ１つの遅延時間Ｘ×接続段数ｍ分の遅延時間ｍ
×Ｘが出力信号に与えられる。アナログスイッチＳＷ
ａ，ＳＷｂ，…，ＳＷｎのＯＮ／ＯＦＦ制御信号は、コ
ントローラ４が入力端子４ａに外部から所定のデータの
制御信号を受けて行われ、バッファアンプの総接続段数
ｎに対応するｎビットの制御信号Ｓにより行われる。そ
れは、ｎビットのうちの設定する遅延時間に対応して選
択された遅延段数に対応する段のビットが“１”に、そ
の他のビットが“０”に設定され、設定遅延時間にを持
つアナログスイッチがＯＮにされ、他がＯＦＦになる。
アナログスイッチ２は、通常は、ＯＮ状態に設定されて
いて、コントローラ４によりＯＦＦにされる。逆に、ア
ナログスイッチ６は、通常は、ＯＦＦ状態に設定され、
コントローラ４によりＯＮにされる。そのため、コント
ローラ４には、デコーダが内蔵されていて、外部から入
力端子４ｂに制御信号を受けたときには、制御信号の内
容（シリアルデータ）に応じてアナログスイッチ２，６
をそれぞれＯＮ／ＯＦＦする。
ａ，ＳＷｂ，…，ＳＷｎの１つをＯＮにする制御信号Ｓ
を発生して遅延段数を選択し、選択されたバッファアン
プの出力を出力端子７ｂに出力する。それによりバッフ
ァアンプ１つの遅延時間Ｘ×接続段数ｍ分の遅延時間ｍ
×Ｘが出力信号に与えられる。アナログスイッチＳＷ
ａ，ＳＷｂ，…，ＳＷｎのＯＮ／ＯＦＦ制御信号は、コ
ントローラ４が入力端子４ａに外部から所定のデータの
制御信号を受けて行われ、バッファアンプの総接続段数
ｎに対応するｎビットの制御信号Ｓにより行われる。そ
れは、ｎビットのうちの設定する遅延時間に対応して選
択された遅延段数に対応する段のビットが“１”に、そ
の他のビットが“０”に設定され、設定遅延時間にを持
つアナログスイッチがＯＮにされ、他がＯＦＦになる。
アナログスイッチ２は、通常は、ＯＮ状態に設定されて
いて、コントローラ４によりＯＦＦにされる。逆に、ア
ナログスイッチ６は、通常は、ＯＦＦ状態に設定され、
コントローラ４によりＯＮにされる。そのため、コント
ローラ４には、デコーダが内蔵されていて、外部から入
力端子４ｂに制御信号を受けたときには、制御信号の内
容（シリアルデータ）に応じてアナログスイッチ２，６
をそれぞれＯＮ／ＯＦＦする。
【０００９】１０ａ、１０ｂは、それぞれＩＣ１０の入
力端子であり、コントローラ４の制御データが入力され
る入力端子４ａ，４ｂに接続されている。また、１０ｃ
は、ＩＣ１０の出力端子であり、ｎ進カウンタ５の出力
が接続されている。なお、１０ｄは、ＩＣ１０のグラン
ド接続端子である。そこで、遅延時間の設定とその遅延
時間の測定に際しては、まず、アナログスイッチＳＷ
ａ，ＳＷｂ，…，ＳＷｎのうち任意のある段のアナログ
スイッチＳＷをＯＮにするデータ列を入力端子１０ａか
ら入力端子４ａを介してコントローラ４に入力する。コ
ントローラ４は、入力されたデータをデコードして目的
のアナログスイッチをＯＮにする。一方、入力端子１０
ｂからコントローラ４の入力端子４ｂに別のデータ列を
入力する。コントローラ４は、それをデコードしてアナ
ログスイッチ６をＯＮにし、アナログスイッチ２をＯＦ
Ｆにする。その結果、アナログスイッチＳＷａ，ＳＷ
ｂ，…，ＳＷｎのうちＯＮになったアナログスイッチと
インバータ３とによるフィードバック回路が形成され、
遅延回路７は、リング発振回路となって、発振する。も
ちろん、入力端子１０ｂからコントローラ４の入力端子
４ｂに他のデータ列を入力すれば、コントローラ４は、
それをデコードしてアナログスイッチ６をＯＦＦにし、
アナログスイッチ２をＯＮにしてもとの遅延回路として
の状態に戻る。これにより遅延時間が設定可能な遅延回
路として動作する。
力端子であり、コントローラ４の制御データが入力され
る入力端子４ａ，４ｂに接続されている。また、１０ｃ
は、ＩＣ１０の出力端子であり、ｎ進カウンタ５の出力
が接続されている。なお、１０ｄは、ＩＣ１０のグラン
ド接続端子である。そこで、遅延時間の設定とその遅延
時間の測定に際しては、まず、アナログスイッチＳＷ
ａ，ＳＷｂ，…，ＳＷｎのうち任意のある段のアナログ
スイッチＳＷをＯＮにするデータ列を入力端子１０ａか
ら入力端子４ａを介してコントローラ４に入力する。コ
ントローラ４は、入力されたデータをデコードして目的
のアナログスイッチをＯＮにする。一方、入力端子１０
ｂからコントローラ４の入力端子４ｂに別のデータ列を
入力する。コントローラ４は、それをデコードしてアナ
ログスイッチ６をＯＮにし、アナログスイッチ２をＯＦ
Ｆにする。その結果、アナログスイッチＳＷａ，ＳＷ
ｂ，…，ＳＷｎのうちＯＮになったアナログスイッチと
インバータ３とによるフィードバック回路が形成され、
遅延回路７は、リング発振回路となって、発振する。も
ちろん、入力端子１０ｂからコントローラ４の入力端子
４ｂに他のデータ列を入力すれば、コントローラ４は、
それをデコードしてアナログスイッチ６をＯＦＦにし、
アナログスイッチ２をＯＮにしてもとの遅延回路として
の状態に戻る。これにより遅延時間が設定可能な遅延回
路として動作する。
【００１０】ここで、インバータ３の遅延時間をＡとす
ると、このリング発振回路の周期Ｔは、Ｔ＝２（Ａ＋ｍ
Ｘ）で表すことができる。ただし、ｍは、入力から出力
までの間に従属接続されているバッファアンプの接続段
数、Ｘは、バッファアンプ１段当たりの遅延時間であ
る。そこで、出力端子１０ｃから得られるｎ進カウンタ
５の出力信号の周期ＴmはＴm＝ｎ×Ｔ＝２ｎ（Ａ＋ｍ
Ｘ）となる。この周期Ｔmを周期測定装置１１で測定す
る。インバータ３の遅延時間Ａが既知であれば、前記式
によりＸを求めることができるが、未知であれば、さら
に、次段のアナログスイッチをＯＮさせてバッファアン
プの接続段数を１つ増加させて、段数をｍ＋１とする。
このときのｎ進カウンタ５の出力信号の周期Ｔm+1は、
Ｔm+1＝ｎ×Ｔ＝２ｎ（Ａ＋ｍＸ＋Ｘ）となる。この周
期Ｔm+1を周期測定装置１１で測定する。そして、Ｔm+1
−Ｔmを算出するとＴm+1−Ｔm＝２ｎ（Ａ＋ｍＸ＋Ｘ）
−２ｎ（Ａ＋ｍＸ）＝２ｎＸとなり、バッファアンプ１
個当たりの遅延時間の２ｎ倍の値を求めることができ
る。そして、実際に設定される遅延時間は、バッファア
ンプ１個当たりの遅延時間Ｘを得て、ｍＸにより求める
ものである。このときの周期測定装置１１の測定周波数
は、１／ｎ分周によりｎ倍の周波数となり、誤差に対し
ては２ｎ倍となっているので、誤差が少なく、精度の高
い測定ができる。なお、２個当たりの遅延時間を求める
ときには、２段先のアナログスイッチをＯＮさせて、ｍ
＋２とすれば、Ｔm+2−Ｔm＝２ｎ（Ａ＋ｍＸ＋２Ｘ）−
２ｎ（Ａ＋ｍＸ）＝４ｎＸを得ることができる。
ると、このリング発振回路の周期Ｔは、Ｔ＝２（Ａ＋ｍ
Ｘ）で表すことができる。ただし、ｍは、入力から出力
までの間に従属接続されているバッファアンプの接続段
数、Ｘは、バッファアンプ１段当たりの遅延時間であ
る。そこで、出力端子１０ｃから得られるｎ進カウンタ
５の出力信号の周期ＴmはＴm＝ｎ×Ｔ＝２ｎ（Ａ＋ｍ
Ｘ）となる。この周期Ｔmを周期測定装置１１で測定す
る。インバータ３の遅延時間Ａが既知であれば、前記式
によりＸを求めることができるが、未知であれば、さら
に、次段のアナログスイッチをＯＮさせてバッファアン
プの接続段数を１つ増加させて、段数をｍ＋１とする。
このときのｎ進カウンタ５の出力信号の周期Ｔm+1は、
Ｔm+1＝ｎ×Ｔ＝２ｎ（Ａ＋ｍＸ＋Ｘ）となる。この周
期Ｔm+1を周期測定装置１１で測定する。そして、Ｔm+1
−Ｔmを算出するとＴm+1−Ｔm＝２ｎ（Ａ＋ｍＸ＋Ｘ）
−２ｎ（Ａ＋ｍＸ）＝２ｎＸとなり、バッファアンプ１
個当たりの遅延時間の２ｎ倍の値を求めることができ
る。そして、実際に設定される遅延時間は、バッファア
ンプ１個当たりの遅延時間Ｘを得て、ｍＸにより求める
ものである。このときの周期測定装置１１の測定周波数
は、１／ｎ分周によりｎ倍の周波数となり、誤差に対し
ては２ｎ倍となっているので、誤差が少なく、精度の高
い測定ができる。なお、２個当たりの遅延時間を求める
ときには、２段先のアナログスイッチをＯＮさせて、ｍ
＋２とすれば、Ｔm+2−Ｔm＝２ｎ（Ａ＋ｍＸ＋２Ｘ）−
２ｎ（Ａ＋ｍＸ）＝４ｎＸを得ることができる。
【００１１】ところで、測定に当たって選択するバッフ
ァアンプは、できるだけ使用されるバッファアンプを選
択するとよい。例えば、遅延時間が５段バッファを利用
するものであるときには、初段のアナログスイッチＳＷ
ａをＯＮにして周期を測定し、次に６段目のアナログス
イッチをＯＮにして周期を測定するとよい。以上説明し
たきたが、実施例では遅延素子としてバッファアンプの
例を上げているが、この発明の遅延素子部の遅延素子と
しては、偶数個のインバータ、フリップフロップ、ゲー
ト回路等、所定の動作遅延時間をもって動作する回路素
子を遅延素子として使用してもよいことはもちろんであ
る。
ァアンプは、できるだけ使用されるバッファアンプを選
択するとよい。例えば、遅延時間が５段バッファを利用
するものであるときには、初段のアナログスイッチＳＷ
ａをＯＮにして周期を測定し、次に６段目のアナログス
イッチをＯＮにして周期を測定するとよい。以上説明し
たきたが、実施例では遅延素子としてバッファアンプの
例を上げているが、この発明の遅延素子部の遅延素子と
しては、偶数個のインバータ、フリップフロップ、ゲー
ト回路等、所定の動作遅延時間をもって動作する回路素
子を遅延素子として使用してもよいことはもちろんであ
る。
【００１２】
【発明の効果】以上説明してきたが、この発明にあって
は、出力端子から外部に出力されるリング発振回路の出
力信号の周期２（Ａ＋ｍＸ）に対して出力端子に得られ
る出力信号の周期ＴmがＴm＝２ｎ（Ａ＋ｍＸ）となり、
リング発振回路の周期（発振周波数）を１／ｎに分周し
た信号を得ることができる。これは、実際に測定される
遅延時間の２ｎ倍の信号となるので、この信号に基づい
て測定される遅延時間の測定結果の誤差の影響を１／２
ｎにすることができる。ただし、Ａはインバータの遅延
時間、ｍは選択された遅延素子の接続段数、Ｘは遅延素
子１段当たりの遅延時間である。その結果、設定された
遅延時間のテストが高精度にできる、遅延時間が設定可
能な遅延回路をＩＣとして容易に組込み、実現すること
ができる。
は、出力端子から外部に出力されるリング発振回路の出
力信号の周期２（Ａ＋ｍＸ）に対して出力端子に得られ
る出力信号の周期ＴmがＴm＝２ｎ（Ａ＋ｍＸ）となり、
リング発振回路の周期（発振周波数）を１／ｎに分周し
た信号を得ることができる。これは、実際に測定される
遅延時間の２ｎ倍の信号となるので、この信号に基づい
て測定される遅延時間の測定結果の誤差の影響を１／２
ｎにすることができる。ただし、Ａはインバータの遅延
時間、ｍは選択された遅延素子の接続段数、Ｘは遅延素
子１段当たりの遅延時間である。その結果、設定された
遅延時間のテストが高精度にできる、遅延時間が設定可
能な遅延回路をＩＣとして容易に組込み、実現すること
ができる。
【図１】図１は、この発明の、遅延時間が設定可能な遅
延回路を適用した一実施例の回路図である。
延回路を適用した一実施例の回路図である。
１…遅延素子部、１ａ，１ｂ，１ｎ…バッファアンプ、
２，６，ＳＷａ，ＳＷｂ，ＳＷｎ…アナログスイッチ
（伝送ゲート）、４…コントローラ、７ａ，１０ａ，１
０ｂ…入力端子、５…ｎ進カウンタ、７ｂ，１０ｃ…出
力端子、７…遅延回路、１０…ＩＣ、１１…周期測定装
置。
２，６，ＳＷａ，ＳＷｂ，ＳＷｎ…アナログスイッチ
（伝送ゲート）、４…コントローラ、７ａ，１０ａ，１
０ｂ…入力端子、５…ｎ進カウンタ、７ｂ，１０ｃ…出
力端子、７…遅延回路、１０…ＩＣ、１１…周期測定装
置。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平８−340241（ＪＰ，Ａ)
特開 昭63−16712（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 5/13
Claims (4)
- 【請求項１】複数の遅延素子を従属接続して選択信号に
応じてその各段の出力の１つを選択して所定の遅延時間
を入力信号に対して設定して出力する遅延素子部と、前
記出力を受けるインバータと、制御信号に応じてＯＮし
てこのインバータの出力を前記遅延素子部の入力に帰還
して前記遅延素子部と前記インバータとによりリング発
振回路を形成するスイッチ回路と、前記リング発振回路
の出力を受ける１／ｎ分周回路（ただしｎは２以上の整
数）とを備え、前記１／ｎ分周回路と前記遅延素子部と
前記インバータと前記スイッチ回路とがＩＣとして集積
され入力端子および前記１／ｎ分周回路の出力を外部に
出力する出力端子とが前記ＩＣに設けられ、前記遅延素
子の遅延時間の測定のために前記入力端子から入力され
た信号に応じて前記選択信号および前記制御信号を発生
して前記リング発振回路の出力を前記出力端子に得るこ
とを特徴とする遅延時間が設定可能な遅延回路。 - 【請求項２】さらに、前記入力端子からの信号に応じて
前記選択信号および前記制御信号をそれぞれ発生する回
路を前記ＩＣに有する請求項１記載の遅延時間が設定可
能な遅延回路。 - 【請求項３】複数の遅延素子を従属接続して選択信号に
応じてその各段の出力の１つを選択して所定の遅延時間
を入力信号に対して設定して出力する遅延素子部と、前
記出力を受けるインバータと、制御信号に応じてＯＮし
てこのインバータの出力を前記遅延素子部の入力に帰還
して前記遅延素子部と前記インバータとによりリング発
振回路を形成するスイッチ回路と、前記リング発振回路
の出力を受ける１／ｎ分周回路（ただしｎは２以上の整
数）とを備え、前記１／ｎ分周回路と前記遅延素子部と
前記インバータと前記スイッチ回路とがＩＣとして集積
された遅延回路に対して、入力端子および前記１／ｎ分
周回路の出力を外部に出力する出力端子とが前記ＩＣに
設けられ、前記入力端子に所定の入力信号を入力して前
記選択信号と前記制御信号とを発生して前記遅延素子の
第１および第２の異なる従属接続段数においてそれぞれ
前記出力端子から第１および第２の周期の出力信号を得
て、これら第１および第２の周期に基づいて前記遅延素
子の遅延時間を算出することを特徴とする遅延時間が設
定可能な遅延回路の遅延時間測定方法。 - 【請求項４】さらに、前記入力端子からの信号に応じて
前記選択信号および前記制御信号をそれぞれ発生する回
路を前記ＩＣに有する請求項３記載の遅延時間が設定可
能な遅延回路の遅延時間測定方法。
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|---|---|---|---|
| JP26650499A JP3452849B2 (ja) | 1999-09-21 | 1999-09-21 | 遅延時間が設定可能な遅延回路およびその遅延時間測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26650499A JP3452849B2 (ja) | 1999-09-21 | 1999-09-21 | 遅延時間が設定可能な遅延回路およびその遅延時間測定方法 |
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|---|---|
| JP2001094403A JP2001094403A (ja) | 2001-04-06 |
| JP3452849B2 true JP3452849B2 (ja) | 2003-10-06 |
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ID=17431842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26650499A Expired - Fee Related JP3452849B2 (ja) | 1999-09-21 | 1999-09-21 | 遅延時間が設定可能な遅延回路およびその遅延時間測定方法 |
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-
1999
- 1999-09-21 JP JP26650499A patent/JP3452849B2/ja not_active Expired - Fee Related
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