TW519793B - Delay circuit - Google Patents

Description

519793 A7 B7 五、發明說明（1 ) [發明背景] [發明領域] 本發明係關於延遲電路，尤甚者，係關於具有延遲時 間之延遲電路’此延遲時間幾乎不受其本身製造程序或内 部包含有延遲電路之半導體電路之製造程序之變動的影 響，幾乎不受如環境變動等外部環境之影響，且可根據其 輸入訊號細微地且正碟地設定之。 [先前技藝之說明] 在最新的可紀錄/可允許電腦使用者輸入或清除資料 的光碟（CD-R/RW)中，資料的寫入速度是加倍的增加。在 此種CD-R/RW中，經由如小型電腦系統介面Ατρι 而由主電腦轉移之數據通常是EFM調變的且將其提供給 雷射控制器。來自雷射控制器之雷射光，此雷射光由雷射 控制器調節寫入資料，是利用由EFM調變之數據控制其 ΟΝ/OFF以便照射光碟（CD)之特定執道，因而可將數據寫 入CD中。 (請先閱讀背面之注音？事項再填寫本頁) 麟 ^ ·11111111 I — — — — — — — 在CD-R/RW或如可紀錄光碟（CD R)、數位影音光碟 經 濟 隨 機存取 記 憶 體 (DVD-RAM)等 之 ，光碟中， 在利用資料寫 部 智 慧 裝 置寫入 資 料 時 需 要 用 於 精確 設 定其延遲 時間之延遲電 財 產 μ, 路 ，此延 遲 時 間 可 以 短 到 從幾 兆 分之一秒 至幾億分之一 員 工 秒 Ο 消 費 合 加 再者 隨 著 如 中 央 處 理單 元 (CPU)等之時脈速度增 作 社 印 ，就算 在 普 通 的 邏 輯 電 路中 亦 要求能夠 正確地設定短 1 製 幾 兆分之 秒 至 幾 億 分 之 一秒 的 延遲時間 〇 本紙張尺度翻規格(210 x 297公釐) 1 311477 519793 A7 五、發明說明（2 ) 在用於正確地設定非常短的延遲時間之先前技藝電 路中通韦為了吸收各延遲電路或包含有延遲電路之各半 導體電路之延遲時間的變動，這些延遲電路是藉由延遲電 路之製造程序或半導體之製造程序而製造的，且各延遲電 路或包含有延遲電路之各半導體電路之延遲時間是在製造 程序期間藉由外部的電壓訊號而設定的，這是因為延遲電 路會又製造程序影響。另一方面，如在日本專利申請公開 第H7 868 88號中所揭露的，其所提供之延遲電路具有控 制端用於控制其延遲時間且藉由利用適當的量測裝置量測 延遲電路之實際延遲量而控制延遲電路之延遲時間，且依 據量測、…果，將控制訊號提供給延遲電路之控制端以便適 *地设疋其延遲時間。另—方面，利用由包含有類比至數 位（A/D)轉換器、數位至類比（D/A)轉換器、和Cpu等所形 成之微單元量測其延遲量而校正各延遲電路之延遲時間， 且依據所量測之延遲時間利用處理器調整其延遲時間。 在任何先前技藝中，為了要根據輸入訊號為延遲電路 正破設定非常短之延遲時間，所以必須藉由測量其實際延 遲時間而調整或校正延遲電路之延遲時間。可是，因為在 使用外部電壓調整之延遲電路校正中，延遲電路报容易受 到如溫度變化、永年變化、和電源電壓變化等外在環境改 消 變之影響，所以會對延遲時間之準確性造成問題。 [發明概要] /本發明之目的為提供具有延遲時間之延遲電路，其不 」延遲電路或包含之半導體裝置之製造栽库的 本紙張尺度適用中關家標準（CNS；)A4規格⑽χ 297公董了 2 (請先閱讀背面之注意事項再填寫本頁} 311477 519793 3 A7 五、發明說明（3 ) 影響，不受如環境改變等外在因素之影響，且可根據輸入 訊號而正確設定之。 為了達到上述目的，可利用由延遲元件電路和鎖相電 路（PLL)所組成之延遲電路而描述依據本發明之延遲電路 的特性，其中延遲元件電路是由複數個第一電路元件串聯 而成’此等第一電路元件連接至共用電源線且具有隨共用 電源線電壓而變化之延遲時間，用於接收輸入訊號且輸出 藉由將輸入訊號延遲而獲得之輸出訊號；而鎖相電路則包 含有由複數個分別相當於第一電路元件且連接至共用電源 線之第一電路元件之串聯電路而成之振盪電路，用於藉由 比較參考時脈訊號之相位與振盪電路之輸出頻率之相位及 依據比較結果控制電源供應線之電壓可使此振盪電路以鎖 扣在參考時脈訊號之特定頻率振動。 因此，依據本發明，延遲元件電路是由相當於pLL電 路各第二電路元件之第一電路元件形成的，且pLL電路之 振盈頻率是鎖扣在參考時脈訊號之頻率。因此，可以將延 遲元件電路之第一電路疋件從訊號輸入時間至訊號輸出時 間所量測之延遲時間控制在由參考時脈訊號之頻率所決定 之常數，因而可設定第-電路元件之延遲時間。 通常用於產生參考時脈訊號頻率之時脈產生電路是 形^於積體電路（IC)内部，其中參考時脈訊號頻率基本上 固疋的，且幾乎不受如溫度變 懕笙水年變化、和/或電源電 ^外在枝境改變之影響。因此，藉由利用如本發明之延 ^實現之延遲電路為一不受外在 本紙張尺家標準（CNS)A4規格⑽χ挪公董)_ 311477 (請先閲讀背面之注意事項再填寫本頁) 0 ϋ ϋ ϋ ϋ n ϋ n^dJ· ϋ n -ϋ ϋ 1 ϋ I ϋ ϋ ϋ 1 ^1 ^1 ϋ ϋ ϋ ϋ ϋ I H ϋ H ϋ ·ϋ ϋ H ϋ I 〆 519793 A7 B7 五、發明說明（4 ) 環境影響且不會有延遲時間變動之穩定電路。 之時脱產生雷it用石央振盪器等做為用於產生參考時脈 遲時間。 〃實見的延遲電路並不需要調整延 [圖示之簡要說明] 考下Π;:::述及其他的目的、特性、和優點將藉由參 =中=發明及其相關連圖式之詳細說明而變得更顯 苐1圖係顯不依據本發 佩伞赞明實施例之延遲電路的電路 圖， 第2圖係顯示依據本發一杂 力只施例之延遲電路的電 路圖， 第3a圖係顯示延遲元件部份和電星控制振盈 之佈線圖； ’ 第3b圖係顯示VC0和延遲元件電路之單元佈線圖； 第3c圖係顳示VC0和延遲元件電路之接線圖。 [最佳實施例之詳細說明]

在第1圖中，依據本發明實施例之延遲電路1〇包含 有PLL電路1、由複數個串聯連接之反相器2b所組成之3延 遲元件電路11、參考時脈產生電路12和控制器。 L 實施例中，參考時脈產生電路12是藉由石英振盪器等2 = 構成的’且其振盪頻率幾乎不受外在環境變動之影響。 整個PLL電路1構成一個振盪電路，政县曰 疋以由來自來 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐 考時脈產生電路1 2之參考時脈訊號CLK之頻率（相位）/ 311477 519793 A7 B7 五、發明說明（5 ) (請先閱讀背面之注咅？事項再填寫本頁) 鎖扣之頻率（相位）振盪，且輸出用於設定延遲元件電路i i 之各反相器元件之延遲時間的電源電壓訊號。PLL電路1 包含有由奇數個反相器2a串聯連接之電路所組成之電壓 控制振盪器（VCO)2、除η分頻器3，其中n為整數、相位 比較電路4、充電泵5、低通渡波器（LPF)6、電壓隨輕器7 和除m分頻器8，其中m為整數。做為控制訊號而提 供給延遲元件電路11各反相器2b之電壓訊號同時亦提供 給VCO 2之各反相器2a。 在此實施例中，VCO 2所使用的是利用將其串聯連接 之反相器電路的輸出端迴授回至其輸入端而形成之環狀振 盪器。延遲元件電路11之串聯連接反相器電路21)與vc〇 2之反相器2a是一起整合在一個ic中。因此，由vc〇 2 之反相器2a所形成之電路很明顯地等於延遲元件電路i工 之反相器2b。因為將控制電壓Vs提供給反相器和反相 器2b且依據控制電壓Vs之值改變各反相器以和各反相 器2b之動作延遲時間，所以很明顯地反相器2a之動作延 遲時間變得等於反相器2b之動作延遲時間。 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 利用做為反相器2a和2b之共用電源電壓的控制電壓 Vs控制PLL電路i之VC0 2的振盪頻率，所以此振盪頻 率可與參考時脈產生電路12之時脈訊號CLK之頻率或將 時脈訊號CLK之頻率乘上特定係數值所得到之頻率一 致。也就是說，在PLL電路丨中，vc〇2之輸出頻率是由 除η分頻器3將其除以n且將其提供給相位比較電路4的 一個輸入，在此將其相位與利用除m分頻器8將參考時脈 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱1 --^—— 5 311477 519793 A7 B7 五、發明說明（6 ) 訊號CLK除以m所得之訊號的相位比較並將其提供至相 位比較電路4的另一個輸入。 相位比較電路4經由反相器4a將充電上升訊號CU傳 送給位於充電泵5電流放電側之P通道MOS電晶體Q1的 閘極以便將P通道MOS電晶體Q1開啟，其中充電訊號 CU在對應於時脈訊號CLK之上升邊緣和VCO 2輸入訊號 之上升邊緣間之相位差的時間週期是位於高位準（H)。在此 狀況下，來自相位比較電路4之充電下降訊號CD變為低 位準（L)以便關斷位於充電泵5電流吸收側之n通道M〇s 電晶體Q2。 再者，相位比較電路4將充電下降訊號CD傳送給位 於充電泵5電流吸收側之n通道MOS電晶體Q2的閘極以 便將N通道MOS電晶體Q2開啟，其中此充電下降訊號 CD在對應於VCO 2輸入訊號之上升邊緣和時脈訊號CLK 之上升邊緣間之相位差的時間週期是位於高位準（H)。在此 狀況下，來自相位比較電路4之充電上升訊號cu變為低 位準（L)以便關斷P通道MOS電晶體Q1。 將充電泵5之輸出訊號提供給lpf 6且使其平順之 後，將其輸入至電壓隨耦器7。因此，可藉由電壓隨耦器7 產生控制電壓Vs，其用於控制Pll電路i之Vc〇 2的振 盪頻率以便使得此振盪頻率可與參考時脈產生電路I〕之 時脈訊號CLK的頻率或時脈訊號clk之頻路的特定比例 相同。 如上所述，在PLL電路1中，VCO 2 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公爱） 請 先 閱 讀 背 面 之 注 意 事 項 再 填 寫 本 頁 m i I I I I I I 訂 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 是由電壓隨耦器 311477 519793 A7 五、發明說明（7 ) 7之輸出驅動’此輸出係用於做為決定反相器操作電壓之 控制電壓VS。因此，可控制VCO 2之振盪頻率(或相位） 以便使振盪頻率鎖扣在時脈訊號CLK之頻率。 ★因此’可控制PLL電路i之振盪頻率以便使其鎖扣在 藉由將由刀頻器3至8的分割比例！ /n和j /m與參考時脈 產生電路12之頻率所決定之特定比例當作係數計算得到 之值此值4乎不夂如溫度變動和/或裝置電源電壓等外在 環境影響。在此例子中，之各反相n 2以操作㈣ 時間疋由參考時脈產生電路丨2相對應之時脈頻率決定，且 此控制電壓Vs為常數。此亦可應用於延遲元件電路！ ι之 各反相器2b ’各反相器2b是在相同控制電壓Vs下操作， 因為延遲元件電路11之各反相器2b是與各反相器h一起 整合在一個1C中。 為L遲元件電路1!所決定之延遲時間很明顯地不受 如溫度變動和/或裝置電源電壓等外在環境影響。假設串聯 連接之反相器2b的數目為p且各反相器2b之延遲時間為 丁，則延遲元件電路11相對於輸入端9之輸入訊號Din的 L遲寺門為τχΡ。從連接至反相器2b最後一級輸出端之延 遲兀件電路11的輸出端15a輸出具有可微調其延遲量之延 遲訊號。 -、體地祝，因為由以石英振盪器等建構而成之參考時 脈產生電路12所產生之時脈訊號CLK的頻率幾乎不受各 延遲電路或包含有延遲電路之各半導體電路之製造程序變 I動的？/ a所以可充分承受延遲電路間延遲時間之變動。 本紙張尺度3用中5^票準咖騎一規格（21〇><297公髮）---- 7 311477

I I I- H 1^口、 ϋ I 1 1 ϋ I I 0^^ I ϋ 1 ϋ n -I -I n -1 n n ϋ ϋ I n ϋ ϋ ϋ n ϋ ϋ ϋ I (請先閱讀背面之注意事項再填寫本頁) 麝 519793 A7 五、發明說明（8 ) 附帶一提，在此實施例t，各反相器之延遲時間τ是可 控制的。可藉由控制器13改變除η分頻器3之頻率分割比 η和除m分頻器8之頻率分割比m而改變延遲時間。除 分頻器3和除m分頻器8係分別由一個n_adic計數器和 一個m-adic計數器所建構而成的，所以可藉由來自控制器 Ϊ3之數據設定而改變其最大計數值^和m 弟2圖係顯示依據本發明另一實施例之延遲電路之電 路圖，其包含有PLL電路la和延遲元件電路lla。延遲元 件電路11a除了與在第1圖中所顯示延遲元件電路u相同 之串聯連接反相器2b外，亦包含有複數個分別與做為負載 之反相器2b奇數級輸出相連接之3態緩衝放大器以，和 複數個分別連接至反相器2b起始級輸入端和反相器几偶 數級輸出之3態緩衝放大器2d，所以可分別從反相器孔 之偶數級經由連接至此的緩衝器2d導出已延遲之輸入訊 號。可利用來自電壓隨_器7做為電壓源之控制電壓& 操控3態緩衝放大器2〇和2d使其交互地連接至做為負載 之反相器2b之輸出，如第！圖中所顯示之第一實施例 態緩衝放大器2c之功能係做為各反相器&之代真負載以 便可在各級中獲得相等的延遲時間。其功能係做為偶數級 各反相器之輸出的3態緩衝放大器2d是藉由來自控制器 13之選擇選號SEL而接地，且提供特定位準η或l之輸 出訊號給位準移相器14。位 1早移相器14從偶數級反相器 2d接收輸出訊號’使其與數據之輪出位準“η”和“l” 相匹配’且將其傳送至輪出端15b。 311477 訂 1本紙張尺度適时關家鮮㈣S)A4規格（2lG X 297$ } 8 519793 五、發明說明（9 ) 如在第1圖中所顯蜜 ^ , 吓顯不之第一貝施例中，最後一 器2b之輸出是僂镁s从 傻級反相 侧W疋得适至輪出端15a。 圖所顯示之PLL電路1^，提供符合上述延 兀，11a結構之vc〇 2〇。此vc〇加為 ! 了第1圖中所顯示VCQ2之反相器2"卜，其包二' 悲緩衝放大|§ 2e，此3態緩衝放大器2e為連接至做為 載之各反相器2a輪屮被从成古+妨 ^ 、 铷出舳的代真電路。連接至各反相器 輸出端之3態緩衝放以2e為對應於3態緩衝放大器h 和2d之代真負载電路’此3態緩衝放大器2e以控制訊號 Vs操作而使其GND端接地。 將VCO 20之輸出經由等於位準移相器14之位準移相 器14a而提供给除n分頻器3。因此，vc〇 2〇之反相器“ 係提供做為實質相當於延遲元件電路Ua之反相器几之電 路。因此，延遲元件電路lla之反相器2b的延遲時間變得 大體上等於VCO 20之反相器2a的延遲時間。 經濟部智慧財產局員工消費合作社印製 因為第2圖所顯示之延遲電路除了上述之外的其他部 分均與第1圖所顯示者相同且分別以相同的數字標示，所 以將省略其詳細說明以避免重複。 第3a圖係顯示VCO 20之反相器2a和2e及延遲元件 電路lla之反相器2b、2c和2d之實際配線圖，在此將反 相器2a(或2b)的其中之一及3態緩衝放大器2e(或2c和2d) 的其中之一配對成一個單元16i(i為1至η)，且單元16b 至16η是以二層的配置方式形成的。在VCO 20中，最後 一級單元16η之反相器2a的輸出端經由線路17a而回授至 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 9 311477 519793 A7 五、發明說明（10 ) 起始級之單元16a之反相器2a的輸入端，且上層最後一級 單元之反相器2a的輸出端經由線路1 7b而連接至位於上層 最後一級正下方之單元的反相器2&的輸入端，因而形成環 狀之振盪電路。 線路17a和線路17b所選擇之長度最好盡可能地接近 相鄰反相器2a之間或相鄰反相器2b間之連接線長度。延 遲元件電路lla除了移除了線路l7a外，其餘部分與VC〇 2 0者是相同的。 藉由使用具有上述佈線之VCO 20和延遲元件電路 1 la，可以降低各級延遲時間之誤差至最小，此延遲時間是 藉由輸入訊號而設定的。 對於電源線或接地線GND之線路，最好藉由使用如 第3b圖所顯示之分組路徑線路18使電源線或接地線與所 有單元16之間之接線長度相同，在此配對的對稱線路之長 度以相同的符號〇、X、//或\標示。可將此分組路徑線 路18應用於推導3態緩衝放大器2(1之各級輸出。在此狀 況中’可以最小化各級延遲時間之誤差，此延遲時間是藉 由輸入訊號而設定的。 第3c圖係顯示用於將電壓隨耦器7之控制電壓提 供給延遲元件電路n或lla和vc〇24 20之電源線的佈 線圖。在所顯示之佈線圖中，控制電壓Vs是經由線路19a 和19b而提供給VC0 2或20和延遲元件電路u或lia， 線路19a和19b實質上具有相同之長度，且VcQ 2或2〇 和延遲元件電路11或lla是經由線路1%和19d而接地， 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

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五、發明說明（11 ) 線路19c和19d實質上具有相同之長度。 雖然在上述實施例中係使用反相器做為延遲元件，但 亦可使用其他的元件做為延遲元件。舉例而言，如正反器 電路等任何能夠根據輸入訊號而以特定延遲操作之電路元 件均可使做為延遲元件。 [元件符號說明] 1 Λ la 鎖相電路 2、 20 電壓控制振盪器 2a、2b 反相器 2c 、2d、2e 3態緩衝放大器 3 除n分頻器 4 相位比較電路 5 充電泵 6 低通滤波器 7 電壓隨耦器 8 除m分頻器 9 輸入端 10 延遲電路 11、11a 延遲元件電路 12 參考時脈產生電路 13 控制器 14 ^ 14a 位準移相器 15a、15b 輸出端 16 、16i(i=l-n)單元 17、17a、 17b線路 18 線路 19a、19b 、19c、19d 線路 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐） 11 311477 --#--------tr---------^-»-----------------------

Claims (1)

1. 519793

   —------------H3_# r'j 第89110098號專利申請案 申請專利範圍修正本 (90年12月31曰） 1· 一種延遲電路，包含有： 延遲元件電路，由複數個串聯連接之第一電路元 件所構成，各第一電路元件連接至共用電源線且具有 隨該共用電源線電壓而變動之延遲時間，該延遲元件 電路調適以接收輸入訊號，且將由輸入訊號延遲而獲 得之輸出訊號輸出；及 鎖相電路，包含有由複數個分別相當於該第一電 路元件之串聯連接的第二電路元件所組成之振盪電路 以及具備供應有電壓訊號的輸入端子及連接至該共用 電源供應線的輸出端子之電壓隨耦器，該第二電路元 件連接至該共用電源供應線，該鎖相電路係用於藉由 比較參考時脈之相位與該振盪電路之輸出頻率的相位 及依據對應於比較結果而產生之該電壓訊號控制該共 用電源供應線之電壓而調適該振盪電路以鎖扣在參考 時脈頻率之特定頻率振盪。 經濟部中央標準局員工福利委員會印制取 2·如申請專利範圍第i項之延遲電路，其中該第一和第 二電路元件為與該振盪電路一起整合在一個1C内的 諸反相器。 3·如申請專利範圍第2項之延遲電路，其中，該第一和 第二電路元件分別為反相器，該振盪電路為藉由將其 輸出端回授至其輸入端而形成之環狀振盪器，該鎖相 電路至少包含有：一個分頻器，用於對該環狀振盪器 本紙張尺度適用中國國家標準（CNS) A4規格（2Κ)χ 297公爱） 1 311477 519793 __ H3 之輸出訊號和該參考時脈訊號的其中之一分頻；及相 位比較器，用於比較由該分頻器所分頻之一個訊號之 頻率的相位與其他該環狀振盪器之輸出和參考時脈 訊之相位。 4·如申請專利範圍第3項之延遲電路，更包含有石英振 1器’用於產生參考時脈訊號，其中該電壓訊號係對 應於該相位比較器的輸出而產生者。 5·如申請專利範圍第4項之延遲電路，其中該鎖相電路 更包含有供應該相位比較電路輸出之充電泵電路，和 供應該充電泵電路輸出之低通濾波器，其中輪入至該 電壓隨耦器之電壓訊號是從該低通濾波器輸出的。 6·如申請專利範圍第5項之延遲電路，其中該分頻器包 含有用於為該環狀振盪器之輸出訊號的頻率分頻之 第一分頻器電路，和用於為參考時脈訊號的頻率分頻 之第一分頻器電路，該第一和第二分頻器電路之頻率 分割比例是在外部設定的。 經濟部中央標準局員工福利委員會印製 7.如申請專利範圍第3項之延遲電路，其中緩衝放大器 是連接至各個做為負載之該反相器的輸出，且為該緩 衝放大器提供來自該電源線之電力。 8·如申請㈣_第7項之延遲電路，其中對應於已延 遲之輸入訊號之輪出是從連接至該反相器之位於該 延遲元件電路偶數級中之該緩衝放大器推導出來 的。 9·如申請專利範圍第8項 一 木^項《延遲電路，其中位於該延遲 元件電路偶數級中之續續输^ _ 又涿緩衝放大器的輸出是經由位 本紙張尺度適财_家標準規袼（21Qx297公董）-5-— 519793 __H3_ 準移相器電路而輸出，且位於該偶數級中之該緩衝放 大器的其中之一是藉由外部選擇訊號來選擇操作。 10.如申請專利範圍第9項之延遲電路，其中根據輸入訊 號而延遲之該延遲元件電路的輸出是從在該最後一 級中之反相器推導而出。 經濟部中央標準局員工福利委員會印製 本紙張尺度適用中國國家標準（CNS) A4規袼（210 X 297公釐） 3 311477