JP7140699B2

JP7140699B2 - 電源回路、及び電源回路の制御方法

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Publication number: JP7140699B2
Application number: JP2019049068A
Authority: JP
Inventors: 俊夫長澤; 拓也平川
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2019-03-15
Filing date: 2019-03-15
Publication date: 2022-09-21
Anticipated expiration: 2039-03-15
Also published as: JP2020150778A; US20200295656A1; US10886842B2

Description

本発明の実施形態は、電源回路、及び電源回路の制御方法に関する。

近年ＣＰＵやＦＰＧＡを代表とする集積回路は処理速度の高速化に伴い低電圧、大電流がトレンドとなっている。一方、これら集積回路に電力を供給するＤＣＤＣコンバータなどの電源回路は、出力電圧を安定して供給することが求められている。

このような電源回路はフィードバック線を介して入力される出力電圧を監視し、その結果に応じたスイッチングによる出力電圧の調整を行っている。ところが、フィードバック線等が断線した場合、出力電圧が不安定化してしまい、負荷等を破壊してしまう恐れがある。

特開２０１９－２２３０３号公報

本発明が解決しようとする課題は、フィードバック線等が断線した場合に、負荷への損傷を抑制可能な電源回路、及び電源回路の制御方法を提供することである。

本実施形態によれば、電源回路は、出力回路と、駆動回路と、保護回路とを備える。出力回路は、高電位側電源と低電位側電源との間に直列接続された第１及び第２トランジスタとを有する。駆動回路は、出力回路から第１平滑化回路を介して出力される出力電圧に応じて、第１、第２トランジスタのオン・オフを制御する第１、第２スイッチングパルスを生成する。保護回路は、平滑化された出力電圧が第１基準電圧を超える場合に、少なくとも第１トランジスタをオフする遮断信号を駆動回路に出力する。

第１実施形態による電源回路の構成図。断線検出の一例を示すタイムチャート。電源回路の制御例を示すフローチャート。第２実施形態による電源回路の構成図。第２実施形態による断線検出の一例を示すタイムチャート。

以下、本発明の実施形態に係る電源回路、及び電源回路の制御方法について、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は一例であって、本発明はこれらの実施形態に限定して解釈されるものではない。また、本実施形態で参照する図面において、同一又は同様な機能を有する部分には同一又は類似の符号を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際とは異なる場合や、構成の一部が図面から省略される場合がある。

（第１実施形態）
図１は第１実施形態による電源回路１の構成図である。電源回路１は、高電位側電源ＶＩＮから負荷に出力電圧Ｖｏｕｔを供給する回路であり、出力回路１０と、駆動回路２０と、保護回路３０とを備える。

出力回路１０は、高電位側電源ＶＩＮと低電位側電源Ｇｒａｎｄとの間に直列に接続された第１、第２トランジスタ１０a、１０ｂを有する。第１、第２トランジスタ１０ａ、１０ｂは、例えばＭＯＳＦＥＴである。トランジスタ１０a、１０ｂの接続点であるノードＮ２は、出力回路１０の出力ノードであり、端子ｐ２に接続されている。ノードＮ２には端子ｐ２を介して、インダクタＬ１とキャパシタＣ１とを有するＬＣフィルタ（第１平滑化回路）及び負荷が接続される。すなわち、ノードＮ２、Ｎ４間にインダクタＬ１が接続され、ノードＮ４と電源Ｇｒａｎｄとの間にキャパシタＣ１と負荷が並列に接続されている。ＬＣフィルタを介して負荷に出力電圧Ｖｏｕｔが供給される。

なお、出力回路１０は、電源回路１が形成される半導体チップ内に設けられているが、これに限定されず、半導体チップ外に設けてもよい。一方で、ＬＣフィルタ及び電源ＶＩＮは、半導体チップ外に設けられているが、これに限定されず、半導体チップ内に設けてもよい。

駆動回路２０は、負荷への出力電圧Ｖｏｕｔに応じて、第１、第２トランジスタ１０ａ、１０ｂを交互にオン・オフする第１、第２スイッチングパルスｐｌａ、ｐｌｂを生成する。駆動回路２０は、誤差増幅器２２と、第２電源２３と、ＰＷＭコンパレータ２４と、ドライバ回路２６とを有する。

誤差増幅器２２は、マイナス端子に入力される入力電圧ｅａ－と、プラス端子に入力される第２電源２３の第２基準電圧Ｖｒｅｆとの差分に応じた誤差信号ｅｓを出力する。フィードバック線ＦＢＬが断線していない場合には、入力電圧ｅａ－は、出力電圧Ｖｏｕｔと同等の電圧である。

ＰＷＭコンパレータ２４は、例えば不図示のｓｗ信号（ｓｗ：ｓａｗｔｏｏｔｈｗａｖｅ（鋸歯状波））と、誤差信号ｅｓとを比較してパルス信号ｐｗｍを生成する。このＰＷＭコンパレータ２４は例えば、誤差信号ｅｓが大きくなるに従いパルス信号ｐｗｍのハイ期間をより長くする。

ドライバ回路２６は、パルス信号ｐｗｍに基づいて第１、第２スイッチングパルスｐｌａ、ｐｌｂを生成する。第１スイッチングパルスｐｌａのハイ期間は第１トランジスタ１０ａをオンし、ロウ期間はオフする。同様に、第２スイッチングパルスｐｌｂのハイ期間は第２トランジスタ１０ｂをオンし、ロウ期間はオフする。ハイ信号はトランジスタ１０ａ、１０ｂをオンし、ロウ信号はトランジスタ１０ａ、１０ｂをオフする。

第１トランジスタ１０ａがオンし、第２トランジスタ１０ｂがオフすると、ノードＮ２は電源ＶＩＮの電位Ｖｉｎになり、電流がインダクタＬ１に流れる。第１トランジスタ１０ａがオンした後、インダクタＬ１に流れる電流は徐々に増大する。その後、第１トランジスタ１０ａがオフ、第２トランジスタ１０ｂがオンすると、第２トランジスタ１０ｂからの電流がインダクタＬ１に流れる。

また、誤差信号ｅｓが大きくなるに従い、パルス信号ｐｗｍのハイ期間がより長くなる。すなわち、ドライバ回路２６は、出力電圧Ｖｏｕｔが低下するに従い、第１トランジスタ１０ａのオン時間を長くするように第１、第２スイッチングパルスｐｌａ、ｐｌｂを生成する。

ドライバ回路２６は、ドライバ２６ａ、２６ｃと、インバータ２６ｂとを有する。ドライバ２６ａは、パルス信号ｐｗｍを増幅して第１スイッチングパルスｐｌａを生成する。インバータ２６ｂと、ドライバ２６ｃとは直列に接続されており、パルス信号ｐｗｍを反転増幅して第２スイッチングパルスｐｌｂを生成する。

また、ドライバ回路２６は、通常モード、ダイオードエミュレーションモード、第１保護モード、および第２保護モードを有する。４つのモードに応じて生成する信号のパターンは異なる。

通常モードでは、ドライバ回路２６は、ハイ信号の、第１スイッチングパルスｐｌａと第２スイッチングパルスｐｌｂとを交互に発生させる。一方、ダイオードエミュレーションモードでは、ドライバ回路２６は、ハイ信号の、第１スイッチングパルスｐｌａと第２スイッチングパルスｐｌｂとを交互に発生させた後に、第１、第２スイッチングパルスｐｌａ、ｐｌｂを共にロウ信号にする。ダイオードエミュレーションモードでは、出力回路１０のスイッチング回数が通常モードよりも低減し、スイッチングロスの低減が可能となる。

第１、第２保護モードは、保護回路３０から遮断信号ｄｏｆｆが入力された際の信号生成モードである。ドライバ回路２６は、第１保護モードでは、第１、第２スイッチングパルスｐｌａ、ｐｌｂを常にロウ信号とする。これにより、電源ＶＩＮ及びＧｒａｎｄからの電圧の印加は停止され、負荷が保護される。

ドライバ回路２６は、第２保護モードでは、第１スイッチングパルスｐｌａを常にロウ信号とし、第２スイッチングパルスｐｌｂを常にハイ信号とする。この第２保護モードでは、電源ＶＩＮは常に遮断され、負荷には電源Ｇｒａｎｄの電圧が常に印加され、負荷への損傷が抑制される。また、インダクタＬ１の電流が第２トランジスタ１０ｂを介して逆流することが防止さる。これらのモードの切り替えは、不図示の指示部からの入力信号により行われる。

保護回路３０は、ＣＲフィルタ３０ａ、第１電源３０ｂ、比較器３０ｃを有する。保護回路３０は、第２平滑化回路であるＣＲフィルタ３０ａを介したノードＮ２の電圧が第１電源３０ｂの第１基準電圧Ｖｏｐｅｎを超える場合に、少なくとも第１トランジスタ１０ａをオフにする遮断信号ｄｏｆｆを出力する。

ＣＲフィルタ３０ａは、出力回路１０におけるスイッチング周波数の例えば０．１倍のカットオフ周波数を有する。これにより、ＣＲフィルタ３０ａは、ノードＮ２における電圧の直流成分を平滑化電圧Ｖｎ２として比較器３０ｃに供給する。

比較器３０ｃは、平滑化電圧Ｖｎ２と、第１基準電圧Ｖｏｐｅｎとを比較する。平滑化電圧Ｖｎ２が第１基準電圧Ｖｏｐｅｎを超える場合に、比較器３０ｃは遮断信号ｄｏｆｆを出力する。なお、第１基準電圧Ｖｏｐｅｎに閾値電圧ｔｈを加えて、第１基準電圧Ｖｏｐｅｎとしてもよい。これにより、第１基準電圧Ｖｏｐｅｎを調整可能となる。

以下に電源回路１の動作例について説明する。図２は、断線検出の一例を示すタイムチャートである。出力電圧Ｖｏｕｔ、第１、第２スイッチングパルスｐｌａ、ｐｌｂ、ｓｗ信号、誤差信号ｅｓ、第１基準電圧Ｖｏｐｅｎ、平滑化電圧Ｖｎ２、遮断信号ｄｏｆｆを示している。

時刻ｔ５においてフィードバック線ＦＢＬの断線が検出されている。時刻ｔ５の後、第１保護モードで動作する例を説明する。時刻ｔ５までは、通常モードである。第１、第２スイッチングパルスは、交互にハイ信号、ロウ信号の期間を有する。誤差信号ｅｓよりもｓｗ信号が低い期間では、第１スイッチングパルスｐｌａはハイ信号となり、第２スイッチングパルスｐｌｂはロウ信号となる。また、誤差信号ｅｓよりもｓｗ信号が高い期間では、第１スイッチングパルスｐｌａはロウ信号となり、第２スイッチングパルスｐｌｂはハイ信号となる。

時刻ｔ５までの出力電圧Ｖｏｕｔは、（１）式で示すデユティーＤｕと入力電圧Ｖｉｎの乗算に基づき生成される。デユティーＤｕは、第１スイッチングパルスｐｌａの１周期に対するハイ期間の割合である。すなわち、第１スイッチングパルスのハイ期間が長くなるに従い出力電圧Ｖｏｕｔはより高くなる。
［数１］
Ｖｏｕｔ＝Ｄｕ×Ｖｉｎ（１）

フィードバック線ＦＢＬが断線される時刻ｔ４までは、誤差信号ｅｓはほぼ一定値である。デユティーＤｕはほぼ一定値に保たれるため、出力電圧Ｖｏｕｔはほぼ一定値で安定する。

フィードバック線ＦＢＬが断線されると、出力電圧Ｖｏｕｔは漸近的に０電位に近づき、誤差信号ｅｓの値は増加し始める。これにより、誤差信号ｅｓよりもｓｗ信号が低い期間の増加に従って、デユティーＤｕがより大きくなり、出力電圧Ｖｏｕｔも次第により高くなる。

平滑化電圧Ｖｎ２と出力電圧Ｖｏｕｔは連動する。このため、出力電圧Ｖｏｕｔが高くなると、平滑化電圧Ｖｎ２も高くなる。平滑化電圧Ｖｎ２が第１基準電圧Ｖｏｐｅｎよりも高くなった時刻ｔ５で断線が検出され、遮断信号ｄｏｆｆが保護回路３０から出力される。遮断信号ｄｏｆｆが出力されると、ドライバ回路２６は第１保護モードとなり、第１、２スイッチングパルスｐｌａ、ｐｌｂは常にロウ信号となる。これにより、出力電圧Ｖｏｕｔは次第に０となる。

このように、フィードバック線ＦＢＬが断線されると、入力端子電圧ｅａ－は次第に０電位に近づくので、誤差信号ｅｓは増加し始め、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎになるまで増加する。このままでは負荷が破壊されてしまう恐れがあるが、平滑化電圧Ｖｎ２が第１基準電圧Ｖｏｐｅｎよりも高くなった時点で遮断信号ｄｏｆｆが出力され、第１、第２トランジスタ１０ａ、１０ｂはオフとなる。これにより、出力電圧Ｖｏｕｔは低下し、負荷が破壊されることを防ぐことができる。

図３は、電源回路１の制御方法例を示すフローチャートである。まず、比較器３０ｃは、ノードＮ２における電圧の直流成分を平滑化電圧Ｖｎ２として入力する（Ｓ１００）。続けて、比較器３０ｃは、平滑化電圧Ｖｎ２と第１基準電圧Ｖｏｐｅｎに基づき所定値の電圧Ｔｈとを比較する（Ｓ１０２）。所定値未満であれば（Ｓ１０２のＮＯ）、Ｓ１００からの処理を繰り返す。一方で、所定値以上であれば（Ｓ１０２のＹＥＳ）、少なくとも第１トランジスタ１０ａをオフにする遮断信号ｄｏｆｆを出力し（Ｓ１０４）、全体処理を終了する。

以上のように、本実施形態によれば、第１、第２トランジスタ１０ａ、１０ｂが接続されるノードＮ２の平滑化電圧Ｖｎ２が第１基準電圧Ｖｏｐｅｎを超える場合に、保護回路３０は少なくとも第１トランジスタ１０ａをオフにする遮断信号ｄｏｆｆを出力する。これにより、フィードバック線ＦＢＬが断線されても、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎまで上昇することなく、電源Ｇｒａｎｄの電圧又は０電圧に近づくため、負荷への損傷を防ぐことができる。

（第２実施形態）
第１実施形態に係る比較器３０ｃは、第１基準電圧Ｖｏｐｅｎが固定電圧であるのに対し、第２実施形態に係る比較器３０ｃは、第１基準電圧Ｖｏｐｅｎが変動電圧であることで相違する。以下では第１実施形態に係る電源回路１と相違する点に関して説明する。

図４は、第２実施形態による電源回路１の構成図である。比較器３０ｃのマイナス端子への入力である第１基準電圧Ｖｏｐｅｎは、誤差増幅器２２のマイナス端子の入力端子電圧ｅａ－と第３電源３０ｄの第３基準電圧Ｖｏｐｅｎ２との加算電圧である。

図５は、第２実施形態による断線検出の一例を示すタイムチャートである。出力電圧Ｖｏｕｔ、第１、第２スイッチングパルスｐｌａ、ｐｌｂ、ｓｗ信号、誤差信号ｅｓ、第１基準電圧Ｖｏｐｅｎ、平滑化電圧Ｖｎ２、入力端子電圧ｅａ－、遮断信号ｄｏｆｆを示している。

時刻ｔ５の後、第２保護モードで動作する例を説明する。誤差増幅器２２のマイナス端子の入力端子電圧ｅａ－は、時刻ｔ４でフィードバック線ＦＢＬが断線されると、０電圧まで低下する。これにより、第１基準電圧Ｖｏｐｅｎも低下を開始し、第１基準電圧Ｖｏｐｅｎを固定電圧とする場合よりも、断線時刻ｔ４から平滑化電圧Ｖｎ２が入力電圧Ｖｏｐｅｎを超える時刻ｔ５までの時間が短縮される。このため、出力電圧Ｖｏｕｔの増加も抑制され、負荷への損傷が抑制される。平滑化電圧Ｖｎ２が第１基準電圧Ｖｏｐｅｎよりも高くなった時刻ｔ５で断線が検出され、遮断信号ｄｏｆｆが保護回路３０から出力される。遮断信号ｄｏｆｆが出力されると、ドライバ回路２６は第２保護モードになる。

以上のように、本実施形態によれば、比較器３０ｃの第１基準電圧Ｖｏｐｅｎを、入力端子電圧ｅａ－と第３基準電圧Ｖｏｐｅｎ２との加算電圧とした。これにより、断線時刻ｔ４から平滑化電圧Ｖｎ２が入力電圧Ｖｏｐｅｎを超える時刻ｔ５までの時間が短縮される。これにより、出力電圧Ｖｏｕｔの増加もより抑制され、負荷の破壊を防ぐことができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１：電源回路、１０：出力回路、１０ａ：第１トランジスタ、１０ｂ：第２トランジスタ、２０：駆動回路、２２：誤差増幅器、２４：ＰＷＭコンパレータ、２６：ドライバ回路、３０：保護回路、３０ａ：ＣＲフィルタ（第２平滑化回路）、３０ｂ：第１電源、３０ｃ：比較器、３０ｄ：第３電源、ＶＩＮ：高電位側電源、Ｇｒａｎｄ：低電位側電源、Ｎ２：ノード、ＬＣフィルタ：第１平滑化回路、Ｖｏｐｅｎ：第１基準電圧、Ｖｒｅｆ：第２基準電圧、ｄｏｆｆ：遮断信号、ＦＢＬ：フィードバック線。

Claims

高電位側電源と低電位側電源との間に直列接続された第１及び第２トランジスタとを有する出力回路と、
前記出力回路から第１平滑化回路を介して出力される出力電圧に応じて、前記第１、第２トランジスタのオン・オフを制御する第１、第２スイッチングパルスを生成する駆動回路と、
平滑化され、フィードバック線を介して、第１端子に入力される前記出力電圧に基づく第１基準電圧と、前記第１及び第２トランジスタの接続点の電位との電位差が所定値を超える場合に、少なくとも前記第１トランジスタをオフする遮断信号を前記駆動回路に出力する保護回路と、
を備え、
前記駆動回路は、
前記フィードバック線を介して、前記第１端子に入力される前記出力電圧と、第２端子に入力される第２基準電圧との差分に応じた誤差信号を出力する誤差増幅器と、
所定のキャリア信号と、前記誤差信号とを比較してパルス信号を生成するＰＷＭコンパレータと、
前記パルス信号に基づいて前記第１、第２スイッチングパルスを生成するドライバ回路と、
を有し、
前記ドライバ回路は、前記遮断信号が入力されると、前記第１トランジスタをオフする前記第１スイッチングパルスを生成する、電源回路。
前記保護回路は、
前記出力電圧の直流成分を平滑化する第２平滑化回路を有し、
前記第２平滑化回路により平滑化された前記出力電圧と、前記第１基準電圧とを比較し、前記平滑化された出力電圧が前記第１基準電圧を超える場合に、前記遮断信号を出力する、請求項１に記載の電源回路。
前記駆動回路は、前記遮断信号が出力されると、
第１保護モードでは、前記第１及び第２トランジスタをオフする前記第１及び第２スイッチングパルスを生成し、
第２保護モードでは、前記第１トランジスタをオフする前記第１スイッチングパルスを生成し、前記第２トランジスタをオンする前記第２スイッチングパルスを生成する、請求項１又は２に記載の電源回路。
前記駆動回路は、通常モードでは、第１及び第２トランジスタを交互にオンする第１及び第２スイッチングパルスを発生させ、ダイオードエミュレーションモードでは、第１及び第２トランジスタを交互にオンする第１及び第２スイッチングパルスを発生させた後に、第１及び第２トランジスタを共にオフする第１及び第２スイッチングパルスを発生する、請求項１乃至３のいずれかに記載の電源回路。