JP6173008B2 - 電源回路 - Google Patents

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Description

本発明は、電源回路に関する。
図１９の電源回路では、高電圧側に設けられたハイサイドＦＥＴ及び低電圧側に設けられたローサイドＦＥＴの直列回路を含む出力回路９１０を用いて、入力電圧から出力電圧Ｖｏ’を生成する。図１９の電源回路では、出力電圧Ｖｏ’に応じたフィードバック電圧ＶＦＢ’に基づき、各ＦＥＴのオン／オフ制御を行う。
この際、図２０に示す如く、フィードバック電圧ＶＦＢ’を電圧（ＶＲＥＦ’＋ΔＶ）及び電圧（ＶＲＥＦ’−ΔＶ）の夫々と比較し、それらの比較結果に基づき各ＦＥＴのオン／オフ制御を行うことで、出力電圧Ｖｏ’を基準電圧ＶＲＥＦ’に応じた所望電圧にて安定化させることが可能である。
特開２００９−２１９１８４号公報 特開２０１２−１５６８２６号公報 特開２００２−３３５１４５号公報
電源回路の負荷は、時として、大きな電流を必要とする。例えば、磁気ディスクのデータに対する信号処理を行う信号処理部が電源回路の負荷であるとき、信号処理部は、データの読み書き時において特に大きな電流を必要とする。一方で、大きな電流が必要にならないときもある。これを考慮し、図１９の出力回路９１０を２つ用意して並列接続しておき、必要電流量が小さいときには１つの出力回路９１０のみを用いて出力電圧Ｖｏ’を生成し（以下、単独駆動という）、必要電流量が大きいときには２つの出力回路９１０を並列駆動して出力電圧Ｖｏ’を生成する、といったことが考えられる。但し、単独駆動から並列駆動へ切り替える際、負荷の安定動作が阻害されることのないような配慮（例えば、出力電圧の過渡的な低下を防ぐための配所）が必要となる。
また、図２０において、ヒステリシス電圧ΔＶを精度良く生成することができれば、出力電圧精度が高まる（出力電圧Ｖｏ’が精度良く所望電圧に一致する）。出力電圧精度の向上も負荷の安定動作に寄与する。
そこで本発明は、負荷の安定動作に寄与する（例えば、出力電圧の過渡的な低下を抑制することで又は出力電圧精度を向上させることで負荷の安定動作に寄与する）電源回路を提供することを目的とする。
本発明に係る第１の電源回路は、入力電圧から出力電圧を生成する電源回路において、前記入力電圧が加わる端子に接続された第１スイッチング素子及び基準電位ラインに接続される第２スイッチング素子の直列回路を有して、前記第１及び第２スイッチング素子の接続点から前記出力電圧の元になる電圧を出力可能な出力回路を複数備えるとともに、前記出力電圧に応じたフィードバック電圧に基づき各出力回路の第１及び第２スイッチング素子のオン／オフを制御する制御回路を備え、前記制御回路は、複数の出力回路に含まれる第１及び第２出力回路の内、前記第１出力回路のみを用いて前記出力電圧を生成する第１モードと、前記第１及び第２出力回路を用いて前記出力電圧を生成する第２モードとを含む複数のモードの何れかにて動作し、前記第１モードの動作から前記第２モードの動作へ切り替える際、各出力回路の第２スイッチング素子がオンとなる状態で前記第２モードの動作が開始することを禁止することを特徴とする。
例えば、前記第２モードにおいて、前記制御回路は、各出力回路の第１スイッチング素子が同期してオン又はオフするように且つ各出力回路の第２スイッチング素子が同期してオン又はオフするように、各スイッチング素子の同期制御を行うと良い。
また、第１の電源回路は、前記第１モードから前記第２モードへの切り替えを指示するモード切替信号を出力するモード指示回路を更に備えていても良い。そして例えば、前記制御回路は、前記第１出力回路の第１スイッチング素子をオンしている期間中に、前記モード切替信号の入力を受けたとき、前記モード切替信号の入力タイミングから前記同期制御を開始する一方で、前記第１出力回路の第２スイッチング素子をオンしている期間中に前記モード切替信号の入力を受けたとき、その後、前記第１出力回路の第１スイッチング素子をオンするための信号が出力されるまで前記同期制御の実行を待機すると良い。
また例えば、基準電圧を生成する基準電圧生成回路と、前記基準電圧より所定の第１ヒステリシス電圧だけ高い電圧と前記フィードバック電圧との比較結果を示す第１比較結果信号、及び、前記基準電圧より所定の第２ヒステリシス電圧だけ低い電圧と前記フィードバック電圧との比較結果を示す第２比較結果信号を生成する比較回路とを、第１の電源回路に更に設けておいても良い。そして例えば、前記制御回路は、前記第１及び第２比較結果信号に基づき前記第１及び第２スイッチング素子のオン／オフを制御し、前記比較回路では、前記基準電圧を第１及び第２トランジスタの各制御端子に印加する一方で前記フィードバック電圧を第３及び第４トランジスタの各制御端子に印加し、前記第１〜第４トランジスタの夫々に抵抗を介して定電流を流すことで生成された第１〜第４電圧を用いて前記第１及び第２比較結果信号を生成しても良い。
この際例えば、第１の電源回路に係る前記比較回路では、前記基準電圧を前記第１及び第２トランジスタの各制御端子に印加して前記第１及び第２トランジスタの夫々に抵抗を介して定電流を流すことで前記第１及び第２電圧を生成すると共に、前記フィードバック電圧を前記第３及び第４トランジスタの各制御端子に印加して前記第３及び第４トランジスタの夫々に抵抗を介して定電流を流すことで前記第３及び第４電圧を生成し、前記第１及び第３電圧の比較と前記第２及び第４電圧の比較によって前記第１及び第２比較結果信号を生成しても良い。
また例えば、第１の電源回路において、前記第１〜第４トランジスタとして共通の型を有する４つのトランジスタを用い、前記第１〜第４トランジスタに供給される４つの定電流を、全て、共通の型のトランジスタにて形成されるカレントミラー回路にて生成すると良い。
本発明に係る第２の電源回路は、入力電圧から出力電圧を生成する電源回路において、 前記入力電圧が加わる互いに直列接続された第１及び第２スイッチング素子を有し、前記第１及び第２スイッチング素子の接続点から前記出力電圧の元になる電圧を出力する出力回路と、基準電圧を生成する基準電圧生成回路と、前記基準電圧より所定の第１ヒステリシス電圧だけ高い電圧と前記出力電圧に応じたフィードバック電圧との比較結果を示す第１比較結果信号、及び、前記基準電圧より所定の第２ヒステリシス電圧だけ低い電圧と前記フィードバック電圧との比較結果を示す第２比較結果信号を生成する比較回路と、前記第１及び第２比較結果信号に基づき前記第１及び第２スイッチング素子のオン／オフを制御する制御回路と、を備え、前記比較回路では、前記基準電圧を第１及び第３トランジスタの各制御端子に印加する一方で前記フィードバック電圧を第２及び第４トランジスタの各制御端子に印加し、前記第１〜第４トランジスタの夫々に抵抗を介して定電流を流すことで生成された第１〜第４電圧を用いて前記第１及び第２比較結果信号を生成することを特徴とする。
この際例えば、第２の電源回路に係る前記比較回路では、前記基準電圧を前記第１及び第２トランジスタの各制御端子に印加して前記第１及び第２トランジスタの夫々に抵抗を介して定電流を流すことで前記第１及び第２電圧を生成すると共に、前記フィードバック電圧を前記第３及び第４トランジスタの各制御端子に印加して前記第３及び第４トランジスタの夫々に抵抗を介して定電流を流すことで前記第３及び第４電圧を生成し、前記第１及び第３電圧の比較と前記第２及び第４電圧の比較によって前記第１及び第２比較結果信号を生成しても良い。
また例えば、第２の電源回路において、前記第１〜第４トランジスタとして共通の型を有する４つのトランジスタを用い、前記第１〜第４トランジスタに供給される４つの定電流を、全て、共通の型のトランジスタにて形成されるカレントミラー回路にて生成すると良い。
また、第１又第２の電源回路を形成するための集積回路を含む半導体装置を構成しても良い。
そして、前記半導体装置を備えた電子機器を構成すると良い。
また、前記半導体装置と、前記半導体装置を用いて形成された電源回路の出力電圧を用いて磁気ディスクのデータに対する信号処理を行う信号処理部と、を備えた磁気ディスク装置を構成しても良い。
本発明によれば、負荷の安定動作に寄与する（例えば、出力電圧の過渡的な低下を抑制することで又は出力電圧精度を向上させることで当該安定動作に寄与する）電源回路を提供することが可能である。
本発明の第１実施形態に係る電源回路の構成図である。 基準電圧（ＶＲＥＦ）及びフィードバック電圧（ＶＦＢ）と比較器の出力との関係を示す図である。 制御回路によるＦＥＴのオン／オフ制御動作の流れを示すフローチャートである。 本発明の第２実施形態に係る電源回路の構成図である。 本発明の第３実施形態に係る電源回路の構成図である。 本発明の第３実施形態に係る電子機器の構成図である。 本発明の第３実施形態に係る電子機器としての磁気ディスク装置の外観図である。 本発明の第３実施形態に係る電子機器としてのパーソナルコンピュータの外観図である。 本発明の第３実施形態に係り、信号の内容と実動作モードとの関係を示す図である。 本発明の第３実施形態に係り、ハイサイドＦＥＴのオン期間及びローサイドＦＥＴのオン期間が交互に訪れる様子を示す図（ａ）と、モード切り替え時におけるゲート制御信号の様子を示す図（ｂ）、（ｃ）である。 本発明の第３実施形態に係り、制御回路の内部回路図である。 図１１の制御回路に含まれるフリップフロップの回路図（ａ）と、当該フリップフロップの状態遷移図（ｂ）である。 図１１の制御回路内の各信号のタイミングチャートである。 本発明の第４実施形態に係り、比較回路の一例を示す図である。 本発明の第４実施形態に係る比較回路の回路図である。 図１５に示される１つの定電流源の回路図である。 本発明の第５実施形態に係り、基準電圧の生成に関わる回路図である。 図１５の比較回路に対する変形回路図である。 従来の電源回路の構成図である。 図１９の電源回路に関し、フィードバック電圧を用いた比較回路の回路図である。
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、状態量又は部材等を参照する記号又は符号を記すことによって該記号又は符号に対応する情報、信号、物理量、状態量又は部材等の名称を省略又は略記することがある。
＜＜第１実施形態＞＞
本発明の第１実施形態を説明する。図１は、本発明の第１実施形態に係る電源回路１の構成図である。電源回路１は、直流の入力電圧から、入力電圧と電圧値が異なる直流の出力電圧を生成する。後述のＶＯＵＴを出力電圧と考えることも可能であるが、ここでは、後述のＶｏが出力電圧であると考える。入力電圧を記号ＶＣＣによって参照する。入力電圧ＶＣＣ及び出力電圧Ｖｏは正の電圧である。但し、入力電圧ＶＣＣ及び出力電圧Ｖｏが負の電圧となるように、電源回路１の構成を変更しても良い（後述の他の電源回路においても同様）。また、入力電圧ＶＣＣ及び出力電圧Ｖｏなどの各電圧の基準となる電位を基準電位と呼び、基準電位を有する配線、金属層又は点をグランド（基準電位ライン）と呼ぶ。基準電位は０Ｖ（ボルト）である。
電源回路１は、図１に示される各部位を備える。具体的には、電源回路１は、半導体集積回路であるＩＣ１０と、インダクタＬと、分圧抵抗Ｒ１及びＲ２と、出力コンデンサＣｏと、位相補償回路ＰＨＣと、を備える。
ＩＣ１０は、入力電圧ＶＣＣが加わる端子ＴＭＩと、出力電圧Ｖｏの元になる電圧ＶＯＵＴが加わる端子ＴＭＯと、出力電圧Ｖｏに応じたフィードバック電圧ＶＦＢが加わる端子ＴＭＦを備えると共に、出力回路２０と、基準電圧生成回路３０と、ヒステリシス付比較回路４０と、制御回路５０と、を備える。また、比較器６０もＩＣ１０に設けられる。
出力回路２０は、端子ＴＭＩに接続されたスイッチング素子２１及びグラントに接続されたスイッチング素子２２の直列回路を有し、スイッチング素子２１及び２２の接続点から出力電圧Ｖｏの元になる電圧ＶＯＵＴを出力する。スイッチング素子２１及び２２は、任意の半導体スイッチング素子であって良いが、ここでは、スイッチング素子２１及び２２の夫々がＮチャンネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）であるとし、以下、スイッチング素子２１及び２２をＦＥＴ２１及び２２と呼ぶ。尚、ＦＥＴ２１及び２２を、夫々、ハイサイドＦＥＴ及びローサイドＦＥＴと呼ぶことがある。具体的には、ＦＥＴ２１のドレインは端子ＴＭＩに接続され、ＦＥＴ２１のソースはＦＥＴ２２のドレインに接続されると共に端子ＴＭＯに接続される。ＦＥＴ２２のソースはグランドに接続される。ＦＥＴ２１及び２２のゲートには、夫々、制御回路５０からのゲート制御信号ＨＧ＿ＣＴＲＬ及びＬＧ＿ＣＴＲＬが供給される。実際には、出力回路２０に設けられたゲートドライバ２３及び２４を介して、制御信号ＨＧ＿ＣＴＲＬ及びＬＧ＿ＣＴＲＬがＦＥＴ２１及び２２のゲートに供給される。ＶＨＳＤ及びＶＬＳＤは、ゲートドライバ２３及び２４の駆動用電圧を表している。
基準電圧生成回路３０は、所定の基準電圧ＶＲＥＦを生成する。具体的には、生成回路３０は、Ｄ／Ａコンバータ等から成り、所定の基準電圧ＶＲＥＦを出力するＤＡＣ部３１と、ＤＡＣ部３１から出力される基準電圧ＶＲＦＦを低インピーダンスで出力するアンプ３２と、から成る。アンプ３２において、非反転入力端子にはＤＡＣ部３１の出力電圧ＶＲＦＦが入力され、反転入力端子は出力端子に接続されている。故に、アンプ３２はボルテージフォロワとして機能する。
ヒステリシス付比較回路４０には、アンプ３２の出力端子からの基準電圧ＶＲＥＦと、端子ＴＭＦを介したフィードバック電圧ＶＦＢが印加される。比較回路４０は、基準電圧ＶＲＥＦより所定の第１ヒステリシス電圧だけ高い電圧とフィードバック電圧ＶＦＢとを比較して当該比較の結果を示す信号ＨＹＳＣＯＭＰ＿Ｈを出力すると共に、基準電圧ＶＲＥＦより所定の第２ヒステリシス電圧だけ低い電圧とフィードバック電圧ＶＦＢとを比較して当該比較の結果を示す信号ＨＹＳＣＯＭＰ＿Ｌを出力する。第１及び第２ヒステリシス電圧が共通の電圧ΔＶである（０＜ΔＶ＜ＶＲＥＦ）。但し、第１及び第２ヒステリシス電圧を互いに異ならせることも可能である。電圧ΔＶは、例えば１０ｍＶ（ミリボルト）である。
比較回路４０を、比較器（コンパレータ）４１及び４２と、各々電圧量ΔＶを発生する電圧源４３及び４４にて形成することができる。比較回路４０において、基準電圧ＶＲＥＦに電圧源４３の発生電圧を加えた電圧（即ちＶＲＥＦ＋ΔＶ）、基準電圧ＶＲＥＦから電圧源４４の発生電圧を減じた電圧（即ちＶＲＥＦ−ΔＶ）を、夫々、比較器４１の反転入力端子、比較器４２の非反転入力端子に加える。一方で、フィードバック電圧ＶＦＢを、比較器４１の非反転入力端子及び比較器４２の反転入力端子に加える。比較器４１及び４２の出力端子から、夫々、信号ＨＹＳＣＯＭＰ＿Ｈ及びＨＹＳＣＯＭＰ＿Ｌが出力される。
制御回路５０は、信号ＨＹＳＣＯＭＰ＿Ｈ及びＨＹＳＣＯＭＰ＿Ｌに基づきゲート制御信号ＨＧ＿ＣＴＲＬ及びＬＧ＿ＣＴＲＬを生成して出力することで、ＦＥＴ２１及び２２のオン／オフ制御を行う。任意のＦＥＴにおいて、ドレイン及びソース間が導通状態になることをオンと表現し、ドレイン及びソース間が非導通状態（遮断状態）になることをオフと表現する。
比較器６０において、非反転入力端子はＦＥＴ２１及び２２の接続点である端子ＴＭＯに接続され、反転入力端子はグラントに接続される。従って、比較器６０の出力端子からは、電圧ＶＯＵＴの極性に依存した信号ＺＥＲＯＣＯＭＰが出力される。ゲート制御信号ＨＧ＿ＣＴＲＬ及びＬＧ＿ＣＴＲＬは、比較器６０の出力信号ＺＥＲＯＣＯＭＰにも依存する。
端子ＴＭＯは、インダクタＬの一端に接続され、インダクタＬの他端は分圧抵抗Ｒ１の一端と出力コンデンサＣｏの正極に接続される。分圧抵抗Ｒ１の他端は分圧抵抗Ｒ２を介してグランドに接続され、出力コンデンサＣｏの負極はグランドに直接接続される。出力コンデンサＣｏに加わる電圧が出力電圧Ｖｏである。抵抗Ｒ１及びＲ２間の接続点には出力電圧Ｖｏに応じたフィードバック電圧ＶＦＢが現れる。従って、抵抗Ｒ１及びＲ２間の接続点は端子ＴＭＦに接続される。また、インダクタＬに対して位相補償回路ＰＨＣが並列接続され、位相補償回路ＰＨＣは抵抗Ｒ１及びＲ２間の接続点にも接続される。
図２に、電圧ＶＦＢ及びＶＲＥＦ並びに信号ＨＹＳＣＯＭＰ＿Ｈ及びＨＹＳＣＯＭＰ＿Ｌの関係を示す。本明細書において、任意の比較器、任意の論理回路又は制御回路５０から出力される信号は、ハイレベル、又は、ハイレベルよりも電位の低く且つハイレベルとは論理値が異なるローレベルの電圧信号である。以下では、当該電圧信号の信号レベルがハイレベルであることをハイ又はＨｉと表現し、当該電圧信号の信号レベルがローレベルであることをロー又はＬｏと表現する。例えば、“（ＨＹＳＣＯＭＰ＿Ｈ，ＨＹＳＣＯＭＰ＿Ｌ）＝（Ｌｏ，Ｈｉ）”は、信号ＨＹＳＣＯＭＰ＿Ｈがローレベルであって且つ信号ＨＹＳＣＯＭＰ＿Ｌがハイレベルであることを指す。
図２に示す如く、“ＶＦＢ＜（ＶＲＥＦ−ΔＶ）”の成立時には、（ＨＹＳＣＯＭＰ＿Ｈ，ＨＹＳＣＯＭＰ＿Ｌ）＝（Ｌｏ，Ｈｉ）であり、“（ＶＲＥＦ−ΔＶ）＜ＶＦＢ＜（ＶＲＥＦ＋ΔＶ）”の成立時には、（ＨＹＳＣＯＭＰ＿Ｈ，ＨＹＳＣＯＭＰ＿Ｌ）＝（Ｌｏ，Ｌｏ）であり、“（ＶＲＥＦ＋ΔＶ）＜ＶＦＢ”の成立時には、（ＨＹＳＣＯＭＰ＿Ｈ，ＨＹＳＣＯＭＰ＿Ｌ）＝（Ｈｉ，Ｌｏ）である。
比較回路４０の出力信号に基づく、制御回路５０によるＦＥＴ２１及び２２のオン／オフ制御動作の流れを、図３に示す。当初、“ＶＦＢ＜（ＶＲＥＦ−ΔＶ）”である（ステップＳ１０）。このため、（ＨＹＳＣＯＭＰ＿Ｈ，ＨＹＳＣＯＭＰ＿Ｌ）＝（Ｌｏ，Ｈｉ）となり、（ＨＹＳＣＯＭＰ＿Ｈ，ＨＹＳＣＯＭＰ＿Ｌ）＝（Ｌｏ，Ｈｉ）に応答して、制御回路５０は、ＦＥＴ２１（ハイサイドＦＥＴ）、ＦＥＴ２２（ローサイドＦＥＴ）を、夫々、オン、オフとする（ステップＳ１１）。制御回路５０は、ゲート制御信号ＨＧ＿ＣＴＲＬ、ＬＧ＿ＣＴＲＬをハイにすることで、夫々、ＦＥＴ２１、２２をオンにすることができ、ゲート制御信号ＨＧ＿ＣＴＲＬ、ＬＧ＿ＣＴＲＬをローにすることで、夫々、ＦＥＴ２１、２２をオフにすることができる。ＦＥＴ２１がオンのときには必ずＦＥＴ２２はオフとされ、ＦＥＴ２２がオンのときには必ずＦＥＴ２１はオフとされる。制御回路５０は、ＦＥＴ２１及び２２が同時にオンになることを確実に防止するためのデッドタイムを設けることができるが、第１実施形態では、説明の簡略化上、デッドタイムの存在を無視する。
ＦＥＴ２１のオンによって電圧ＶＦＢが上昇して、“（ＶＲＥＦ−ΔＶ）＜ＶＦＢ＜（ＶＲＥＦ＋ΔＶ）”が成立すると（ステップＳ１２のＹ）、（ＨＹＳＣＯＭＰ＿Ｈ，ＨＹＳＣＯＭＰ＿Ｌ）は（Ｌｏ，Ｈｉ）から（Ｌｏ，Ｌｏ）へと変化するが、制御回路５０は、当該変化の発生に対してＦＥＴ２１及び２２の状態を変化させず、ＦＥＴ２１をオンのまま維持する（ステップＳ１３）。更に電圧ＶＦＢが上昇して、“（ＶＲＥＦ＋ΔＶ）＜ＶＦＢ”が成立すると（ステップＳ１４のＹ）、（ＨＹＳＣＯＭＰ＿Ｈ，ＨＹＳＣＯＭＰ＿Ｌ）＝（Ｈｉ，Ｌｏ）となり、（ＨＹＳＣＯＭＰ＿Ｈ，ＨＹＳＣＯＭＰ＿Ｌ）＝（Ｈｉ，Ｌｏ）に応答して、制御回路５０は、ＦＥＴ２１（ハイサイドＦＥＴ）、ＦＥＴ２２（ローサイドＦＥＴ）を、夫々、オフ、オンとする（ステップＳ１５）。
ＦＥＴ２２のオンによって電圧ＶＦＢが低下して、“（ＶＲＥＦ−ΔＶ）＜ＶＦＢ＜（ＶＲＥＦ＋ΔＶ）”が成立すると（ステップＳ１６のＹ）、（ＨＹＳＣＯＭＰ＿Ｈ，ＨＹＳＣＯＭＰ＿Ｌ）は（Ｈｉ，Ｌｏ）から（Ｌｏ，Ｌｏ）へと変化するが、制御回路５０は、当該変化の発生に対してＦＥＴ２１及び２２の状態を変化させず、ＦＥＴ２２をオンのまま維持する（ステップＳ１７）。更に電圧ＶＦＢが低下して、“ＶＦＢ＜（ＶＲＥＦ−ΔＶ）”が成立すると（ステップＳ１８のＹ）、（ＨＹＳＣＯＭＰ＿Ｈ，ＨＹＳＣＯＭＰ＿Ｌ）＝（Ｌｏ，Ｈｉ）となる。
（ＨＹＳＣＯＭＰ＿Ｈ，ＨＹＳＣＯＭＰ＿Ｌ）＝（Ｌｏ，Ｈｉ）となった後はステップＳ１１に戻り、上述のような動作が繰り返される。このような動作により、電圧ＶＦＢが、概ね、（ＶＲＥＦ−ΔＶ）から（ＶＲＥＦ＋ΔＶ）までの電圧範囲で変動することになる。位相補償回路ＰＨＣは、コンデンサを含み、ＦＥＴ２１及び２２の交互オンによる電圧ＶＯＵＴの振動を、抵抗Ｒ１を介さずに、電圧ＶＦＢに混入させるように作用する。結果、位相補償回路ＰＨＣ、インダクタＬ及び出力コンデンサＣｏの働きにより、出力電圧Ｖｏは、電圧ＶＦＢのようには振動せず、基準電圧ＶＲＥＦと抵抗Ｒ１及びＲ２の抵抗値とで定まる所望電圧値で安定する。
＜＜第２実施形態＞＞
本発明の第２実施形態を説明する。ｉが任意の自然数であるとき、第（ｉ＋１）実施形態は第１〜第ｉ実施形態を基礎とする実施形態であり、第（ｉ＋１）実施形態において特に述べない事項に関しては、特に記述無き限り且つ矛盾の無い限り、第１〜第ｉ実施形態の記載が第（ｉ＋１）実施形態にも適用される。
ＩＣ１０に、出力回路２０、基準電圧生成回路３０、比較回路４０、制御回路５０及び比較器６０（図１参照）から成る単位ブロックを複数設けておくことができる。この場合、単位ブロックごとに、ＩＣ１０に、端子ＴＭＩ、ＴＭＯ及びＴＭＦを設けておき、単位ブロックごとに、インダクタＬ、分圧抵抗Ｒ１及びＲ２、出力コンデンサＣｏ並びに位相補償回路ＰＨＣから成るアナログブロックを設ければ良い。これにより、単位ブロックの個数分の出力電圧Ｖｏを別々に得ることができる。このような、単位ブロックの個数分の出力電圧Ｖｏを別々に得る形態を複数系統独立駆動と呼ぶ。
図４に、複数系統独立駆動を採用した電源回路１ａの構成図を示す。第２実施形態に係るＩＣ１０には、２つの単位ブロックＵＢ１及びＵＢ２が設けられている。単位ブロックＵＢ１に対する入力電圧ＶＣＣ、出力電圧Ｖｏ及びフィードバック電圧ＶＦＢを（図１参照）、夫々、記号ＶＣＣ１、Ｖｏ１及びＶＦＢ１にて表し、単位ブロックＵＢ２に対する入力電圧ＶＣＣ、出力電圧Ｖｏ及びフィードバック電圧ＶＦＢを、夫々、記号ＶＣＣ２、Ｖｏ２及びＶＦＢ２にて表す。入力電圧ＶＣＣ１及びＶＣＣ２は、共通の電圧であっても良いし、互いに異なる電圧であっても良い。出力電圧Ｖｏ１及びＶｏ２も同様である。単位ブロックＵＢ１に対して設けられた端子ＴＭＩ、ＴＭＯ及びＴＭＦを、夫々、記号ＴＭＩ１、ＴＭＯ１及びＴＭＦ１によって参照し、単位ブロックＵＢ２に対して設けられた端子ＴＭＩ、ＴＭＯ及びＴＭＦを、夫々、記号ＴＭＩ２、ＴＭＯ２及びＴＭＦ２によって参照する。
電源回路１ａでは、出力電圧Ｖｏ１及びＶｏ２を別々に得ることができる。つまり、電源回路１ａでは、単位回路ＵＢ１を用いて、第１実施形態で述べた動作により入力電圧ＶＣＣ１から出力電圧Ｖｏ１を得ることができ、単位回路ＵＢ２を用いて、第１実施形態で述べた動作により入力電圧ＶＣＣ２から出力電圧Ｖｏ２を得ることができる。
図４に示す如く、単位ブロックＵＢ２には、スイッチＳＷＡ、ＳＷＢ及びＳＷＣが設けられる。スイッチＳＷＡは、単位ブロックＵＢ２のゲートドライバ２３に供給されるゲート制御信号を、単位ブロックＵＢ１の制御回路５０が出力するゲート制御信号ＨＧ＿ＣＴＲＬと単位ブロックＵＢ２の制御回路５０が出力するゲート制御信号ＨＧ＿ＣＴＲＬとの間で切り替える（図１も参照）。スイッチＳＷＢは、単位ブロックＵＢ２のゲートドライバ２４に供給されるゲート制御信号を、単位ブロックＵＢ１の制御回路５０が出力するゲート制御信号ＬＧ＿ＣＴＲＬと単位ブロックＵＢ２の制御回路５０が出力するゲート制御信号ＬＧ＿ＣＴＲＬとの間で切り替える（図１も参照）。スイッチＳＷＣは、単位ブロックＵＢ２の比較器６０による信号ＺＥＲＯＣＯＭＰの出力先を、単位ブロックＵＢ１の制御回路５０と単位ブロックＵＢ２の制御回路５０との間で切り替える。但し、スイッチＳＷＣを割愛し、単位ブロックＵＢ２の比較器６０の出力信号ＺＥＲＯＣＯＭＰを、単位ブロックＵＢ１及びＵＢ２の制御回路５０の双方に供給するようにしても良い。
複数系統独立駆動を採用した電源回路１ａでは、単位ブロックＵＢ２のドライバ２３及び２４に対して単位ブロックＵＢ２の制御回路５０から制御信号ＨＧ＿ＣＴＲＬ及びＬＧ＿ＣＴＲＬが与えられるように、且つ、単位ブロックＵＢ２の比較器６０の出力信号ＺＥＲＯＣＯＭＰが単位ブロックＵＢ２の制御回路５０に与えられるように、スイッチＳＷＡ〜ＳＷＣの状態が電源回路１ａの形成時等に固定される（例えば、ＩＣ１０の特定端子にローレベル信号を供給すれば当該固定が実現される）。
＜＜第３実施形態＞＞
本発明の第３実施形態を説明する。図５に、第３実施形態に係る電源回路１ｂの構成図を示す。電源回路１ｂでも、第２実施形態で述べたＩＣ１０が用いられる。但し、電源回路１ｂでは、複数の出力回路２０を並列に用いて１つの出力電圧Ｖｏを得る並列駆動を実現可能である。
電源回路１ｂにおいて、単位ブロックＵＢ１に対して設けられたインダクタＬ及び出力コンデンサＣｏ（図１も参照）を夫々記号Ｌ１及びＣｏ１によって参照し、単位ブロックＵＢ２に対して設けられたインダクタＬ及び出力コンデンサＣｏを夫々記号Ｌ２及びＣｏ２によって参照する。単位ブロックＵＢ１のＦＥＴ２１のソース及びＦＥＴ２２のドレインに共通接続された端子ＴＭＯ１は、インダクタＬ１を介してコンデンサＣｏ１の正極に接続され、単位ブロックＵＢ２のＦＥＴ２１のソース及びＦＥＴ２２のドレインに共通接続された端子ＴＭＯ２は、インダクタＬ２を介してコンデンサＣｏ２の正極に接続される。出力コンデンサＣｏ１及びＣｏ２は並列接続され、コンデンサＣｏ１及びＣｏ２の双方に共通して出力電圧Ｖｏが加わる。電源回路１ｂでは、分圧抵抗Ｒ１及びＲ２並びに位相補償回路ＰＨＣは、単位ブロックＵＢ１に対してのみ設けられ、単位ブロックＵＢ２に対しては設けられない。端子ＴＭＯ２は抵抗を介して位相補償回路ＰＨＣに接続される。
電源回路１ｂでは、第１実施形態と同様、分圧抵抗Ｒ１及びＲ２の接続点における電圧がフィードバック電圧ＶＦＢ１（単位ブロックＵＢ１に対するフィードバック電圧ＶＦＢ）として端子ＴＭＦ１（単位ブロックＵＢ１に対する端子ＴＭＦ）に入力されるが、端子ＴＭＦ２の電圧は、電圧（ＶＲＥＦ＋ΔＶ）よりも高い電圧ＶＣＡに固定される。そして、電源回路１ｂでは、単位ブロックＵＢ２のドライバ２３及び２４に対して単位ブロックＵＢ１の制御回路５０からゲート制御信号が与えられるように、且つ、単位ブロックＵＢ２の比較器６０の出力信号が単位ブロックＵＢ１の制御回路５０に与えられるように、スイッチＳＷＡ〜ＳＷＣの状態が電源回路１ｂの形成時等に固定される（例えば、ＩＣ１０の特定端子にハイレベル信号を供給すれば当該固定が実現される）。結果、単位ブロックＵＢ２の制御回路５０及びそれの前段回路は有意に機能しない。故に、本実施形態において、以下に述べる制御回路５０は、単位ブロックＵＢ１の制御回路５０を指すものとする。また、電源回路１ｂに関し、“ＶＦＢ＝ＶＦＢ１”である。
制御回路５０から単位ブロックＵＢ１及びＵＢ２のドライバ２３へ出力されるゲート制御信号ＨＧ＿ＣＴＲＬを、夫々、記号ＨＧ＿ＣＴＲＬ１及びＨＧ＿ＣＴＲＬ２によって参照し、制御回路５０から単位ブロックＵＢ１及びＵＢ２のドライバ２４へ出力されるゲート制御信号ＬＧ＿ＣＴＲＬを、夫々、記号ＬＧ＿ＣＴＲＬ１及びＬＧ＿ＣＴＲＬ２によって参照する。また、単位ブロックＵＢ１及びＵＢ２の比較器６０の出力信号ＺＥＲＯＣＯＭＰを、夫々、記号ＺＥＲＯＣＯＭＰ１及びＺＥＲＯＣＯＭＰ２によって参照する。また、単位ブロックＵＢ１において、ドライバ２３及び２４の出力信号（即ちＦＥＴ２１及び２２のゲート信号）が夫々信号ＨＧ＿ＦＢ及びＬＧ＿ＦＢとして制御回路５０に入力されている。
図６に、電源回路１ｂを備えた電子機器１００の概略構成図を示す。尚、図６では、図示の簡略化上、出力電圧Ｖｏを形成するアナログ回路部分を簡略化している。電子機器１００は、任意の情報の取得、再生又は加工等を行うことのできる任意の情報機器であり、例えば、磁気ディスク装置（磁気ディスク記憶装置）、パーソナルコンピュータ、携帯電話機、情報端末、電子書籍リーダ、電子辞書、デジタルカメラ、ゲーム機器又はナビゲーション装置である。電子機器１００には、ＩＣ１０を含んで形成される電源回路１ｂに加えて、集積回路等にて形成された主処理部１１０が設けられている。主処理部１１０は、電源回路１ｂの出力電圧Ｖｏを駆動電圧として用いて駆動する機能部１１１が設けられている。
機能部１１１にて実現される機能は任意であるが、ここでは、電子機器１００が磁気ディスク１２０に対してデータの読み書きを行うことができる磁気ディスク装置（磁気ディスク記憶装置）であることを想定する。この場合例えば、機能部１１１は、信号処理部として機能し、電源回路１ｂの出力電圧Ｖｏを駆動電圧として用いて、磁気ディスク１２０から読み出したデータに対する信号処理及び磁気ディスク１２０に書き込むべきデータに対する信号処理を実行する。図７に、電子機器１００として形成された磁気ディスク装置の外観斜視図を示す。電子機器１００は、磁気ディスク装置を内包する、図８に示すようなパーソナルコンピュータであっても良い。
磁気ディスク１２０のデータに対する信号処理は常に実行されている訳ではなく、また、信号処理の内容によって、信号処理に必要な電力は変化する。主処理部１１０は、機能部１１１に必要となる電力に応じた要求信号ＲＥＱをＩＣ１０に対して出力する。ＩＣ１０には、制御回路５０に対する上位ブロック８０が設けられており、上位ブロック８０が要求信号ＲＥＱに応答して、信号ＵＢ１＿ＥＮ及びＰＡＲＡＬＬＥＬを制御回路５０に供給する。
制御回路５０は、単位ブロックＵＢ１の出力回路２０（以下、第１出力回路２０とも言う）及び単位ブロックＵＢ２の出力回路２０（以下、第２出力回路２０とも言う）の内、第１出力回路２０のみを用いて出力電圧Ｖｏを生成する第１モード、又は、第１及び第２出力回路２０を用いて出力電圧Ｖｏを生成する第２モードにて動作することができる。制御回路５０が実際に動作するモードを実動作モードとも呼ぶ。図９に示す如く、信号ＵＢ１＿ＥＮがハイ（Ｈｉ）であって且つ信号ＰＡＲＡＬＬＥＬがロー（Ｌｏ）のとき、実動作モードは第１モードとなり、信号ＵＢ１＿ＥＮ及びＰＡＲＡＬＬＥＬが共にハイのとき、実動作モードは第２モードとなる。故に、上位ブロック８０は実動作モードを指示するモード指示回路を含んでいると言える。信号ＵＢ１＿ＥＮがローのとき、信号ＰＡＲＡＬＬＥＬの論理に関わらず、単位ブロックＵＢ１のＦＥＴ２１及び２２並びに単位ブロックＵＢ２のＦＥＴ２１及び２２は全てオフに維持されて、電源回路１ｂの動作は停止する。
第１モードでは、制御信号ＨＧ＿ＣＴＲＬ２及びＬＧ＿ＣＴＲＬ２がローに固定され、第１実施形態と同様、単位ブロックＵＢ１のＦＥＴ２１及び２２の交互オンによって出力電圧Ｖｏが生成される。
第２モードにおいて、制御回路５０は、単位ブロックＵＢ１及びＵＢ２のＦＥＴ２１が同期してオン又はオフするように且つ単位ブロックＵＢ１及びＵＢ２のＦＥＴ２２が同期してオン又はオフするように、それら計４つのＦＥＴ（２１、２２）のオン／オフ制御を行う。第２モードにおける当該オン／オフ制御を同期オン／オフ制御と呼ぶ。第２モードでも、第１実施形態と同様、２つのＦＥＴ２１の組と２つのＦＥＴ２２の組とが交互にオンすることで出力電圧Ｖｏが生成される。この交互のオンを介して、電圧ＶＦＢ１が、概ね、（ＶＲＥＦ−ΔＶ）から（ＶＲＥＦ＋ΔＶ）までの電圧範囲で変動する。位相補償回路ＰＨＣは、コンデンサを含み、ＦＥＴ２１及び２２の交互オンによる、端子ＴＭＯ１及びＴＭＯ２における電圧の振動を、抵抗Ｒ１を介さずに、電圧ＶＦＢ１に混入させるように作用する。結果、位相補償回路ＰＨＣ、インダクタＬ１及びＬ２並びに出力コンデンサＣｏ１及びＣｏ２の働きにより、出力電圧Ｖｏは、電圧ＶＦＢ１のようには振動せず、基準電圧ＶＲＥＦと抵抗Ｒ１及びＲ２の抵抗値とで定まる所望電圧値で安定する。
ところで、図１０（ａ）に示す如く、第１モードにおいても、第２モードにおいても、ＦＥＴ２１がオンとなる期間ＰＨとＦＥＴ２２がオンとなる期間ＰＬとが交互に訪れる。今、信号ＵＢ１＿ＥＮがハイの状態において信号ＰＡＲＡＬＬＥＬがローからハイに切り替わることを想定する。信号ＵＢ１＿ＥＮがハイの状態における信号ＰＡＲＡＬＬＥＬのローからハイへの切り替えは、実動作モードの第１モードから第２モードへの切り替えを指示するモード切替信号に相当する。主処理部１１０はＩＣ１０とは独立して要求信号ＲＥＱを出力し、上位ブロック８０は要求信号ＲＥＱに応答して信号ＰＡＲＡＬＬＥＬのローからハイへの切り替えを行う。故に、信号ＰＡＲＡＬＬＥＬのローからハイへの切り替わりタイミング（即ち、制御回路５０に対するモード切替信号の入力タイミング）は、期間ＰＨに属するときもあるし、期間ＰＬに属するときもある。
図１０（ｂ）に示す如く、信号ＰＡＲＡＬＬＥＬのローからハイへの切り替わりタイミングが期間ＰＨに属する場合、制御回路５０は、直ちに実動作モードを第１モードから第２モードに切り替えて当該切り替わりタイミングから第２モードの動作を開始する（即ち、当該切り替わりタイミングから直ちに同期オン／オフ制御を開始する）。
一方、図１０（ｃ）に示す如く、信号ＰＡＲＡＬＬＥＬのローからハイへの切り替わりタイミングが期間ＰＬに属する場合、制御回路５０は、その後において、ハイの信号ＨＧ＿ＣＴＲＬ１が出力されるまで同期オン／オフ制御の実行を待機する。即ち、制御回路５０は、期間ＰＬ中にモード切替信号の入力を受けたとき、モード切替信号の入力タイミングｔ１の後、信号ＨＧ＿ＣＴＲＬ１が最初にローからハイに切り替わるタイミングｔ２まで同期オン／オフ制御の実行を待機し、タイミングｔ２から同期オン／オフ制御（即ち第２モードの動作）を開始する。
仮に、期間ＰＬ中に第２モードへの切り替えを行った場合、グランドへの電流の引き込みを行うローサイドＦＥＴの個数が期間ＰＬ中に瞬間的に倍増し（１つから２つへ増加し）、出力電圧Ｖｏが過渡的に下がりすぎることが懸念される。出力電圧Ｖｏの過剰低下は機能部１１１の安定動作を阻害し、機能部１１１の動作停止を招くこともある。一方、期間ＰＨ中に第２モードへの切り替えを行う場合には、このような懸念は無い。
これを考慮し、上述の如く、制御回路５０は、実動作モードを第１モードから第２モードを切り替える際、単位ブロックＵＢ１及びＵＢ２の各出力回路２０内のＦＥＴ２２がオンとなる状態で第２モードの動作が開始することを禁止する。これにより、並列駆動への切り替え時における出力電圧Ｖｏの過渡的な過剰低下が回避され、機能部１１１の安定動作が確保される。
また、第２及び第３実施形態の如くＩＣ１０を形成しておけば、図４の電源回路１ａも図５の電源回路１ｂも、共通のＩＣ１０にて形成することが可能となる。つまり、電源回路ごとに別々のＩＣを用意する必要がなくなり、ＩＣの汎用性を高めることができる。
上述の第１及び第２モードにおける動作並びに第１モードから第２モードへの切り替えを実現する制御回路５０の内部回路図を図１１に示す。
図１１の回路ＦＦ１〜ＦＦ４の夫々は、図１２（ａ）のフリップフロップＦＦと同じ回路構成を持つフリップフロップである。フリップフロップＦＦは、ＮＯＴ回路（インバータ回路）２０１及び２０２と２入力のＮＡＮＤ（否定論理積）回路２０３〜２０５から成り、２つの入力信号ＩＮ１及びＩＮ２に応答して信号Ｑを出力する。入力信号ＩＮ１は、ＮＡＮＤ回路２０３の第１入力端子に入力され、入力信号ＩＮ２は、ＮＯＴ回路２０１及び２０２を介してＮＡＮＤ回路２０３の第２入力端子及びＮＡＮＤ回路２０５の第２入力端子に共通入力される。ＮＡＮＤ回路２０３の出力信号はＮＡＮＤ回路２０４の第１入力端子に入力され、ＮＡＮＤ回路２０５の出力信号はＮＡＮＤ回路２０４の第２入力端子に入力される。ＮＡＮＤ回路２０４の出力信号がフリップフロップＦＦの出力信号Ｑとして機能すると共にＮＡＮＤ回路２０５の第１入力端子に入力される。
図１２（ｂ）に、フリップフロップＦＦにおける信号ＩＮ１、ＩＮ２及びＱ間の関係を示す。まず、信号ＩＮ１及びＩＮ２が共にローである第１状態を起点にして考える。第１状態では、信号Ｑはローである。第１状態を起点にして、信号ＩＮ１及びＩＮ２の何れか一方がハイになっても信号Ｑはローのままであるが、信号ＩＮ１及びＩＮ２が共にハイになると信号Ｑはハイになる。信号ＩＮ１、ＩＮ２及びＱが全てハイである第２状態を起点にして、信号ＩＮ１がローに切り替わっても信号Ｑはハイのまま維持されるが、信号ＩＮ１のレベルに依存せず信号ＩＮ２がローに切り替わると信号Ｑはローに切り替わる。電源回路１ｂ及び制御回路５０の起動時におけるフリップフロップＦＦ１〜ＦＦ４の初期状態は第１状態である。
図１１を参照し、制御回路５０の内部回路を具体的に説明する。制御回路５０は、フリップフロップＦＦ１及びＦＦ４に加えて、回路３１１〜３３１を有する。
信号ＵＢ１＿ＥＮは、２入力のＡＮＤ（論理積）回路３１１の第２入力端子に入力される。信号ＰＡＲＡＬＬＥＬは、ＡＮＤ回路３１１の第１入力端子、３入力のＡＮＤ回路３１２の第１入力端子及び３入力のＡＮＤ回路３１３の第３入力端子に入力される。信号ＨＹＳＣＯＭＰ＿Ｈは、ＮＯＴ回路３１４を介して２入力のＡＮＤ回路３１６の第１入力端子に入力され、ＡＮＤ回路３１６の第２入力端子には、信号ＨＧ＿ＦＢがＮＯＴ回路３１５を介して入力されている。ＡＮＤ回路３１６の出力信号は２入力のＯＲ（論理和）回路３１７の第２入力端子に入力される。ＯＲ回路３１７の第１入力端子には、パルス発生回路３１８の出力信号が入力される。パルス発生回路３１８は、信号ＨＧ＿ＦＢの立ち上がりエッジに応答したパルスを発生する。つまり、パルス発生回路３１８の出力信号は、原則としてローであり、信号ＨＧ＿ＦＢのローからハイへの切り替え時点から所定時間長だけハイとなる。
信号ＨＹＳＣＯＭＰ＿Ｌは、２入力のＡＮＤ回路３１９の第１入力端子に入力され、ＡＮＤ回路３１９の第２入力端子には、パルス発生回路３２０の出力信号がＮＯＴ回路３２１を介して入力される。パルス発生回路３２０は、信号ＬＧ＿ＦＢの立ち上がりエッジに応答したパルスを発生する。つまり、パルス発生回路３２０の出力信号は、原則としてローであり、信号ＬＧ＿ＦＢのローからハイへの切り替え時点から所定時間長だけハイとなる。ＡＮＤ回路３１９の出力信号は、ＮＯＴ回路３２２を介して２入力のＡＮＤ回路３２４の第２入力端子に入力される一方で、ＮＯＴ回路３２３を介して２入力のＡＮＤ回路３２５の第１入力端子に入力される。ＡＮＤ回路３２４の第１入力端子及びＡＮＤ回路３２５の第２入力端子には、夫々、信号ＺＥＲＯＣＯＭＰ１及びＺＥＲＯＣＯＭＰ２が入力される。
フリップフロップＦＦ１における入力信号ＩＮ１及びＩＮ２は（図１２（ａ）も参照）、夫々、信号ＨＧ＿ＣＴＲＬ１及びＡＮＤ回路３１１の出力信号である。フリップフロップＦＦ２における入力信号ＩＮ１及びＩＮ２は、夫々、ＡＮＤ回路３１９の出力信号及びＯＲ回路３１７の出力信号である。フリップフロップＦＦ１の出力信号Ｑは、ＡＮＤ回路３１２の第２入力端子及びＡＮＤ回路３１３の第１入力端子に入力される。フリップフロップＦＦ２の出力信号Ｑは、３入力のＮＯＲ（否定論理和）回路３２６の第２入力端子及び３入力のＮＯＲ回路３２８の第２入力端子に入力されると共に、ＮＯＴ回路３２７を介して２入力のＮＯＲ回路３２９の第１入力端子に入力される。フリップフロップＦＦ３及びＦＦ４における入力信号ＩＮ１は、夫々、ＡＮＤ回路３２４の出力信号及びＡＮＤ回路３２５の出力信号である。フリップフロップＦＦ３及びＦＦ４における入力信号ＩＮ２は、共に、ＮＯＴ回路３２７の出力信号（即ち、フリップフロップＦＦ２の出力信号の論理を反転した信号）である。フリップフロップＦＦ３の出力信号ＱはＮＯＲ回路３２６の第３入力端子に入力され、フリップフロップＦＦ４の出力信号ＱはＮＯＲ回路３２８の第３入力端子に入力される。ＮＯＲ回路３２８の出力信号はＡＮＤ回路３１３の第２入力端子に入力される。
遅延回路３３０は、信号ＨＧ＿ＦＢを所定時間だけ遅延させた信号を、ＮＯＲ回路３２６の第１入力端子及びＮＯＲ回路３２８の第１入力端子に出力する。遅延回路３３１は、信号ＬＧ＿ＦＢを所定時間だけ遅延させた信号をＮＯＲ回路３２９の第２入力端子に出力する。ＮＯＲ回路３２９の出力信号はＡＮＤ回路３１２の第３入力端子に入力される。ＮＯＲ回路３２９、ＮＯＲ回路３２６、ＡＮＤ回路３１２、ＡＮＤ回路３１３の出力信号が、夫々、信号ＨＧ＿ＣＴＲＬ１、ＬＧ＿ＣＴＲＬ１、ＨＧ＿ＣＴＲＬ２、ＬＧ＿ＣＴＲＬ２である。
図１１に示す如く、信号Ａは信号ＨＹＳＣＯＭＰ＿Ｌであり、信号Ｃはパルス発生回路３２０の出力信号であり、信号ＤはＡＮＤ回路３１９の出力信号であり、信号ＥはＮＯＴ回路３２７の出力信号であり、信号Ｆは遅延回路３３１の出力信号であり、信号Ｇは信号ＨＧ＿ＣＴＲＬ１であり、信号Ｈはパルス発生回路３１８の出力信号であり、信号Ｉは信号ＨＹＳＣＯＭＰ＿Ｈであり、信号ＪはＯＲ回路３１７の出力信号であり、信号ＫはフリップフロップＦＦ２の出力信号（Ｑ）であり、信号Ｌは遅延回路３３０の出力信号であり、信号Ｍは信号ＬＧ＿ＣＴＲＬ１であり、信号Ｎは信号ＺＥＲＯＣＯＭＰ１であり、信号ＯはフリップフロップＦＦ３の出力信号（Ｑ）であり、信号Ｍ’は信号ＬＧ＿ＣＴＲＬ２であり、信号Ｎ’は信号ＺＥＲＯＣＯＭＰ２であり、信号Ｏ’はフリップフロップＦＦ４の出力信号（Ｑ）である。
図１３に、第２モードにおける信号Ａ、Ｃ〜Ｏ、Ｍ’、Ｎ’及びＯ’のタイミングチャートを示す。図１３は、第２モードの起動完了後（第２モードの安定動作時）のタイミングチャートであるので、図１３において、信号ＨＧ＿ＣＴＲＬ２は信号ＨＧ＿ＣＴＲＬ１と同じになっている。信号Ｄは、ＦＥＴ２１をオンするための信号“ＳＥＴ”に相当する。信号Ｅ及びＫは、信号“ＳＥＴ”に応答したゲート制御信号に相当する。
ハイサイドＦＥＴであるＦＥＴ２１をオンすることをターンオン、ローサイドＦＥＴであるＦＥＴ２２をオンすることをターンオフと呼ぶこともできる。信号Ｈは、ＦＥＴ２１が一旦オンに切り替えられた後、ＦＥＴ２１のオン状態が少なくとも所定のマスク時間ＴＯＮＭＳＫは維持されるように作用する信号“ＴＵＲＮ ＯＮ ＭＡＳＫＩＮＧ”に相当する。故に、回路３１８の発生パルスの幅は“ＴＯＮＭＳＫ”である。信号Ｃは、ＦＥＴ２２が一旦オンに切り替えられた後、ＦＥＴ２２のオン状態が少なくとも所定のマスク時間ＴＯＦＦＭＳＫは維持されるように作用する信号“ＴＵＲＮ ＯＦＦ ＭＡＳＫＩＮＧ”に相当する。故に、回路３２０の発生パルスの幅は“ＴＯＦＦＭＳＫ”である。ノイズ等の影響によって、オン状態が維持されるべきＦＥＴ２１又は２２が不当に短時間でオフになることのないように、回路３１８及び３２０が設けられている。
信号Ｌは、ハイサイドＦＥＴ２１へのゲート信号の遅延信号“ＨＧ ＤＥＬＡＹ”に相当し、信号Ｆは、ローサイドＦＥＴ２２へのゲート信号の遅延信号“ＬＧ ＤＥＬＡＹ”に相当する。遅延回路３３０及び３３１の生成信号Ｌ及びＦを、ゲート制御信号（ＬＧ＿ＣＴＲＬ１、ＨＧ＿ＣＴＲＬ１等）の生成元のＮＯＲ回路（３２６、３２９等）に入力することで、ＦＥＴ２１とＦＥＴ２２が同時にオン状態となることを確実に回避することができる。即ち、遅延回路３３０及び３３１によって所謂デッドタイムの挿入が行われる。
図１３のタイミングｔＡ１は、低下してきたフィードバック電圧ＶＦＢがちょうど電圧（ＶＲＥＦ−ΔＶ）より低くなったタイミングに相当し（図２参照）、当該タイミングｔＡ１において、信号ＨＹＳＣＯＭＰ＿Ｌとしての信号Ａが立ち上がる（即ちローからハイへ切り替わる）。信号Ａの立ち上がり（ローからハイへの切り替わり）に応答して、信号Ｄ、ひいては信号Ｋが立ち上がり、信号Ｋの立ち上がりに応答して信号Ｍ及びＭ’（即ちゲート制御信号ＬＧ＿ＣＴＲＬ１及びＬＧ＿ＣＴＲＬ２）がローに切り替わる。ゲート制御信号ＬＧ＿ＣＴＲＬ１が信号ＬＧ＿ＦＢとしてフィードバックされ、信号ＬＧ＿ＦＢに基づく遅延信号Ｆのローへの切り替わりに応答して信号Ｇが立ちあがる。結果、ＦＥＴ２１がオンとなる。
その後、タイミングｔＡ２においてフィードバック電圧ＶＦＢが電圧（ＶＲＥＦ＋ΔＶ）より高くなると、信号ＨＹＳＣＯＭＰ＿Ｈとしての信号Ｉが立ち上がる。信号Ｉの立ち上がりに応答して、フリップフロップＦＦ２の信号“ＲＥＳＥＴ”に相当する信号Ｊがローになるため、信号Ｅはハイへ、信号Ｇはローに切り替わり、結果、ＦＥＴ２１をオフするためのゲート制御信号ＨＧ＿ＣＴＲＬ１及びＨＧ＿ＣＴＲＬ２が発生する。ゲート制御信号ＨＧ＿ＣＴＲＬ１が信号ＨＧ＿ＦＢとしてフィードバックされ、信号ＨＧ＿ＦＢに基づく遅延信号Ｌのローへの切り替わりに応答して信号Ｍ及びＭ’が立ちあがる。結果、ＦＥＴ２２がオンとなる。
尚、信号Ｎ（ＺＥＲＯＣＯＭＰ１）が立ち上がると、信号ＬＧ＿ＲＥＳＥＴ１としての信号Ｏも立ち上がって信号Ｍ（ＬＧ＿ＣＴＲＬ１）が強制的にオフとなる。同様に、信号Ｎ’（ＺＥＲＯＣＯＭＰ２）が立ち上がると、信号ＬＧ＿ＲＥＳＥＴ２としての信号Ｏ’も立ち上がって信号Ｍ’（ＬＧ＿ＣＴＲＬ２）が強制的にオフとなる。信号Ｏ及びＯ’は、信号Ｅのローへの切り替わりに応答してローに戻される。
図１０（ｂ）及び（ｃ）を参照して説明した動作は、主として、フリップフロップＦＦ１及びＡＮＤ回路３１３の存在により達成される。信号ＵＢ１＿ＥＮがハイである状態において信号ＰＡＲＡＬＬＥＬがローからハイに切り替わったとき、一度、信号ＨＧ＿ＣＴＲＬ１がハイにならないと、フリップフリップＦＦ１の出力信号はハイにならない。フリップフリップＦＦ１の出力信号がハイにならないと、信号ＬＧ＿ＣＴＲＬ２はローのままとなる。このようにして、単位ブロックＵＢ１及びＵＢ２の各ＦＥＴ２２がオンとなる状態での同期オン／オフ制御の開始が禁止される。
＜＜第４実施形態＞＞
本発明の第４実施形態を説明する。第４実施形態では、第１、第２又は第３実施形態に適用可能なヒステリシス付比較回路４０の構成について説明する。
図１４に示すような回路構成によって比較回路４０を形成することも可能である。図１４の回路では、定電流源４０１、抵抗４０２、抵抗４０３及び定電流源４０４の直列回路に対して直流電圧を印加し、抵抗４０２及び４０３間の接続点４０５に基準電圧ＶＲＥＦを印加することで、抵抗４０２及び４０３の夫々に電圧ΔＶを発生させる。図１４の構成では、Ｐチャンネル型のＦＥＴを用いたカレントミラー回路にて定電流源４０１が形成され、Ｎチャンネル型のＦＥＴを用いたカレントミラー回路にて定電流源４０４が形成される。
フィードバック電圧ＶＦＢの振動の中心を精度良く基準電圧ＶＲＥＦに一致させるためには（即ち、出力電圧Ｖｏを所望電圧に精度良く一致させるためには）、定電流源４０１を形成するＦＥＴの特性と定電流源４０４を形成するＦＥＴの特性を、なるだけ一致させることが肝要である。しかしながら、定電流源４０１及び４０４間で使用するＦＥＴの型（チャンネルの型）が異なるため、上記特性の一致性を高めることは難しい。
これを考慮し、図１５の比較回路４０Ａを、第１、第２又は第３実施形態の比較回路４０として用いると良い。比較回路４０Ａは、比較器４１Ａ及び４２Ａと、定電流源４１１〜４１４と、抵抗４２１〜４２４と、ＦＥＴ４３１〜４３４と、から成る。ＦＥＴ４３１〜４３４はＰチャンネル型のＭＯＳＦＥＴである。ＦＥＴ４３１〜４３４が互いに同じ特性を持つようにＦＥＴ４３１〜４３４が形成される。
ＦＥＴ４３１及び４３２のゲート（制御端子）には基準電圧ＶＲＥＦが印加される一方、ＦＥＴ４３３及び４３４のゲート（制御端子）にはフィードバック電圧ＶＦＢが印加される。ＦＥＴ４３１〜４３４の各ドレインはグランドに接続される。ＦＥＴ４３１、４３２、４３３、４３４のソースは、夫々、抵抗４２１、４２２、４２３、４２４を介して定電流源４１１、４１２、４１３、４１４に接続される。定電流源４１１及び抵抗４２１間の接続点４４１、定電流源４１３及び抵抗４２３間の接続点４４３は、夫々、比較器４１Ａの反転入力端子、非反転入力端子に接続される。定電流源４１２及び抵抗４２２間の接続点４４２、定電流源４１４及び抵抗４２４間の接続点４４４は、夫々、比較器４２Ａの非反転入力端子、反転入力端子に接続される。
定電流源４１１は、接続点４４１からグランドに向かう方向に抵抗４２１及びＦＥＴ４３１を介して定電流ＩＣＣを流す。定電流源４１２は、接続点４４２からグランドに向かう方向に抵抗４２２及びＦＥＴ４３２を介して定電流ＩＣＣを流す。定電流源４１３は、接続点４４３からグランドに向かう方向に抵抗４２３及びＦＥＴ４３３を介して定電流ＩＣＣを流す。定電流源４１４は、接続点４４４からグランドに向かう方向に抵抗４２４及びＦＥＴ４３４を介して定電流ＩＣＣを流す。定電流源４１１〜４１４による定電流の値は互いに同じである。ＶＴは、ＦＥＴ４３１〜４３４の夫々のゲート−ソース間電圧（即ち、ゲートの電位から見たソースの電位）である。
そして、抵抗４２２及び４２３の抵抗値を“Ｒ”に設定し、抵抗４２１及び４２４の抵抗値を、抵抗４２２の抵抗値の２倍、即ち“２×Ｒ”に設定する。そうすると、比較器４１Ａの反転入力端子、非反転入力端子の電位は、夫々、（ＶＲＥＦ＋ＶＴ＋２・Ｒ×ＩＣＣ）、（ＶＦＢ＋ＶＴ＋Ｒ×ＩＣＣ）となり、比較器４２Ａの非反転入力端子、反転入力端子の電位は、夫々、（ＶＲＥＦ＋ＶＴ＋Ｒ×ＩＣＣ）、（ＶＦＢ＋ＶＴ＋２・Ｒ×ＩＣＣ）となる。故に、比較器４１Ａにおいて、非反転入力端子から見た非反転入力端子及び反転入力端子間の電位差は（ＶＲＥＦ−ＶＦＢ＋Ｒ×ＩＣＣ）であり、比較器４２Ａにおいて、反転入力端子から見た非反転入力端子及び反転入力端子間の電位差は（ＶＲＥＦ−ＶＦＢ−Ｒ×ＩＣＣ）である。従って、“（Ｒ×ＩＣＣ）＝ΔＶ”となるように抵抗値Ｒ及び電流値ＩＣＣを設定しておくことで、比較回路４０Ａの等価回路は図１等の比較回路４０と同じとなる（図２も参照）。故に、比較器４１Ａの出力信号を信号ＨＹＳＣＯＭＰ＿Ｈとして且つ比較器４２Ａの出力信号を信号ＨＹＳＣＯＭＰ＿Ｌとして制御回路５０に入力することができる。
図１４の回路では複数の定電流源の形成にＰチャンネル型とＮチャンネル型のＦＥＴを併用する必要があったが、図１５のような回路構成を採用すれば、定電流源４１１〜４１４を全て共通の型のＦＥＴにて形成することができる。このため、定電流形成用のＦＥＴの特性を複数の定電流源間で揃えやすくなり、フィードバック電圧ＶＦＢの振動の中心を基準電圧ＶＲＥＦに精度良く一致させることが可能となる（即ち、出力電圧Ｖｏを精度良く所望電圧に一致させることが可能となる）。
定電流源４１１〜４１４は互いに同じ特性を有するＦＥＴを用いて形成される。定電流源４１１〜４１４は互いに回路構成を有するため、代表して、定電流源４１１の内部回路図の例を図１６に示す。定電流源４１１を、Ｐチャンネル型のＭＯＳＦＥＴである４１１ａ及び４１１ｂと、抵抗４１１ｃと、で形成することができる。ＦＥＴ４１１ａ及び４１１ｂのソースは共通接続され且つＦＥＴ４１１ａ及び４１１ｂのゲートは共通接続される。ＦＥＴ４１１ａ及び４１１ｂのソースには所定の正の直流電圧が印加され、ＦＥＴ４１１ａにおいてゲートとドレインは短絡される。ＦＥＴ４１１ａのドレインは抵抗４１１ｃを介してグランドに接続される。ＦＥＴ４１１ａ及び４１１ｂは互いに同じ特性を有する。ＦＥＴ４１１ａ及び４１１ｂによってカレントミラー回路が形成され、ＦＥＴ４１１ｂのドレイン電流が定電流ＩＣＣとして機能する。
＜＜第５実施形態＞＞
本発明の第５実施形態を説明する。第５実施形態では、基準電圧生成回路３０（図１参照）の詳細な構成例を説明する。ＩＣ１０を利用した電源回路では、起動時において出力電圧Ｖｏを緩やかに上昇させる所謂ソフトスタート制御が可能になっている。ソフトスタート制御を実現可能なＤＡＣ部３１（図１参照）の詳細構成を、図１７に示す。図１７のＤＡＣ部３１を、第１〜第４実施形態に適用することができる。
ＤＡＣ部３１は、図１７に示す各回路素子にて形成される。抵抗値群５１１は、ｎ個の抵抗５１１［１］〜５１１［ｎ］の直列回路から成り、当該直列回路には所定の正の直流電圧が印加される。当該直列回路には、２つの抵抗間の接続点が計（ｎ−１）個存在し、計（ｎ−１）の接続点における計（ｎ−１）個の電圧がマルチプレクサ５１２に入力される。ｎは２以上の整数であり、例えば “（ｎ−１）＝３２”である。マルチプレクサ５１２は、抵抗値群５１１からの計（ｎ−１）個の電圧の何れかを選択信号ＳＥＬに基づき選択し、選択した電圧をスイッチ５１３の第１入力端子５１３ａに出力する。スイッチ５１３は、自身の第１入力端子５１３ａ又は第２入力端子５１３ｂに与えられた電圧を選択し、選択した電圧をオペアンプ５１４の非反転入力端子に入力する。オペアンプ５１４の出力電圧は抵抗５１５及び５１６の直列回路に印加され、抵抗５１５及び５１６間の接続点はオペアンプ５１４の反転入力端子に接続される。即ち、オペアンプ５１４は、非反転入力端子への入力電圧を抵抗５１５及び５１６の抵抗値に依存する増幅率にて増幅する。オペアンプ５１４の出力電圧は、抵抗５１７及びコンデンサ５１８から成るローパルフィルタＬＰＦ１を介し、基準電圧ＶＲＥＦとしてアンプ３２（図１参照）の非反転入力端子に入力される。ローパスフィルタＬＰＦ１は、主として、スイッチ５１３の切り替え時に発生しうるグリッチの除去を目的として設けられる。
第１ランプ電圧生成回路５２１は、デジタルのランプ信号ＳＳＲａｍｐ１をアナログ化するＤ／Ａコンバータから成り、ランプ信号ＳＳＲａｍｐ１をアナログ化した電圧を出力する。第２ランプ電圧生成回路５２２は、デジタルのランプ信号ＳＳＲａｍｐ２をアナログ化するＤ／Ａコンバータから成り、ランプ信号ＳＳＲａｍｐ２をアナログ化した電圧を出力する。スイッチ５２３は、回路５２１の出力電圧又は回路５２２の出力電圧を選択し、選択した電圧を抵抗５２４及びコンデンサ５２５から成るローパスフィルタＬＰＦ２を介してオペアンプ５２６の非反転入力端子に入力する。オペアンプ５２６の出力端子は、オペアンプ５２６の反転入力端子に接続される。また、オペアンプ５２６の出力電圧は抵抗５２７及び５２８の直列回路に印加され、抵抗５２７及び５２８間の接続点はスイッチ５１３の第２入力端子５１３ｂに接続される。
図６の上位ブロック８０は、主処理部１１０の指令の下で、選択信号ＳＥＬ、ランプ信号ＳＳＲａｍｐ１及びＳＳＲａｍｐ２を出力すると共にスイッチ５１３及び５２３の選択状態を制御する。
電源回路（１、１ａ又は１ｂ）の起動時のソフトスタート制御において、上位ブロック８０は、入力端子５１３ｂにおける電圧をオペアンプ５１４の非反転入力端子に入力し、且つ、回路５２１又は５２２の出力電圧をスイッチ５２３及びローパスフィルタＬＰＦ２を介してオペアンプ５２６の非反転入力端子に入力した状態で、ランプ信号（ＳＳＲａｍｐ１又はＳＳＲａｍｐ２）のデジタル値をゼロから所定の上限値まで一定時間をかけて上昇させてゆき、その後、スイッチ５１３を切り替えて、オペアンプ５１４の非反転入力端子への入力電圧をマルチプレクサ５１２の出力電圧に切り替える。当該切り替えが完了した時点でソフトスタート制御が完了する。故に、マルチプレクサ５１２の出力電圧は、出力電圧Ｖｏの安定電圧の目標値に対応する電圧値を持ち、当該電圧値に基づきランプ信号の上限値が設定される。尚、第１〜第４実施形態の説明文中の基準電圧ＶＲＥＦは、ソフトスタート制御完了後のＶＲＥＦに相当するが、ソフトスタート制御実行中のＶＲＥＦであっても良い。
＜＜変形等＞＞
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。上述の実施形態に適用可能な注釈事項として、以下に、注釈１〜注釈４を記す。各注釈に記載した内容は、矛盾なき限り、任意に組み合わせることが可能である。
［注釈１］
２つの出力回路２０を並列駆動して１つの出力電圧Ｖｏを得る構成を上述したが、ＩＣ１０に３つ以上の出力回路２０を設けておき、３つ以上の出力回路２０を並列駆動して出力電圧Ｖｏが得られるよう、電源回路を形成しておいても良い。例えば、ＩＣ１０に第１〜第３出力回路２０を設けておく場合、制御回路５０は、上述の第１モード若しくは第２モード、又は、第１〜第３出力回路２０を用いて出力電圧Ｖｏを生成する第３モードを、実動作モードとして用いて動作することができる。
第３モードにおいて、制御回路５０は、第２モードと同様、第１〜第３出力回路２０のＦＥＴ２１が同期してオン又はオフするように且つ第１〜第３出力回路２０のＦＥＴ２２が同期してオン又はオフするように、計６つのＦＥＴ（２１、２２）のオン／オフ制御（同期オン／オフ制御）を行えば良い。但し、実動作モードを第１又は第２モードから第３モードへ切り替える際、各出力回路２０のＦＥＴ２２がオンとなる状態で第３モードの動作が開始することを禁止すると良い。尚、第３モードでも、第２モードと同様、第１及び第２出力回路２０のＦＥＴ２１が同期してオン又はオフし且つ第１及び第２出力回路２０のＦＥＴ２２が同期してオン又はオフするため、第３モードは第２モードの一種であると考えることもできる。
［注釈２］
Ｎチャンネル型のＦＥＴがＰチャンネル型のＦＥＴに置き換わるように、又は、Ｐチャンネル型のＦＥＴがＮチャンネル型のＦＥＴに置き換わるように、適宜、上述の各回路を変更することが可能である。例えば、図１５のＦＥＴ４３１〜４３４を、Ｎチャンネル型のＭＯＳＦＥＴであるＦＥＴ４３１Ｎ〜４３４Ｎに変更すると、図１５の比較回路４０Ａは図１８の比較回路４０Ｂのように変形される。比較回路４０Ｂを電源回路（１、１ａ、１ｂ）の比較回路４０として用いても良い。
ＦＥＴ４３１Ｎ〜４３４Ｎのドレインには、基準電圧ＶＲＥＦ及びフィードバック電圧ＶＦＢよりも大きな正の直流電圧ＶＣＣが印加される。ＦＥＴ４３１Ｎ及び４３２Ｎのゲートには基準電圧ＶＲＥＦが印加され、ＦＥＴ４３３Ｎ及び４３４Ｎのゲートにはフィードバック電圧ＶＦＢが印加される。ＦＥＴ４３１Ｎ〜４３４Ｎには、夫々、抵抗４２１〜４２４を介して、各々定電流ＩＣＣを流す定電流源４１１Ｎ〜４１４Ｎが接続される。定電流源４１１Ｎ〜４１４Ｎの夫々は、Ｎチャンネル型のＭＯＳＦＥＴによるカレントミラー回路にて形成される。
ＦＥＴ４３１Ｎのソース電位（グランドから見た電位）より抵抗４２１の電圧降下分だけ低い電位と、ＦＥＴ４３３Ｎのソース電位（グランドから見た電位）より抵抗４２３の電圧降下分だけ低い電位とを比較器４２Ｂにて比較することで、信号ＨＹＳＣＯＭＰ＿Ｌを生成することができる。同様に、ＦＥＴ４３２Ｎのソース電位（グランドから見た電位）より抵抗４２２の電圧降下分だけ低い電位と、ＦＥＴ４３４Ｎのソース電位（グランドから見た電位）より抵抗４２４の電圧降下分だけ低い電位とを比較器４１Ｂにて比較することで、信号ＨＹＳＣＯＭＰ＿Ｈを生成することができる。
［注釈３］
上述の各回路におけるＭＯＳＦＥＴを、接合型電界効果トランジスタ（ＪＦＥＴ）又はバイポーラトランジスタに置き換えても良い。ＭＯＳＦＥＴの代わりにバイポーラトランジスタを利用する場合、上述の各説明におけるゲート、ドレイン、ソースを、夫々、ベース（制御端子）、コレクタ、エミッタに読み替えれば良い。
［注釈４］
例えば、以下のように考えることができる。ＩＣ１０は、上述の電源回路（１、１ａ又は１ｂ）を形成するための集積回路を含んだ半導体装置である。図６の電子機器１００は当該半導体装置を備えている。ＩＣ１０の中に、上述の電源回路（１、１ａ又は１ｂ）を形成する回路以外の回路（例えば、他の電源回路用の回路）が更に含まれていても構わない。
１、１ａ、１ｂ 電源回路
１０ ＩＣ
２０ 出力回路
３０ 基準電圧生成回路
４０ ヒステリシス付比較回路
５０ 制御回路
８０ 上位ブロック
１１０ 主処理部
１２０ 磁気ディスク
ＵＢ１、ＵＢ２ 単位ブロック

Claims (9)

  1. 入力電圧から出力電圧を生成する電源回路において、
    前記入力電圧が加わる端子に接続された第１スイッチング素子及び基準電位ラインに接続される第２スイッチング素子の直列回路を有して、前記第１及び第２スイッチング素子の接続点から前記出力電圧の元になる電圧を出力可能な出力回路を複数備えるとともに、前記出力電圧に応じたフィードバック電圧に基づき各出力回路の第１及び第２スイッチング素子のオン／オフを制御する制御回路を備え、
    前記制御回路は、複数の出力回路に含まれる第１及び第２出力回路の内、前記第１出力回路のみを用いて前記出力電圧を生成する第１モードと、前記第１及び第２出力回路を用いて前記出力電圧を生成する第２モードとを含む複数のモードの何れかにて動作し、前記第１モードの動作から前記第２モードの動作へ切り替える際、各出力回路の第２スイッチング素子がオンとなる状態で前記第２モードの動作が開始することを禁止する
    ことを特徴とする電源回路。
  2. 前記第２モードにおいて、前記制御回路は、各出力回路の第１スイッチング素子が同期してオン又はオフするように且つ各出力回路の第２スイッチング素子が同期してオン又はオフするように、各スイッチング素子の同期制御を行う
    ことを特徴とする請求項１に記載の電源回路。
  3. 前記第１モードから前記第２モードへの切り替えを指示するモード切替信号を出力するモード指示回路を更に備え、
    前記制御回路は、前記第１出力回路の第１スイッチング素子をオンしている期間中に、前記モード切替信号の入力を受けたとき、前記モード切替信号の入力タイミングから前記同期制御を開始する一方で、
    前記第１出力回路の第２スイッチング素子をオンしている期間中に前記モード切替信号の入力を受けたとき、その後、前記第１出力回路の第１スイッチング素子をオンするための信号が出力されるまで前記同期制御の実行を待機する
    ことを特徴とする請求項２に記載の電源回路。
  4. 基準電圧を生成する基準電圧生成回路と、前記基準電圧より所定の第１ヒステリシス電圧だけ高い電圧と前記フィードバック電圧との比較結果を示す第１比較結果信号、及び、前記基準電圧より所定の第２ヒステリシス電圧だけ低い電圧と前記フィードバック電圧との比較結果を示す第２比較結果信号を生成する比較回路と、を更に備え、
    前記制御回路は、前記第１及び第２比較結果信号に基づき前記第１及び第２スイッチング素子のオン／オフを制御し、
    前記比較回路では、前記基準電圧を第１及び第２トランジスタの各制御端子に印加する一方で前記フィードバック電圧を第３及び第４トランジスタの各制御端子に印加し、前記第１〜第４トランジスタの夫々に抵抗を介して定電流を流すことで生成された第１〜第４電圧を用いて前記第１及び第２比較結果信号を生成する
    ことを特徴とする請求項１〜３の何れかに記載の電源回路。
  5. 前記比較回路では、前記基準電圧を前記第１及び第２トランジスタの各制御端子に印加して前記第１及び第２トランジスタの夫々に抵抗を介して定電流を流すことで前記第１及び第２電圧を生成すると共に、前記フィードバック電圧を前記第３及び第４トランジスタの各制御端子に印加して前記第３及び第４トランジスタの夫々に抵抗を介して定電流を流すことで前記第３及び第４電圧を生成し、前記第１及び第３電圧の比較と前記第２及び第４電圧の比較によって前記第１及び第２比較結果信号を生成する
    ことを特徴とする請求項４に記載の電源回路。
  6. 前記第１〜第４トランジスタとして共通の型を有する４つのトランジスタを用い、
    前記第１〜第４トランジスタに供給される４つの定電流を、全て、共通の型のトランジスタにて形成されるカレントミラー回路にて生成した
    ことを特徴とする請求項４又は５に記載の電源回路。
  7. 請求項１〜６の何れかに記載の電源回路を形成するための集積回路を含む
    ことを特徴とする半導体装置。
  8. 請求項７に記載の半導体装置を備えた
    ことを特徴とする電子機器。
  9. 請求項７に記載の半導体装置と、
    前記半導体装置を用いて形成された電源回路の出力電圧を用いて磁気ディスクのデータに対する信号処理を行う信号処理部と、を備えた
    ことを特徴とする磁気ディスク装置。
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