以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量又は部材等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量又は部材等の名称を省略又は略記することがある。
図1は、本発明の実施形態に係る磁気ディスク装置としてのハードディスク装置(以下HDD装置と称する)100の機構に関わる概略構成図である。図2(a)は、HDD装置100の電気的な概略ブロック図である。
HDD装置100は、記録媒体としての磁気ディスク110と、磁気ディスク110に対して情報の書き込み及び読み込みを行う磁気ヘッドであるヘッド111と、ヘッド111を磁気ディスク110の半径方向に対して移動自在に支持するアーム112と、磁気ディスク110を支持及び回転させるスピンドルモータ113(以下SPM113と称する)と、アーム112を回転駆動及び位置決めすることでヘッド111を磁気ディスク110の半径方向に対して移動させ且つ位置決めするボイスコイルモータ114(以下VCM114と称する)と、ヘッド111が磁気ディスク110の外周の外側に移動した際、ヘッド111を磁気ディスク110から離間した所定の退避位置に保持するランプ部115と、を備える。磁気ディスク110、ヘッド111、アーム112、SPM113、VCM114及びランプ部115は、HDD装置100の筐体内に収められる。尚、磁気ディスク110の半径方向における移動とは、円盤形状を有する磁気ディスク110の外周と中心とを結ぶ方向における移動を意味するが、磁気ディスク110の半径方向における移動が、磁気ディスク110の外周と中心とを結ぶ方向における移動の成分に加えて、他の方向(例えば磁気ディスクの外周の接線方向)における移動の成分を含むこともある。
HDD装置100には、電気的な構成部品として、ドライバIC10、信号処理回路120、MPU(micro-processing unit)130及び電源回路140が設けられている。電源回路140は、ドライバIC10及び信号処理回路120、MPU130を駆動するための電源電圧を、それらに供給する。
信号処理回路120は、磁気ディスク110への情報の書き込み時には、当該情報を書き込むための記録信号をヘッド111に出力し、磁気ディスク110から情報を読み出す時には、磁気ディスク110から読み出された信号に対して必要な信号処理を施し、これによって得られた信号をMPU130に送る。MPU130は、信号処理回路120の制御を通じてヘッド111による情報の書き込み動作及び読み込み動作を制御する。
ドライバIC10は、図2(b)に示すような、半導体集積回路を、樹脂にて構成された筐体(パッケージ)内に封入することで形成された電子部品(モータドライバ装置)である。尚、図2(b)に示されるドライバIC10のピン数(外部端子の数)は例示に過ぎない。ドライバIC10には、SPM113を駆動するためのSPMドライバ11及びVCM114を駆動するためのVCMドライバ12が設けられる他、MPU130及びドライバIC10間の双方向通信を可能とするためのIF回路(インターフェース回路)13や、IF回路13にてMPU130から受けた制御データに基づきSPMドライバ11及びVCMドライバ12の動作を制御する制御回路14などが設けられる。
MPU130は、ドライバIC10のSPMドライバ11を制御することによりSPM113の駆動制御を通じて磁気ディスク110の回転制御を行い、ドライバIC10のVCMドライバ12を制御することによりVCM114の駆動制御を通じてヘッド111の移動制御及び位置決めを行う。磁気ディスク110の各箇所には磁気ディスク110上の各々の位置を示す位置情報が記録されており、磁気ディスク110上にヘッド111が位置しているとき、この位置情報はヘッド111により読み取られて、信号処理回路120を通じてMPU130に伝達される。MPU130は当該位置情報に基づいてVCMドライバ12を制御でき、この制御を通じてVCMドライバ12がVCM114に必要な駆動電流を供給することでヘッド111の移動及び位置決めが実現される。尚、ヘッド111が磁気ディスク110上に位置しているとは、ヘッド111が微小な空間を隔てて磁気ディスク110の上方に位置していることを意味する。
VCMドライバ12は、パルス幅変調された電圧をVCM114の駆動電圧として供給することで間欠的にVCM114に電力を供給するPWM駆動方式、又は、パルス幅変調されていない連続的な電圧をVCM114の駆動電圧として供給することでVCM114に常時電力を供給するリニア駆動方式にて、動作することができる。VCMドライバ12に、PWM駆動方式用の回路とリニア駆動方式用の回路を設けておいて良く、この場合、それらの回路を切り替えて使用することでPWM駆動方式及びリニア駆動方式の何れかでVCM114が駆動される。尚、PWM駆動方式用の回路とリニア駆動方式用の回路の内、一方の回路の一部は他方の回路の一部として兼用されて良い。
図3を参照し、リニア駆動方式によりVCM114を駆動するための回路構成を説明する。ドライバIC10に設けられる外部端子には、図3に示される端子VT1、VT2、AOUT、BOUT、KSNS、ISNS、EIN及びEOUTが含まれ、後述の図5に示される端子ADCFILTも含まれる。ドライバIC10には、出力段回路20、増幅回路31、DAC32、演算増幅器33、アイソレーションFET(field-effect transistor)34、アイソレーションFETドライバ35、逆起電力検出回路40、抵抗Ri及びRfが、半導体集積回路の形態で設けられ、この内、出力段回路20、増幅回路31、DAC32、演算増幅器33、逆起電力検出回路40、抵抗Ri及びRfは、VCMドライバ12の構成要素に含まれる。この他にも、VCMドライバ12及びドライバIC10には様々な回路素子が設けられているが、図3には、本実施形態の動作の説明に必要な要部のみが抜粋して図示されている。
電源回路140(図2参照)から所定の正の直流電圧値を有する電源電圧VDDが端子VT1に供給される。アイソレーションFET34は、端子VT1及びVT2間に直列に介在するNチャネル型のMOSFET(metal-oxide-semiconductor field-effect transistor)であり、アイソレーションFET34がオンのときにのみ、端子VT1における電源電圧VDDがFET34を通じて端子VT2に加わる。端子VT2に加わる電圧を電源電圧VPWRと称する。アイソレーションFETドライバ35は、直流の電源電圧VCPにて駆動し、制御回路14(図2)の制御の下で、アイソレーションFET34のオン、オフを制御する。FET34がオフとされる状態もあるが、以下では、FET34が常にオンであると仮定する。そうすると、FET34のオン抵抗を無視すれば、電源電圧VDDと電源電圧VPWRは互いに同じ電圧値を有する。数値例に過ぎないが、ここでは、電源電圧VPWRが12Vであるとし、電源電圧VCPは電源電圧VPWRよりも高く17Vであるとする。電源電圧VCPは、電源電圧VDDに基づきチャージポンプ回路等を利用してドライバIC10にて生成される。
端子VT1及びグランド間には、端子VT1への印加直流電圧を安定化させるためのコンデンサCVDDが接続され、端子VT2及びグランド間には、端子VT2への印加直流電圧を安定化させるためのコンデンサCVPWRが接続される。グランドとは、0V(ゼロボルト)の基準電位を有する基準電位点を指す。尚、本実施形態において、電位はグランドを基準とする電位を指し、特に基準を示さずに記載される電圧は、グランドとの電位差を指す。グランドをグランドラインと読み替えても良い。本実施形態において、ラインとは、導線にて構成された配線又は所定パターン形状の導体を意味する。
VCM114は、2つの永久磁石と該2つの永久磁石により形成される磁界中に配置されたコイルとで構成される。LVCMはVCM114を構成するコイルを表す。IOUTは、VCM114に供給される電流であるVCM114の駆動電流を表す。当然であるが、VCM114への電流供給はコイルLVCMへの電流供給を意味する。端子AOUT及びBOUT間にセンス抵抗RS及びコイルLVCMの直列回路が接続される。より具体的には、端子AOUTにセンス抵抗RSの一端が接続される一方で端子BOUTにコイルLVCMの一端が接続され、センス抵抗RS及びコイルLVCMの他端同士が共通接続される。尚、VCM114は、等価的には、図4に示す如く、抵抗成分とインダクタンス成分の直列回路であると考えることができる。
駆動電流IOUTは、センス抵抗RS及びコイルLVCMの直列回路を経由して端子AOUT及びBOUT間に流れる。ここでは、端子AOUTから端子BOUTに向けて流れる駆動電流IOUTの極性が正であるとし、端子BOUTから端子AOUTに向けて流れる駆動電流IOUTの極性が負であるとする。正の駆動電流IOUTをコイルLVCMに供給することでヘッド111は磁気ディスク110の外周側から磁気ディスク110の中心に向けて移動し、負の駆動電流IOUTをコイルLVCMに供給することでヘッド111は磁気ディスク110の中心から磁気ディスク110の外周側に向けて移動する。
センス抵抗RSの一端と端子AOUTとの接続ノード(接続点)は端子KSNSに接続され、センス抵抗RSの他端(即ち、センス抵抗RSとコイルLVCMの接続ノード)は端子ISNSに接続される。尚、ここでは、センス抵抗RSがドライバIC10の外部に設けられた外付け抵抗であることを想定しているが、センス抵抗RSをドライバIC10の内部に形成しておいても良い。この場合、センス抵抗RSの電圧降下の信号を伝達する配線をドライバIC10内に設けておくことができる。
演算増幅器を含んで構成される増幅回路31は、端子ISNS及びKSNS間の電圧、即ち、端子ISNSにおける電位と端子KSNSにおける電位との差である差電圧(差分信号)を増幅し、増幅された差電圧を検出電圧VSNSとして出力する。検出電圧VSNSは、駆動電流IOUTの大きさ及び向きを示す電圧値を有する。
DAC32は、駆動電流IOUTの大きさ及び向きを指定するデジタル信号VDAC[14:0]をアナログの制御電圧VCNTに変換して出力するデジタル/アナログ変換器である。ここではデジタル信号VDAC[14:0]のビット数は15であるが、当該ビット数は15以外でも良い。MPU130は、VCM114のトルクを指定するVCM制御データをドライバIC10に供給することができ、VCM制御データに基づきドライバIC10内でデジタル信号DAC[14:0]が生成される。VCM制御データにより駆動電流IOUTの大きさ及び向きを指定するデジタル信号VDAC[14:0]が定まるため、VCM制御データを電流指令と考えることもできる。VCMドライバ12は、MPU130からの電流指令に従った駆動電流IOUTをVCM114に供給することとなる。尚、ドライバIC10には、MPU130からのVCM制御データを受信するための通信用外部端子(不図示)が設けられ、通信用外部端子を介してVCM制御データがIF回路13に入力される。
ヘッド111が磁気ディスク110上に位置しているとき、MPU130は、ヘッド111から読み出された位置情報に基づきVCM制御データを作成することができる。ヘッド111が磁気ディスク110の外周の外側に位置している場合など、ヘッド111にて位置情報が読み出されていない状態においては、MPU130は、位置情報に頼らずにVCM制御データを作成することができる。例えば、ヘッド111を退避位置から磁気ディスク110上に移動させる場合には所定の正の駆動電流IOUTの供給を指示するVCM制御データを作成すれば良い。
増幅回路31から出力される検出電圧VSNSが加わるラインは抵抗Rfを介して演算増幅器33の反転入力端子に接続され、DAC32から出力される制御電圧VCNTが加わるラインは抵抗Riを介して演算増幅器33の反転入力端子に接続される。演算増幅器33の非反転入力端子には、ドライバIC10内で生成された直流電圧である所定の基準電圧VCMREFが印加される。検出電圧VSNS及び制御電圧VCNTに基づく、演算増幅器33の反転入力端子に入力される電圧を、電圧VEINと称する。
演算増幅器33は、電圧VEINと基準電圧VCMREFとの誤差を増幅し、増幅された誤差を、自身の出力端子から誤差電圧VEOUTとして出力する誤差増幅器として機能する。ここでは、演算増幅器33とコンデンサCc及びCfと抵抗Rcとで積分器が構成されているものとする。具体的には、誤差増幅器33の反転入力端子、出力端子は、夫々、端子EIN、EOUTに接続され、且つ、コンデンサCfが端子EIN及びEOUT間に接続されていると共に、位相補償用のコンデンサCc及び抵抗Rcの直列回路も端子EIN及びEOUT間に接続されている。ここでは、コンデンサCc及びCf並びに抵抗RcがドライバIC10の外付け部品として設けられていることを想定しているが、コンデンサCc及びCf並びに抵抗Rcの全部又は一部はドライバIC10に内蔵されるものであっても良い。
出力段回路20は、端子AOUTに接続される第1出力段回路21及び端子BOUTに接続される第2出力段回路22から成り、制御電圧VCNTに応じた駆動電流IOUT(即ちVCM制御データにて指定された大きさ及び向きの駆動電流IOUT)がVCM114に供給されるよう、誤差電圧VEOUTに基づく駆動電圧を端子AOUT及びBOUT間に印加する。
例えば、出力段回路21及び22の夫々は電源電圧VPWRが加わるラインとグランドとの間に設けられるハーフブリッジ回路から成り、出力段回路21のハーフブリッジ回路と出力段回路22のハーフブリッジ回路にてVCM114に対するフルブリッジ回路を構成する。そして、出力段回路21及び22の夫々にて誤差電圧VEOUTを所定の直流の対比用電圧(ここでは、電源電圧VPWRの半分の電圧にて安定化された直流電圧HF_VPWR)と比較し、誤差電圧VEOUTが対比用電圧よりも高いときには、誤差電圧VEOUTと対比用電圧との差に応じた正の駆動電流IOUTがVCM114に供給されるように、且つ、誤差電圧VEOUTが対比用電圧よりも低いときには、誤差電圧VEOUTと対比用電圧との差に応じた負の駆動電流IOUTがVCM114に供給されるように、各ハーフブリッジ回路の各トランジスタの状態を制御する。これにより、VCM114に流れる駆動電流IOUTを制御電圧VCNTに応じた電流(従ってVCM制御データにて指定される電流)にすることができる。出力段回路20の詳細回路については後述される。
逆起電力検出回路40は、負荷電流としてVCM114に供給される駆動電流IOUTと、VCM114の両端における電圧と、に基づいて、VCM114にて生じる逆起電力を検出し、逆起電力の検出結果を表す逆起電力信号を生成及び出力する。具体的には、逆起電力検出回路40は、端子BOUT、KSNS及びISNSに接続され、駆動電流IOUTを表す端子KSNS及びISNS間の電圧(即ち端子KSNS及びISNS間の電位差)と、VCM114の一端(換言すればコイルLVCMの一端)での電圧に相当する端子BOUTの電圧と、VCM114の他端(換言すればコイルLVCMの他端)での電圧に相当する端子ISNSの電圧とに基づいて、VCM114の逆起電力を検出する。
VCM(ボイスコイルモータ)の供給電流とVCMの両端における電圧とに基づきVCMの逆起電力を検出する公知の任意の回路(上記特許文献1に示された回路を含む)を、逆起電力検出回路40として採用できるが、図5に、逆起電力検出回路40の内部構成例を示す。
図5の逆起電力検出回路40は、演算増幅器41及び42、ADC43並びに抵抗R1~R8を含んで構成される。抵抗R1~R8の内、抵抗R2、R3、R6及びR7は、デジタルポテンショメータ等による可変抵抗として構成されている。可変抵抗R6及びR7の各抵抗値は可変抵抗R3の抵抗値の2倍とされる。逆起電力の正確なる検出を担保すべく、可変抵抗R2、R3、R6及びR7の抵抗値は、ドライバIC10単体の製造時における校正処理又はドライバIC10がHDD装置100に組み込まれた状態で実行される校正処理の中で最適化される。
図5の逆起電力検出回路40における各端子及び各素子の接続関係を説明する。演算増幅器41において、反転入力端子は抵抗R1を介して端子KSNSに接続されていると共に抵抗R2を介して自身の出力端子に接続され、非反転入力端子は端子ISNSに直接接続されている。このため、演算増幅器41と抵抗R1及びR2とで、センス抵抗RSの電圧降下を増幅する増幅回路が形成されることになる。
また、演算増幅器41の出力端子は抵抗R3を介して演算増幅器42の非反転入力端子に接続され、演算増幅器42の非反転入力端子には抵抗R4を介して基準電圧VCMREFが印加される。つまり、演算増幅器41の出力電圧と基準電圧VCMREFとの差を抵抗R3及びR4にて分圧したものが、演算増幅器42の非反転入力端子に加わる。一方、演算増幅器42の反転入力端子は、抵抗R6を介して端子ISNSに接続され、且つ、抵抗R7を介して端子BOUTに接続され、且つ、抵抗R5を介して演算増幅器42の出力端子に接続される。公知技術に属するため詳細な説明は割愛するが、上述の如く逆起電力検出回路40を構成することで、演算増幅器42の出力端子における電圧V42は、VCM114の逆起電力を表す電圧値を有することになる。つまり、図5の逆起電力検出回路40にてVCM114の逆起電力が検出されることになる。
演算増幅器42の出力端子は抵抗R8を介して端子ADCFILTに接続され、端子ADCFILTとグランドとの間にはコンデンサCafが接続される。コンデンサCafはドライバIC10の外付け部品となっているが、コンデンサCafをドライバIC10内に形成する変形も可能である。抵抗R8及びコンデンサCafにて電圧V42に対するローパスフィルタが形成され、電圧V42における高周波成分が低減された電圧VADCFILTが端子ADCFILTに加わる。ADC43は、アナログの電圧VADCFILTをデジタル信号VADC[9:0]に変換するアナログ/デジタル変換器である。ここでは信号VADC[9:0]のビット数は10であるが、当該ビット数は10以外でも良い。
デジタル信号VADC[9:0]は、VCM114の逆起電力の検出値を表す信号(逆起電力信号)として、IF回路13を介してMPU130に伝達される。MPU130は、デジタル信号VADC[9:0]にて示されるVCM114の逆起電力の検出値に基づき、ドライバIC10に供給すべき上記VCM制御データを決定する。これにより例えば、VCM114を用いてヘッド111を所望の速度で移動させる速度制御やVCM114に所望のトルクを発生させるトルク制御を高精度に実現することが可能となる。V42、VADCFILT及びVADC[9:0]は上記の逆起電力信号に属すると言える。
図6及び図7に、第1出力段回路21及び第2出力段回路22の回路構成を示す。第1出力段回路21の回路構成及び動作と第2出力段回路22の回路構成及び動作は互いに同じであるので、以下では、出力段回路21に注目して出力段回路の回路構成及び動作の説明を行い、出力段回路22に注目したそれらの説明を省略する(後述の各実施例でも同様)。但し、必要のあるときには、出力段回路21と出力段回路22の区別を示した上で、出力段回路22に関する説明を付加する。
第1出力段回路21は、ハイサイドトランジスタとしてのパワートランジスタTrH及びローサイドトランジスタとしてのパワートランジスタTrLと、ドライバ51及び61と、トランジスタ52~55及び62~65と、キャンセル回路CNCと、を備える。パワートランジスタTrH及びTrLは電圧制御型のトランジスタである。ここでは、パワートランジスタTrH及びTrLと、トランジスタ54、55、64及び65は、Nチャネル型のMOSFET(metal-oxide-semiconductor field-effect transistor)として構成されている。トランジスタ52、53、62及び63は、Pチャネル型のMOSFETとして構成されている。第2出力段回路22にも上記各種の回路素子が設けられることになるが、以下に述べるパワートランジスタTrH及びTrL、ドライバ51及び61、トランジスタ52~55及び62~65及びキャンセル回路CNCは、特に記述無き限り、第1出力段回路21に設けられたものを指す(後述の各実施例でも同様)。
電源電圧VPWRが加わるラインを電源ラインLN_VPWRと称する。パワートランジスタTrH及びTrLの直列回路にて構成されるハーフブリッジ回路が、パワートランジスタTrHを高電位側にして電源ラインLN_VPWR及びグランド間に接続される。より具体的には、パワートランジスタTrHのドレインは電源ラインLN_VPWRに接続され、パワートランジスタTrLのソースはグランドに接続され、パワートランジスタTrHのソースとパワートランジスタTrLのドレインはVCM接続端子に共通接続される。第1出力段回路21にとってのVCM接続端子は端子AOUTである。第2出力段回路22にとってのVCM接続端子は端子BOUTである(図7参照)。
トランジスタ52及び53のソースには電源電圧VCPが印加される。トランジスタ52及び53のゲートとトランジスタ52のドレインはドライバ51の第1出力端子に共通接続される。トランジスタ54及び55のゲートとトランジスタ54のドレインはドライバ51の第2出力端子に共通接続される。トランジスタ54及び55のソースはVCM接続端子に共通接続される。トランジスタ53及び55の各ドレインはパワートランジスタTrHのゲートに接続される。トランジスタ53及び55の各ドレインとパワートランジスタTrHのゲートとを接続するラインをゲートライン56と称する。
電源電圧VCPが印加されるラインからトランジスタ52のソース及びドレインを経由してドライバ51の第1出力端子に流れ込む電流をI52にて表す。ドライバ51の第2出力端子からトランジスタ54のドレインに流れる電流をI54にて表す。トランジスタ52及び53にてトランジスタ52を電流入力側とするカレントミラー回路が形成され、トランジスタ53には電流I52に比例する電流が流れる。トランジスタ54及び55にてトランジスタ54を電流入力側とするカレントミラー回路が形成され、トランジスタ55には電流I54に比例する電流が流れる。
トランジスタ62及び63のソースには電源電圧VCPが印加される。トランジスタ62及び63のゲートとトランジスタ62のドレインはドライバ61の第1出力端子に共通接続される。トランジスタ64及び65のゲートとトランジスタ64のドレインはドライバ61の第2出力端子に共通接続される。トランジスタ64及び65の各ソースはグランドに接続される。トランジスタ63及び65の各ドレインはパワートランジスタTrLのゲートに接続される。
電源電圧VCPが印加されるラインからトランジスタ62のソース及びドレインを経由してドライバ61の第1出力端子に流れ込む電流をI62にて表す。ドライバ61の第2出力端子からトランジスタ64のドレインに流れる電流をI64にて表す。トランジスタ62及び63にてトランジスタ62を電流入力側とするカレントミラー回路が形成され、トランジスタ63には電流I62に比例する電流が流れる。トランジスタ64及び65にてトランジスタ64を電流入力側とするカレントミラー回路が形成され、トランジスタ65には電流I64に比例する電流が流れる。
ドライバ51は、電流I52の引き込みと電流I54の吐き出しを行うドライバであり、ドライバ61は、電流I62の引き込みと電流I64の吐き出しを行うドライバである。第1出力段回路21に供給される誤差電圧VEOUT及び対比用電圧(ここでは直流電圧HF_VPWR)に基づいて、ドライバ51は電流I52及びI54の大きさを制御し、ドライバ61は電流I62及びI64の大きさを制御する。この際、出力段回路21内のパワートランジスタTrH及びTrLが同時にオンとなることが無いように、電流I52、I54、I62及びI64が制御される。
キャンセル回路CNCはパワートランジスタTrHのドレイン(従って電源ラインLN_VPWR)と、ゲートライン56との間に接続されるが、その内部構成及び動作については後述するものとする。
任意のFET(電界効果トランジスタ)をスイッチング素子として用いる場合、FETはオフ又はオンの状態をとる。即ち、FETについて、ゲート-ソース間電圧が所定のゲート閾値電圧(ゲートカットオフ電圧)未満であるとき、FETはオフとなり、ゲート-ソース間電圧が所定のゲート閾値電圧よりも十分に高いとき、FETはオンとなる。FETをスイッチング素子として捉えたとき、FETがオフとなる領域、状態は一般に遮断領域、遮断状態と称され、FETがオンとなる領域、状態は一般に飽和領域、飽和状態と称される。尚、任意のFETについて、ゲート-ソース間電圧とは、当該FETのソースの電位から見た当該FETのゲートの電位を指す。
リニア駆動方式では、パワートランジスタについて、遮断領域と飽和領域の間の領域である線形領域(能動領域)、換言すれば、遮断状態と飽和状態の間の状態である線形状態(能動状態)も利用される。即ち例えば、VCM114に正の駆動電流IOUTを供給する際には、第1出力段回路21のパワートランジスタTrLをオフとし且つ第2出力段回路22のパワートランジスタTrH、TrLを夫々オフ、オンとした状態で、第1出力段回路21のパワートランジスタTrHが線形領域で動作するように、第1出力段回路21のパワートランジスタTrHのゲート-ソース間電圧を制御することができる(但し、この際、第2出力段回路22のパワートランジスタTrLを線形領域で動作させても良い)。パワートランジスタTrHのゲート-ソース間電圧を特に記号VGSにて参照する。周知の如く、線形領域においてゲート-ソース間電圧VGSを高めるほど、パワートランジスタTrHのドレイン-ソース間抵抗が低くなる。
電流I52及びI54の制御を通じたパワートランジスタTrHの状態制御方法を説明する。以下では説明の具体化のため、トランジスタ52及び53のドレイン電流の大きさが互いに同じであると共にトランジスタ54及び55のドレイン電流の大きさが互いに同じであり、平衡状態では、I52=I54となる、従ってトランジスタ53及び55のドレイン電流が互いに一致するものする。パワートランジスタTrHについて、平衡状態とは、電流I52及びI54の制御を通じてパワートランジスタTrHのゲート電位を変化させない状態を指し、平衡状態では、トランジスタ53及び55に共通の電流が流れるのみでトランジスタ53又は55とゲートライン56とを経由する電路に電流は流れない。
平衡状態を起点として、ゲート-ソース間電圧VGSを高める際には、ドライバ51は電流I52を増加させる一方で電流I54を減少させる。そうすると、トランジスタ53のドレイン電流が増加する一方でトランジスタ55のドレイン電流が減少し、トランジスタ53のドレイン電流の増加分とトランジスタ55のドレイン電流の減少分の和に相当する電流が、トランジスタ53を経由してゲートライン56に流れ込む。結果、ゲートライン56に流れ込む電流の大きさに応じた速さで、パワートランジスタTrHのゲート電位が増加してゆき、これに伴ってゲート-ソース間電圧VGSが増大してゆく。
逆に平衡状態を起点として、ゲート-ソース間電圧VGSを低下させる際には、ドライバ51は電流I52を減少させる一方で電流I54を増大させる。そうすると、トランジスタ53のドレイン電流が減少する一方でトランジスタ55のドレイン電流が増大し、トランジスタ53のドレイン電流の減少分とトランジスタ55のドレイン電流の増大分の和に相当する電流が、ゲートライン56からトランジスタ55に向けて流れる。結果、ゲートライン56からトランジスタ55への電流の大きさに応じた速さで、パワートランジスタTrHのゲート電位が減少してゆき、これに伴ってゲート-ソース間電圧VGSが低下してゆく。
電流I62及びI64の制御を通じたパワートランジスタTrLの状態制御方法は、電流I52及びI54の制御を通じたパワートランジスタTrHの状態制御方法と同様である。
ところで、ここまでは特に意識しなかったが、VCM114の駆動電圧とSPM113の駆動電圧は共通の電源電圧VPWRとなっている。そして、SPMドライバ11は、電源電圧VPWRをスイッチングして得られるスイッチング電圧をSPM113に供給することでSPM113を駆動する。スイッチングは、通常、パルス幅変調により実現される。即ち、SPMドライバ11は、電源電圧VPWRに基づきSPM113をPWM(pulse width modulation)駆動して良い。
図8を参照し、より具体的には例えば、SPM113は、スター結線されたU相のコイル113u、V相のコイル113v及びW相のコイル113wから成る三相直流モータである一方で、SPMドライバ11は、コイル113uの一端に接続されたハーフブリッジ回路11auと、コイル113vの一端に接続されたハーフブリッジ回路11avと、コイル113wの一端に接続されたハーフブリッジ回路11awと、各ハーフブリッジ回路の各トランジスタをオン、オフするためのドライブ回路11bと、ドライブ回路11bの動作を制御する制御回路11cを備える。コイル113u、113v及び113wの他端同士は中性点113nにて共通接続されている。
ハーフブリッジ回路11au、11av及び11awの夫々は、電源電圧VPWRが加わるライン(即ち電源ラインLN_VPWR)とグランドとの間に直列に接続されたハイサイドトランジスタ及びローサイドトランジスタから成る。SPMドライバ11の各ハーフブリッジ回路において、ハイサイドトランジスタ及びローサイドトランジスタ間の接続点が、対応するコイルの一端に接続される。
公知技術に属するため詳細な説明は割愛するが、制御回路11cは、例えば、コイル113uの一端とハーフブリッジ回路11auとの接続点の電位、コイル113vの一端とハーフブリッジ回路11avとの接続点の電位、コイル113wの一端とハーフブリッジ回路11awとの接続点の電位、及び、中性点113nの電位などに基づいて、U相用のPWM信号、V相用のPWM信号及びW相用のPWM信号を生成する。そして、ドライブ回路11bが各PMM信号を各ハーフブリッジ回路(11au、11av、11aw)に供給することで、電源電圧VPWRをパルス幅変調して得られる電圧であるU相用、V相用及びW相用のスイッチング電圧を生成し、U相用、V相用及びW相用のスイッチング電圧を夫々コイル113u、113v及び113wに供給する。この際、例えば、コイル113u、113v及び113wに流れる電流が夫々に正弦波状になるように各相のPWM信号が生成されて良い。
電源電圧VPWRに基づきSPM113がPWM駆動される場合、電源電圧VPWRが加わるライン(即ち電源ラインLN_VPWR)からSPM113へと流れる電流は、スイッチングの周期であるPWM周波数にて変動し、当該変動は、電源電圧VPWRの変動をもたらす。以下に述べる電源電圧VPWRの変動は、SPM113のPWM駆動に基づき発生する電源電圧VPWRの変動を含むものとする。電源電圧VPWRの変動を抑制するためにコンデンサCVPWR(図3)が設けられるが、ここでは電源電圧VPWRの変動が無視できない程度に大きいものとする。またここでは、SPM113の駆動におけるPWM周波数が100kHz(キロヘルツ)であるとする。そうすると、電源電圧VPWRの変動は100kHzの周波数成分を含む。
図9を参照し、電源電圧VPWRの変動が出力段回路20の動作に与える影響を説明する。電源電圧VPWRの変動が第1出力段回路21の動作に与える影響と、電源電圧VPWRの変動が第2出力段回路22の動作に与える影響は同様であるため、以下では、出力段回路21及び22の内、出力段回路21のみに注目して、上記の影響の説明や、その影響を打ち消すためのキャンセル回路CNCの構成及び動作を説明する。ここでは、VCM114に正の駆動電流IOUTを供給するべく、第1出力段回路21のパワートランジスタTrLをオフとし且つ第2出力段回路22のパワートランジスタTrH、TrLを夫々オフ、オンとした状態で、第1出力段回路21のパワートランジスタTrHが線形領域で動作するように、第1出力段回路21のパワートランジスタTrHのゲート-ソース間電圧VGSを制御されている状況(以下、この状況を、便宜上、正のリニア駆動状況と称する)を想定する。但し、正のリニア駆動状況において、第2出力段回路22のパワートランジスタTrLが線形領域で動作されていても良い。
図9に示されるCpは、パワートランジスタTrHにおけるゲート及びドレイン間の寄生容量を表している。電源電圧VPWRが変動したとき、寄生容量Cpを通じてパワートランジスタTrHのゲートと電源ラインLN_VPWRとの間に電流I1が流れる。今、キャンセル回路CNCが機能していない構成(出力段回路21からキャンセル回路CNCが除外されている構成;以下、キャンセル無し仮想構成と称する)を考えると、電流I1は、トランジスタ52~55から成る回路とパワートランジスタTrHのゲートとの間に流れる電流I2と一致する。
キャンセル無し仮想構成において、電源電圧VPWRの変動に基づき流れる電流I1は、ドライバ51及びトランジスタ52~55を用いた本来の動作とは無関係のノイズとして機能し、パワートランジスタTrHのゲート電圧(ゲートでの電位)を変動させ、パワートランジスタTrHのゲート-ソース間電圧VGSの変動を通じて、VCM接続端子(第1出力段回路21にとっては端子AOUT)の電圧に不必要なノイズ変動を生じさせる。
より具体的には、電源電圧VPWRが低下する過程においては、寄生容量Cpの蓄積電荷が減少する向きに電流が流れる、即ちパワートランジスタTrHのゲートから電源ラインLN_VPWRに向けて電流I1が流れる。この電流I1は、パワートランジスタTrHのゲート電位を低下させ、従ってパワートランジスタTrHのゲート-ソース間電圧VGSを低下させるように作用するため、パワートランジスタTrHのドレイン-ソース間抵抗の増大をもたらしてVCM接続端子(第1出力段回路21にとっては端子AOUT)の電圧を低下させる。逆に、電源電圧VPWRが上昇する過程においては、寄生容量Cpの蓄積電荷が増加する向きに電流が流れる、即ち電源ラインLN_VPWRからパワートランジスタTrHのゲートに向けて電流I1が流れる。この電流I1は、パワートランジスタTrHのゲート電位を増加させ、従ってパワートランジスタTrHのゲート-ソース間電圧VGSを増加させるように作用するため、パワートランジスタTrHのドレイン-ソース間抵抗の低下をもたらしてVCM接続端子(第1出力段回路21にとっては端子AOUT)の電圧を上昇させる。
VCM接続端子の電圧におけるノイズ変動は、VCM接続端子の電圧を利用する逆起電力の検出精度を劣化させるため、好ましくない。キャンセル回路CNCは、このようなノイズ変動を抑制するように作用する。即ち図10に示す如く、キャンセル回路CNCは、電源電圧VPWRの変動に基づき寄生容量Cpに流れる電流I1を間接的に検出し、電流I1の一部又は全部に相当するキャンセル電流I1’をパワートランジスタTrHのゲートに供給する(換言すればゲートライン56に供給する)又はパワートランジスタTrHのゲートから引き込む(換言すればゲートライン56から引き込む)ことにより、電源電圧VPWRの変動に基づいて寄生容量Cpに電流I1が流れることによるパワートランジスタTrHのゲート電圧の変動及びゲート-ソース間電圧VGSの変動を抑制する。換言すれば、キャンセル回路CNCは、電源電圧VPWRの変動に基づいて寄生容量Cpに電流I1が流れることによるパワートランジスタTrHのゲート電圧の変動及びゲート-ソース間電圧VGSの変動が抑制される向きに、キャンセル回路CNCとパワートランジスタTrHのゲートとの間においてキャンセル電流I1’を流す。
パワートランジスタTrHのゲートに対するキャンセル電流I1’の供給(即ち、キャンセル回路CNCからパワートランジスタTrHのゲートに向かう、キャンセル電流I1’分の正の電荷の流れ)は、パワートランジスタTrHのゲート電圧及びゲート-ソース間電圧VGSを上昇させる。逆に、パワートランジスタTrHのゲートからのキャンセル電流I1’の引き込み(即ち、パワートランジスタTrHのゲートからキャンセル回路CNCに向かう、キャンセル電流I1’分の正の電荷の流れ)は、パワートランジスタTrHのゲート電圧及びゲート-ソース間電圧VGSを低下させる。このため、キャンセル回路CNCは、パワートランジスタTrHのゲート電圧及びゲート-ソース間電圧VGSを低下させる向きに電流I1が流れる際には、パワートランジスタTrHのゲートに向けてキャンセル電流I1’を供給し、パワートランジスタTrHのゲート電圧及びゲート-ソース間電圧VGSを上昇させる向きに電流I1が流れる際には、パワートランジスタTrHのゲートからキャンセル電流I1’を引き込めばよい。
キャンセル回路CNCにより、VCM接続端子の電圧におけるノイズ変動が抑制されるため、VCM接続端子の電圧を利用する逆起電力検出の精度劣化が抑制される。逆起電力検出の精度劣化が抑制されることで、ヘッド111の速度制御やVCM114のトルク制御を最適なものに近づけることが可能となる。
理想的には、電源電圧VPWRの変動に基づきパワートランジスタTrHのゲートから寄生容量Cpを介して電源ラインLN_VPWRに電流I1が流れたときには、その電流I1の分だけキャンセル回路CNCからキャンセル電流I1’をパワートランジスタTrHのゲート(ゲートライン56)に供給し、且つ、電源電圧VPWRの変動に基づき電源ラインLN_VPWRから寄生容量Cpを介してパワートランジスタTrHのゲートに電流I1が流れたときには、その電流I1に相当するキャンセル電流I1’をパワートランジスタTrHのゲート(ゲートライン56)からキャンセル回路CNCに引き込むと良い。これにより、電源電圧VPWRの変動に基づく電流I1の流れによるパワートランジスタTrHのゲート電圧の変動及びゲート-ソース間電圧VGSの変動を最小限(究極的にはゼロ)に抑えることができる。
上述した装置及び回路の各構成及び各動作等を、便宜上、基本実施例と称する。以下、複数の実施例の中で、上述した装置及び回路についての詳細な説明や応用、変形技術を説明する。特に記述無き限り且つ矛盾無き限り、基本実施例に記載の事項が後述の各実施例に適用され、各実施例において基本実施例と矛盾する事項については、各実施例での記載が優先される。また矛盾無き限り、以下に述べる複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる(即ち複数の実施例の内の任意の2以上の実施例を組み合わせることも可能である)。尚、以下では、説明の具体化のため、抵抗値及び静電容量値等に関して具体的な数値を挙げているが、それらの数値は例示に過ぎず、当然ながら様々に変更可能である。
[第1実施例]
第1実施例を説明する。図11に、キャンセル回路CNCの例としてのキャンセル回路70を含んだ出力段回路21の回路図を示す。但し、図11では、図示の便宜上、トランジスタTrLのゲート電圧を制御するための回路の図示を省略している。
キャンセル回路70は、定電流源71と、カレントミラー回路72及び73と、変動検知コンデンサCdを備える。カレントミラー回路72は、Pチャネル型のMOSFETとして構成されたトランジスタ72a、72b及び72cから成り、カレントミラー回路73は、Nチャネル型のMOSFETとして構成されたトランジスタ73a及び73bから成る。周知の如く、カレントミラー回路では、電流の入力側に配置されたトランジスタに流れる電流に比例した電流が、電流の出力側に配置されたトランジスタに流れる。
トランジスタ72a、72b及び72cのソース同士は共通接続されて、それらの各ソースには電源電圧VCPが印加される。トランジスタ72a、72b及び72cのゲート同士は共通接続され、それらのゲートはトランジスタ72aのドレインに接続される。定電流源71はトランジスタ72aのドレインとグランドとの間に挿入され、定電流ICCをトランジスタ72aのドレイン電流として流す。そうすると、カレントミラー回路72において、トランジスタ72aが電流の入力側、トランジスタ72b及び72cが電流の出力側となって、トランジスタ72b及び72cの夫々において定電流ICCに比例する定電流が流れる。ここでは、トランジスタ72a、72b及び72c間のソース面積比の調整を通じて、トランジスタ72bにはドレイン電流として定電流ICCの1倍の定電流が流れ(従って以下ではトランジスタ72bのドレイン電流もICCにて表す)、トランジスタ72cにはドレイン電流として定電流ICCの1/4倍に相当する定電流ICC/4が流れるものとする。
トランジスタ72bのドレインはトランジスタ73bのドレインとゲートライン56に共通接続され、トランジスタ72cのドレインはトランジスタ73aのドレインと変動検知コンデンサCdの一端に共通接続される。変動検知コンデンサCdの他端は電源ラインLN_VPWRに接続される(換言すれば、電源ラインLN_VPWRとパワートランジスタTrHのドレインとの接続ノードに接続される)。トランジスタ73a及び73bの各ゲートとトランジスタ73aのドレインは互いに接続され、トランジスタ73a及び73bの各ソースはグランドに接続される。尚、トランジスタ73a及び73bの各ソースをVCM接続端子(AOUT)に接続しても良い。トランジスタ73a及び73bに流れる電流は駆動電流IOUTから見て十分に小さいため(例えば数万~数100万分の1)、トランジスタ73a及び73bの各ソースをVCM接続端子(AOUT)に接続しても実害は無い。
トランジスタ72bのドレインとゲートライン56との間に流れる電流がキャンセル電流I1’である。トランジスタ72bからの定電流ICCはトランジスタ73bのドレイン電流とキャンセル電流I1’に分配されることになるので、トランジスタ73bのドレイン電流は(ICC-I1’)にて表される。但し、(ICC-I1’)の表記において、トランジスタ72b及び73bのドレインの接続ノードからゲートライン56に向けて流れる向きのキャンセル電流I1’の極性を正としている。
カレントミラー回路73では、トランジスタ73aが電流の入力側、トランジスタ73bが電流の出力側となるため、トランジスタ73aに流れる電流に比例する電流がトランジスタ73bに流れる。この際、トランジスタ73a及び73b間のソース面積比の調整を通じて、トランジスタ73bのドレイン電流がトランジスタ73aのドレイン電流の4倍になるようにカレントミラー回路73が構成されている。そうすると、トランジスタ73aのドレイン電流は、(ICC/4-I1’/4)にて表される。トランジスタ72cから供給される電流ICC/4と、トランジスタ73aに流れる電流(ICC/4-I1’/4)との差分電流は、変動検知コンデンサCdに流れる電流(以下、変動検知電流とも称されうる)に相当する。従って、変動検知コンデンサCdに流れる変動検知電流はI1’/4にて表される。但し、(ICC/4-I1’/4)の表記において、トランジスタ72c及び73aのドレインの接続ノードから変動検知コンデンサCdを通じて電源ラインLN_VPWRへと流れる向きの変動検知電流I1’/4の極性を正としている。
基本実施例で述べた正のリニア駆動状況(図10参照)を想定して、キャンセル回路70の動作について説明する。まず、電源電圧VPWRに変動がないときにおいては、変動検知電流I1’/4がゼロとなるため、トランジスタ73a、73bのドレイン電流が夫々、ICC/4、ICCとなって、キャンセル電流I1’ もゼロとなる。
電源電圧VPWRが低下する過程においては、寄生容量Cp及び変動検知コンデンサCdの蓄積電荷が減少する向きに電流が流れる、即ちパワートランジスタTrHのゲートから寄生容量Cpを介し電源ラインLN_VPWRに向けて電流I1が流れると共にトランジスタ72c及び73aのドレインの接続ノードから変動検知コンデンサCdを介し電源ラインLN_VPWRに向けて変動検知電流I1’/4が流れる。このとき、変動検知電流I1’/4の大きさの分だけトランジスタ73aのドレイン電流が基準となるICC/4から減少するため、これに伴ってトランジスタ73bのドレイン電流が基準となるICCからI1’の大きさ分だけ減少し、減少分の電流I1’がキャンセル電流としてトランジスタ72bのドレインからゲートライン56に向けて流れる。結果、 パワートランジスタTrHのゲートから寄生容量Cpを介し電源ラインLN_VPWRに向けて電流I1が流れたことによるパワートランジスタTrHのゲート電圧及びゲート-ソース間電圧VGSの低下が打ち消されることになる。
電源電圧VPWRが上昇する過程においては、寄生容量Cp及び変動検知コンデンサCdの蓄積電荷が増加する向きに電流が流れる、即ち電源ラインLN_VPWRから寄生容量Cpを介しパワートランジスタTrHのゲートに向けて電流I1が流れると共に電源ラインLN_VPWRから変動検知コンデンサCdを介しランジスタ72c及び73aのドレインの接続ノードに向けて変動検知電流I1’/4が流れる。このとき、変動検知電流I1’/4の大きさの分だけトランジスタ73aのドレイン電流が基準となるICC/4から増加するため、これに伴ってトランジスタ73bのドレイン電流が基準となるICCからI1’の大きさ分だけ増加し、増加分の電流I1’がキャンセル電流としてゲートライン56からトランジスタ73bのドレインに向けて流れる。結果、電源ラインLN_VPWRから寄生容量Cpを介しパワートランジスタTrHのゲートに向けて電流I1が流れたことによるパワートランジスタTrHのゲート電圧及びゲート-ソース間電圧VGSの上昇が打ち消されることになる。
尚、ここにおける打ち消しとは、完全なる打ち消しを意味するだけではなく、部分的な打ち消しも含む概念である。
上述した内容と一部重複するが、キャンセル回路70及びその周辺回路の構成及び動作は以下のように表現できる。本実施例に係るキャンセル回路70は、入力側にて第1所定電流(ICC/4)の供給を受けると共に出力側にて第2所定電流(ICC)の供給を受けるカレンミラー回路73を備える。定電流源71及びカレントミラー回路72を備えて成る回路は、カレンミラー回路73に第1所定電流(ICC/4)及び第2所定電流(ICC)を供給する電流源回路(定電流源回路)として機能する。キャンセル回路70において、第1所定電流と第2所定電流との比は1:4となっているが、その比の値は任意に変更可能である。
カレントミラー回路73の入力側(73a)と電源ラインLN_VPWRとの間に変動検知コンデンサCdが挿入される。このため、第1所定電流(ICC/4)はカレンミラー回路73の入力側(73a)と変動検知コンデンサCdに分配されることになる。また、カレンミラー回路73の出力側(73b)はパワートランジスタTrHのゲート(ゲートライン56)に接続される。このため、第2所定電流(ICC)はカレンミラー回路73の出力側(73b)とパワートランジスタTrHのゲート(ゲートライン56)に分配されることになる。
そして、電源電圧VPWRの変動に基づく変動検知電流が変動検知コンデンサCdに流れていないときには、カレントミラー回路73の入力側(73a)に第1所定電流(ICC/4)が流れ、これに伴ってカレントミラー回路73の出力側(73b)に第1所定電流(ICC/4)に比例する電流として第2所定電流(ICC)が流れるため、キャンセル電流I1’は流れない(即ちI1’=0である)。
一方、電源電圧VPWRの変動に基づく変動検知電流(I1’/4)が変動検知コンデンサCdに流れているときには、カレントミラー回路73の入力側(73a)に第1所定電流(ICC/4)と変動検知電流(I1’/4)との合成電流が流れる。そうすると、カレントミラー回路73の出力側(73b)に流れる電流は第2所定電流(ICC)から変動し、その第2所定電流(ICC)からの変動分(I1’)がキャンセル電流としてレントミラー回路73の出力側(73b)とパワートランジスタTrHのゲート(ゲートライン56)との間に流れることになる。
キャンセル回路70に関して具体的な数値例を挙げる。当該数値例において、電流I2がゼロであるときのトランジスタ53及び55のドレイン電流の電流値は45μA(マイクロアンペア)であり、定電流ICCの電流値は2.5μAであり、寄生容量Cpの静電容量値は17pF(ピコファラッド)である。変動検知コンデンサCdの静電容量値は、寄生容量Cpの静電容量値と、変動検知電流がゼロであるときにカレントミラー回路73の入力側(73a)及び出力側(73b)に流れる電流の比と、に基づき決定され、ここでは、それらに基づき寄生容量Cpの静電容量値の1/4(即ち、17pF/4)とされる。
図12及び図13は、夫々、上記数値例の下での、第1シミュレーション、第2シミュレーションの結果を表している。但し、図13に対応する第2シミュレーションではキャンセル回路70が機能しているが、図12に対応する第1シミュレーションではキャンセル回路70が機能しないキャンセル無し仮想状況が想定されている。また、第1及び第2シミュレーションでは、正のリニア駆動状況の下、駆動電流IOUTが100mAであって、ドライバIC10の周辺温度が25℃であることが想定された。キャンセル回路70が機能するか否か除き、第1及び第2シミュレーションの条件は互いに同じである。
図12の波形310VPWR及び図13の波形320VPWRは、第1及び第2シミュレーションにて想定した共通の電源電圧VPWRの波形であり、この電源電圧VPWRは100kHzでの電圧変動を含むと共に、100kHzよりも高い周波数の電圧変動成分(図12及び図13における破線楕円331及び332内の電圧変動成分に対応)も含む。100kHzよりも高い周波数の電圧変動成分は、SPM113をPWM駆動するためのスイッチング素子の状態切り替わり時における急峻な電流変動に対応する。第1及び第2シミュレーションにおける電源電圧VPWRの変動幅は約50mVである。
図12の実線波形310I1、実線波形310AOUT、一点鎖線波形310V42、実線波形310ADCFILTは、夫々、第1シミュレーションにおける電流I1の波形、端子AOUTでの電圧波形、電圧V42の波形、電圧VADCFILTの波形である(電圧V42及びVADCFILTについて図5参照)。第1シミュレーションでは、キャンセル回路70を機能させないので電流I1の波形と電流I2の波形は互いに一致する。
図13の実線波形320I1、一点鎖線波形320I2、破線波形320I1’、実線波形320AOUT、一点鎖線波形320V42、実線波形320ADCFILTは、夫々、第2シミュレーションにおける電流I1の波形、電流I2の波形、電流I1’の波形、端子AOUTでの電圧波形、電圧V42の波形、電圧VADCFILTの波形である。但し、図13では、ゲートライン56から寄生容量Cpを介し電源ラインLN_VPWRに向けて流れる向きの電流I1及びI2の極性を正で表し、トランジスタ72b及び73bのドレインの接続ノードからゲートライン56に向けて流れる向きのキャンセル電流I1’の極性を負で表している。
波形310AOUT及び320AOUTの対比から、端子AOUTの電圧における100kHzの変動成分がキャンセル回路70により抑制されていることが分かる。電圧VADCFILTの変動の大きさ(振幅)は、第1シミュレーションにおいて18mVであり、第2シミュレーションにおいて14mVであった。電圧VADCFILTの変動の大きさの具体的な数値は、逆起電力検出回路40を構成する各抵抗の抵抗値等にも依存するため、その数値そのものに注目する必要は無い。重要なのは第1及び第2シミュレーション間における相違であり、電圧VADCFILTの変動の大きさが、キャンセル回路70の設置により低減されることが第1及び第2シミュレーションから分かる。
第1及び第2シミュレーションでは、図5の抵抗R8の抵抗値を3kΩ且つコンデンサCafの静電容量値を1nFに設定することで、抵抗R8及びコンデンサCafから成るローパスフィルタの遮断周波数を約53kHzに設定した。この遮断周波数を下げるなど、当該ローパスフィルタの特性を変更することで、電圧VADCFILTの変動を更に抑制することも可能である。但し、上記遮断周波数の低下は、VCM114の逆起電力の変化に応じたVCM制御データの応答を遅くするように作用するため、その応答の必要速度を考慮した適切な遮断周波数の設定が好ましい。
[第2実施例]
第2実施例を説明する。上述の如く、キャンセル回路CNC(図10参照)は、電源電圧VPWRの変動に基づき寄生容量Cpに流れる電流I1を間接的に検出し、その電流I1の流れによるパワートランジスタTrHのゲート電圧の変動及びゲート-ソース間電圧VGSの変動を抑制する向きに、電源電圧VPWRの変動に応じたキャンセル電流I1’(従って電流I1に応じたキャンセル電流I1’)を、キャンセル回路CNCとパワートランジスタTrHのゲートとの間に流す。このような特性を有する限り、キャンセル回路CNCの具体的な回路構成は任意である。
例えば、キャンセル回路CNCに、図11のキャンセル回路70と同様の変動検知コンデンサCdを設けて、電源電圧VPWRが変動したときに、その変動の大きさ及び向きに応じた変動検知電流が変動検知コンデンサCdに流れるように変動検知コンデンサCdを電源ラインLN_VPWRに接続しておき、流れた変動検知電流を電圧に変換して、得られた電圧からキャンセル電流I1’を生成するようにしても良い。
即ちより具体的には例えば、図14に示すようなキャンセル回路80をキャンセル回路CNCとして用いても良い。キャンセル回路80は、変動検知コンデンサCdと、センス抵抗81及び電圧電流変換器82を備える。キャンセル回路80において、変動検知コンデンサCdの一端は電源ラインLN_VPWRに接続され、変動検知コンデンサCdの他端はセンス抵抗81を介してグランドに接続される。変動検知コンデンサCd及びセンス抵抗81間の接続ノードは電圧電流変換器82の入力側に接続される。電圧電流変換器82の入力インピーダンスは十分に高く、変動検知コンデンサCdに変動検知電流が流れたとき、その変動検知電流は実質的に全てセンス抵抗81を介して流れる。電圧電流変換器82は、変動検知電流の大きさ及び向きに応じたセンス抵抗82での発生電圧(センス抵抗81の電圧降下)を電流に変換し、得られた電流をキャンセル電流I1’として、電流I1の流れによるパワートランジスタTrHのゲート電圧の変動及びゲート-ソース間電圧VGSの変動を抑制する向きに、電圧電流変換器82とパワートランジスタTrHのゲートとの間で流せば良い。
周知の如く、演算増幅器と抵抗を用いて電圧電流変換器82を構成することができるが、キャンセル回路80では、変動検知電流をセンス抵抗81を用いて電圧に変換してから、再度、電圧を電流に変換するという動作が必要になる分、図11のキャンセル回路70よりも応答速度が低い又は応答速度を高め難い。故に、応答速度の優位性を考慮すれば図11のキャンセル回路70の方が好ましい。
[第3実施例]
第3実施例を説明する。図15は、磁気ディスク110とランプ部115との関係を示す、それらの概略的な側面図である。ランプ部115は、ランプ機構115aとストッパ115bを備える。ランプ機構115aには傾斜115c及び115dが形成されている。図15では、磁気ディスク110から離間した所定の退避位置にヘッド111が配置されている様子が示されている。退避位置は、磁気ディスク110の中心から見て磁気ディスク110の外周よりも更に外側の位置である。
図16(a)に、ロード動作におけるヘッド111の移動の様子が示されている。ロード動作は、ヘッド111を退避位置から磁気ディスク110上の位置まで移動させる動作である。ロード動作において、ヘッド111は退避位置から傾斜115dを登坂した後、傾斜115cを下って磁気ディスク110上の位置に至る。
図16(b)に、アンロード動作におけるヘッド111の移動の様子が示されている。アンロード動作は、ヘッド111を磁気ディスク110上の位置から退避位置へ移動させる動作である。アンロード動作において、ヘッド111は磁気ディスク110上の位置から傾斜115cを登坂した後、傾斜115dを下って退避位置に至る。退避位置は、傾斜115dとストッパ115bとの間の位置であり、ストッパ115bは、ヘッド111が退避位置を超えて磁気ディスク110から更に遠ざかる向きに移動することを制限する。
ロード動作にてヘッド111を磁気ディスク110上に配置させるときのヘッド111及び磁気ディスク110間の距離は非常に小さく(例えば数nm)、また、ヘッド111の出し入れ寿命に対して高い性能が求められる(例えば数10万回のロード動作及びアンロード動作を正しく行うことが要求される)。そして、ロード動作におけるヘッド111及び磁気ディスク110間の接触や、アンロード動作におけるヘッド111とランプ機構115a及びストッパ115bとの接触(特にヘッド111の速度が大きい状態での接触)を防ぐべく、ロード動作及びアンロード動作では、ヘッド111の移動に関する高精度な速度制御が要求される。
VCMドライバ12は、ロード動作及びアンロード動作が行われるとき、MPU130の制御の下、リニア駆動方式でVCM114を駆動する。ロード動作及びアンロード動作が行われる際には、磁気ディスク110から位置情報を得ることができないので、MPU130は、VCM114の逆起電力(VDAC[9:0])からVCM制御データ(電流指令)を作成して、VCMドライバ12を通じてVCM114を駆動制御する。この際、上述のキャンセル回路CNCを利用することで、速度制御の高精度化が実現される。ロード動作を経て磁気ディスク110から位置情報が得られる状態になった後は、VCM114がPWM駆動方式にて駆動されるように、MPU130はVCMドライバ12を制御することができる。
[第4実施例]
第4実施例を説明する。ドライバIC10の各構成要素は半導体集積回路の形態で形成され、当該半導体集積回路を、樹脂にて構成された筐体(パッケージ)内に封入することで半導体装置が構成される。但し、複数のディスクリート部品を用いてドライバIC10内の回路と同等の回路を構成するようにしても良い。
また、ドライバIC10はモータドライバ装置として機能する。但し、ドライバIC10とMPU130の組み合わせによってモータドライバ装置が構成されると考えることもできる。
[第5実施例]
第5実施例を説明する。
電源電圧VPWRの変動の要因として、SPM113のPWM駆動におけるスイッチングに連動した電圧変動を想定したが、電源電圧VPWRの変動の要因は任意であり、どのような要因に基づく電源電圧VPWRの変動に対しても上述のキャンセル回路CNCは有益に機能する。
VCM114がリニア駆動方式にて駆動される際のキャンセル回路CNCの挙動について上述したが、VCM114がPWM駆動方式にて駆動される際にもキャンセル回路CNCが機能していて良い。
本実施形態では、VCM114がHDD装置100に利用されることを想定しているが、VCM114の用途は任意である。例えば、デジタルカメラのレンズ駆動にVCM114が利用されても良い。
本実施形態では、ドライバIC10の負荷にVCM114が含まれることが想定されているが、ドライバIC10の負荷(即ちドライバIC10から電流IOUTの供給を受ける負荷)は任意の負荷であって良く、従って、モータ以外の負荷であっても良い。
上述の実施形態に示されたFET(電界効果トランジスタ)のチャネルの種類は例示であり、Pチャネル型のFETがNチャネル型のFETに変更されるように、或いは、Nチャネル型のFETがPチャネル型のFETに変更されるように、FETを含む回路の構成は変形され得る。
また、上述の実施形態で例示した各トランジスタは、任意の種類のトランジスタであって良い。例えば、MOSFETとして示されたトランジスタを、接合型FET、IGBT(Insulated Gate Bipolar Transistor)又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第1電極、第2電極及び制御電極を有する。FETにおいては、第1及び第2電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。IGBTにおいては、第1及び第2電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。IGBTに属さないバイポーラトランジスタにおいては、第1及び第2電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
特に例えば、上述のパワートランジスタ(TrH、TrL)は、MOSFETを含むFET又はIGBTなどの電圧制御型の出力トランジスタ(即ち、制御電極における電圧に応じて第1及び第2電極間に流れる電流が制御されるトランジスタ)とされると良い。
上述の各実施例では、HDD装置100にてVCM114を逆起電力の検出を介して駆動制御する際の、電源電圧VPWRの変動に基づくVCM接続端子の電圧変動を特に問題視した。しかしながら、電圧制御型の出力トランジスタの制御電極の電圧が、電源電圧VPWRの変動に伴って変動することは、それ自体が負荷への負荷電流(ここでは駆動電流IOUT)の安定化を阻害する。このため、本発明は、電源電圧ラインと負荷との間に直列に介在する出力トランジスタの制御電極における制御電圧の制御を通じ、出力トランジスタを介して負荷に負荷電流を供給する(負荷電流を制御する)負荷駆動装置に広く適用可能であり、そのような負荷駆動装置において本発明は負荷電流の安定化に寄与する。
<<本発明の考察>>
上述の実施形態にて具体化された本発明について考察する。
本発明に係る負荷駆動装置Wは、電源電圧が加わる電源電圧ライン(LN_VPWR)と負荷(114)との間に直列に介在する出力トランジスタ(TrH)を有し、前記出力トランジスタの制御電極における制御電圧の制御を通じ、前記出力トランジスタを介して前記負荷に負荷電流(IOUT)を供給する負荷駆動装置(12)であって、前記電源電圧ラインでの電源電圧変動に基づく、前記電源電圧ラインと前記制御電極との間の容量成分(Cp)を通じた対象電流(I1)の流れによる前記制御電圧の変動が抑制されるように、前記電源電圧変動に応じたキャンセル電流(I1’)を前記制御電極に供給する又は前記制御電極から引き込むキャンセル回路(CNC)を備えたことを特徴とする。
負荷駆動装置Wにおいて具体的には例えば、前記キャンセル回路は、前記出力トランジスタと前記電源電圧ラインとの間の接続ノードに接続された変動検知コンデンサ(Cd)を備え、前記電源電圧変動に基づき前記変動検知コンデンサに流れる変動検知電流(図11の例においてI1’/4)に応じた電流(図11の例において変動検知電流の4倍)を前記キャンセル電流として前記制御電極に供給する又は前記制御電極から引き込むと良い。
負荷駆動装置Wにおいてより具体的には例えば、前記キャンセル回路は、カレントミラー回路(73)を更に備え、前記カレントミラー回路の入力側(73a)と前記電源電圧ラインとの間に前記変動検知コンデンサが挿入されて、前記カレントミラー回路の入力側には所定電流(図11の例においてICC/4)と前記変動検知電流との合成電流(図11の例においてICC/4-I1’/4)が流れ、前記カレントミラー回路の出力側(73b)は前記制御電極に接続され、前記変動検知電流が流れたときに、前記変動検知電流に応じた電流が前記キャンセル電流として、前記カレントミラー回路の出力側と前記制御電極との間に流れると良い。
負荷駆動装置Wにおいて更に具体的には例えば、前記所定電流としての第1所定電流(図11の例においてICC/4)と異なる第2所定電流(図11の例においてICC)が前記カレントミラー回路の出力側(73b)と前記制御電極に分配されるよう、前記カレントミラー回路の出力側は前記制御電極に接続され、前記電源電圧変動に基づく前記変動検知電流が流れていないとき、前記カレントミラー回路の入力側に前記第1所定電流が流れる一方で前記カレントミラー回路の出力側に前記第1所定電流に比例する電流として前記第2所定電流が流れ、前記電源電圧変動に基づき前記変動検知電流が流れたとき、前記カレントミラー回路の入力側に前記第1所定電流と前記変動検知電流との前記合成電流(図11の例においてICC/4-I1’/4)が流れることで、前記カレントミラー回路の出力側に流れる電流は前記第2所定電流から変動し、前記第2所定電流からの変動分が前記キャンセル電流として前記カレントミラー回路の出力側と前記制御電極との間に流れると良い。
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。